KR102378704B1

KR102378704B1 - 극 부호의 분산 crc를 위한 인터리버 설계 방법

Info

Publication number: KR102378704B1
Application number: KR1020170100583A
Authority: KR
Inventors: 장민; 박호성; 김재열; 안석기; 정홍실
Original assignee: 삼성전자 주식회사; 전남대학교산학협력단
Priority date: 2017-08-08
Filing date: 2017-08-08
Publication date: 2022-03-25
Also published as: KR20190016399A; WO2019031742A1; US20210152186A1; US11218172B2

Abstract

본 개시는 4G 시스템 이후 보다 높은 데이터 전송률을 지원하기 위한 5G 통신 시스템을 IoT 기술과 융합하는 통신 기법 및 그 시스템에 관한 것이다. 본 개시는 5G 통신 기술 및 IoT 관련 기술을 기반으로 지능형 서비스 (예를 들어, 스마트 홈, 스마트 빌딩, 스마트 시티, 스마트 카 혹은 커넥티드 카, 헬스 케어, 디지털 교육, 소매업, 보안 및 안전 관련 서비스 등)에 적용될 수 있다.

Description

극 부호의 분산 CRC를 위한 인터리버 설계 방법 {Interleaver design method for distributed CRC of polar codes}

본 발명은 극 부호를 이용하는 통신시스템에서 송신기로부터 수신기로 전송된 신호로부터 복호된 정보 비트에 오류가 있는지 검출하고자 CRC 비트들을 이용하는데 있어서, 정보 비트와 CRC를 연결하는 방법에 대한 것이다. 정보 비트들 사이에 CRC 비트들을 분산시키면 CRC 본래의 기능 뿐 아니라 실패할 부호어를 복호할 때 조기 종료를 지원하는 용도로 사용할 수 있다. 분산 CRC를 가능하게 하기 위해 인터리버를 사용하는데, 본 발명은 이를 설계하는 기술에 대한 것이다.

4G 통신 시스템 상용화 이후 증가 추세에 있는 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 이러한 이유로, 5G 통신 시스템 또는 pre-5G 통신 시스템은 4G 네트워크 이후 (Beyond 4G Network) 통신 시스템 또는 LTE 시스템 이후 (Post LTE) 이후의 시스템이라 불리어지고 있다. 높은 데이터 전송률을 달성하기 위해, 5G 통신 시스템은 초고주파(mmWave) 대역 (예를 들어, 60기가(60GHz) 대역과 같은)에서의 구현이 고려되고 있다. 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 전차원 다중입출력(Full Dimensional MIMO: FD-MIMO), 어레이 안테나(array antenna), 아날로그 빔형성(analog beam-forming), 및 대규모 안테나 (large scale antenna) 기술들이 논의되고 있다. 또한 시스템의 네트워크 개선을 위해, 5G 통신 시스템에서는 진화된 소형 셀, 개선된 소형 셀 (advanced small cell), 클라우드 무선 액세스 네트워크 (cloud radio access network: cloud RAN), 초고밀도 네트워크 (ultra-dense network), 기기 간 통신 (Device to Device communication: D2D), 무선 백홀 (wireless backhaul), 이동 네트워크 (moving network), 협력 통신 (cooperative communication), CoMP (Coordinated Multi-Points), 및 수신 간섭제거 (interference cancellation) 등의 기술 개발이 이루어지고 있다. 이 밖에도, 5G 시스템에서는 진보된 코딩 변조(Advanced Coding Modulation: ACM) 방식인 FQAM (Hybrid FSK and QAM Modulation) 및 SWSC (Sliding Window Superposition Coding)과, 진보된 접속 기술인 FBMC(Filter Bank Multi Carrier), NOMA(non orthogonal multiple access), 및SCMA(sparse code multiple access) 등이 개발되고 있다.

한편, 인터넷은 인간이 정보를 생성하고 소비하는 인간 중심의 연결 망에서, 사물 등 분산된 구성 요소들 간에 정보를 주고 받아 처리하는 IoT(Internet of Things, 사물인터넷) 망으로 진화하고 있다. 클라우드 서버 등과의 연결을 통한 빅데이터(Big data) 처리 기술 등이 IoT 기술에 결합된 IoE (Internet of Everything) 기술도 대두되고 있다. IoT를 구현하기 위해서, 센싱 기술, 유무선 통신 및 네트워크 인프라, 서비스 인터페이스 기술, 및 보안 기술과 같은 기술 요소 들이 요구되어, 최근에는 사물간의 연결을 위한 센서 네트워크(sensor network), 사물 통신(Machine to Machine, M2M), MTC(Machine Type Communication)등의 기술이 연구되고 있다. IoT 환경에서는 연결된 사물들에서 생성된 데이터를 수집, 분석하여 인간의 삶에 새로운 가치를 창출하는 지능형 IT(Internet Technology) 서비스가 제공될 수 있다. IoT는 기존의 IT(information technology)기술과 다양한 산업 간의 융합 및 복합을 통하여 스마트홈, 스마트 빌딩, 스마트 시티, 스마트 카 혹은 커넥티드 카, 스마트 그리드, 헬스 케어, 스마트 가전, 첨단의료서비스 등의 분야에 응용될 수 있다.

이에, 5G 통신 시스템을 IoT 망에 적용하기 위한 다양한 시도들이 이루어지고 있다. 예를 들어, 센서 네트워크(sensor network), 사물 통신(Machine to Machine, M2M), MTC(Machine Type Communication)등의 기술이 5G 통신 기술이 빔 포밍, MIMO, 및 어레이 안테나 등의 기법에 의해 구현되고 있는 것이다. 앞서 설명한 빅데이터 처리 기술로써 클라우드 무선 액세스 네트워크(cloud RAN)가 적용되는 것도 5G 기술과 IoT 기술 융합의 일 예라고 할 수 있을 것이다.

한편, 분산 CRC를 사용하여 극 부호의 복호를 조기 종료하는 기술은 3GPP 기고문 R1-1708833, R1-1711539 등을 통하여 제안되었다. 기본적으로 정보 비트를 토대로 해당하는 CRC를 생성하고 정보 비트와 CRC를 그대로 연결하는 것이 아니라 CRC를 분산시키기 위해서 인터리버를 통과시킨다. 이후 극 부호의 부호기를 통하여 부호어를 만들어 내고 변조하여 신호를 전송한다. 수신측에서는 일반적인 극 부호의 복호 과정을 수행하는데, 여기에서 분산된 CRC 비트들을 이용하여 복호의 중간 결과가 맞는지를 체크할 수 있고 이에 따라 조기 종료가 가능하게 된다. 극 부호의 복호가 종료된 후에는 디인터리버를 통과시켜서 원래의 정보 비트 순서를 복원한다.

이러한 분산 CRC의 핵심은 인터리빙 기술에 있으며 인터리버의 설계에 따라 조기 종료시 복잡도 감소 이득이 결정되게 된다. 인터리버의 설계는 CRC 부호의 생성 행렬 중 패리티 부분의 형태에 의존하게 되는데 각 정보 비트의 수에 따라 생성 행렬의 형태가 달라지게 된다. 종래기술의 경우 시스템에서 고려하는 최대의 정보 비트의 수를 기준으로 단일 인터리빙/디인터리빙 패턴을 찾고, 그 이하 정보 비트 수에 대해서는 해당 인터리버/디인터리버를 사용하되 없는 정보 비트의 위치는 nulling하여 인터리버를 구현하였다. 해당 블록 다이어그램 및 예시는 도 1 및 도 2와 같다.

그리고 CRC 다항식이 0xA2B79인 CRC-19를 사용하여 Kmax=200에 대하여 최적화 시킨 인터리빙 패턴은 다음과 같다.

종래기술은 단일 인터리버/디인터리버를 설계하는데 있어서 정보 비트 수의 최대값만을 고려하여 계산 복잡도 감소 이득이 최대가 되도록 설계하였는데, 이는 다른 정보 비트 수에 대하여 최적임을 보장하지 않는다. 특히, 정보 비트의 수가 작을 때는 계산 복잡도 감소 이득이 크게 저하되는 것을 관찰할 수 있다.

따라서, 본 발명은 시스템에서 고려하는 모든 정보 비트 수에 대하여 계산 복잡도 감소 이득이 좋은 분산 CRC를 위한 인터리버/디인터리버를 설계하는 것을 목표로 한다. 종래기술이 단일 인터리빙/디인터리빙 패턴을 사용한 반면, 복수 개의 패턴을 사용할 수 있도록 가능성을 열어 놓으며, 인터리빙 패턴을 설계하는데 있어서 정보 비트 수의 최대값만을 고려하지 않도록 한다.

상기와 같은 문제점을 해결하기 위한 본 발명은 무선 통신 시스템에서 제어 신호 처리 방법에 있어서, 기지국으로부터 전송되는 제1 제어 신호를 수신하는 단계; 상기 수신된 제1 제어 신호를 처리하는 단계; 및 상기 처리에 기반하여 생성된 제2 제어 신호를 상기 기지국으로 전송하는 단계를 포함하는 것을 특징으로 한다.

본 발명으로부터 기존에 알려진 인터리버 설계 방법보다 더 큰 조기 중단 이득을 가지는 인터리버를 설계할 수 있다. 기존에 알려진 인터리버 설계 방법 중 대표적으로 Kmax에 대하여 greedy 방법을 이용한 설계가 있다. nDCRC=6, Kmin=9, Kmax=200, j=1인 경우 평균 조기 중단 이득을 기존 인터리버 설계와 비교한 결과는 하기 표와 같다. 동일하게 단일 인터리버를 사용하더라도 제안하는 인터리버 설계 방법이 평균적으로 8.1%의 조기 중단 이득의 향상을 보인다. 또한 nDCRC=6, Kmin=9, Kmax=200, j=4인 경우 평균 조기 중단 이득의 향상 폭은 더 큰 것을 볼 수 있으며 평균적으로 12.2%의 조기 중단 이득의 향상을 보인다.

도 1은 인터리버와 디인터리버의 구조를 도시한 블록 다이어그램이다.
도 2는 인터리버를 구현하는 방법의 예시를 도시한 도면이다.
도 3은 정보 비트 수에 따라 다른 종류의 인터리버를 사용하는 구조를 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 인터리버 설계 방법을 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 CRC 행렬을 도시한 도면이다.
도 6a는 본 발명의 일 실시예에 따른 DCRC를 도시한 도면이다.
도 6b는 본 발명의 일 실시예에 따라 적절한 행 인터리빙을 통해 획득한 행렬을 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따라 본 발명의 효과를 도시한 도면이다.

본 발명은 극 부호 복호의 조기 중단 등을 지원하기 위하여 분산 CRC를 구현하는 방법에 대한 것이다. 정보 비트와 CRC 비트를 인터리버에 통과시킴으로써 분산 CRC를 구현하게 되는데, 정보 비트 수 (K)에 따라 다른 종류의 인터리버를 사용하는 구조를 제안한다. 도 3을 참고하여 입력 정보 비트 수의 최솟값과 최대값을 각각 Kmin, Kmax라고 할 때, 이 전 구간을 j개의 구간으로 나누고 각 구간에 해당하는 K에 대하여 다른 인터리버를 적용한다. 또한 이러한 다중 인터리버 구조에서 각각의 인터리버 및 해당하는 K의 범위를 설계하는 방법도 본 발명에서 제안한다. 여기서 j는 1 이상의 임의의 정수이므로 본 발명은 단일 인터리버의 설계도 포함한다. 이러한 다중 인터리버 구조로부터 향상된 조기 중단 이득을 얻을 수 있다.

표1. 다중 인터리버를 포함한 극 부호 송수신기의 동작 순서

다중 인터리버의 동작 순서를 보다 상세히 기술하면 표 1과 같다.

해당하는 구조의 인터리버 설계 방법은 도 4와 같다. 설계된 인터리버로부터 디인터리버의 설계는 자명하고 유일하므로 자세한 내용은 생략하기로 한다. 본 발명의 인터리버/디인터리버 설계로부터 향상된 조기 중단 이득을 가져올 수 있다.

CRC 다항식이 g(x)라고 하자. K개의 정보 비트에 대하여 nCRC개의 CRC 비트를 발생시킨다고 할 때, 해당하는 CRC 생성 행렬의 i번째 행은 x^(nCRC+i-1) mod g(x)의 계수들이 된다. 여기서 i는 1부터 K까지 정수이며 각 행렬의 행은 아래에서 위 방향으로 인덱스가 증가한다고 가정한다. 이러한 가정으로부터 입력 정보 비트는 인덱스를 역순으로 할당해야 함을 알 수 있다.

예를 들어, g(x)=x^4+x^3+1이고 K=12, nCRC=4인 경우의 CRC 행렬은 도 5와 같다. 각 CRC 비트는 P1, P2, P3, P4로 표시한다. 각각의 CRC 비트는 12개의 정보 비트들에 의존하므로 정보 비트가 순차적으로 정렬되어 있을 때 중간에 위치하게 되어도 극 부호 복호의 조기 중단에 사용될 수 없다. 참고로 g(x)은 주로 유한 체의 원시 다항식 p(x) 또는 (x+1)p(x)의 형태를 가지는 경우가 대부분이며 그러한 경우 CRC 행렬의 각 열들은 m-시퀀스 또는 complementary m-시퀀스의 일부가 됨이 알려져 있다.

정보 비트가 입력되면 보통의 시스템처럼 LFSR을 통하여 CRC 비트를 생성한다. 보통은 CRC 비트들은 정보 비트 뒤에 위치하게 되는데 이렇게 되면 극 부호의 복호시 조기 중단을 지원할 수 없다. 극 부호의 복호는 정보 비트 처음부터 순차적으로 이루어지기 때문에 CRC를 이용하여 조기 중단을 지원하기 위해서는 일부 CRC 비트가 정보 비트 중간으로 위치하여야 하며, 각 CRC 비트는 앞에 있는 정보 비트에만 관련된 비트이어야 한다.

본 발명의 인터리버 설계 알고리즘에 의해 도출된 j개의 인터리버 구간을 [Kmin₁(=Kmin),Kmax₁], [Kmin₂,Kmax₂], …, [Kmin_j,Kmax_j(=Kmax)]로 표시하고, 각 인터리버를 인터리버1, …, 인터리버j라고 하자. 각 인터리버는 각각의 구간에서 최댓값에 대하여 설계되어 있고 그 이하의 정보 비트가 들어오더라도 해당 정보 비트 인덱스를 null으로 처리하고 인터리빙을 하면 일부 CRC 비트들이 정보 비트 중간에 위치할 수 있게 된다. 여기서 각 CRC 비트가 앞에 있는 정보 비트에만 연관되도록 인터리빙 패턴을 신중히 설계해야 한다.

다중 인터리버 설계 방법을 보다 상세히 설명하도록 한다. 도 4의 ①에서 시스템에서 고려하는 정보 비트의 범위 [Kmin,Kmax]를 등간격으로 분할한다. 즉, Kmin₁=Kmin, Kmax_i=floor(Kmax*i/j), Kmin_i= floor(Kmax*(i-1)/j)+1이 되도록 전 구간을 j개의 구간으로 분할한다.

도 4의 ②에서 nCRC개의 CRC 비트 중에서 모든 가능한 순서의 nDCRC 비트들을 선택한 후 해당 DCRC 행렬 (크기 K x nDCRC)을 구성할 수 있다. 예를 들어 도 5의 상황에서 nDCRC=3에 대하여 순열을 P3, P1, P2로 선택한 경우 해당하는 DCRC는 도 6a와 같다. 여전히 각 CRC 비트들은 중간에 배치하기가 힘든 형태인데 적절한 행 인터리빙을 통해서 도 6b와 같은 행렬을 얻을 수 있으며, 여기서는 P3는 정보 비트 2, 3, 4, 5, 7, 9, 10 바로 뒤에, P1은 정보 비트 2, 3, 4, 5, 7, 9, 10, 1, 8, 11 뒤에, P2는 정보 비트 2, 3, 4, 5, 7, 9, 10, 6 바로 뒤에 위치할 수 있음을 알 수 있다. 즉 P3, P1, P2 열 순열에 대하여 해당 인터리빙 패턴 2, 3, 4, 5, 7, 9, 10, P3, 1, 8, 11, P1, 6, P2, 12, P4를 얻을 수 있다. 조기 중단 이득을 각 CRC 비트의 뒤에 있는 정보 비트의 비율이라고 정의할 때, 각 CRC 비트의 조기 중단 이득은 5/12, 2/12, 1/12가 된다.

도 4의 ③에서 조기 중단 이득을 계산할 때 먼저 하나의 K에 대해서 각 CRC 비트들의 조기 중단 이득의 합 또는 가중치를 고려한 합을 조기 중단 이득으로 사용할 수 있고, 각 구간의 모든 K에 대하여 총 조기 중단 이득을 얻을 때 각 K에 대한 조기 종료 이득에 K를 곱한 후 모두 더한 것 또는 가중치 합을 조기 중단 이득으로 사용할 수 있다.

도 4의 ④에서 각 구간의 최댓값에 대해서 주어진 CRC 비트의 순열을 가지고 정보 비트 전체에 대한 인터리버 패턴을 찾는 방법은 다양할 수 있다. 일단 하나의 CRC 비트 앞의 정보 비트들의 순서는 조기 중단 이득에는 영향을 주지 않은데, 본 발명은 해당 정보 비트들의 인덱스들을 오름차순 또는 내림차순으로 정렬하여 정보 비트의 인터리빙 패턴을 구성하는 방법을 포함하며, 또한 해당 DCRC 행렬을 구성했을 때 각 행들을 이진 벡터로 간주하여 이진 벡터를 오름차순으로 정렬했을 때 발생하는 정보 비트들의 인터리빙 패턴 역시 포함한다. 다른 정보 비트들의 인터리빙 패턴은 극 부호의 BLER 성능 또는 FAR 성능에 영향을 줄 수 있다.

nCRC=19 (0xA2B79), nDCRC=6/7, Kmin=9, Kmax=200/300/400, j=1/2/4/8인 경우에 대한 인터리버 설계 결과는 표2-25와 같다. 각 일반 숫자들은 정보 비트의 인덱스이며 P와 함께 표시된 숫자들은 CRC 비트들의 인덱스이다. 위 파라미터들은 실제 극 부호를 적용한 통신시스템에서 고려할 수 있는 값들이며 본 발명은 해당 인터리버들을 그 내용으로 포함한다.

표2. nDCRC=6, Kmin=9, Kmax=200, j=1인 경우 인터리버 설계

표3. nDCRC=6, Kmin=9, Kmax=200, j=2인 경우 인터리버 설계

표4. nDCRC=6, Kmin=9, Kmax=200, j=4인 경우 인터리버 설계

표5. nDCRC=6, Kmin=9, Kmax=200, j=8인 경우 인터리버 설계

표6. nDCRC=6, Kmin=9, Kmax=300, j=1인 경우 인터리버 설계

표7. nDCRC=6, Kmin=9, Kmax=300, j=2인 경우 인터리버 설계

표8. nDCRC=6, Kmin=9, Kmax=300, j=4인 경우 인터리버 설계

표9. nDCRC=6, Kmin=9, Kmax=300, j=8인 경우 인터리버 설계

표10. nDCRC=6, Kmin=9, Kmax=400, j=1인 경우 인터리버 설계

표11. nDCRC=6, Kmin=9, Kmax=400, j=2인 경우 인터리버 설계

표12. nDCRC=6, Kmin=9, Kmax=400, j=4인 경우 인터리버 설계

표13. nDCRC=6, Kmin=9, Kmax=400, j=8인 경우 인터리버 설계

표14. nDCRC=7, Kmin=9, Kmax=200, j=1인 경우 인터리버 설계

표15. nDCRC=7, Kmin=9, Kmax=200, j=2인 경우 인터리버 설계

표16. nDCRC=7, Kmin=9, Kmax=200, j=4인 경우 인터리버 설계

표17. nDCRC=7, Kmin=9, Kmax=200, j=8인 경우 인터리버 설계

표18. nDCRC=7, Kmin=9, Kmax=300, j=1인 경우 인터리버 설계

표19. nDCRC=7, Kmin=9, Kmax=300, j=2인 경우 인터리버 설계

표20. nDCRC=7, Kmin=9, Kmax=300, j=4인 경우 인터리버 설계

표21. nDCRC=7, Kmin=9, Kmax=300, j=8인 경우 인터리버 설계

표22. nDCRC=7, Kmin=9, Kmax=400, j=1인 경우 인터리버 설계

표23. nDCRC=7, Kmin=9, Kmax=400, j=2인 경우 인터리버 설계

표24. nDCRC=7, Kmin=9, Kmax=400, j=4인 경우 인터리버 설계

표25. nDCRC=7, Kmin=9, Kmax=400, j=8인 경우 인터리버 설계

도 7은 본 발명의 일실시예에 따른 효과를 도시한 도면이다.

도 7에 따르면, 본 발명으로부터 기존에 알려진 인터리버 설계 방법보다 더 큰 조기 중단 이득을 가지는 인터리버를 설계할 수 있다. 기존에 알려진 인터리버 설계 방법 중 대표적으로 Kmax에 대하여 greedy 방법을 이용한 설계가 있다. nDCRC=6, Kmin=9, Kmax=200, j=1인 경우 평균 조기 중단 이득을 기존 인터리버 설계와 비교한 결과는 하기 표와 같다. 동일하게 단일 인터리버를 사용하더라도 제안하는 인터리버 설계 방법이 평균적으로 8.1%의 조기 중단 이득의 향상을 보인다. 또한 nDCRC=6, Kmin=9, Kmax=200, j=4인 경우 평균 조기 중단 이득의 향상 폭은 더 큰 것을 볼 수 있으며 평균적으로 12.2%의 조기 중단 이득의 향상을 보인다.

Claims

극 부호를 사용하는 무선 통신 시스템에서의 데이터 송신 장치에 있어서,
제2길이를 갖는 전송할 일련의 정보 비트들에 대응하여 제1길이를 갖는 일련의 오류 검출 비트들을 생성하고, 상기 생성된 일련의 오류 검출 비트들의 상기 제1길이와 상기 일련의 정보 비트들의 상기 제2길이의 합인 제3길이를 갖는 일련의 입력 비트들이 되도록 상기 일련의 정보 비트들과 상기 생성된 일련의 오류 검출 비트들을 직렬 연결하는 오류 검출 정보 생성기;
상기 제3길이에 따라 상기 일련의 입력 비트들을 인터리빙함으로써 전송 비트열이 되도록 구성하는 다중 인터리버;
상기 전송 비트열을 상기 전송 비트열을 전송할 서브 채널에 매핑하여 매핑된 비트들을 생성하고, 상기 서브 채널에 매핑된 비트들을 극 부호로 부호화하여 극 부호 부호화된 데이터를 생성하는 매핑 및 극 부호기; 및
상기 극 부호 부호화된 데이터를 상기 서브 채널로 전송하는 송/수신기(transceiver);를 포함하며,
상기 다중 인터리버는:
둘 이상의 구성 인터리버들을 포함하고, 상기 각 구성 인터리버들은 상기 일련의 입력 비트들을 인터리빙할 수 있는 서로 다른 최소 입력 길이와 최대 입력 길이를 가지며, 상기 일련의 입력 비트들의 길이에 따라 인터리빙을 수행하고, 상기 2개 이상의 구성 인터리버들 중 하나가 상기 제3길이를 갖는 일련의 입력 비트들에 대해 인터리빙을 수행하여 전송 비트열을 생성하도록 구성되고;
상기 2개 이상의 구성 인터리버들 중 하나에 상기 제3길이를 갖는 일련의 입력 비트들이 입력되도록 스위칭하는 입력 스위치; 및
상기 둘 이상의 구성 인터리버들 중 하나에서 전송 비트열이 출력되도록 스위칭하는 출력 스위치;를 포함하여 구성되고,
상기 둘 이상의 구성 인터리버들 각각은:
상기 생성된 일련의 오류 검출 비트들 중 적어도 하나의 비트가 상기 일련의 정보 비트들 중 두 비트 사이에 위치하도록 상기 일련의 입력 비트들을 구성하고, 상기 일련의 입력 비트들의 상기 제3길이가 상기 구성 인터리버의 최대 입력 길이 이하인 것에 기반하여 상기 제3길이와 널(null)의 합이 상기 구성 인터리버의 최대 입력 길이와 같도록 일련의 입력 비트들에 널을 삽입하여 패딩된 상기 일련의 입력 비트에 대하여 인터리빙을 수행함으로써 상기 전송 비트열을 생성하는, 극 부호를 사용하는 무선 통신 시스템에서의 데이터 송신 장치.
제1항에 있어서, 상기 일련의 정보 비트들 중 두 정보 비트 사이에 위치하는 상기 생성된 오류 검출 비트들 중 적어도 하나의 오류 검출 비트는 상기 적어도 하나의 오류 검출 비트 이전에 위치한 정보 비트들의 오류 여부를 지시하는, 극 부호를 사용하는 무선 통신 시스템에서의 데이터 송신 장치.
제2항에 있어서, 상기 일련의 정보 비트들 중 두 정보 비트 사이에 위치하는 상기 생성된 오류 검출 비트들에 대한 각 오류 검출 비트의 위치는 상기 일련의 정보 비트들의 인덱스들을 2진 행렬로 구성하고, 상기 2진 행렬의 행 인터리빙을 이용하여 획득한 행렬에 기반하여 결정하는, 극 부호를 사용하는 무선 통신 시스템에서의 데이터 송신 장치.
제1항에 있어서,
상기 전송할 일련의 정보 비트들의 상기 제2길이와 상기 생성된 일련의 오류 검출 비트들의 제1길이의 합인 제3길이에 대한 정보를 생성하여 전송하도록 제어하는 제어기;를 더 포함하는, 극 부호를 사용하는 무선 통신 시스템에서의 데이터 송신 장치.
극 부호를 사용하는 무선 통신 시스템에서의 데이터 송신 방법에 있어서,
제2길이를 갖는 전송할 일련의 정보 비트들에 대응하여 제1길이를 갖는 일련의 오류 검출 비트들을 생성하는 동작;
상기 생성된 일련의 오류 검출 비트들의 제1길이와 상기 일련의 정보 비트들의 제2길이의 합인 제3길이를 갖는 일련의 입력 비트들이 되도록 상기 일련의 정보 비트들과 상기 생성된 일련의 오류 검출 비트들을 직렬 연결하는 동작;
상기 제3길이에 따라 일련의 입력 비트들을 인터리빙함으로써 전송 비트열이 되도록 구성하는 제1인터리빙 동작;
상기 전송 비트열을 상기 전송 비트열을 전송할 서브 채널에 매핑하여 매핑된 비트들을 생성하는 동작;
상기 서브 채널에 매핑된 비트들을 극 부호로 부호화하여 극 부호 부호화된 데이터를 생성하는 동작; 및
상기 극 부호 부호화된 데이터를 해당하는 상기 서브 채널로 전송하는 동작;을 포함하며,
상기 제1인터리빙 동작은:
둘 이상의 제2인터리빙 동작들을 포함하고, 상기 제2인터리빙 동작들 각각은 상기 각 제2인터리빙 시 상기 일련의 입력 비트들을 인터리빙할 수 있는 서로 다른 최소 입력 길이와 최대 입력 길이를 가지며, 상기 제2인터리빙 동작들 각각은 상기 일련의 입력 비트들의 길이에 따라 상기 제3길이를 갖는 일련의 입력 비트들에 대해 제2인터리빙을 수행하며,
상기 제2인터리빙 동작 각각은 상기 생성된 일련의 오류 검출 비트들 중 적어도 하나의 비트가 상기 일련의 정보 비트들 중 두 비트 사이에 위치하도록 상기 일련의 입력 비트들을 구성하고, 상기 일련의 입력 비트들의 상기 제3길이가 상기 제2인터리빙의 최대 입력 길이 이하인 것에 기반하여 상기 제3길이와 널(null)의 합이 상기 제2인터리빙의 최대 입력 길이와 같도록 일련의 입력 비트들에 널을 삽입하여 패딩된 상기 일련의 입력 비트에 대하여 인터리빙을 수행함으로써 상기 전송 비트열을 생성하는, 극 부호를 사용하는 무선 통신 시스템에서의 데이터 송신 방법.
제5항에 있어서, 상기 일련의 정보 비트들 중 두 정보 비트 사이에 위치하는 상기 생성된 오류 검출 비트들 중 적어도 하나의 오류 검출 비트는 상기 적어도 하나의 오류 검출 비트 이전에 위치한 정보 비트들의 오류 여부를 지시하는, 극 부호를 사용하는 무선 통신 시스템에서의 데이터 송신 방법.
제6항에 있어서, 상기 일련의 정보 비트들 중 두 정보 비트 사이에 위치하는 상기 생성된 오류 검출 비트들에 대한 각 오류 검출 비트의 위치는 상기 일련의 정보 비트들의 인덱스들을 2진 행렬로 구성하고, 상기 2진 행렬의 행 인터리빙을 이용하여 획득한 행렬에 기반하여 결정하는, 극 부호를 사용하는 무선 통신 시스템에서의 데이터 송신 방법.
제5항에 있어서,
상기 전송할 일련의 정보 비트들의 상기 제2길이와 상기 생성된 일련의 오류 검출 비트들의 제1길이의 합인 제3길이에 대한 정보를 생성하여 전송하는 동작을 더 포함하는, 극 부호를 사용하는 무선 통신 시스템에서의 데이터 송신 방법.
극 부호를 사용하는 무선 통신 시스템에서의 데이터 수신 장치에 있어서,
소정의 서브 채널을 통해 극 부호의 구성 정보 및 극 부호 부호화된 데이터 열을 수신하는 송수신기(transceiver), 상기 극 부호 부호화된 데이터 열은 정보 비트들과 패리티 비트들을 포함하고;
상기 극 부호의 구성 정보에 기반하여 패리티 검사 매트릭을 생성하고, 상기 패리티 검사 매트릭을 이용하여 상기 극 부호 부호화된 데이터 열을 극 부호 복호하여 극 부호 복호된 일련의 비트들을 출력하는 극 부호 복호기;
상기 극 부호 복호기에서 출력되는 극 부호 복호된 일련의 비트들의 출력 길이에 따라 디인터리빙을 수행하여 다중 디인터리버의 출력을 생성하는 다중 디인터리버; 및
상기 다중 디인터리버의 출력을 이용하여 오류 검사를 수행하는 오류 검사기;를 포함하며,
상기 다중 디인터리버는,
상기 극 부호의 구성 정보에 기반하여 둘 이상의 서로 다른 방식으로 디인터리빙을 수행하여 디인터리빙된 전송 비트 열을 출력하는 둘 이상의 구성 디인터리버;
상기 둘 이상의 구성 디인터리버들 중 하나로 상기 극 부호 복호기를 연결하는 입력 스위치; 및
상기 둘 이상의 구성 디인터리버들 중 하나에서 디인터리빙된 상기 전송 비트 열을 상기 오류 검사기로 출력하는 출력 스위치;를 포함하며,
상기 극 부호 복호기는:
상기 극 부호의 구성 정보에 포함된 상기 패리티 비트들을 생성하는데 사용된 오류 검출 비트 생성 다항식 정보, 구성 인터리버의 정보 및 상기 구성 인터리버로 입력된 입력 비트열의 길이 정보에 기반하여 패리티 검사 메트릭을 생성하고, 상기 생성된 패리티 검사 매트릭에 기반하여 상기 데이터 열을 순차적으로 극 부호 복호화를 수행하며, 상기 데이터 열을 순차적으로 극 부호 복호화를 수행하여 상기 극 부호 복호된 일련의 비트들을 생성할 시 상기 극 부호 복호된 비트가 패리티 비트인 경우 상기 극 부호 복호화된 패리티 비트보다 선행하여 극 부호 복호된 일련의 비트들의 복호 결과 값들에 대한 선형 결합(linear combination) 값과 상기 극 부호 복호화된 패리티 비트 값을 비교하여 극 부호 부호화된 데이터의 수신 오류가 존재하는지를 판별하며,
상기 판별 결과에 기반하여 상기 극 부호 부호화된 데이터의 수신 오류가 존재하는 경우 상기 극 부호 부호화된 데이터 열의 복호 과정을 조기 종료하는, 극 부호를 사용하는 무선 통신 시스템에서의 데이터 수신 장치.
제9항에 있어서, 상기 패리티 비트들 각각은 상기 정보 비트들 중 적어도 두 정보 비트 사이에 위치하는, 극 부호를 사용하는 무선 통신 시스템에서의 데이터 수신 장치.
제10항에 있어서,
상기 극 부호의 구성 정보는 상기 극 부호 부호화된 데이터 열의 전송 전에 미리 수신하는, 극 부호를 사용하는 무선 통신 시스템에서의 데이터 수신 장치.
제10항에 있어서,
상기 극 부호의 구성 정보는 상위 계층 시그널링을 통해 수신되는, 극 부호를 사용하는 무선 통신 시스템에서의 데이터 수신 장치.
극 부호를 사용하는 무선 통신 시스템에서의 데이터 수신 방법에 있어서,
무선 채널로부터 극 부호의 구성 정보를 수신하는 동작;
소정의 서브 채널로 극 부호 부호화된 데이터 열을 수신하는 동작, 상기 극 부호 부호화된 데이터 열은 정보 비트들과 패리티 비트들을 포함하고;
상기 극 부호의 구성 정보에 기반하여 패리티 검사 매트릭을 생성하고, 상기 패리티 검사 매트릭을 이용하여 상기 극 부호 부호화된 데이터 열을 극 부호 복호하여 극 부호 복호된 일련의 비트들을 출력하는 동작;
상기 극 부호 복호된 일련의 비트들의 출력 길이에 따라 제1디인터리빙을 수행하는 동작; 및
상기 제1디인터리빙의 결과를 이용하여 오류 검사를 수행하는 동작;을 포함하며,
상기 제1디인터리빙은 서로 다른 2가지 이상의 제2디인터리빙 방식들을 포함하며, 상기 극 부호의 구성 정보에 기반하여 상기 제2디인터리빙 방식들 중 하나의 디인터리빙 방식을 수행하여 디인터리빙된 전송 비트 열을 출력하며,
상기 극 부호의 복호는:
상기 극 부호의 구성 정보에 포함된 상기 패리티 비트들을 생성하는데 사용된 오류 검출 비트 생성 다항식 정보, 구성 인터리버 정보 및 상기 구성 인터리버로 입력된 입력 비트의 길이 정보에 기반하여 패리티 검사 메트릭을 생성하고, 상기 생성된 패리티 검사 매트릭에 기반하여 상기 데이터 열을 순차적으로 극 부호 복호화를 수행하며, 상기 데이터 열을 순차적으로 극 부호 복호화를 수행하여 상기 극 부호 복호화된 일련의 비트들을 생성할 시 상기 극 부호 복호된 비트가 패리티 비트인 경우 상기 극 부호 복호화된 패리티 비트보다 선행하여 극 부호 복호화된 일련의 비트들의 복호 결과 값들에 대한 선형 결합(linear combination) 값과 상기 극 부호 복호화된 패리티 비트 값을 비교하여 극 부호 부호화된 데이터의 수신 오류가 존재하는지를 판별하며, 상기 판별 결과에 기반하여 상기 극 부호 부호화된 데이터의 수신 오류가 존재하는 경우 상기 극 부호 부호화된 데이터 열의 복호 과정을 조기 종료하는, 극 부호를 사용하는 무선 통신 시스템에서의 데이터 수신 방법.
제13항에 있어서, 상기 패리티 비트들 각각은 상기 정보 비트들 중 적어도 두 정보 비트 사이에 위치하는, 극 부호를 사용하는 무선 통신 시스템에서의 데이터 수신 방법.
제14항에 있어서,
상기 극 부호의 구성 정보는 상기 극 부호 부호화된 데이터 열의 전송 전에 미리 수신하며,
상기 극 부호의 구성 정보는 상위 계층 시그널링을 통해 수신하는, 극 부호를 사용하는 무선 통신 시스템에서의 데이터 수신 방법.