JP7189161B2 - 通信及び放送システムのためのレートマッチング方法及び装置 - Google Patents

通信及び放送システムのためのレートマッチング方法及び装置 Download PDF

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Description

本発明は、データを送信したり、記憶する過程で、雑音、干渉などの多様な原因によりエラー及び消失が発生したり発生する余地がある時、これを訂正、復元するエラー訂正符号（ｅｒｒｏｒ－ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ）に関する。より詳細には、本発明は、ポーラーコード（ｐｏｌａｒ ｃｏｄｅ）のレートマッチング（ｒａｔｅ－ｍａｔｃｈｉｎｇ）に係る方法及び装置に関する。本発明は、多様な分野で用いることができ、特にＧＳＭ（登録商標）、ＷＣＤＭＡ（登録商標）、ＬＴＥ（登録商標）、５Ｇ－ＮＲのような移動通信システムのためにｐｏｌａｒ ｃｏｄｅを用いる時、レートマッチング時に効率的に活用される。
４Ｇ通信システムの商用化以後に増加趨勢にある無線データトラフィックに対するニーズを満たすため、改善された５Ｇ通信システム又はｐｒｅ－５Ｇ通信システムを開発するための努力が成されている。このような理由で、５Ｇ通信システム又はｐｒｅ－５Ｇ通信システムは、４Ｇネットワーク以後（Ｂｅｙｏｎｄ ４Ｇ Ｎｅｔｗｏｒｋ）通信システム又はＬＴＥ（登録商標）システム以後（Ｐｏｓｔ ＬＴＥ（登録商標））のシステムと呼ばれている。
高いデータ送信率を達成するために、５Ｇ通信システムは、超高周波（ｍｍＷａｖｅ）帯域（例えば、６０ＧＨｚ帯域のような）での具現が考慮されている。超高周波帯域での電波の経路損失の緩和及び電波の伝達距離を増加させるために、５Ｇ通信システムではビームフォーミング（ｂｅａｍｆｏｒｍｉｎｇ）、巨大配列多重入出力（ｍａｓｓｉｖｅ ＭＩＭＯ）、全次元多重入出力（Ｆｕｌｌ Ｄｉｍｅｎｓｉｏｎａｌ ＭＩＭＯ：ＦＤ－ＭＩＭＯ）、アレイアンテナ（ａｒｒａｙ ａｎｔｅｎｎａ）、アナログビームフォーミング（ａｎａｌｏｇ ｂｅａｍ－ｆｏｒｍｉｎｇ）、及び大規模アンテナ（ｌａｒｇｅ ｓｃａｌｅ ａｎｔｅｎｎａ）技術が論議されている。
さらに、システムのネットワーク改善のために、５Ｇ通信システムでは進化した小型セル（ａｄｖａｎｃｅｄ ｓｍａｌｌ ｃｅｌｌ）、クラウド無線アクセスネットワーク（ｃｌｏｕｄ ｒａｄｉｏ ａｃｃｅｓｓ ｎｅｔｗｏｒｋ：ｃｌｏｕｄ ＲＡＮ）、超高密度ネットワーク（ｕｌｔｒａ－ｄｅｎｓｅ ｎｅｔｗｏｒｋ）、機器間の通信（Ｄｅｖｉｃｅ ｔｏ Ｄｅｖｉｃｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ：Ｄ２Ｄ）、無線バックホール（ｗｉｒｅｌｅｓｓ ｂａｃｋｈａｕｌ）、移動ネットワーク（ｍｏｖｉｎｇ ｎｅｔｗｏｒｋ）、協力通信（ｃｏｏｐｅｒａｔｉｖｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＣｏＭＰ（Ｃｏｏｒｄｉｎａｔｅｄ Ｍｕｌｔｉ－Ｐｏｉｎｔｓ）、及び受信干渉除去（ｉｎｔｅｒｆｅｒｅｎｃｅ ｃａｎｃｅｌｌａｔｉｏｎ）などの技術開発が成されている。
これ以外にも、５Ｇ通信システムでは、進歩したコーディング変調（Ａｄｖａｎｃｅｄ Ｃｏｄｉｎｇ Ｍｏｄｕｌａｔｉｏｎ：ＡＣＭ）方式であるＦＱＡＭ（Ｈｙｂｒｉｄ ＦＳＫ ａｎｄ ＱＡＭ Ｍｏｄｕｌａｔｉｏｎ）及びＳＷＳＣ（Ｓｌｉｄｉｎｇ Ｗｉｎｄｏｗ Ｓｕｐｅｒ ｐｏｓｉｔｉｏｎ Ｃｏｄｉｎｇ）と、進歩した接続技術であるＦＢＭＣ（Ｆｉｌｔｅｒ Ｂａｎｋ Ｍｕｌｔｉ Ｃａｒｒｉｅｒ）、ＮＯＭＡ（ｎｏｎ ｏｒｔｈｏｇｏｎａｌ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）、及びＳＣＭＡ（ｓｐａｒｓｅ ｃｏｄｅ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）などが開発されている。
一方、インターネットは人間が情報を生成して消費する人間中心の接続網から、事物など分散した構成要素の間に情報を取り交わして処理するＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ、物のインターネット）網に進化しつつある。クラウドサーバーなどとの接続を通じるビックデータ（Ｂｉｇｄａｔａ）処理技術などがＩｏＴ技術に結合されたＩｏＥ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｅｖｅｒｙｔｈｉｎｇ）技術も台頭している。ＩｏＴを具現するために、センシング技術、有線／無線通信及びネットワークインフラ、サービスインターフェース技術、及び保安技術のような技術要素が要求され、最近には事物間の接続のためのセンサーネットワーク（ｓｅｎｓｏｒ ｎｅｔｗｏｒｋ）、マシンツーマシン（Ｍａｃｈｉｎｅｏ Ｍａｃｈｉｎｅ、Ｍ２Ｍ）、ＭＴＣ（Ｍａｃｈｉｎｅ Ｔｙｐｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）などの技術が研究されている。ＩｏＴ環境では接続された事物で生成されたデータを収集、分析して人間の生活に新しい価値を創出する知能型ＩＴ（Ｉｎｔｅｒｎｅｔ Ｔｅｃｈｎｏｌｏｇｙ）技術と多様な産業間の融合及び複合を介してスマートホーム、スマートビルディング、スマートシティ、スマートカー又はコネクテッドカー、スマートグリッド、ヘルスケア、スマート家電、先端医療サービスなどの分野に応用され得る。
これに、５Ｇ通信システムをＩｏＴ網に適用するための多様な試みが成っている。例えば、センサーネットワーク（ｓｅｎｓｏｒ ｎｅｔｗｏｒｋ）、マシンツーマシン（Ｍａｃｈｉｎｅ ｔｏ Ｍａｃｈｉｎｅ、Ｍ２Ｍ）、ＭＴＣ（Ｍａｃｈｉｎｅ Ｔｙｐｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）などの技術が５Ｇ通信技術であるビームフォーミング、ＭＩＭＯ、及びアレイアンテナなどの技法によって具現されていることである。上述したビックデータ処理技術としてクラウド無線アクセスネットワークが適用されることも５Ｇ技術とＩｏＴ技術融合の一例と言えるだろう。
さらに、一般的に通信システムで送信機と受信機の間にデータを送信及び受信する場合、通信チャンネルに存在する雑音によりデータエラーが発生し得る。このように通信チャンネルにより発生したエラーを受信機で訂正することができるように設計された符号化方式でエラー訂正符号方式が存在する。このようなエラー訂正符号は、チャネルコーディング（ｃｈａｎｎｅｌ ｃｏｄｉｎｇ）とも言う。エラー訂正符号技法は、送信しようとするデータに追加的なビット（ｒｅｄｕｎｄａｎｔ ｂｉｔ）を加えて送信するようにする技法である。
エラー訂正符号技法には多様な方式が存在する。例えば、畳み込み符号化（ｃｏｎｖｏｌｕｔｉｏｎａｌ ｃｏｄｉｎｇ）、ターボコーディング（ （ｔｕｒｂｏ ｃｏｄｉｎｇ）、低密度パリティーチェックコーディング（ｌｏｗ－ｄｅｎｓｉｔｙ ｐａｒｉｔｙ－ｃｈｅｃｋ ｃｏｄｉｎｇ、ＬＤＰＣ ｃｏｄｉｎｇ）、及びポーラーコーディング（ｐｏｌａｒ ｃｏｄｉｎｇ）方式などが存在する。このようなエラー訂正符号技法のうちのポーラーコーディング技法はチャンネル両極化（ｃｈａｎｎｅｌ ｐｏｌａｒｉｚａｔｉｏｎ）現象を用いて点対点チャンネル容量を達成することが理論的に証明された最初の符号である。ポーラーコーディングは密度進化（ｄｅｎｓｉｔｙ ｅｖｏｌｕｔｉｏｎ）、ＧＡ（Ｇａｕｓｓｉａｎ ａｐｐｒｏｘｉｍａｔｉｏｎ）、ＲＣＡ（ｒｅｃｉｐｒｏｃａｌ ｃｈａｎｎｅｌ ａｐｐｒｏｘｉｍａｔｉｏｎ）などで各チャンネル又は符号率（ｃｏｄｅ ｒａｔｅ）に最適化された符号設計が可能である。
一方、最近、次世代移動通信システムで提案がされている５世代（５Ｇ）移動通信技術では、大きく以下の３つのシナリオについて言及している。第１、ｅＭＢＢ（ｅｎｈａｎｃｅｄ ｍｏｂｉｌｅ ｂｒｏａｄｂａｎｄ）、第２、ＵＲＬＬＣ（ｕｌｔｒａ－ｒｅｌｉａｂｌｅ ａｎｄ ｌｏｗ ｌａｔｅｎｃｙ ｃｏｍｍｕｎｉｃａｔｉｏｎ）、第３、ｍＭＴＣ（ｍａｓｓｉｖｅ ｍａｃｈｉｎｅ ｔｙｐｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）シナリオである。このように多様な方式をサポートするためのエラー訂正符号は、多様な符号率を安定的な性能でサポートしなければならない。
しかし、現在まで、このような多様な方式をいずれも満たしながらメモリーの複雑度を増加させない方式は、未だサポートされることができないところ、このような符号化方式を提供することが必要である。
本発明は、少なくとも上記で言及した問題点及び／又は短所を解決して、以下で説明する少なくとも利点を提供するものである。本発明の実施形態は、Ｐｏｌａｒ ｃｏｄｅ符号化及び復号化システムで安定的な性能を有するレートマッチング（ｒａｔｅ－ｍａｔｃｈｉｎｇ）動作を提供することを目的とする。特に、ＬＴＥ（登録商標）や５Ｇ－ＮＲ通信システムのように符号化された結果ビットを適切な手順でインターリビング（ｉｎｔｅｒｌｅａｖｉｎｇ）して結果ビットシーケンスをｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに記憶した後、バッファーからビットを抽出（ｅｘｔｒａｃｔｉｏｎ）する方法でレートマッチングを行う時の優れた性能を提供する。このような一連の動作を介してレートマッチングの結果でパンクチャリング（ｐｕｎｃｔｕｒｉｎｇ）、ショートニング（ｓｈｏｒｔｅｎｉｎｇ）、レペティション（ｒｅｐｅｔｉｔｉｏｎ）が発生するすべての場合に対して、優れた性能を提供することができる。
本発明の一態様によれば、装置でポーラーコードを用いて情報を送信する方法が提供される。前記方法は、第１ビットシーケンスを確認する段階；前記第１ビットシーケンスをポーラーコードでエンコーディングすることによって生成された第２ビットシーケンスを確認する段階；前記第２ビットシーケンスを予め決定された数のサブ－ブロックで分ける段階；及び第１パターンに基づいて分けられたサブ－ブロックをインターリビングした結果に基づいて第３ビットシーケンスを確認する段階を含むことを特徴とする。
本発明の一態様によれば、ポーラーコードを用いて情報を送信するための装置が提供される。装置は、送受信部と送受信部に係る少なくとも一つのプロセッサを含む。少なくとも一つのプロセッサは第１番目のビットシーケンスを確認し、第１ビットシーケンスをポーラーコードでエンコーディングすることによって生成された第２ビットシーケンスを確認し、第２ビットシーケンスを予め決定された数のサブ－ブロックで分け、第１パターンに基づいて分けられたサブ－ブロックをインターリビングした結果に基づいて、第３ビットシーケンスを確認するように設定されることを特徴とする。
本発明の他の態様によれば、装置でポーラーコードを用いて情報を受信する方法が提供される。前記方法は、少なくとも一つのビットシーケンスを受信し、受信された少なくとも一つのビットシーケンスに基づいて情報ビットを確認する段階；ポーラーコードで第１ビットシーケンスをエンコーディングすることによって第２ビットシーケンスを生成する段階；前記第２ ビットシーケンスを予め決定された数のサブ－ブロックで分ける段階； 第１パターンに基づいて前記分けられたサブ－ブロックをインターリビングした結果に基づいて第３ビットシーケンスを確認する段階；前記第３ビットシーケンスに基づいて前記受信された少なくとも一つのビットシーケンスを生成する段階を含むことを特徴とする。
本発明の他の態様によれば、ポーラーコードを用いて情報を受信するための装置が提供される。装置は、送受信部と送受信部に係る少なくとも一つのプロセッサを含む。少なくとも一つのプロセッサは一つのビットシーケンスを受信し、受信された少なくとも一つのビットシーケンスに基づいて情報ビットを確認し、ポーラーコードで第１ビットシーケンスをエンコーディングすることによって第２ビットシーケンスを生成し、第２ビットシーケンスを予め決定された数のサブ－ブロックで分け、第１パターンに基づいて分けられたサブ－ブロックをインターリビングした結果に基づいて第３ビットシーケンスを確認し、第３ビットシーケンスに基づいて受信された少なくとも一つのビットシーケンスを生成するように構成される。
本発明の実施形態によるＰｏｌａｒ ｃｏｄｅレートマッチングのためのマザーコード選択、パンクチャリング／ショートニング／レペティション技法選択、インタリバー構成、及びｃｉｒｃｕｌａｒ ｂｕｆｆｅｒｓ操作方法を介して、Ｐｏｌａｒ ｃｏｄｅを用いた通信及び放送システムで全般的に優れた安定的な性能達成が可能である。さらに、本発明の実施形態によるＰｏｌａｒ ｃｏｄｅレートマッチング方式を介してパンクチャリング／ショートニング／レペティション動作可否に拘らず、単一化されたインタリバーとｃｉｒｃｕｌａｒ ｂｕｆｆｅｒ操作方式を用いることによってシステム動作を単純化することができる。
ｐｏｌａｒ ｃｏｄｅ符号化及びレートマッチング一連の過程を説明するためのブロックダイヤグラムである。 本発明の一実施形態によるｐｏｌａｒ ｃｏｄｅ符号化及びレートマッチングのための一連の過程をフローチャートで示す図である。 本発明の一実施形態によるｐｏｌａｒ ｃｏｄｅマザーコードサイズを決定する過程を示す図である。 本発明の一実施形態によるｐｏｌａｒ ｃｏｄｅのレートマッチング技法パンクチャリング、ショートニング、レペティションのうちのいずれか一つを選択する基準と過程を示す図である。 本発明の一実施形態によってサイズが８である小さいｐｏｌａｒ ｃｏｄｅシーケンスの手順によってｓｕｂｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作を行うことを示す図である。 本発明の一実施形態によってサイズが１６である小さいｐｏｌａｒ ｃｏｄｅシーケンスのフローチャートによってｓｕｂｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作を行うことを示す図である。 本発明の一実施形態によってｓｕｂｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作を行って得た結果ビットシーケンスをバッファーに記憶し、これからビットをローディングすることを示す図である。 本発明の一実施形態によってｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作後のｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに記憶されたビットをどんな手順によって抽出するかを示す第１実施形態を説明するための図である。 本発明の一実施形態によってｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作後の第１実施形態によってビットを抽出するレートマッチング動作によってパンクチャリングが発生する時の符号化過程で強制でｆｒｏｚｅｎされたサブチャンネルを決定する過程を示す図である。 本発明の一実施形態によってｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作後の第１実施形態に応じてビットを抽出するレートマッチング動作によってショートニングが発生する時の符号化過程で強制でｆｒｏｚｅｎされたサブチャンネルを決定する過程を示す図である。 本発明の一実施形態によってｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作後のｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに記憶されたビットをどんな手順によって抽出するかを示す第２実施形態を説明するための図である。 本発明の一実施形態によってｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作後の第２実施形態によってビットを抽出するレートマッチング動作によってパンクチャリングが発生する時の符号化過程で強制でｆｒｏｚｅｎされたサブチャンネルを決定する過程を示す図である。 本発明の一実施形態によってｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作後のｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに記憶されたビットをどんな手順によって抽出するかを示す第３実施形態を説明するための図である。 本発明の一実施形態によって交差基盤インタリバー動作後のｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに記憶されたビットをどんな手順によって抽出するかを示す図である。 交差基盤のインタリバー動作後の図１４に示された実施形態によってビットを抽出するレートマッチング動作によってパンクチャリングが発生する時の符号化過程で強制でｆｒｏｚｅｎされたサブチャンネルを決定する過程を示す図である。 図２で説明されたインターリビングを決定する過程を詳しく示す図である。 ｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバーがサブチャンネル割り当て調節動作又はｓｕｂｂｌｏｃｋ内のｐｅｒｍｕｔａｔｉｏｎ動作と共に用いられる場合の一連の過程をフローチャートで示す図である。 本発明の一実施形態による送信機装置を示す図である。 本発明の一実施形態による受信機装置を示す図である。
図面を参照した次の説明は請求範囲及びその等価物により定義された本発明の多様な実施形態の包括的な理解を助けるために提供される。次の説明は理解を助けるために多様な特定の詳細事項を含むがこれらはただ例示的なものと見なされなければならない。よって、当業者は本発明の範囲及び思想を逸脱せず本明細書に説明された多様な実施形態の多様な変更及び修正が成ることができることを認識するだろう、さらに、公知の機能及び構成に対する説明は明確性及び簡潔性のために省略される。
以下の説明及び請求範囲で用いられる用語及び単語は書誌的意味に制限されず、本発明の明確で一貫された理解ができるようにするために発明者によって用いられる。よって、本技術分野の通常の知識を有する者には、本発明の多様な実施形態に対する以下の説明がただ例示の目的に提供され、請求範囲及びその等価物により定義されたような開示を制限するためではないということが明白である。
単数の表現は文脈上明白に異なるように指示されない限り、複数の表現を含むということに理解される。よって、例えば、「構成要素表面」に対する言及はそういう表面中の一つ以上に対する言及を含む。
以下、本発明の実施形態を図面と共に詳しく説明する。実施形態を説明するにおいて本発明が属する技術分野によく知られており、本発明と直接的に関連がない技術内容に対しては説明を省略する。これは不必要な説明を省略することによって本発明の要旨を明瞭にすることができ、より明確に伝達するためである。
同じ理由で図面において一部構成要素は誇張されたり省略されたり概略的に示された。さらに、各構成要素のサイズは実際サイズを全的に反映することではない。各図面で同一又は対応する構成要素には同一参照番号を付した。
本発明の利点、特徴、及びそれらを達成する方法は、図面と共に詳細に後述されている実施形態を参照すると明確になるだろう。しかし、本発明は、以下で開示される実施形態で限定されるものではなく、互い異なる多様な形態で具現されることができ、ただ、本実施形態は本発明の開示が完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明は請求項の範疇により定義されるだけである。明細書全体にわたって同一参照符号は同一の構成要素を指す。
このとき、処理フローチャートの各ブロックとフローチャートの図面の組合は、コンピュータープログラムインストラクションによって行われることができることを理解することができるだろう。これらコンピュータープログラムインストラクションは、汎用コンピューター、特殊用コンピューター又はその他プログラム可能なデータプロセッシング装備のプロセッサに搭載されることができるので、コンピューター又はその他プログラム可能なデータプロセッシング装備のプロセッサを介して行われるそのインストラクションが、フローチャートブロックで説明された機能を行う手段を生成するようになる。これらコンピュータープログラムインストラクションは、特定方式で機能を具現するためにコンピューター又はその他プログラム可能なデータプロセッシング装備を志向することができるコンピューター利用可能、又はコンピューター判読可能メモリーに記憶されることも可能であるので、そのコンピューター利用可能又はコンピューター判読可能メモリーに記憶されたインストラクションは、フローチャートブロックで説明された機能を行うインストラクション手段を内包する製造品目を生産することも可能である。コンピュータープログラムインストラクションは、コンピューター又はその他プログラム可能なデータプロセッシング装備上に搭載されることも可能であるので、コンピューター又はその他プログラム可能なデータプロセッシング装備上で一連の動作段階が行われ、コンピューターで実行されるプロセスを生成してコンピューター又はその他プログラム可能なデータプロセッシング装備を行うインストラクションはフローチャートブロックで説明された機能を行うための段階を提供することも可能である。
さらに、各ブロックは、特定された論理的機能を行うための１つ以上の実行可能なインストラクションを含むモジュール、セグメント又はコードの一部を示すことができる。また、幾つか代替実行例ではブロックで言及された機能が段階を外れて発生することも可能であることを注目しなければならない。例えば、接して示されている２つのブロックは、実は実質的に同時に行われることも可能で、又はそのブロックが時々該当する機能によって逆順に行われることも可能である。
このとき、本実施形態に用いられる「～部」という用語は、ソフトウェア又はＦＰＧＡ、並びにＡＳＩＣのようなハードウェア構成要素を意味し、「～部」はどんな役目を行う。しかし、「～部」は、ソフトウェア又はハードウェアで限定される意味ではない。「～部」はアドレシングすることができる記憶媒体にあるように構成されることもでき、１つ又はその以上のプロセッサを再生させるように構成されることもできる。したがって、一例として「～部」はソフトウェア構成要素、客体志向ソフトウェア構成要素、クラス構成要素及びタスク構成要素のような構成要素と、プロセス、関数、属性、プロシージャ、サブルーティン、プログラムコードのセグメント、ドライバー、ファームウエア、マイクロコード、回路、データ、データベース、データ構造、テーブル、アレイ、及び変数を含む。構成要素と「～部」のうちで提供される機能はより小さい数の構成要素及び「～部」に結合されたり追加的な構成要素と「～部」でさらに分離することができる。だけでなく、構成要素及び「～部」はデバイス又は保安マルチメディアカード内の１つ又はその以上のＣＰＵを再生させるように具現されることもできる。
以下、図面を参照しながら多様な実施形態を詳しく説明する。
Ｐｏｌａｒ ｃｏｄｅは２００８年Ｅ．Ａｒｉｋａｎ によって提案されたエラー訂正符号で低い符号化／複雑度性能を有しながらすべてのｂｉｎａｒｙ ｄｉｓｃｒｅｔｅ ｍｅｍｏｒｙｌｅｓｓ ｃｈａｎｎｅｌｓ（Ｂ－ＤＭＣｓ）でデータ送信限界であるチャンネル容量（ｃｈａｎｎｅｌ ｃａｐａｃｉｔｙ）を達成することが証明された最初のエラー訂正符号である。Ｐｏｌａｒ ｃｏｄｅは他のチャンネル容量近接符号（ｃａｐａｃｉｔｙ－ａｐｐｒｏａｃｈｉｎｇ ｃｏｄｅｓ）であるＴｕｒｂｏ ｃｏｄｅ、ＬＤＰＣ（ｌｏｗ－ｄｅｎｓｉｔｙ ｐａｒｉｔｙ－ｃｈｅｃｋ）ｃｏｄｅ対比短い長さの符号を送信するとき、エラー－訂正性能及び復号複雑度上の利点がある。このような長所により２０１７年現在５世代移動通信（５Ｇ）のために進行中の３ＧＰＰ Ｎｅｗ－ＲＡＴ（ＮＲ）標準化で短い長さの制御情報を送信する用途でＰｏｌａｒ ｃｏｄｅ使用を決定した。
図１は、本発明で考慮しているｐｏｌａｒ ｃｏｄｅの符号化過程を示す。
図１を参照すれば、ｐｏｌａｒ ｃｏｄｉｎｇの方法に対して開示される。
実施形態の符号化過程で送信しようとする情報ビット（ｉｎｆｏｒｍａｔｉｏｎ ｂｉｔ）数はＫ個であり、符号化をしてチャンネルを介して送信する符号語ビット（ｃｏｄｅｗｏｒｄ ｂｉｔ）数はＭ個とすることができる。ｐｏｌａｒ ｃｏｄｅのマザーポーラーコードビット（ｍｏｔｈｅｒ ｐｏｌａｒ ｃｏｄｅ ｂｉｔ）数はＮ個とすることができる
１）情報ビット生成（Ｉｎｆｏｒｍａｔｉｏｎ Ｂｉｔ Ｇｅｎｅｒａｔｉｏｎ）
送信しようとする情報ビットシーケンスｂ＝｛ｂ０，ｂ１，…，ｂＫ－１｝が与えられる。
２）外部符号化（Ｏｕｔｅｒ Ｃｏｄｅ）
段階１１０を介して情報ビットシーケンスｂは普通性能向上のために外部符号（ｏｕｔｅｒ ｃｏｄｅ）で符号化される。用いられる外部符号としてはｃｙｃｌｉｃ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ（ＣＲＣ）符号のようなエラー検出符号やＢＣＨ符号、ｓｉｎｇｌｅ ｐａｒｉｔｙ ｃｈｅｃｋ符号などエラー訂正符号がある。外部符号によって生成されたパリティーの長さをＫｏｕｔｅｒと言い、外部符号化の結果ビットシーケンスをｂ’＝｛ｂ’０，ｂ’１，…，ｂ’Ｋ＋Ｋｏｕｔｅｒ－１｝と言う。外部符号化は必須な動作ではないから、もし外部符号化を考慮しなかったらＫｏｕｔｅｒ＝０，ｂ’＝ｂである。
３）サブチャンネル割り当て（Ｓｕｂｃｈａｎｎｅｌ Ａｌｌｏｃａｔｉｏｎ）
段階１２０を介してビットシーケンスｂ’は、ｐｏｌａｒ ｃｏｄｅ符号化のために長さＮのビットシーケンスｕ＝｛ｕ０，ｕ１，…，ｕｎ－１｝にマッピングされる。Ｎは、ｍｏｔｈｅｒ ｐｏｌａｒ ｃｏｄｅのサイズで２の累乗であり、事前に設定された基準によって決定される。前記ｍｏｔｈｅｒ ｐｏｌａｒ ｃｏｄｅはショートニングやパンクチャリングをする前の符号語で以下生成行列掛け算で追加的に説明しようとする。ｕは、ｐｏｌａｒ ｃｏｄｅ符号化の入力ビットシーケンスであるが、ｕの各ビットはｃｈａｎｎｅｌ ｐｏｌａｒｉｚａｔｉｏｎによって互いに異なる品質のサブチャンネルを通過することのように解釈されることができる。このような特徴のためにｂ’をｕにマッピングする過程をサブチャンネル（ｓｕｂｃｈａｎｎｅｌ）割り当て過程と称える。一般的なｐｏｌａｒ ｃｏｄｅのサブチャンネル割り当て過程は３段階からなる。
Ａ．先ず、符号化後のパンクチャリング（ｐｕｎｃｔｕｒｉｎｇ）又はショートニング（ｓｈｏｒｔｅｎｉｎｇ）によって情報を伝えることができないサブチャンネルの位置を決定する。すなわち、ビットシーケンスｕのビットのうちのパンクチャリング又はショートニングによって外部符号化ビットがマッピングされないビットのインデックスを決定する。ここで、ｐｏｌａｒ ｃｏｄｅのパンクチャリングとは送信機が符号化して生成したマザーコードビットシーケンスのうちの一部を送信しないことを称える。符号語ビットを生成したがこれを送信しなかったから受信機は当該符号語ビットに対する確率情報が分かることができなく、これによって受信値又はＬＬＲ値を０でセッティングすることができる。一方、ｐｏｌａｒ ｃｏｄｅのショートニングとは符号化して生成する符号語ビットのうちの一部が０になるように符号化器入力ビットシーケンスのうちの一部を０で固定することを指す。そして、送信機は符号化の結果によって必ず０となる符号語ビットを送信しない。受信機は、たとえ当該符号語ビットを受信することができなかったが、その値が０であることを分かっているからこのビットに対する受信値又はＬＬＲ値をビット値０を示す非常に大きい値でセッティングする。前記ショートニング過程において符号化入力端でショートニングされるビットと、これによる出力端のビット値が必ず０である必要はなく、Ｐｏｌａｒ ｃｏｄｅの符号化式を満足するどんな値でも用いられることができるが具現の便宜のために普通０で固定される。このように符号化後のパンクチャリング又はショートニングされるビット数をＮｐとすれば、ビットシーケンスｕのうちのＮｐ個のビットはｉｎｃａｐａｂｌｅ ｓｕｂｃｈａｎｎｅｌ又はｓｈｏｒｔｅｎｅｄ ｓｕｂｃｈａｎｎｅｌを通過するようになる。パンクチャリングの場合、ｉｎｃａｐａｂｌｅ ｓｕｂｃｈａｎｎｅｌが発生し、ショートニングの場合、ｓｈｏｒｔｅｎｅｄ ｓｕｂｃｈａｎｎｅｌが発生する。Ｉｎｃａｐａｂｌｅ／ｓｈｏｒｔｅｎｅｄ ｓｕｂｃｈａｎｎｅｌの位置は符号化された結果でパンクチャリング又はショートニングされるビットの位置によって決定される。すなわち、ポーラー符号器入力ビットシーケンスｕのビットのうちの外部符号化ビットがマッピングされないビットのインデックスは、パンクチャリング及びショートニングビットを考慮して決定される。
Ｂ．入力されたビットシーケンスｂ’の各ビットがｕの残ったビットにマッピングされる。ｂ’のビットがマッピングされるｕシーケンス内のビット位置は、ｕの各ビットが通過するサブチャンネルのチャンネル容量によって決定される。すなわち、ｂ’はｕのサブチャンネルのうちの最大のチャンネル容量を有するサブチャンネル上で送信されるようにマッピングされる。このために普通チャンネル容量順序でｕのサブチャンネルインデックスを整列したシーケンスを用い、これをＰｏｌａｒ ｃｏｄｅ ｓｅｑｕｅｎｃｅと呼ぶ。Ｐｏｌａｒ ｃｏｄｅ ｓｅｑｕｅｎｃｅは送／受信機メモリーに記憶されても良く、若しくは送／受信時ごとに特定動作によって得られる。
Ｃ．最終的に残ったｕのビットｆｒｏｚｅｎビットとする。以前の動作によって結果的に情報を伝達することができるがチャンネル容量が低いサブチャンネルを通過するｕのビットがｆｒｏｚｅｎビットとなる。Ｆｒｏｚｅｎ ｂｉｔは送／受信機が互いに約束した値で決定されるが、特別な目的がなければ普通０で固定される。
４）生成行列掛け算（Ｇｅｎｅｒａｔｏｒ Ｍａｔｒｉｘ Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）
段階１３０で、長さＮのビットシーケンスｕはｐｏｌａｒ ｃｏｄｅのＮ×Ｎ生成行列（ｇｅｎｅｒａｔｏｒ ｍａｔｒｉｘ）Ｇと乗じて長さＮのビットシーケンスｘを生成する。前記ビットシーケンスｘをｐｏｌａｒ ｃｏｄｅのマザーコード（ｍｏｔｈｅｒ ｃｏｄｅ）とする。Ａｒｉｋａｎによってｐｏｌａｒ ｃｏｄｅが提案された時の生成行列Ｇは次のように定義された。
Figure 0007189161000001
前記の式で
Figure 0007189161000002
であり、上付き
Figure 0007189161000003
演算は、ｎ回のＫｒｏｎｅｃｋｅｒ ｐｏｗｅｒを意味する。例えば、
Figure 0007189161000004
であり、
Figure 0007189161000005
である。そして、ＢＮはサイズＮ×Ｎ ｂｉｔ－ｒｅｖｅｒｓａｌ ｐｅｒｍｕｔａｔｉｏｎ行列である。例えば、｛ａ＿０，ａ＿１，ａ＿２，ａ＿３，ａ＿４，ａ＿５，ａ＿６，ａ＿７｝とＢ８を乗じて｛ａ０，ａ４，ａ２，ａ６，ａ１，ａ５，ａ３，ａ７｝が得られる。しかし、５Ｇ－ＮＲを含めた最近多様な文献及びシステムではＢＮを除いた単純な形態の以下のような生成行列を考慮する。
Figure 0007189161000006
以下では、特別な言及がない限り、
Figure 0007189161000007
で定義された生成行列を仮定する。このような仮定で説明された内容はｂｉｔ－ｒｅｖｅｒｓａｌ ｐｅｒｍｕｔａｔｉｏｎを動作に基づいて
Figure 0007189161000008
で定義された生成行列を用いたｐｏｌａｒ ｃｏｄｅで容易に変更されて説明されることができることに留意しなければならない。
５）インターリビング及びレートマッチング（Ｉｎｔｅｒｌｅａｖｉｎｇ ａｎｄ Ｒａｔｅ－Ｍａｔｃｈｉｎｇ）
段階１４０で、生成行列掛け算で生成されたＮ長さのビットシーケンスｘは効率的なレートマッチングのためにインターリビングされる。段階１５０でインターリビングされたビットシーケンスはサイズがＮであるｂｕｆｆｅｒに記憶される。ＬＴＥ（登録商標）、５Ｇ－ＮＲのような移動通信システムでは一般的にｖｉｒｔｕａｌ ｃｉｒｃｕｌａｒ ｂｕｆｆｅｒを仮定する。インターリビングされたビットシーケンスはｖｉｒｔｕａｌ ｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに順次に記憶され、ここでＭ個のビットが順次にローディングされて送信される。もし、Ｍ＜Ｎであれば、ｖｉｒｔｕａｌ ｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに記憶された手順の逆順にＮ－Ｍビットがパンクチャリングされたり記憶された手順にショートニングされることができる。もし、Ｍ＞Ｎであれば、ｖｉｒｔｕａｌ ｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに記憶された順にＭ－Ｎビットが繰り返される。インタリバーはパンクチャリング、ショートニングとレペティション時にも安定的な性能を得ることができるように設計されなければならない。
レートマッチングのためのインタリバーは、ｐｏｌａｒ ｃｏｄｅの特徴に当たるように適切に設計されなければならない。レートマッチングによって符号語ビットのうちの一部がパンクチャリング、ショートニング、レペティションされることができ、これによりｐｏｌａｒ ｃｏｄｅの復号器でｘベクターのビットが受けるチャンネルに変化が発生する。パンクチャリングが発生した場合、当該ビットが送信されなかったから非常に劣化されたチャンネルを受けたことで見られ、ショートニングの発生した場合は当該ビットに対する値を正確に分かっているのでこのビットは非常に優れたチャンネルを受けたことで見られる。レペティションが発生した場合、当該ビットに対する確率情報を２回以上受信してｓｏｆｔ－ｃｏｍｂｉｎｉｎｇをするからレペティションされないビットに比べて相対的に優れたチャンネルを受けることで見られる。このようなｘベクターのビットが受けるチャンネルの変化はｐｏｌａｒ ｃｏｄｅの性能に相当な影響を及ぼすからパンクチャリング、ショートニング、レペティションされるビットの位置を適切に選定しなければならず、ビットインタリバーがこのような役目を行うようになる。
図２は、本発明のレートマッチングを考慮した送信機の動作の手順を概念的に示されたことで、受信機もレートマッチングを考慮して復号化器を構成するために対応される動作を行うことができる。
図２を参照すれば、本発明の他の実施形態によるレートマッチングを考慮した送信機の動作が開示される。
先ず、段階２０５で、送信しなければならないビットの長さがＫとチャンネルを介して送信する符号語ビットの長さＭが与えられる。
段階２１０で、送信機はこれに基づいてｐｏｌａｒ ｃｏｄｅ符号化に用いるマザーコード（ｍｏｔｈｅｒ ｃｏｄｅ）のサイズＮを決定する。
段階２１５で、送信機はパラメタＮ、Ｋ、Ｍが定められると、この値と事前に定められた基準によってパンクチャリング、ショートニング、レペティションのうちのいずれか一つのレートマッチング動作を行うか決定する。
段階２２０で、もし、送信機がパンクチャリングやショートニング動作を行うことに決定すると、上述したようにサブチャンネルの中の情報を送信するのに選択することができないサブチャンネルを決定する。この時、選択することができないサブチャンネルは以後の行うインタリバーとレートマッチング動作を考慮して成る。より具体的に実施形態でパンクチャリングやショートニング動作を考慮して全体ビットをサブ－ブロックで分けて配置することができ、これはインタリバーを考慮して行われることができる。
段階２２５で、送信機は送信する情報ビットのためのサブチャンネル割り当てを行う。
段階２３０で、送信機はｐｏｌａｒ ｃｏｄｉｎｇを通じる符号化を行う。
段階２３５で、送信機は符号化の結果で得られたビットシーケンスを定められた方式によってインターリビングする。
段階２４０で、送信機がインターリビングされたビットシーケンスはバッファーに記憶する。
段階２４５で、送信機はこのバッファーからチャンネルを介して送信するＭ個のビットをローディングする。以後このビットはチャンネルインターリビング（ｃｈａｎｎｅｌ ｉｎｔｅｒｌｅａｖｉｎｇ）、変調（ｍｏｄｕｌａｔｉｏｎ）などの動作を経てチャンネルを介して送信される。以下、このような一連の動作を分けて各動作に対して説明する。
図３は、与えられたパラメーターＫとＭからｐｏｌａｒ ｃｏｄｅのマザーコードサイズＮを求める過程を示す。
図３を参照すれば、与えられたパラメーターＫとＭに基づいてマザーコードサイズＮを決定する方法が示す。
段階３０５で、送信しなければならないビットの長さがＫとチャンネルを介して送信する符号語ビットの長さＭが与えられる。
段階３１０でＮＭ，ＮＲ、及びＮｍａｘ値を計算する。ＮＭを計算するために先ずＭより大きい最も小さい２の累乗
Figure 0007189161000009
を計算する。そして、
Figure 0007189161000010
であり、
Figure 0007189161000011
であれば、ＮＭ＝ＮＤＭ／２であり、そうではなければ、ＮＭ＝ＮＤＭで計算する。本発明の一実施形態ではβ＝１．１５、Ｒａ＝０．４を考慮し、この場合、適切なマザーコードサイズを選定することができる。また他のパラメーターＮＲは、
Figure 0007189161000012
で計算し、本発明の一実施形態ではＲｂ＝１／６を考慮する。パラメーターＮｍａｘは具現しているシステムでサポート可能な最大ｐｏｌａｒ ｃｏｄｅ符号のサイズである。
段階３１５で、このように計算された値に基づいてＫとＭに対する符号化及び復号化に用いるｐｏｌａｒ ｃｏｄｅのマザーコードサイズＮを前記計算したＮＭ、ＮＲ、及びＮｍａｘのうちの最も小さい値で決定する。
図４は、Ｋ、Ｍ、そして上記の過程で得たマザーコードサイズＮによってパンクチャリング、ショートニング、レペティションのうちのどんな動作を行うか決定する過程を示す。
図４を参照すれば、Ｋ、Ｍ、Ｎを基盤でパンクチャリング、ショートニング、レペティションのうちのどんな動作を行ってデータを送信するか否かを判断することができる。
段階４０５で、送信しなければならないビットの長さＫとチャンネルを介して送信する符号語ビットの長さＭが与えられる。
段階４１０で、ＭがＮより大きいか否かを判断することができる。
ＭがＮより大きい場合、段階４１５で、符号化後のＭ－Ｎビットを繰り返すことに決定する。この場合、符号化で生成されたビットがいずれも送信されるのでパンクチャリングによって強制でｆｒｏｚｅｎされるサブチャンネルがなく、これを計算する過程を省略することができる。
一方、ＭがＭより小さければ、パンクチャリング又はショートニングを行うようになる。
段階４２０で、符号率Ｋ／Ｍが予め設定された基準値以上であるか否かを判断することができる。
もし、符号率Ｋ／Ｍが事前に定めた基準符号率Ｒｃより小さければ、段階４２５で、符号化された結果ｘビットベクターのうちのＮ－Ｍビットをパンクチャリングすることに決定する。
もし、符号率Ｋ／Ｍが事前に定めた基準符号率Ｒｃ以上であれば、段階４３０で符号化された結果ｘビットベクターのうちのＮ－Ｍビットをショートニングすることに決定する。本発明の一実施形態では性能を考慮してパンクチャリングとショートニングを決定する基準符号率Ｒｃ＝０．３５を考慮することができ、この値は実施形態によって変わることができる。このようにＭがＮより小さい場合、符号率を基盤でショートニングとパンクチャリング可否を決定することができる。
図５及び図６は、本発明で考慮するレートマッチングのためのｓｕｂｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバーの動作を示す図面である。
図５及び図６を参照すれば、明細書の実施形態によるレートマッチングのためのｓｕｂｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバーの動作が説明される。
段階５０５で、決定されたマザーコードのサイズＮを有するｐｏｌａｒ ｃｏｄｅで符号化して得られたｘベクターは段階５１０でＴ個のｓｕｂｂｌｏｃｋで分けられ、これを基盤でインターリビングされることができる。ここでＴはＮより小さい２の累乗であり、相対的に小さい値で普通８、１６、３２で決定されるが、これより大きい値で設定されることもできる。ここに各ｓｕｂｂｌｏｃｋはＮ／Ｔビットを含む。このように決定された各ｓｕｂｂｌｏｃｋは定められた手順ＰＴでインターリビングされるが本明細書の一実施形態ではＰＴの部分又は全体は短い長さｐｏｌａｒ ｃｏｄｅシーケンスの手順による。サイズが８、１６、３２であるｐｏｌａｒ ｃｏｄｅシーケンスＱ８、Ｑ１６、Ｑ３２は、チャンネルＳＮＲに構わず決定された形態を有し、以下の数式のように与えられる。
［数３］
Ｑ８＝｛０，１，２，４，３，５，６，７｝ …式（３）
［数４］
Ｑ１６＝｛０，１，２，４，８，３，５，６，９，１０，１２，７，１１，１３，１４，１５｝…式（４）
［数５］
Ｑ３２＝｛０，１，２，４，８，１６，３，５，６，９，１０，１７，１２，１８，２０，２４，７，１１，１３，１９，１４，２１，２２，２５，２６，２８，１５，２３，２７，２９，３０，３１｝
…式（５）
段階５１０で、ＰＴ＝Ｑ８＝｛０，１，２，４，３，５，６，７｝で決定されたインタリバーを用いてｐｏｌａｒ ｃｏｄｅ符号化結果ビットシーケンスをｓｕｂｂｌｏｃｋ単位で交ぜ、段階５１５で、この結果をバッファーに記憶する過程を示す。
図６の段階６０５で、決定されたマザーコードのサイズＮを有するｐｏｌａｒ ｃｏｄｅに符号化して得られたｘベクターは段階６１０でＴ個のｓｕｂｂｌｏｃｋで分けられ、これを基盤でインターリビングされることができる。より具体的に段階６１０で、ＰＴ＝Ｑ１６＝｛０，１，２，４，８，３，５，６，９，１０，１２，７，１１，１３，１４，１５｝で決定されたインタリバーを用いてｐｏｌａｒ ｃｏｄｅ符号化結果ビットシーケンスをｓｕｂｂｌｏｃｋ単位で交ぜ、段階６１５で、この結果をバッファーに記憶する過程を示す。
本実施形態でインタリバーパターンを示すＰＴは、必ず短い長さｐｏｌａｒ ｃｏｄｅ シーケンスＱＴと同一である必要はない。ただ、本発明の一実施形態では優れた性能のために、少なくともＱＴの半順序によることを考慮することができる。例えば、Ｐ１６を決定することにおいて、Ｑ１６の前方８個のシーケンス順序で用い、後方８個の順序で数字のサイズ順序で並べてＰ１６＝｛０，１，２，４，８，３，５，６，７，９，１０，１１，１２，１３，１４，１５｝で決定することができる。常時シーケンスは一実施形態であるだけ、ｓｕｂｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎの形態を必ず特定形態で限定しない。
図７は、本発明の一実施形態によって符号化の結果ビットシーケンスがＰ８のｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤でインターリビングされた後のバッファーに記憶され、これからのレートマッチングのためにローディングされる過程を示す。
図７を参照すれば、本実施形態によってポーラーコーディングされたビットがインターリビングされ、レートマッチングを考慮してバッファーに記憶される技術的特徴が開示される。実施形態で簡単な説明のために一例としてＰ８のｓｕｂｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤インタリバーを仮定しているが、どんなシーケンスも用いられることができる。
段階７０５で、決定されたマザーコードのサイズＮを有するｐｏｌａｒ ｃｏｄｅで符号化して得られたｘベクターは、段階７１０で、Ｔ個のｓｕｂｂｌｏｃｋで分けられ、これを基盤でインターリビングされることができる。段階７１５で、Ｓｕｂｂｌｏｃｋ単位で 交ぜたビットシーケンスはバッファーに記憶され、このバッファーからＭ個のビットがローディングされてチャンネルインタリバー（ｃｈａｎｎｅｌ ｉｎｔｅｒｌｅａｖｅｒ）や変調器（ｍｏｄｕｌａｔｏｒ）のようなプロセスで伝達する。本発明の一実施形態では図７のように一般的な通信システムで用いられるｃｉｒｃｕｌａｒ ｂｕｆｆｅｒの動作を考慮する。実施形態でレペティション、パンクチャリング、ショートニングに対してｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに記憶される実施形態を示されており、これに対しては以下の実施形態で説明する。
図８は、本発明のｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作後のｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに記憶されたビットをどんな手順によって抽出するかを示す第１実施形態を説明するための図面である。
図８を参照すれば、インターリビングされたデータがｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに記憶された後のどのようにローディングされて抽出されるかに対して記載する。
段階８０５で、決定されたマザーコードのサイズＮを有するｐｏｌａｒ ｃｏｄｅで符号化して得られたｘベクターは、段階８１０で、Ｔ個のｓｕｂｂｌｏｃｋで分けられ、これを基盤でインターリビングされる。段階８１５で、ｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに記憶されたビットはパンクチャリング、ショートニング、レペティション動作に構わずにいずれも順次的な方向にローディングされる。すなわち、０番目のｓｕｂｂｌｏｃｋ内のビットが最優先に順次的にローディングされ、その次の１番目のｓｕｂｂｌｏｃｋ内のビットが順次的にローディングされる。上記ビットはｓｕｂｂｌｏｃｋ単位でローディングされるのではない。これによりパンクチャリング及びショートニングが発生する場合、バッファーの後半部に記憶されたＮ－Ｍビットがパンクチャリング及びショートニングされる。さらに、レペティションが発生する場合、バッファーの前半部に記憶されたＭ－Ｎビットがレペティションされる。
図９は、本発明のｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作後の第１実施形態に応じてビットを抽出するレートマッチング動作によってパンクチャリングが発生する時の符号化過程で強制でｆｒｏｚｅｎされたサブチャンネルを決定する過程を説明するための図である。
図９を参照すればパンクチャリングを行うために符号化過程でｆｒｏｚｅｎされたサブチャンネルを決定するための方法が示す。
本実施形態で９１０のように前記送信によってパンクチャリングが発生する場合、バッファーの後半部に記憶されたＮ－Ｍビットがパンクチャリングされる。バッファーに記憶されたビットが、ｓｕｂｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎによってインターリビングされたから、ｐｏｌａｒ ｃｏｄｅの符号化グラフで見ると、パンクチャリングされたビットが上記インターリビングの逆過程で定義されたようなパターンにインターリビングされている。第１実施形態によってビットを抽出する場合、段階９０５の符号化端では発生したパンクチャリングパターンの反対手順のサブチャンネルを強制でｆｒｏｚｅｎで造る。すなわち、段階９１０で、７番目のｓｕｂｂｌｏｃｋの後方１０個ビットがパンクチャリングされると、段階９０５で、サブチャンネルのうちの０番目のｓｕｂｂｌｏｃｋの前方１０個ビットに対するサブチャンネルが強制でｆｒｏｚｅｎされる。これはパンクチャリングパターンのｄｕａｌｉｔｙに係ることで、もしパンクチャリングパターンがよく設計されていると、パンクチャリングの逆順に強制ｆｒｏｚｅｎを造ることができる。このように強制でｆｒｏｚｅｎされた位置には送信機と受信機が約束した値、普通は０を代入して符号化を行う。
図１０は、本発明のｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作後の第１実施形態によってビットを抽出するレートマッチング動作によってショートニングが発生する時の符号化過程で強制でｆｒｏｚｅｎされたサブチャンネルを決定する過程を示す図である。
図１０を参照すれば、ショートニングを行うために符号化過程でｆｒｏｚｅｎされたサブチャンネルを決定するための方法が示される。
本実施形態で段階１０１０のように前記送信によってショートニングが発生する場合、バッファーの後半部に記憶されたＮ－Ｍビットがショートニングされる。バッファーに記憶されたビットが前記ｓｕｂｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎによってインターリビングされたから、ｐｏｌａｒ ｃｏｄｅの符号化グラフで見ればショートニングされたビットが前記インターリビングの逆過程で定義されたようなパターンでインターリビングされている。第１実施形態によってビットを抽出する場合、段階１００５の符号化端では発生したショートニングパターンと同一な手順のサブチャンネルを強制でｆｒｏｚｅｎで造る。このように強制でｆｒｏｚｅｎされた位置には送信機と受信機が約束した値を代入して符号化を行う。実施形態で約束した値は０であれば良いがこれに制限されない。
図１１は、本発明のｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ 基盤のインタリバー動作後のバッファーに記憶されたビットをどんな手順によって抽出するかを示す第２実施形態を説明するための図である。
図１１を参照すれば、インターリビングされたデータがｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに記憶された後のどのようにローディングされて抽出されるかが示される。
段階１１０５で、決定されたマザーコードのサイズＮを有するｐｏｌａｒ ｃｏｄｅで符号化して得られたｘベクターは、段階１１１０で、Ｔ個のｓｕｂｂｌｏｃｋで分けられ、これを基盤でインターリビングされることができる。段階１１１５で、ｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに記憶されたビットがショートニングとレペティション時には順次な方向にローディングされ、パンクチャリング時には逆方向にローディングされる。すなわち、本実施形態によればショートニングとレペティション時には０番目のｓｕｂｂｌｏｃｋ内のビットが最優先に順次的にローディングされ、その次の１番目のｓｕｂｂｌｏｃｋ内のビットが順次にローディングされる。また、本実施形態で、パンクチャリング時には７番目のｓｕｂｂｌｏｃｋ内のビットが最優先に逆順にローディングされ、その次は６番目のｓｕｂｂｌｏｃｋ内のビットが逆順にローディングされる。上記ビットはｓｕｂｂｌｏｃｋ単位でローディングされるのではない。これによりショートニングが発生する場合、バッファーの後の半部に記憶されたＮ－Ｍビットがショートニングされ、パンクチャリングが発生する場合、バッファーの前半部に記憶されたＮ－Ｍビットがパンクチャリングされる。また、レペティションが発生する場合、バッファーの前半部に記憶されたＭ－Ｎビットがレペティションされる。この時、ショートニングによって符号化端で強制でｆｒｏｚｅｎされるサブチャンネルに対する決定は図１０の実施形態によることになる。
図１２は、本発明のｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作後の第２実施形態によってビットを抽出するレートマッチング動作によってパンクチャリングが発生する時の符号化過程で強制でｆｒｏｚｅｎされたサブチャンネルを決定する過程を示す図である。
図１２を参照すれば、パンクチャリングを行うために符号化過程でｆｒｏｚｅｎされたサブチャンネルを決定するための方法が示される。
本実施形態で段階１２１０のように前記送信によってパンクチャリングが発生する場合、バッファーの前半部に記憶されたＮ－Ｍビットがパンクチャリングされる。バッファーに記憶されたビットは、ｓｕｂｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎによってインターリビングされたから、ｐｏｌａｒ ｃｏｄｅの符号化グラフで見ればパンクチャリングされたビットが、上記インターリビングの逆過程で定義されたようなパターンにインターリビングされている。第２実施形態によってビットを抽出する場合、段階１２０５で、符号化端では発生したパンクチャリングパターンと同一な手順のサブチャンネルを強制でｆｒｏｚｅｎで造る。このように強制でｆｒｏｚｅｎされた位置には送信機と受信機が約束した値を代入して符号化を行う。
図１３は、本発明のｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作後のバッファーに記憶されたビットをどんな手順によって抽出するかを示す第３実施形態を説明するための図である。
図１３を参照すれば、インターリビングされたデータがｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに記憶された後のどのようにローディングされて抽出されるかが示される。
段階１３０５で、決定されたマザーコードのサイズＮを有するｐｏｌａｒ ｃｏｄｅで符号化して得られたｘベクターは段階１３１０でＴ個のｓｕｂｂｌｏｃｋで分けられ、これを基盤でインターリビングされることができる。段階１３１５で、ｃｉｒｃｕｌａｒ ｂｕｆｆｅｒに記憶されたビットは、ショートニング時には順次適な方向にローディングされ、パンクチャリング及びレペティション時には逆方向でローディングされる。すなわち、本実施形態によればショートニング時には０番目のｓｕｂｂｌｏｃｋ内のビットが最優先に順次的にローディングされ、その次１番目のｓｕｂｂｌｏｃｋ内のビットが順次にローディングされる。また、本実施形態で、パンクチャリング及びレペティション時には７番目のｓｕｂｂｌｏｃｋ内のビットが最優先に逆順的にローディングされ、その次は６番目のｓｕｂｂｌｏｃｋ内のビットが逆順にローディングされる。上記ビットはｓｕｂｂｌｏｃｋ単位でローディングされるのではない。これによりショートニングが発生する場合、バッファーの後半部に記憶されたＮ－Ｍビットがショートニングされ、パンクチャリングが発生する場合、バッファーの前半部に記憶されたＮ－Ｍビットがパンクチャリングされる。また、レペティションが発生する場合、バッファーの後半部に記憶されたＭ－Ｎビットがレペティションされる。この時、パンクチャリングによって符号化端で強制でｆｒｏｚｅｎされるサブチャンネルに対する決定は図１２の実施形態によることになり、ショートニングによって符号化端で強制でｆｒｏｚｅｎされるサブチャンネルに対する決定は図１０の実施形態による。
図１４は、特定的な交差基盤のインタリバー動作後のバッファーに記憶されたビットをどんな手順によって抽出するかを示す図である。
図１４を参照すれば、交差基盤のインタリバーの動作後のバッファーに記憶されるビットの手順が示される。
段階１４０５で、ｐｏｌａｒ ｃｏｄｅで符号化された出力ビットシーケンスは、段階１４１０の交差基盤のインタリバーで全体符号化出力ビットシーケンスを４個のｓｕｂｂｌｏｃｋ｛０，１，２，３｝で分けられ、段階１４１５で、１と２に位置したｓｕｂｂｌｏｃｋのビットを交差して交ぜるインターリビングが行われる。このようなインターリビング方式に対しては、図１３に示したようなバッファーからのビット抽出方式が用いられる。本発明の一実施形態では、交差基盤のインタリバー動作後にもパンクチャリング、ショートニング、レペティションに構わずにいずれも同様に順次にビットをローディングする方式を考慮する。これは特にパンクチャリング時の符号化入力で強制でｆｒｏｚｅｎされるサブチャンネルと符号化出力でパンクチャリングされるビットの間にｄｕａｌｉｔｙ関係を用いた送信方法である。このように同様にビットをローディングすることによってバッファーマネジメントを同一に実現することができる効果がある。
図１５は、交差基盤のインタリバー動作後の図１４に示された実施形態によってビットを抽出するレートマッチング動作によってパンクチャリングが発生する時の符号化過程で強制でｆｒｏｚｅｎされたサブチャンネルを決定する過程を説明するための図である。
図１５を参照すれば、パンクチャリングを行うために符号化過程でｆｒｏｚｅｎされたサブチャンネルを決定するための方法が示される。実施形態でｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作及びバッファーからビットをローディングする方法に対する実施形態によってパンクチャリングパターンによって逆順に強制ｆｒｏｚｅｎサブチャンネルを決定したように、本実施形態に対してもパンクチャリングパターンの逆順で強制ｆｒｏｚｅｎサブチャンネルが決定される。
本発明のまた他の実施形態を以下のように説明する。本発明で提案したｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー動作時に用いられるｓｕｂｂｌｏｃｋのサイズと個数はマザーコードのサイズ別で異なるように用いられることができる。マザーコードのサイズ別で用いられるｓｕｂｂｌｏｃｋの個数を決定する実施形態は次の通りである。
１）Ｓｕｂｂｌｏｃｋのサイズを固定してマザーコードのサイズ別で用いられるｓｕｂｂｌｏｃｋの個数が決定する方法：例えば、本発明のｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤インタリバーで用いられるｓｕｂｂｌｏｃｋのサイズを８で固定すればマザーコードのサイズが６４／１２８／２５６／５１２／１０２４の場合にそれぞれ用いられるｓｕｂｂｌｏｃｋの個数が８／１６／３２／６４／１２８で決定される。これと同様な方法で用いられるｓｕｂｂｌｏｃｋのサイズが１６であれば、マザーコードのサイズが６４／１２８／２５６／５１２／１０２４の場合にはｓｕｂｂｌｏｃｋの個数は４／８／１６／３２／６４で決定される。ｓｕｂｂｌｏｃｋのサイズが異なる場合にもこれと同様な方法でｓｕｂｂｌｏｃｋの個数を決定することができる。このようにマザーコードのサイズが変わってもｓｕｂｂｌｏｃｋのサイズを一定するように維持すればハードウェア具現などで長所を有することができる。
２）マザーコードのサイズ別で用いられるｓｕｂｂｌｏｃｋの個数を独立的に決定する方法：マザーコードのサイズ別の性能と具現複雑度を考慮して最適のｓｕｂｂｌｏｃｋ個数をそれぞれ決定する。この時にはマザーコードサイズが２５６の場合に用いられるｓｕｂｂｌｏｃｋの個数とマザーコードサイズが５１２の場合に用いられるｓｕｂｂｌｏｃｋの個数は関連がなくマザーコードサイズ別で最適化作業を行ってｓｕｂｂｌｏｃｋの個数を決定することができる。
３）マザーコードのサイズ別で用いられるｓｕｂｂｌｏｃｋの個数を一定するように維持する方法：マザーコードのサイズが６４／１２８／２５６／５１２／１０２４等で多様に変わっても本発明で提案されたインタリバーで用いられるｓｕｂｂｌｏｃｋの個数は一定するように維持する。
また、本発明のインタリバー動作時のｓｕｂｂｌｏｃｋがインターリビングされる手順ＰＴは次のように決定することができる。
１）用いられるｓｕｂｂｌｏｃｋの個数別でＰＴを決定する方法：Ｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ動作時の決定されたｓｕｂｂｌｏｃｋの個数別でＰＴを異なるように用いる。この時 ＰＴは与えられたｓｕｂｂｌｏｃｋの個数別で性能最適化を行って決定することができる。
２）マザーコードのサイズ別でＰＴを決定する方法：用いられるマザーコードのサイズ別でＰＴを異なるように用いる。この時、ＰＴは与えられたマザーコードのサイズ別で性能最適化を行って決定することができる。
本発明で用いられるインターリビング順序ＰＴは、半順序（ｐａｒｔｉａｌ ｏｒｄｅｒ）条件を満足することを特徴とする。ここで、半順序とは、主にＰｏｌａｒ ｃｏｄｅｓ設計時の考慮されるｐｏｌａｒ ｃｏｄｅ ｓｅｑｕｅｎｃｅ手順の特徴として物理的なチャンネル環境に構わずにＰｏｌａｒ ｃｏｄｅｓのサブチャンネルの間の信頼度の手順が（若しくはチャンネルの良し悪しの状態、或いはサブチャンネルのエラー率の手順）決定されたことを示す条件である。本発明では図１２及び図１５で説明されたレートマッチングとｆｒｏｚｅｎ間の関係を維持するためにインターリビング順序ＰＴは、半順序を満足する手順のうちの選択するようにする。
本実施形態で、半順序は、２つの整数の間の関係である。 ２つの整数ａとｂの二進数的表現で、１が存在する位置セットは、サブセットａがｂよりも大きいか同一であれば良く、前記実施形態を参考して説明したように、それぞれのサブ－ブロックインデックスの二進数的表現に基づいて決定することができる。例えば、小さいインデックスがシーケンスの前方に位置することができる。
上述した実施形態のうちの一つ場合は次の通りである。以下の例示は本発明の一つ例示であるだけであり、マザーコード別で用いられるｓｕｂｂｌｏｃｋの個数及びインターリビング順序では上述された方法のうちの少なくとも一つに基づいて決定される。
１。マザーコードサイズが６４の場合
－Ｓｕｂｂｌｏｃｋの個数：４
－ＰＴ＝｛０，１，２，３｝
２。マザーコードサイズが１２８の場合
－Ｓｕｂｂｌｏｃｋの個数：８
－ＰＴ＝｛０，１，２，４，３，５，６，７｝
３。マザーコードサイズが ２５６の場合
－Ｓｕｂｂｌｏｃｋの個数：１６
－ＰＴ＝｛０，１，２，４，８，３，５，６，９，１０，１２，７，１１，１３，１４，１５｝
４。マザーコードサイズが５１２の場合
－Ｓｕｂｂｌｏｃｋの個数：３２
－ＰＴ＝｛０，１，２，４，８，１６，３，５，６，９，１０，１７，１２，１８，２０，２４，７，１１，１３，１９，１４，２１，２２，２５，２６，２８，１５，２３，２７，２９，３０，３１｝
上述したインターリビング順序ＰＴの一実施形態は次の通りである。Ｓｕｂｂｌｏｃｋの個数がＡの場合に、インターリビング順序ＰＴは次のように３つの部分で表現することができる：
ＰＴ＝｛ＰＴ１，ＰＴ２，ＰＴ３｝
ここで、ＰＴ１は長さがＡ１であるシーケンスとして、０からＡ１－１までの自然数を、半順序を満足させる形態で配置して生成される。例えば、長さがＡ１＝８の場合に、ＰＴ１の一つ例示は｛０，１，２，４，３，５，６，７｝である。ＰＴ３は長さがＡ１であるシーケンスとして、Ａ－Ａ１からＡ－１までの自然数を、半順序を満足させる形態で配置して生成される。例えば、Ａ＝３２，Ａ１＝８であるとき、ＰＴ３の一つ例示は、｛２４，２５，２６，２８，２７，２９，３０，３１｝である。
そして、長さがＡ２＝Ａ－２Ａ１であるＰＴ２は、Ａ１からＡ－Ａ１－１までの自然数を次のようにｉｎｔｅｒｌａｃｅして構成する。
Figure 0007189161000013
例えば、Ａ＝３２，Ａ１＝８であるとき、ＰＴ２は、次のように決定される。
｛８，１６，９，１７，１０，１８，１１，１９，１２，２０，１３，２１，１４，２２，１５，２３｝。
例えば、Ａ＝３２，Ａ１＝８の場合に上述したインターリビング順序ＰＴの一つ例示は次の通りである。
ＰＴ＝｛０，１，２，４，３，５，６，７，８，１６，９，１７，１０，１８，１１，１９，１２，２０，１３，２１，１４，２２，１５，２３，２４，２５，２６，２８，２７，２９，３０，３１｝。
インターリビング順序でＰＴの可能な表現方法として上述したＰＴ表記方法で全体数字を一定した自然数ほど加えたことで表現することもできる。例えば、ＰＴの開始めが０ではない１から開始することができる。また、表記時、手順を反対に覆して表記することもできる。
半順序を満足するＰＴの代表例示は次の通りである：
例示１）Ａ＝３２，Ａ１＝８
ＰＴ＝｛０，１，２，３，４，５，６，７，８，１６，９，１７，１０，１８，１１，１９，１２，２０，１３，２１，１４，２２，１５，２３，２４，２５，２６，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，６，７，８，１６，９，１７，１０，１８，１１，１９，１２，２０，１３，２１，１４，２２，１５，２３，２４，２５，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，６，７，８，１６，９，１７，１０，１８，１１，１９，１２，２０，１３，２１，１４，２２，１５，２３，２４，２５，２６，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，６，７，８，１６，９，１７，１０，１８，１１，１９，１２，２０，１３，２１，１４，２２，１５，２３，２４，２５，２６，２８，２７，２９，３０，３１｝
例示２）Ａ＝３２，Ａ１＝１０
ＰＴ＝｛０，１，２，４，８，３，５，９，６，７，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２４，２５，２２，２６，２８，２３，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，８，３，５，６，９，７，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２４，２２，２５，２６，２８，２３，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，８，３，５，６，７，９，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２２，２４，２５，２６，２８，２３，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，８，５，９，６，７，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２４，２５，２２，２６，２３，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，８，５，６，９，７，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２４，２２，２５，２６，２３，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，８，５，６，７，９，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２２，２４，２５，２６，２３，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，８，９，６，７，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２４，２５，２２，２３，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，８，６，９，７，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２４，２２，２５，２３，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，８，６，７，９，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２２，２４，２５，２３，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，６，８，９，７，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２４，２２，２３，２５，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，６，８，７，９，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２２，２４，２３，２５，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，６，７，８，９，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２２，２３，２４，２５，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，８，５，９，６，７，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２４，２５，２２，２６，２３，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，８，５，６，９，７，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２４，２２，２５，２６，２３，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，８，５，６，７，９，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２２，２４，２５，２６，２３，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，８，９，６，７，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２４，２５，２２，２３，２６，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，８，６，９，７，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２４，２２，２５，２３，２６，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，８，６，７，９，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２２，２４，２５，２３，２６，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，６，８，９，７，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２４，２２，２３，２５，２６，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，６，８，７，９，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２２，２４，２３，２５，２６，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，６，７，８，９，１０，１６，１１，１７，１２，１８，１３，１９，１４，２０，１５，２１，２２，２３，２４，２５，２６，２７，２８，２９，３０，３１｝
例示３）Ａ＝３２，Ａ１＝１２
ＰＴ＝｛０，１，２，４，８，３，５，９，６，１０，７，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２４，２１，２５，２２，２６，２８，２３，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，８，３，５，９，６，７，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２４，２５，２２，２６，２８，２３，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，８，３，５，６，９，１０，７，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２４，２１，２２，２５，２６，２８，２３，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，８，３，５，６，９，７，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２４，２２，２５，２６，２８，２３，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，８，３，５，６，７，９，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２２，２４，２５，２６，２８，２３，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，８，５，９，６，１０，７，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２４，２１，２５，２２，２６，２３，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，８，５，９，６，７，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２４，２５，２２，２６，２３，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，８，５，６，９，１０，７，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２４，２１，２２，２５，２６，２３，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，８，５，６，９，７，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２４，２２，２５，２６，２３，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，８，５，６，７，９，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２２，２４，２５，２６，２３，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，８，９，６，１０，７，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２４，２１，２５，２２，２３，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，８，９，６，７，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２４，２５，２２，２３，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，８，６，９，１０，７，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２４，２１，２２，２５，２３，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，８，６，９，７，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２４，２２，２５，２３，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，８，６，７，９，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２２，２４，２５，２３，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，６，８，９，１０，７，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２４，２１，２２，２３，２５，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，６，８，９，７，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２４，２２，２３，２５，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，６，８，７，９，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２２，２４，２３，２５，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，４，３，５，６，７，８，９，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２２，２３，２４，２５，２６，２８，２７，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，８，５，９，６，１０，７，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２４，２１，２５，２２，２６，２３，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，８，５，９，６，７，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２４，２５，２２，２６，２３，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，８，５，６，９，１０，７，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２４，２１，２２，２５，２６，２３，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，８，５，６，９，７，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２４，２２，２５，２６，２３，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，８，５，６，７，９，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２２，２４，２５，２６，２３，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，８，９，６，１０，７，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２４，２１，２５，２２，２３，２６，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，８，９，６，７，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２４，２５，２２，２３，２６，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，８，６，９，１０，７，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２４，２１，２２，２５，２３，２６，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，８，６，９，７，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２４，２２，２５，２３，２６，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，８，６，７，９，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２２，２４，２５，２３，２６，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，６，８，９，１０，７，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２４，２１，２２，２３，２５，２６，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，６，８，９，７，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２４，２２，２３，２５，２６，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，６，８，７，９，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２２，２４，２３，２５，２６，２７，２８，２９，３０，３１｝
ＰＴ＝｛０，１，２，３，４，５，６，７，８，９，１０，１１，１２，１６，１３，１７，１４，１８，１５，１９，２０，２１，２２，２３，２４，２５，２６，２７，２８，２９，３０，３１｝
図１６は、上述した本発明の一実施形態による送信機動作の一部を示す図である。
図１６を参照すれば、図２等で説明されたインターリビングを決定する過程を詳しく示す。
本発明の実施形態によるｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤インタリバー動作は、以下のような追加的な動作と結合されて用いられる。
先ず、段階１６０５で、送信しなければならないビットの長さＫとチャンネルを介して送信する符号語ビットの長さＭが与えられる。
段階１６１０で、これに基づいて送信機はｐｏｌａｒ ｃｏｄｅ符号化に用いるマザーコード（ｍｏｔｈｅｒ ｃｏｄｅ）のサイズＮを決定する。
段階１６１５で、送信機はマザーコードのサイズによってサブ－ブロックのサイズを決定することができる。サブ－ブロックのサイズを決定することは本発明の実施形態で説明した方法のうちのいずれか一つを用いることができる。
段階１６２０で、送信機はサブ－ブロックに対するインターリビングパターンを確認する。さらに、実施形態でインターリビングを行う方法は次の方法のうちのいずれか一つを含むことができる。
［動作１］サブチャンネル割り当て（ｓｕｂｃｈａｎｎｅｌ ａｌｌｏｃａｔｉｏｎ）調節（ａｄｊｕｓｔｍｅｎｔ）が行われる。より具体的にＰｏｌａｒ ｃｏｄｅｓは送信する情報ビットを送信するためのサブチャンネル割り当てを行う時に一般的にＰｏｌａｒ ｃｏｄｅｓシーケンスによって割り当てる。サブチャンネル割り当て調節は、符号率調節動作を考慮したサブチャンネル割り当て動作を含み、より詳しく説明すると、符号率調節動作であるパンクチャリング／ショートニング／レペティション時にこれによるサブチャンネルのエラー確率（ｅｒｒｏｒ ｐｒｏｂａｂｉｌｉｔｙ）又は相互情報量（ｍｕｔｕａｌ ｉｎｆｏｒｍａｔｉｏｎ）などの変化を反映して情報ビットが割り当られるサブチャンネルの手順を調節する動作を含むことができる。これは上述した符号率調節動作によってｉｎｃａｐａｂｌｅ ｓｕｂｃｈａｎｎｅｌが生成されること以外に残りサブチャンネルに及ぶ影響を考慮するという意味である。サブチャンネル割り当て調節を簡単にするための一実施形態としてＰｏｌａｒ ｃｏｄｅｓの全体サブチャンネルをインデックスを基準で２等分し、各部分に割り当てられる情報ビットの個数をパンクチャリング／ショートニング／レペティションを考慮して調節する方法がある。
［動作２］Ｓｕｂｂｌｏｃｋ内のｂｉｔ ｐｅｒｍｕｔａｔｉｏｎ：本発明で考慮するｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ動作外にｓｕｂｂｌｏｃｋ内でｓｕｂｂｌｏｃｋに含まれたビットを交ぜるｂｉｔ ｐｅｒｍｕｔａｔｉｏｎ動作を意味する。Ｓｕｂｂｌｏｃｋ内でｂｉｔｓを交ぜる時にはすべてのｓｕｂｂｌｏｃｋで同一なパターンで交ぜることもでき、ｓｕｂｂｌｏｃｋ別で他のパターンで交ぜることもできる。
図１７は、上述したサブチャンネル割り当て調節動作とｓｕｂｂｌｏｃｋ内のｂｉｔ ｐｅｒｍｕｔａｔｉｏｎ動作を含む本発明の符号化及びレートマッチング過程をフローチャートで示した図である。
図１７を参照すれば、本発明の他の実施形態によるレートマッチングを考慮した送信機の動作が開示される。
先ず、段階１７０５で、送信しなければならないビットの長さＫとチャンネルを介して送信する符号語ビットの長さＭが与えられる。
段階１７１０で、送信機はこれに基づいてｐｏｌａｒ ｃｏｄｅ符号化に用いるマザーコード（ｍｏｔｈｅｒ ｃｏｄｅ）のサイズＮを決定する。
段階１７１５で、送信機はパラメタＮ、Ｋ、Ｍが定められるとこの値と事前に定められた基準によってパンクチャリング、ショートニング、レペティションのうちのどんなレートマッチング動作を行うか決定する。
段階１７２０で、もし送信機がパンクチャリングやショートニング動作を行うことに決定すると、上記で説明したようにサブチャンネルのうちの情報を送信するのに選択することができないサブチャンネルを決定する。この時、選択することができないサブチャンネルは以後に行うインタリバーとレートマッチング動作を考慮してなる。より具体的に実施形態でパンクチャリングやショートニング動作を考慮して全体ビットをサブ－ブロックで分けて配置することができ、これはインタリバーを考慮して行われる。
段階１７２５で、送信機は送信する情報ビットのためのサブチャンネル割り当てを行う。
段階１７３０で、送信機はサブチャンネル割り当て（ｓｕｂｃｈａｎｎｅｌ ａｌｌｏｃａｔｉｏｎ）調節（ａｄｊｕｓｔｍｅｎｔ）を行う。
段階１７３５で、送信機はｐｏｌａｒ ｃｏｄｉｎｇを通じる符号化を行う。
段階１７４０で、送信機は符号化の結果で得られたビットシーケンスを定められた方式によってインターリビングする。
段階１７４５で、送信機はサブーブロック内のビットをインターリビングする。
段階１７５０で、送信機がインターリビングされたビットシーケンスはバッファーに記憶する。
段階１７５５で、送信機はこのバッファーからチャンネルを介して送信するＭ個のビットをローディングする。以後このビットはチャンネルインターリビング（ｃｈａｎｎｅｌ ｉｎｔｅｒｌｅａｖｉｎｇ）、変調（ｍｏｄｕｌａｔｉｏｎ）などの動作を経てチャンネルを介して送信される。以下、このような一連の動作を分けて各動作に対して説明する。
以上の実施形態で、段階１７３０のＳｕｂ－ｃｈａｎｎｅｌ ａｌｌｏｃａｔｉｏｎ ａｄｊｕｓｔｍｅｎｔ段階と段階１７４５のＢｉｔ－ｉｎｔｅｒｌｅａｖｉｎｇ ｗｉｔｈｉｎ ａ ｓｕｂｂｌｏｃｋ段階は、実施形態によって選択的に行われたり省略され得る。
図１８は、本発明の一実施形態による送信機装置を示す図である。
図１８を参考すれば、送信機は、送受信部１８０５、制御部１８１０、記憶部１８１５を含む。本発明で、制御部１８１０は、回路又はアプリケーション特定統合回路、若しくは少なくとも一つのプロセッサで定義される。
送受信部１８０５は、他の装置と信号を送受信する。送信機装置が端末で具現される場合、送受信部１８０５は、例えば、基地局からシステム情報を受信して同期信号又は基準信号を受信し、基地局でビットシーケンスを送信する。
制御部１８１０は、本発明で提案する実施形態による送信機の全般的な動作を制御する。例えば、制御部１８１０は、上述した図面とフローチャートによる動作を行うように各ブロック間の信号流れを制御する。具体的に、制御部は、送信機を制御して上述した実施形態によって情報ビットを符号化する。
記憶部１８１５は、送信部を介して送受信される情報及び制御部１８１０を介して生成される情報のうちの少なくとも一つを記憶する。
図１９は、本発明の一実施形態による受信機装置を示す図である。
図１９を参考すれば、受信機は、送受信部１９０５、制御部１９１０、記憶部１９１５を含む。本発明で制御部１９１０は、回路又はアプリケーション特定統合回路、若しくは少なくとも一つのプロセッサで定義される。
送受信部１９０５は、他の装置と信号を送受信する。受信機装置が端末で具現される場合、送受信部１９０５は、例えば、基地局から符号化されたビットシーケンスを受信する。
制御部１９１０は、本発明で提案する実施形態による受信機の全般的な動作を制御する。例えば、制御部１９１０は前述した図面とフローチャートによる動作を行うように各ブロック間の信号流れを制御する。具体的に、制御部１９１０は、受信機を制御して上述した実施形態によって符号化された情報ビットを復号化する。
記憶部１９１５は、送受信部１９０５を介して送受信される情報及び制御部１９１０を介して生成される情報のうちの少なくとも一つを記憶する。
本発明の実施形態によるＰｏｌａｒ ｃｏｄｅｓに基盤した通信システムの符号化方法及び符号率調整をする方法において、符号語（ｃｏｄｅｗｏｒｄ）ビット個数と符号率（ｃｏｄｅ ｒａｔｅ）によってＰｏｌａｒ ｃｏｄｅｓの符号化及び復号化に用いるＰｏｌａｒ ｃｏｄｅマザーコード（ｍｏｔｈｅｒ ｃｏｄｅ）のサイズを決定する段階；情報語ビットをサブチャンネル（ｓｕｂｃｈａｎｎｅｌ）に割り当てる時にサブチャンネル間の優先順位を示すＰｏｌａｒ ｃｏｄｅｓシーケンスを確認する段階；前記符号語ビット数と符号率、前記決定されたマザーコードのサイズによってパンクチャリング／ショートニング／レペティションのうちのいずれか一つの動作を決定する段階；マザーコードのサイズによってレートマッチング（Ｒａｔｅ ｍａｔｃｈｉｎｇ）のためのｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバー（ｉｎｔｅｒｌｅａｖｅｒ）を決定する段階；前記インタリバーに基づいてパンクチャリング／ショートニングによってｆｒｏｚｅｎ ｂｉｔｓの一部の位置を決定する段階；前記決定されたｆｒｏｚｅｎ ｂｉｔパターンと前記Ｐｏｌａｒ ｃｏｄｅシーケンス又はｐｏｌａｒｉｚｅｄチャンネルの信頼度などによって符号化する段階；符号化された結果ビットを前記決定されたインタリバーでインターリビングする段階；前記インターリビングされたビットに対して前記決定されたショートニング／パンクチャリング／レペティションのうちのいずれか一つの動作によって送信手順を決定する段階；を含む符号化方法を特徴とする。
前記ｂｌｏｃｋ－ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバーは、パンクチャリング／ショートニング／レペティションのうちのどんな動作を行うのかに拘らず、マザーコードのサイズのみを考慮して決定されることを特徴とする。さらに、前記ｂｌｏｃｋ－ｐｅｒｍｕｔａｔｉｏｎ基盤のインタリバーは、ｓｕｂｂｌｏｃｋの個数とｓｕｂｂｌｏｃｋを交ぜる手順によって決定されることを特徴とし、ｓｕｂｂｌｏｃｋの個数と同一な長さを有するＰｏｌａｒ ｃｏｄｅｓ シーケンス手順でｓｕｂｂｌｏｃｋを交ぜる方法又は半順序（ｐａｒｔｉａｌ ｏｒｄｅｒ）を満足する任意の手順でｓｕｂｂｌｏｃｋを交ぜる方法などを特徴とする。さらに、前記符号化入力ビットのうちの強制でｆｒｏｚｅｎ ｂｉｔとなる一部ビットのパターンはショートニング時には符号化出力ビットのうちのショートニングされるビットのパターンと同一で、パンクチャリング時には符号化出力ビットのうちのパンクチャリングされるビットのパターンと同一であるが、逆順であることを特徴とする。インターリビングされたビットが送信される方法はパンクチャリング／ショートニング／レペティションのうちのどんな動作を行うのかによって異なるように決定されることもでき、若しくはここに構わずに同一な手順によって決定されることを特徴とする。
前記ｂｌｏｃｋ－ｐｅｒｍｕｔａｔｉｏｎ基盤インタリバーのｓｕｂｂｌｏｃｋ個数を決定するにおいてｓｕｂｂｌｏｃｋのサイズを固定してマザーコードのサイズによって用いられるｓｕｂｂｌｏｃｋ個数が決定される方法、さらにマザーコードのサイズ別でそれぞれ用いられるｓｕｂｂｌｏｃｋの個数を決定する方法、さらにマザーコードのサイズと関係なく常に一定な個数のｓｕｂｂｌｏｃｋを用いる方法を特徴とする。そして、ｓｕｂｂｌｏｃｋの個数別でｓｕｂｂｌｃｏｋ ｐｅｒｍｕｔａｔｉｏｎ時のインターリビングされる手順を決定する方法、又はマザーコードのサイズ別でｓｕｂｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ時のインターリビング手順を決定する方法を特徴とする。そして、ｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ基盤インタリバーがサブチャンネル割り当て（ｓｕｂｃｈａｎｎｅｌ ａｌｌｏｃａｔｉｏｎ）調節（ａｄｊｕｓｔｍｅｎｔ）又はｓｕｂｂｌｏｃｋ内のｂｉｔ ｐｅｒｍｕｔａｔｉｏｎ動作と共に用いられる方法、又は、２つのいずれも用いられる方法、又はｓｕｂｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ動作だけ用いられる方法を特徴とする。
以上で本明細書及び図面に開示された実施形態は、本発明の内容を容易に説明し、理解を助けるために特定の例を提示したものであり、本発明の技術範囲を限定しようとするものではない。したがって、本発明は、本明細書に開示された実施形態の以外にも本発明の技術的思想に基づいて導出されるすべての変更又は変形された形態が本発明の技術範囲に含まれる。
１８０５、１９０５ 送受信部
１８１０、１９１０ 制御部
１８１５、１９１５ 記憶部

Claims (14)

  1. 送信機が行う方法において、
    受信機に送信される第１ビットシーケンスを確認する段階と、
    ポーラーコードで前記第１ビットシーケンスをエンコーディングして第２ビットシーケンスを確認する段階と、
    前記第２ビットシーケンスが分けられた一定数のサブ－ブロックを確認する段階と、
    インターリビングパターンに基づいて前記サブ－ブロックにインターリビングを行う段階と、
    前記インターリビングされた第２ビットシーケンスにレートマッチング（ｒａｔｅ ｍａｔｃｈｉｎｇ）を適用して第３ビットシーケンスを確認する段階と、
    前記受信機に第３ビットシーケンスを送信する段階と、を含み、
    前記一定数は３２であり、
    前記インターリビングパターンは、｛０，１，２，４，３，５，６，７，８，１６，９，１７，１０，１８，１１，１９，１２，２０，１３，２１，１４，２２，１５，２３，２４，２５，２６，２８，２７，２９，３０，３１｝であることを特徴とする、方法。
  2. 前記第１ビットシーケンスの長さ及び前記第３ビットシーケンスの長さに基づいて２の冪数である前記第２ビットシーケンスの長さを決定する段階をさらに含み、
    前記第３ビットシーケンスの長さが前記第２ビットシーケンスの長さよりも短い場合、符号率（ｃｏｄｅ ｒａｔｅ）に基づいてパンクチャリング（ｐｕｎｃｔｕｒｉｎｇ）又はショートニング（ｓｈｏｒｔｅｎｉｎｇ）のうちの一つが前記レートマッチングのために用いられるように決定され、
    前記符号率は、前記第１ビットシーケンスの長さ及び前記第３ビットシーケンスの長さに基づいて決定され、
    前記第３ビットシーケンスの長さが前記第２ビットシーケンスの長さよりも長い場合、前記レートマッチングのためにレペティション（ｒｅｐｅｔｉｔｉｏｎ）が用いられるように決定されることを特徴とする、請求項１に記載の方法。
  3. 前記第２ビットシーケンスを確認する段階は、
    前記パンクチャリングが用いられるように決定された場合、パンクチャリングされるビットの位置を決定する段階と、
    前記パンクチャリングされるビットを０（ゼロ）に設定する段階と、をさらに含むことを特徴とする、請求項２に記載の方法。
  4. 前記符号率が臨界値よりも小さい場合、前記パンクチャリングが前記レートマッチングのために用いられるように決定されることを特徴とする、請求項２に記載の方法。
  5. 前記第３ビットシーケンスを確認する段階は、
    循環バッファ（ｃｉｒｃｕｌａｒ ｂｕｆｆｅｒ）に前記インターリビングされた第２ビットシーケンスを記憶する段階と、
    前記パンクチャリングが用いられるように決定された場合、前記インターリビングされた第２ビットシーケンスの前半部のビットのパンクチャリングを行う段階と、をさらに含み、
    前記前半部のビットの長さは、前記第２ビットシーケンスの長さから前記第３ビットシーケンスの長さを引いたものであることを特徴とする、請求項２に記載の方法。
  6. 前記第３ビットシーケンスを確認する段階は、
    循環バッファ（ｃｉｒｃｕｌａｒ ｂｕｆｆｅｒ）に前記インターリビングされた第２ビットシーケンスを記憶する段階と、
    前記ショートニングが用いられるように決定された場合、前記インターリビングされた第２ビットシーケンスの後半部のビットのショートニングを行う段階と、をさらに含み、
    前記後半部のビットの長さは、前記第２ビットシーケンスの長さから前記第３ビットシーケンスの長さを引いたものであることを特徴とする、請求項２に記載の方法。
  7. 情報を送信する装置において、
    送受信部と、
    受信機に送信される第１ビットシーケンスを確認し、
    ポーラーコードで前記第１ビットシーケンスをエンコードして第２ビットシーケンスを確認し、
    前記第２ビットシーケンスが分けられた一定数のサブ－ブロックを確認し、インターリビングパターンに基づいて前記サブ－ブロックにインターリビングを行い、
    前記インターリビングされた第２ビットシーケンスにレートマッチング（ｒａｔｅ ｍａｔｃｈｉｎｇ）を適用して第３ビットシーケンスを確認し、
    前記受信機に第３ビットシーケンスを送信するように制御する前記送受信部に接続された制御部と、を含み、
    前記一定数は３２であり、
    前記インターリビングパターンは、｛０，１，２，４，３，５，６，７，８，１６，９，１７，１０，１８，１１，１９，１２，２０，１３，２１，１４，２２，１５，２３，２４，２５，２６，２８，２７，２９，３０，３１｝であることを特徴とする、装置。
  8. 前記制御部は、前記第１ビットシーケンスの長さ及び前記第３ビットシーケンスの長さに基づいて２の冪数である前記第２ビットシーケンスの長さを決定するようにさらに制御し、
    前記第３ビットシーケンスの長さが前記第２ビットシーケンスの長さよりも短い場合、符号率（ｃｏｄｅ ｒａｔｅ）に基づいてパンクチャリング（ｐｕｎｃｔｕｒｉｎｇ）又はショートニング（ｓｈｏｒｔｅｎｉｎｇ）のうちの一つが前記レートマッチングのために用いられるように決定され、
    前記符号率は、前記第１ビットシーケンスの長さ及び前記第３ビットシーケンスの長さに基づいて決定され、
    前記第３ビットシーケンスの長さが前記第２ビットシーケンスの長さよりも長い場合、前記レートマッチングのためにレペティション（ｒｅｐｅｔｉｔｉｏｎ）が用いられるように決定されることを特徴とする、請求項７に記載の装置。
  9. 前記制御部は、前記パンクチャリングが用いられるように決定された場合、パンクチャリングされるビットの位置を決定し、
    前記パンクチャリングされるビットを０（ゼロ）に設定するようにさらに制御することを特徴とする、請求項８に記載の装置。
  10. 前記符号率が臨界値よりも小さい場合、前記パンクチャリングが前記レートマッチングのために用いられるように決定されることを特徴とする、請求項８に記載の装置。
  11. 前記制御部は、循環バッファ（ｃｉｒｃｕｌａｒ ｂｕｆｆｅｒ）に前記インターリビングされた第２ビットシーケンスを記憶し、前記パンクチャリングが用いられるように決定された場合、前記インターリビングされた第２ビットシーケンスの前半部のビットのパンクチャリングを行うようにさらに制御し、
    前記前半部のビットの長さは、前記第２ビットシーケンスの長さから前記第３ビットシーケンスの長さを引いたものであることを特徴とする、請求項８に記載の装置。
  12. 前記制御部は、循環バッファ（ｃｉｒｃｕｌａｒ ｂｕｆｆｅｒ）に前記インターリビングされた第２ビットシーケンスを記憶し、
    前記ショートニングが用いられるように決定された場合、前記インターリビングされた第２ビットシーケンスの後半部のビットのショートニングを行うようにさらに制御し、
    前記後半部のビットの長さは、前記第２ビットシーケンスの長さから前記第３ビットシーケンスの長さを引いたものであることを特徴とする、請求項８に記載の装置。
  13. 受信機が行う方法において、
    ビットシーケンスを受信する段階と、
    前記受信されたビットシーケンスに基づいて情報ビットを確認する段階と、を含み、
    前記情報ビットの長さ及び前記受信されたビットシーケンスの長さに基づいて前記受信されたビットシーケンスのデレートマッチング（ｄｅ ｒａｔｅ ｍａｔｃｈｉｎｇ）が行われ、
    前記デレートマッチングされたビットシーケンスにインターリビングパターンに基づいてデインターリビング（ｄｅ ｉｎｔｅｒｌｅａｖｉｎｇ）が行われ、
    前記デインターリビングされたビットシーケンスにポーラーコードを用いたデコーディングが行われ、
    前記インターリビングパターンは、｛０，１，２，４，３，５，６，７，８，１６，９，１７，１０，１８，１１，１９，１２，２０，１３，２１，１４，２２，１５，２３，２４，２５，２６，２８，２７，２９，３０，３１｝であることを特徴とする、方法。
  14. 情報を受信する装置において、
    送受信部と、
    ビットシーケンスを受信し、前記受信されたビットシーケンスに基づいて情報ビットを確認するように制御する前記送受信部に接続された制御部と、を含み、
    前記情報ビットの長さ及び前記受信されたビットシーケンスの長さに基づいて前記受信されたビットシーケンスのデレートマッチング（ｄｅ ｒａｔｅ ｍａｔｃｈｉｎｇ）が行われ、
    前記デレートマッチングされたビットシーケンスにインターリビングパターンに基づいてデインターリビング（ｄｅ ｉｎｔｅｒｌｅａｖｉｎｇ）が行われ、
    前記デインターリビングされたビットシーケンスにポーラーコードを用いたデコーディングが行われ、
    前記インターリビングパターンは、｛０，１，２，４，３，５，６，７，８，１６，９，１７，１０，１８，１１，１９，１２，２０，１３，２１，１４，２２，１５，２３，２４，２５，２６，２８，２７，２９，３０，３１｝であることを特徴とする、装置。
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