KR20190013374A - 통신 또는 방송 시스템에서 극부호 부호화/복호화 방법 및 장치 - Google Patents

Abstract

본 개시는 4G 시스템 이후 보다 높은 데이터 전송률을 지원하기 위한 5G 통신 시스템을 IoT 기술과 융합하는 통신 기법 및 그 시스템에 관한 것이다. 본 개시는 5G 통신 기술 및 IoT 관련 기술을 기반으로 지능형 서비스 (예를 들어, 스마트 홈, 스마트 빌딩, 스마트 시티, 스마트 카 혹은 커넥티드 카, 헬스 케어, 디지털 교육, 소매업, 보안 및 안전 관련 서비스 등)에 적용될 수 있다. 본 발명은 통신 시스템에서 송신할 데이터를 부호화하기 위한 방법 및 장치에 관한 것으로, 특히 통신 시스템에서 사용하기 위한 극부호를 위한 시퀀스 생성 방법 및 장치와 그를 이용한 데이터 송신 방법 및 장치를 제공한다. 상기 최종 비트 채널 인덱스 시퀀스에 상기 각 부호율에서 전송에 선택된 비트 채널 인덱스 삽입 시, 상기 최종 비트 채널 인덱스 시퀀스에 미리 삽입된 비트 채널 인덱스와 동일한 위치의 비트 채널 인덱스를 제외한 나머지 비트 채널 인덱스를 미리 삽입된 비트 채널 인덱스의 하위에 순차적으로 삽입하도록 구성할 수 있다.

Description

통신 또는 방송 시스템에서 극부호 부호화/복호화 방법 및 장치 {APPARATUS AND METHOD FOR Polar ENCODING/DECODING IN COMMUNICATION OR BROADCASTING SYSTEM}

본 발명은 통신 시스템에서 송신할 데이터를 부호화하기 위한 방법 및 장치에 관한 것으로, 특히 통신 시스템에서 사용하기 위한 극부호를 위한 부호화/복호화 방법 및 장치와 그를 이용한 데이터 송신 방법 및 장치에 관한 것이다.

4G 통신 시스템 상용화 이후 증가 추세에 있는 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 이러한 이유로, 5G 통신 시스템 또는 pre-5G 통신 시스템은 4G 네트워크 이후 (Beyond 4G Network) 통신 시스템 또는 LTE 시스템 이후 (Post LTE) 이후의 시스템이라 불리어지고 있다. 높은 데이터 전송률을 달성하기 위해, 5G 통신 시스템은 초고주파(mmWave) 대역 (예를 들어, 60기가(60GHz) 대역과 같은)에서의 구현이 고려되고 있다. 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 전차원 다중입출력(Full Dimensional MIMO: FD-MIMO), 어레이 안테나(array antenna), 아날로그 빔형성(analog beam-forming), 및 대규모 안테나 (large scale antenna) 기술들이 논의되고 있다. 또한 시스템의 네트워크 개선을 위해, 5G 통신 시스템에서는 진화된 소형 셀, 개선된 소형 셀 (advanced small cell), 클라우드 무선 액세스 네트워크 (cloud radio access network: cloud RAN), 초고밀도 네트워크 (ultra-dense network), 기기 간 통신 (Device to Device communication: D2D), 무선 백홀 (wireless backhaul), 이동 네트워크 (moving network), 협력 통신 (cooperative communication), CoMP (Coordinated Multi-Points), 및 수신 간섭제거 (interference cancellation) 등의 기술 개발이 이루어지고 있다. 이 밖에도, 5G 시스템에서는 진보된 코딩 변조(Advanced Coding Modulation: ACM) 방식인 FQAM (Hybrid FSK and QAM Modulation) 및 SWSC (Sliding Window Superposition Coding)과, 진보된 접속 기술인 FBMC(Filter Bank Multi Carrier), NOMA(non orthogonal multiple access), 및SCMA(sparse code multiple access) 등이 개발되고 있다.

한편, 인터넷은 인간이 정보를 생성하고 소비하는 인간 중심의 연결 망에서, 사물 등 분산된 구성 요소들 간에 정보를 주고 받아 처리하는 IoT(Internet of Things, 사물인터넷) 망으로 진화하고 있다. 클라우드 서버 등과의 연결을 통한 빅데이터(Big data) 처리 기술 등이 IoT 기술에 결합된 IoE (Internet of Everything) 기술도 대두되고 있다. IoT를 구현하기 위해서, 센싱 기술, 유무선 통신 및 네트워크 인프라, 서비스 인터페이스 기술, 및 보안 기술과 같은 기술 요소 들이 요구되어, 최근에는 사물간의 연결을 위한 센서 네트워크(sensor network), 사물 통신(Machine to Machine, M2M), MTC(Machine Type Communication)등의 기술이 연구되고 있다. IoT 환경에서는 연결된 사물들에서 생성된 데이터를 수집, 분석하여 인간의 삶에 새로운 가치를 창출하는 지능형 IT(Internet Technology) 서비스가 제공될 수 있다. IoT는 기존의 IT(information technology)기술과 다양한 산업 간의 융합 및 복합을 통하여 스마트홈, 스마트 빌딩, 스마트 시티, 스마트 카 혹은 커넥티드 카, 스마트 그리드, 헬스 케어, 스마트 가전, 첨단의료서비스 등의 분야에 응용될 수 있다.

이에, 5G 통신 시스템을 IoT 망에 적용하기 위한 다양한 시도들이 이루어지고 있다. 예를 들어, 센서 네트워크(sensor network), 사물 통신(Machine to Machine, M2M), MTC(Machine Type Communication)등의 기술이 5G 통신 기술인 빔 포밍, MIMO, 및 어레이 안테나 등의 기법에 의해 구현되고 있는 것이다. 앞서 설명한 빅데이터 처리 기술로써 클라우드 무선 액세스 네트워크(cloud RAN)가 적용되는 것도 5G 기술과 IoT 기술 융합의 일 예라고 할 수 있을 것이다.

일반적으로 통신 시스템에서 송신기와 수신기 사이에 데이터를 송신 및 수신하는 경우 통신 채널에 존재하는 잡음으로 인해 데이터 오류가 발생할 수 있다. 이처럼 통신 채널에 의해 발생된 오류를 수신기에서 정정할 수 있도록 설계된 부호화 방식으로 오류 정정 부호 방식이 존재한다. 이러한 오류 정정 부호는 채널 부호화(channel coding)라고도 한다. 오류 정정 부호 기법은 전송하고자 하는 데이터에 추가적인 비트(redundancy bit)를 추가하여 송신하도록 하는 기법이다.

오류 정정 부호 기법에는 다양한 방식들이 존재한다. 예컨대, 길쌈 부호(convolutional coding), 터보 부호(Turbo coding), 저밀도 패리티 검사 부호(LDPC coding) 및 극부호(Polar coding) 방식 등이 존재한다. 이러한 오류 정정 부호 기법들 중 중 극부호(polar code) 기법은 채널 양극화 현상(channel polarization)을 이용하여 점대점 채널 용량을 달성함이 이론적으로 증명된 최초의 부호이다. 극부호는 밀도 진화(density evolution), RCA(Reciprocal Channel Approximation) 등으로 각 채널 또는 부호율(code rate)에 최적화된 부호 설계가 가능하다. 그러나 실제 통신 시스템에서의 극부호 기법을 적용하기 위해서는 각 부호율에 최적화된 인덱스 시퀀스(index sequence, polar code sequence)를 미리 가지고 있어야 한다.

한편, 최근 차세대 이동통신 시스템으로 제안이 이루어지고 있는 5세대(5G) 이동통신 기술에서는 크게 아래의 3가지 시나리오들에 대하여 언급하고 있다. 첫째 eMBB(Enhanced Mobile Broadband), 둘째 URLLC(Ultra-Reliable and Low Latency Communication), 셋째 mMTC(Massive Machine Type Communication) 시나리오이다. 이처럼 다양한 방식을 지원하기 위한 오류 정정 부호는 다양한 부호율을 안정된 성능으로 지원해야 한다.

이와 같은 새로운 통신 시스템에서 보다 성능이 향상된 오류 정정 부호를 적용한 부호화 및 복호화 방법이 요구된다.

따라서 본 발명의 목적은 폴라 부호 시퀀스로 각 채널에 최적화된 성능으로 다양한 부호율을 지원하는 극부호를 설계함으로써, 실제 5G 이동통신 기술의 다양한 시나리오를 지원하는 극부호 설계 방법 및 그를 이용한 데이터 송신 장치 및 방법을 제공한다.

또한 본 발명의 목적은 다양한 부호율에도 우수한 오류 정정 능력을 가질 수 있으며, 복잡도를 줄일 수 있는 극부호 설계 방식 및 설계된 방식을 이용한 데이터 송신 장치 및 방법을 제공한다.

또한 본 발명의 목적은 극부호의 실제 활용에 있어 적은 성능열화로 부호율 호환성 지원이 가능한 인덱스 시퀀스를 설계하는 방법과 그를 이용한 데이터 송신 장치 및 방법을 제공한다.

본 발명의 일 실시 예에 따른 방법은, 극부호를 위한 폴라 부호 시퀀스 생성 방법으로, 극부호화를 위한 다양한 입력 비트들 길이 및 모부호 길이에 대하여 최적화된 극부호 시퀀스를 설계하는 단계;

본 발명의 일 실시 예에 따른 장치는, 통신 시스템에서 극부호화 방식으로 데이터를 송신하기 위한 장치로, 극부호화 방식으로 부호화된 데이터를 무선 채널 대역을 통해 송/수신하기 위한 송수신기; 극부호화 시퀀스를 저장하는 메모리; 상기 메모리에 저장된 극부호화 시퀀스를 이용하여 상기 전송할 데이터를 극부호화하는 극부호화기; 및 상기 전송할 데이터의 길이와, 상기 메모리에 저장된 극부호화 시퀀스들 중 상기 결정된 전송할 데이터의 길이와 모 부호의 길이에 대응하는 폴라 부호 시퀀스를 선택하고, 상기 선택된 폴라 부호 시퀀스를 이용하여 극부호화를 제어하며, 상기 극부호화된 데이터의 송신을 제어하는 제어부를 포함하며,

상기 메모리에 저장된 상기 폴라 부호 시퀀스는:

극부호화를 위한 최적의 채널 상태를 갖는 비트 채널 인덱스부터 가장 나쁜 채널 상태를 갖는 비트 채널 인덱스까지를 시퀀스로 순차적으로 배열하며 데이터 전송에 선택된 비트 채널 인덱스를 최종 비트 채널 인덱스 시퀀스에 삽입하여 극부호화를 위한 시퀀스를 생성하고,

상기 최종 비트 채널 인덱스 시퀀스에 상기 각 부호율에서 전송에 선택된 비트 채널 인덱스 삽입 시, 상기 최종 비트 채널 인덱스 시퀀스에 미리 삽입된 비트 채널 인덱스와 동일한 위치의 비트 채널 인덱스를 제외한 나머지 비트 채널 인덱스를 미리 삽입된 비트 채널 인덱스의 하위에 순차적으로 삽입하여 생성된 시퀀스일 수 있다.

본 발명의 일 실시 예에 따른 방법은, 통신 시스템에서 극부호화 방식으로 데이터를 송신하기 위한 방법으로, 소정의 데이터 전송이 요청될 시 전송할 데이터의 길이와 극부호의 모부호의 길이를 결정하는 단계; 상기 결정된 전송할 데이터의 길이와 극부호의 모부호의 길이에 대응하는 극부호화 시퀀스를 선택하는 단계; 상기 선택된 폴라 부호 시퀀스를 이용하여 극부호화를 수행하는 단계; 및 상기 극부호화된 데이터를 송신하는 단계;를 포함하며,

상기 극부호화 시퀀스는:

극부호화를 위한 최적의 채널 상태를 갖는 비트 채널 인덱스부터 가장 나쁜 채널 상태를 갖는 비트 채널 인덱스까지를 내림차순 또는 올림차순 시퀀스로 순차적으로 배열하며, 상기 복수의 부호율들 중 가장 낮은 부호율부터 높은 부호율 순으로 데이터 전송에 선택된 비트 채널 인덱스를 최종 비트 채널 인덱스 시퀀스에 삽입하여 극부호화를 위한 시퀀스를 생성하고,

상기 최종 비트 채널 인덱스 시퀀스에 상기 각 부호율에서 전송에 선택된 비트 채널 인덱스 삽입 시, 상기 최종 비트 채널 인덱스 시퀀스에 미리 삽입된 비트 채널 인덱스와 동일한 위치의 비트 채널 인덱스를 제외한 나머지 비트 채널 인덱스를 미리 삽입된 비트 채널 인덱스의 하위에 순차적으로 삽입하여 생성된 시퀀스가 될 수 있다.

본 발명에 따르면, 단일 인덱스 시퀀스로 각 채널에 최적화된 성능으로 다양한 부호율을 지원하는 극부호를 설계함으로써, 실제 5G 이동통신 기술의 다양한 시나리오를 지원할 수 있다. 또한 다양한 부호율에도 높은 성능을 가질 수 있으며, 복잡도를 줄일 수 있다.

도 1 내지 도 1-a는 본 명세서의 실시 예에 따른 부호화 과정을 포함하는 송신기의 동작을 나타낸 도면이다.
도 2는 본 명세서의 실시 예에 따른 폴라 코드의 일 구조를 나타낸 도면이다.
도 3은 본 명세서의 실시 예에 따른 폴라 코드의 다른 구조를 나타낸 도면이다.
도 4는 본 명세서의 실시 예에 따른 폴라 코드를 적용하기 위한 그래프의 구성 요소를 나타낸 도면이다.
도 5는 본 명세서의 실시 예에 따른 천공/단축 기반 레이트 매칭(rate-matching) 방법을 나타낸 도면이다.
도 6은 본 명세서의 실시 예에 따른 반복 기반 레이트 매칭 방법을 나타낸 도면이다.
도 7-a 내지 도 7-d는 본발명에 따른 극부호 방식의 실시예를 도시한 도면이다.
도 8은 본 명세서의 실시 예에 따른 복호화를 위한 방법을 설명하기 위한 도면이다.
도 9은 본 명세서의 실시 예에 따른 폴라 코드를 이용한 복호 스케줄링을 나타낸 도면이다.
도 10은 본 발명에 따른 폴라 부호 시퀀스 설계의 실시예를 도시한 도면이다.
도 11은 본 발명에 따른 극부호 방식의 실시예를 도시한 도면이다.
도 12은 본 발명의 일 실시 예에 따라 송신 장치에서 데이터 송신 시 극부호화를 수행하기 위한 제어 흐름도이다.
도 13은 본 명세서의 실시 예에 따른 부호화 과정을 포함하는 송신기의 동작을 나타낸 도면이다.
도 14는 본 명세서의 송신기를 나타낸 도면이다.
도 15는 본 명세서의 수신기를 나타낸 도면이다.

이하, 첨부된 도면들을 참조하여 다양한 실시 예들을 상세히 설명한다. 이때, 첨부된 도면들에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 이하에 첨부된 본 발명의 도면은 본 발명의 이해를 돕기 위해 제공되는 것으로, 본 발명의 도면에 예시된 형태 또는 배치 등에 본 발명이 제한되지 않음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 하기의 설명에서는 본 발명의 다양한 실시 예들에 따른 동작을 이해하는데 필요한 부분만이 설명되며, 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.

실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.

마찬가지 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

이 때, 처리 흐름도 도면들의 각 블록과 흐름도 도면들의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수 있음을 이해할 수 있을 것이다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 흐름도 블록(들)에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 흐름도 블록(들)에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 흐름도 블록(들)에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.

또한, 각 블록은 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실행 예들에서는 블록들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.

이 때, 본 실시 예에서 사용되는 '~부'라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '~부'는 어떤 역할들을 수행한다. 그렇지만 '~부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '~부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함한다. 구성요소들과 '~부'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부'들로 결합되거나 추가적인 구성요소들과 '~부'들로 더 분리될 수 있다. 뿐만 아니라, 구성요소들 및 '~부'들은 디바이스 또는 보안 멀티미디어카드 내의 하나 또는 그 이상의 CPU들을 재생시키도록 구현될 수도 있다.

폴라 코드(Polar code)는 오류 정정 부호로 낮은 부호화 성능 및 낮은 복잡도를 가지면서 일정 수준 이상의 성능을 가질 수 있다. 또한 폴라 코드의 경우 모든 binary discrete memoryless channels 에서 데이터 전송 한계인 채널 용량 (channel capacity) 을 달성할 수 있는 코드이다. 또한 폴라 코드는 다른 채널 용량 근접 부호인 터보 코드(Turbo code), LDPC (low-density parity-check) code와 유사한 성능을 가지며, 폴라 코드의 경우 상기 다른 부호들 대비 짧은 길이의 부호를 전송할 때 성능 이점을 가질 수 있다. 따라서 통신 시스템 전반에서 폴라 코드를 적용한 신호 송수신을 수행할 수 있으며, 보다 구체적으로 일정 길이 이하의 제어 정보를 전송하는 용도로 폴라 코드를 사용을 고려할 수 있다.

또한 폴라 코드는 binary discrete memoryless channel (B-DMC) 가정 하에 채널양극화(channel polarization)이라는 현상을 기반으로 정의될 수 있는 오류 정정 부호이다. 이와 같은 폴라 코드를 적용할 경우 각 비트는 독립적이고 통계적으로 동일한 특성을 갖는 채널 W를 할 수 있다. 이 때 각 채널의 채널 용량을 0≤C(W)≤1 라고 하면, 이는 어떤 한 비트를 채널을 통해 전송했을 때 이론적으로 C(W) 비트만큼 정보 전달이 가능하다. 아무런 동작 없이 N개의 비트를 B-DMC를 통해 전송하는 경우, 각 비트가 전송되는 채널은 모두 C(W) 의 채널 용량을 가지며, 총 N×C(W) 비트만큼의 정보가 이론적으로는 전달될 수 있다. Channel polarization의 기본적인 개념은 N개의 비트가 통과하는 채널들을 결합하고 (channel combining), 분리하는 (channel splitting) 동작을 수행하여 특정 비율의 비트가 겪는 결과적인 채널 (effective channel) 의 채널 용량은 1에 가까운 값이 되고, 남은 비트가 겪는 결과적인 채널의 채널 용량은 0에 가까운 값이 되도록 조절할 수 있다. 이와 같이 Polar code를 간단하게 개념적으로 설명하면, channel polarization 후 채널 용량이 높은 채널로 정보 비트를 전송하고 채널 용량이 낮은 채널에는 정보 비트를 싣지 않고 특정 값으로 고정하는 방법으로 전송 효과를 최대화 할 수 있다.

도 1은 본 발명에서 고려하고 있는 polar code의 부호화 과정을 나타낸다. 이 부호화 과정에서 전송하고자 하는 정보 비트 (information bit) 수는 K 개이고, 부호화를 하여 채널을 통해 전송하는 부호어 비트 (codeword bit) 수는 N 개라고 한다.

1) 정보 비트 생성 (Information Bit Generation)

전송하고자 하는 정보 비트 시퀀스

가 outer code encoder에 입력된다.

2) 외부 부호화 (Outer Code)

정보 비트 시퀀스 b는 보통 성능 향상을 위해 외부 부호 (outer code) 로 부호화된다. 사용되는 외부 부호로는 cyclic redundancy check (CRC) 부호와 같은 오류 검출 부호나 BCH 부호, single parity check 부호 등 오류 정정 부호가 있다. 외부 부호에 의해 생성된 패리티의 길이를 K_outer 라고 하고, 외부 부호화의 결과 비트 시퀀스를

라고 한다. 외부 부호화는 필수적인 동작은 아니기 때문에 만약 외부 부호화를 고려하지 않는다면

이다. 외부 부호화 이후에 인터리빙 과정이 추가 될 수 있다.

3) 부채널 할당 (Subchannel Allocation)

비트 시퀀스

는 polar code 부호화를 위해 길이 N₀ 의 비트 시퀀스

에 매핑된다. N₀ 는 mother polar code의 크기로 2의 거듭 제곱수이며, 사전에 설정된 기준에 의해 결정된다. u 는 polar code 부호화의 입력 비트 시퀀스인데, u 의 각 비트는 channel polarization에 의해 서로 다른 품질의 부채널을 통과하는 것처럼 해석될 수 있다. 이러한 특징 때문에

를 u 에 매핑하는 과정을 부채널 (subchannel) 할당 과정으로 일컫는다. 일반적인 polar code의 부채널 할당 과정은 세 단계로 이루어진다.

단계1 ) 부호화 후 puncturing(혹은 shortening)에 의해 정보를 실을 수 없는 부채널의 위치를 결정한다. 부호화 후 puncturing되는 비트 수를 N_p 라고 하면, 비트 시퀀스 u 중 N_p 개의 비트는 incapable subchannel 혹은 shortened subchannel을 통과하게 된다. 송신기에서 부호어 비트가 생성된 후 전송되지 않을 경우 incapable subchannel이 발생한다. 또한 송신기가 puncturing 되는 비트값을 특정 값으로 (0 혹은 1)로 고정하고 수신기가 이를 알고 있다고 가정하는 경우에는 shortened subchannel이 발생한다. 상기 puncturing 되는 비트값을 특정 값으로 고정할 경우 shortening이라고도 한다. 상기 incapable/ shortened 부채널의 위치는 부호화 후 puncturing이 되는 비트의 위치에 따라 결정된다. 상기 incapable/shortened 부채널의 위치에 해당되는 비트의 위치가 결정된다. 상기 단계1은 puncturing(혹은 shortening) 비트가 없을 경우 수행하지 않는다. 또한 다른 소정의 방법 (또는 규칙)에 의해 상기 폴라 부호 입력 비트의 특정 위치에는 정보어 비트들이 매핑 되지 않을 수 있다.

단계2 ) 입력된 비트 시퀀스

의 각 비트가 u의 상기 단계1에서 결정된 incapable/shortened 비트 위치를 제외한 비트에 매핑된다.

의 비트가 매핑될 u 시퀀스 내 비트 위치는 u의 각 비트가 통과할 부채널의 채널 용량에 의해 결정된다. 즉,

는 u의 부채널 중 가장 채널 용량이 높거나, 혹은 신뢰도가 높은 부채널 상으로 전송될 수 있도록 매핑된다. 이를 위해 보통 채널 용량 혹은 신뢰도 순으로 u의 부채널 인덱스를 정렬한 시퀀스를 사용하며, 이를 폴라 부호 시퀀스 (polar code sequence) 라고 부른다. Polar code sequence는 송/수신기 메모리에 저장되어 있을 수도 있고, 혹은 송/수신 시마다 특정 동작에 의해 얻어질 수도 있다. 상기 채널 용량은 비트의 신뢰도로 표현 될 수 있다. 상기 Polar code sequence는 configurable (즉, 상위 레이어/RRC signaling 혹은 MAC CE 혹은 L1 시그널링)하게 전송 되거나 스펙에서 고정될 수 있다.

이하에서는 상기 폴라 부호 시퀀스에 대해 보다 상세히 설명하고자 한다. 상기 폴라 부호 시퀀스의 길이는 폴라 부호의 모부호의 길이와 동일하다. 상기 폴라 부호의 모부호의 길이가 N0일 경우 폴라 부호의 시퀀스는 S = [s₀, s₁, …, s_{N0 -2}, s_N0-1]로 정의할 수 있다. 상기 폴라 부호 시퀀스는 부채널 용량이 높은 순서대로 부채널의 인덱스의 순서를 표현 할 수도 있으며, 부채널 용량이 낮은 순서대로 부채널의 인덱스의 순서를 표현 할 수 있다. 상기 폴라 부호 시퀀스의 부채널 용량이 높은 순서대로 표현되어 있고 상기 폴라 부호어 입력되는 정보어의 비트의 개수가 K일 경우 상기 폴라 부호 시퀀스 중 앞에서부터 s₀, s₁, …, s_{K- 1}를 인덱스로 하는 부채널 (또는 폴라 부호 입력 비트들)에 정보어 비트들을 매핑 한다. 상기 정보어 비트들은 상기 외부 부호 (일예로 CRC)의 출력 비트들이다. 이때 상기 단계 1에서 설명한 바와 같이 천공 및 단축 혹은 소정의 방법 (또는 규칙)에 의해 상기 폴라 부호 입력 비트의 특정 위치에는 정보어 비트들이 매핑 되지 않을 경우 상기 특정 위치에 해당하는 인덱스를 제외하고 폴라 부호의 시퀀스의 순서에 의해 정보어 비트들이 매핑되는 폴라 부호 입력 비트의 위치를 결정 하도록 한다. 즉 상기 예시에서 단축 비트가 2개이고 그 비트의 위치가 s₀, s₁인 경우 상기 K의 정보어 비트들은 상기 s₀, s₁을 제외한 K개의 인덱스 s₂, s₂, …, s_{K+ 1}를 인덱스로 하는 부채널(또는 폴라 부호 입력 비트들)에 정보어 비트들을 매핑 한다.

단계3 ) u 벡터에서 상기 단계1과 단계2에 의해 할당되지 않은 비트들을 frozen 비트라고 한다. 상기 단계1과 단계2에 의해 결과적으로 정보를 전달할 수 있지만 채널 용량이 상대적으로 낮은 부채널을 통과하는 비트가 frozen 비트가 된다. Frozen bit는 송/수신기가 서로 약속한 값으로 결정되는데, 보통 0으로 고정된다.

4) Polar Encoder

Subchannel allocator의 출력 비트열 u은 polar encoder에 입력된다. Polar encoder에서는 비트 스트림 벡터 u를 입력 받아 Polar code의 부호화를 통해 polar encoded 비트 스트림 x를 출력한다. 벡터 x의 길이는 벡터 u와 동일한 N₀를 가지며, 수학식1을 만족 한다. generator matrix의 곱은 다양한 방법으로 구현 할 수 있다.

[수학식 1]

x=uG

길이 N₀ 의 비트 시퀀스 u는 polar code의 생성행렬 (generator matrix) G와 곱해져 길이 N₀의 비트 시퀀스 x를 생성한다. 최초 Arikan [refer]이 제안한 생성행렬 G는 <수학식2>와 같다.

[수학식 2]

위의 식에서

이며, 위 첨자

연산은 n회의 Kronecker power를 의미한다. 예를 들어,

이며,

은 <수학식 3> <수학식 4>와 같다.

[수학식 3]

[수학식 4]

을 제외한 단순한 형태의 <수학식 5> 생성행렬을 고려할 수 있다.

[수학식 5]

위에서 언급한 두 generator matrix의 차이점은

행렬 곱셈의 여부이다. 행렬

은 길이 N₀에 대한 비트 반전을 수행하는 행렬로 크기

bit-reversal permutation 행렬이다. 예를 들어

와 B₈ 이 곱해져

가 얻어진다.

따라서 두 generator matrix 의 차이는 결과물을 비트 역순 (bit-reversal) 으로 다시 배치하느냐 하지 않느냐의 차이이다. 본 명세서에서는 생성 행렬이

로 주어졌을 때를 가정하여 설명하나 반드시 이에 제한되지 않으며, 경우에 따라 별도의 설명이 필요한 경우,

의 경우를 추가적으로 설명할 수 있다.

5) 인터리빙 및 부호율-조정

생성행렬 곱셈으로 생성된 N₀ 길이의 비트 시퀀스 x는 인터리버에 입력되어 인터리빙 된다. 상기 인터리빙은 비트 단위로 비트의 위치가 재배치 될 수도 있고 소정의 비트 단위를 그룹핑 하여 그룹들의 위치가 재배치 될 수도 있다. 인터리빙된 비트들은 부호율-조정 (rate matching)을 위해 일부 비트들은 puncturing (혹은shortening) 될 수 있으며 일부 비트들은 반복 될 수 있다.

상기 인터리빙 방식은 사전에 결정되어 있으며 부호율, 변조 방식, 입력 비트의 길이, UE category, Downlink/Uplink 에 따라 달라질 수 있다. 상기 조건들은 configurable (e.g. via higher-layer/RRC signaling or MAC CE or L1 DL control) 하거나 고정될 수 있다.

상기 rate matching을 하는 일예로, virtual circular buffer를 사용할 수 있다. 인터리빙된 비트 시퀀스는 virtual circular buffer에 순차적으로 저장되며, 여기에서 N 개의 비트가 순차적으로 로딩되어 전송된다. 일예로, 만약 N < N₀이면 virtual circular buffer에 저장된 순서의 역순으로 N-N₀ 비트가 puncturing 된다. 만약 N > N₀이면 virtual circular buffer 에 저장된 순서대로 N-N₀ 비트가 repetition된다.

보다 자세하게는 부호화된 길이 N₀인 벡터 x로부터 실제 전송될 길이 N의 부호어 (codeword) 벡터를 만드는 rate-matching 방법은 N의 값에 따라 아래와 같이 3가지로 나뉠 수 있다.

첫째, N₀ = N 인 경우는 x가 그대로 전송된다.

둘째, N₀ > N 인 경우, x 벡터에서 N₀ - N 개의 비트를 빼고 나머지 비트를 전송한다. 여기서 전송되지 않는 비트는 천공 (puncturing) 될 수도 있고, 알고 있는 비트, 즉 단축 (shortening) 비트로 취급될 수 있다. x 벡터 내에서 천공 혹은 단축되는 비트의 위치가 성능에 영향을 미치므로 이를 고려하여 천공/단축할 비트를 결정할 수 있다. 보다 구체적으로 비트 위치에 따라 실질적으로 전송 채널이 성능을 기반으로 천공 및 단축할 비트 중 적어도 하나를 선택할 수 있다.

셋째, N₀ < N 인 경우, x 벡터에서 N - N₀ 개의 비트를 반복 (repetition) 하여 전송한다. 천공하는 경우와 마찬가지로 x 벡터 내에서 반복되는 비트의 위치에 따라 성능이 달라지므로 반복할 비트 및 반복될 비트의 위치 역시 이를 고려하여 결정될 수 있다. 이때도 역시 비트 위치에 따라 실질적으로 전송 채널이 성능을 기반으로 반복될 비트 위치를 결정할 수 있다.

도 2는 본 명세서의 실시 예에 따른 폴라 코드의 일 구조를 나타낸 도면이다.

도 2를 참조하면 N₀ = 8 , 생성 행렬이

로 주어진 Polar code의 구조가 개시된다. 보다 구체적으로 N₀ = 8인 경우

로 주어졌을 때, x=uG 와 같은 부호화 과정을 이분 그래프 (bipartite graph) 상에서 표현된다. 이분 그래프를 통한 계산 과정은 각 스테이지(310-340)으로 나타낼 수 있다. 또한 이분 그래프에서 가장 왼편 변수 노드들이 부호화하기 전의 비트 벡터 u의 각 비트를 묘사하고 있으며, 가장 오른편의 변수 노드들이 부호화한 뒤의 벡터 x를 나타내고 있다.

또한. 이 경우, generator matrix G 는 다음과 같다.

실시 예에서 길이 N₀의 Polar code의 이분 그래프는 총 log₂N₀ 단계 (stage) 의 구조가 반복되는 형태로 구성될 수 있다. 그래프의 각 stage 인덱스는 가장 왼쪽이 log₂N₀ (실시 예에서 스테이지 3(340))이고 가장 오른쪽이 스테이지 0(310) 이다. 그래프에서 각 원은 변수 노드 (variable node) 라고 일컬어지며, 비트값 0 혹은 1을 나타낸다. 또한 각 사각형은 연결된 모든 변수 노드 값의 이진 합 (binary sum, modulo-2 sum, XOR) 이 0임을 나타내는 검사 노드 (check node) 이다. Polar code의 부호화와 복호화는 변수 노드와 검사 노드의 이러한 선형 방정식 (linear equation) 관계를 바탕으로 이루어질 수 있다.

이와 같은 이분 그래프 또는 generator matrix를 기반으로 비트 벡터로부터 부호화된 벡터를 생성할 수 있다.

도 3은 본 명세서의 실시 예에 따른 폴라 코드의 다른 구조를 나타낸 도면이다.

도 3을 참조하면, N₀ = 8 , 생성 행렬이

로 주어진 Polar code의 구조가 개시된다. 보다 구체적으로 는 N₀ = 8 인 경우

로 주어졌을 때, x=uG 식의 관계와 부호화 과정을 이분 그래프 상에서 표현한 그림이다. 이 경우, generator matrix G 는 다음과 같다.

도 3의

에 대한 그래프 또한 도 2의

에 대한 그래프와 대응되는 특징을 가지며, 단지 변수 노드들과 검사 노드들 사이의 연결 형태만 다르다. 위에서 언급한 두가지 다른 형태의 generator matrix, 이분 그래프 중 어떠한 것을 사용하든 부호화와 복호화 과정은 대응되게 진행될 수 있다. 이와 같은 이분 그래프 또는 generator matrix를 기반으로 비트 벡터로부터 부호화된 벡터를 생성할 수 있다.

도 4는 본 명세서의 실시 예에 따른 폴라 코드를 적용하기 위한 그래프의 구성 요소를 나타낸 도면이다.

도 4를 참조하면 폴라 코드 그래프의 기본 구성 요소가 개시된다. 보다 구체적으로 도 2 및 도 3의 그래프는 도 4의 기본 구성 요소들을 포함할 수 있으며, 기본 구성 요소들의 연결된 형태로 이루어 질 수 있다. 실시 예에서 하나의 검사 노드에만 연결된 변수 노드를 단일 패리티-검사 노드 (single parity-check node, SPC node)(410) 라고 하고, 두 검사 노드에 연결된 변수 노드를 반복 노드 (repetition node)(420) 라고 할 수 있다. 실시 예에서 구분된 각 변수 노드들은 복호 시 서로 다른 동작을 수행하게 된다.

도 5는 본 명세서의 실시 예에 따른 천공/단축 기반 레이트 매칭(rate-matching) 방법을 나타낸 도면이다.

도 5를 참조하면 N₀ = 16 Polar code 에서 N =12 전송을 위한 천공/단축 기반 rate-matching 방법이 개시된다. 실시 예에서 N₀ = 16, N =12이며, 이 때 N₀ > N 이기 때문에 N - N₀ =4 비트가 천공 혹은 단축될 수 있다. 현 실시 예에서는 x 벡터의 비트 인덱스가 큰 것부터 시작하여 비트 순서에 따라 비트가 천공된다고 가정할 수 있다. 그러나 이는 실시 예에 따른 일 예일 뿐, 부호화에 따른 실질적 채널 성능을 기반으로 천공될 비트의 위치를 결정할 수 있다. 실시 예의 rate-matching 에서는 부호화를 통해 얻은

에서

(510)를 천공하여 codeword 벡터

를 만들고 이를 전송할 수 있다.

도 6은 본 명세서의 실시 예에 따른 반복 기반 레이트 매칭 방법을 나타낸 도면이다.

도 6을 참조하면 N₀ = 8 Polar code 에서 N = 12 전송을 위한 반복 기반 rate-matching 방법이 개시된다. 이는 반복 기반의 rate-matching 예시를 나타낸다. 실시 예에서 N₀ = 8, N = 12이며, 이 때 N₀ < N 이기 때문에 N -N₀ =4 비트가 반복 전송될 수 있다. 현 실시 예에서는 x 벡터의 비트 인덱스가 낮은 것부터 시작하여 비트 순서에 따라 비트가 반복 전송된다고 가정할 수 있다. 그러나 이는 실시 예에 따른 일 예일 뿐, 부호화에 따른 실질적 채널 성능을 기반으로 반복될 비트의 위치를 결정할 수 있다. 따라서 rate-matching에서는 부호화를 통해 얻은

에서

(610)을 반복하여, codeword 벡터

를 만들고 이를 전송한다.

이하에서는 도 7을 기반으로 부호화 과정을 보다 상세히 설명하고자 한다. 도 7-a에서는 모부호의 길이 N=16, 정보어 비트의 개수 (K)가 5이고 CRC 비트의 개수가 3인 경우 레이트 매칭을 사용하지 않을 경우 폴라 부호화 방식을 도시 하였다. 도1의 outer code encoding 이후의 비트열은 b'=[b₀'b₁'b₂'b₃'b₄'b₅'b₆'] 이다. 이때 상기 도 1의 subchannel allocation (혹은 subchannel mapping)에 의해서 상기 비트열 b'=[b₀'b₁'b₂'b₃'b₄'b₅'b₆']은 폴라 부호 입력 비트열

에 주어진 폴라 부호 시퀀스 [15, 14, 13, 11, 7, 12, 10, 9, 6, 5, 3, 8, 4, 2, 1, 0]를 기반으로 이하와 같이 매핑 된다.

상기 폴라 부호 시퀀스는 채널 용량 순으로 u의 부채널 인덱스를 정렬한 시퀀스로 상기 u 벡터에 정보어 비트들이 매핑 되는 인덱스의 순서를 의미한다. 상기 실시예에서 폴라 부호 시퀀스가 [15, 14, 13, 11, 7, 12, 10, 9, 6, 5, 3, 8, 4, 2, 1, 0] 이고 폴라 부호기에 입력되는 정보어 비트 (CRC 비트 포함) 한 비트의 개수의 수가 7개이므로 상기 폴라 부호 시퀀스 중 앞에서 7개의 숫자들에 대응 되는 인덱스를 갖는 비트들에 정보어 비트들을 매핑한다.

상기 실시예의 폴라 부호 시퀀스의 순서는 채널 용량 (혹은 신뢰도)이 높은 순서였으나, 채널 용량 (혹은 신뢰도)가 낮은 순서대로 표현 할 수 있다. 상기 폴라 부호 시퀀스가 채널 용량이 낮은 순서대로 표현될 경우 frozen 비트가 매핑되는 비트의 개수만큼 제외한 인덱스들부터 정보어를 매핑한다. 또한 상기 정보어 비트들이 상기 폴라 부호 입력 비트에 매핑되는 순서는 다양할 수 있으며 정보어 비트이 개수에 따라 선택되는 폴라 부호 입력 비트의 인덱스가 상기 폴라 부호 시퀀스에 의해 결정 된다.

일예로 도7-b에서는 폴라 부호 시퀀스가 동일 하므로 정보어 비트가 매핑되는 위치 (혹은 폴라 부호 입력 비트의 인덱스)들은 동일 하지만 정보어 비트들이 상기 폴라 부호 입력 비트에 다른 순서로 매핑 될 수 있음을 도시 하였다. 도 7-b는 이하와 같이 정보어 비트들이 폴라 부호 입력 비트에 매핑된다.

도 7-a와 도 7-b는 폴라 부호의 모 부호어의 크기 N과 정보어 비트의 개수 K와 CRC 비트의 개수와 폴라 부호 시퀀스가 동일하므로 정보어 비트(CRC 비트 포함)가 매핑되는 비트의 위치는 동일 하다. 그러나 매핑되는 순서를 소정의 규칙에 의해 다를 수 있음을 도시 하였다. 상기 소정의 규칙은 송신기와 수신기에서 기설정된 방법을 사용한다.

이하 도 7-c와 도 7-d에서는 천공과 단축을 고려 하였을 때 정보어 비트 (crc 포함)들이 매핑되는 방법을 도시 하였다.

Polar code의 복호화 (decoding) 는 부호화 과정을 통해 결합된 채널을 분리하는 과정을 포함할 수 있다. 이와 같은 채널 분리 동작과 함께 channel polarization이 이루어질 수 있다. 이하에서 복호화의 특징에 대해서 간략하게 설명한다.

먼저 채널 W 를 통과한 x 벡터의 각 비트에 대한 log-likelihood ratio (LLR) 값을 계산한다. x 벡터 중 천공된 비트가 있으면, 그 비트 위치의 LLR 값은 0 이 되고, 단축된 비트가 있다면 그 비트 위치의 LLR 값은 미리 설정된 특정 값이 될 수 있다. 실시 예에서 미리 설정된 특정 값은 각 비트에 대해서 가질 수 있는 LLR 값들 중 상위의 값들과 같이 큰 값일 수 있으며, 이는 실시 예에 따라 다양하게 적용될 수 있다.

x 벡터 중 반복하여 전송된 비트가 있다면 반복하여 전송된 각각의 비트에 대한 LLR 값을 더하여 반복된 비트의 LLR 값으로 설정할 수 있다. 이러한 계산을 통해 길이 N₀ 의 x 벡터 각 비트에 대한 LLR 값을 모두 얻어 도 2 및 도 3의 가장 오른쪽 변수 노드에 대입할 수 있다.

이와 같이 LLR 값이 설정되면, 이후 순차적 제거 (successive-cancellation, SC) 동작으로 복호가 진행될 수 있다. SC 복호 과정에서는 x 벡터의 각 비트의 값이 하나 하나씩 순차적으로 복호될 수 있고, 복호 후 결정된 비트가 그 다음에 복호될 비트의 값을 계산하는데 이용될 수 있다.

상기 frozen bits의 위치에 소정의 규칙에 의해 생성된 특정 비트가 매핑되었을 경우 이를 고려 하여 복호화 한다.

이와 같이 채널로부터 얻은 LLR을 이용하여, SC를 통해 u₀ 에 LLR을 계산한다. 이 때 u₀ 가 frozen bit이면, 그 값은 기 설정된 값(일 예로 0)으로 고정되고, 그렇지 않으면 LLR 값을 기반으로 비트 값을 결정할 수 있다. 비트 u₀ 의 값이 결정되면 채널로부터 얻은 LLR과 u₀ 의 비트 값을 기반으로 u₁ 의 LLR을 계산할 수 있다. 즉, u_i 의 LLR값은 채널로부터 얻은 LLR들과 u₀ 부터 u_{i- 1} 까지 값의 경판정 (hard-decision) 값이 주어졌을 때 계산될 수 있다. 이러한 과정은

의 값을 계산할 때까지 순차적으로 진행된다.

도 8은 본 명세서의 실시 예에 따른 복호화를 위한 방법을 설명하기 위한 도면이다.

도 8을 참조하면, 복호 중 수행되는 f-함수(810)와 g-함수(820)의 동작이 개시된다.

실시 예에서 SC 복호 과정에서는 변수 노드의 종류에 따라 2가지 종류의 연산이 수행된다. 앞서 살펴본 도 4 기본 구성 요소의 단일 패리티-검사 노드에서는 f-함수(810) 연산이, 반복 노드에서는 g-함수(820) 연산이 수행될 수 있다.

- 기본 구성 요소의 두 변수 노드 값 중 어느 하나도 그 비트값이 예측되거나 혹은 결정되지 않은 경우, f-함수 연산(810)을 수행하여 단일 패리티 검사 노드에 대한 LLR 값을 계산한다. 기본 구성 요소의 오른편에서 입력된 두 LLR 값을 위에서부터 순서대로 각각 L_a 와 L_b 라고 하면, f-함수(810)에 의한 결과 LLR 값 L_c 는

으로 계산될 수 있다. 이 연산은 보통 min-sum 이라는 방식으로 근사화한

의 식을 사용하여 계산될 수도 있다.

- 기본 구성 요소 중 단일 패리티 검사 노드에 대한 비트 값이 경판정되어 예측되거나 결정된 경우, g-함수(820) 연산을 통해 반복 노드에 대한 LLR 값을 계산할 수 있다. 기본 구성 요소의 오른편에서 입력된 두 LLR 값을 각각 위에서부터 순서대로 L_a 와 L_b 라고 하고, 단일 패리티-검사 노드의 예측 혹은 결정된 비트값을 b_c 라고 하자. 이 때 반복 노드의 LLR 값 L_d 는 g-함수 연산

로 계산될 수 있다.

이와 같은 복호 동작을 참고하면, 길이 N₀ 의 Polar code에 대한 SC 복호 동작에서는 각각

회의 f-함수(810) 연산과 g-함수(820) 연산이 수행될 수 있다. 그리고 이러한 연산은 2N₀ - 2 의 clock cycles 에 처리될 수 있다. 따라서 복호 복잡도와 지연은 information 비트 수 K 나 codeword 비트 수 N 이 아닌 사용되는 모 부호의 크기 N₀ 에 의해 비례하여 결정될 수 있다.

도 8은 본 명세서의 실시 예에 따른 폴라 코드를 이용한 복호 스케줄링을 나타낸 도면이다.

도 9를 참조하면, N₀ = 8 의 Polar code에서 구현된 SC 복호기의 f-함수, g-함수의 스케줄링을 나타낸다. Clock 사이클에 따른 각 스테이지 별 적용되는 함수 및 이에 따른 결과 값들이 도시(900)된다. 우선 스테이지 1의 노드 중 그 값이 결정되지 않은 노드 하나를 선택하여 f 함수 연산을 수행하고(clock 1), 이후 대응되는 스테이지 2의 노드에서 f연산을 수행하고(clock 2), 이후 스테이지 3의 대응되는 노드에서 f 함수 연산을 수행하여(clock 3) 결과값 u₀를 획득할 수 있다. 이후 clock 사이클에 따라 f 함수 연산 및 g 함수 연산을 수행하여 결과 값을 획득할 수 있다.

이하에서는 본 발명에서 제시하는 상기 폴라 부호 시퀀스에 대해 상세히 설명하도록 한다. 이하에서 인덱스 시퀀스와 폴라 부호 시퀀스는 동일한 의미이다. 또한 부호 설계는 상기 폴라 부호 시퀀스, 인덱스 시퀀스 설계를 의미한다.

따라서 이하의 본 발명에서는 각 부호율에서 최선의 성능을 얻기 위한 폴라 부호 시퀀스 설계 방법과 상기 폴라 부호 시퀀스 설계 방법으로 설계된 폴라 부호 시퀀스를 기반으로 한 폴라 부호화/복호화를 위한 장치 및 방법에 대하여 설명할 것이다.

여기서 부호가 좋은 성능을 갖는다는 것은 동일 신호대 잡음비에서 블록 오류율, 비트 오류율이 낮다는 의미가 될 수도 있고, 또는 동일 블록(비트) 오류율을 달성하기 위해 필요한 신호 대 잡음비가 낮다는 의미가 될 수도 있다.

또한 본 발명에서는 더 짧은 길이에 설계된 참조 시퀀스의 인덱스 순서는 그대로 유지하며 긴 길이의 시퀀스를 설계할 수 있다.

본 발명의 부호 설계 실시 예에 따르면, 부호의 시퀀스는 신뢰도가 높은 부-채널의 인덱스로부터 점차 신뢰도가 낮은 부-채널의 인덱스로 점진적으로 (greedy) 설계된다. 즉, 정보 비트를 위한 신뢰도가 높은 부-채널을 순차적으로 하나씩 결정하며, 이를 바탕으로 다음 신뢰도의 부-채널을 결정하는 방식으로 설계된다. 시퀀스 상에서 비트 인덱스, 부-채널 인덱스 등 인덱스를 나타낼 때는 값이 0으로부터 시작하는 것을 고려한다. 즉, 길이가 N인 시퀀스를 나타낼 때 시퀀스의 인덱스는 0부터 N-1의 값을 갖는다.

우선 길이 N의 폴라 부호 시퀀스를 설계함에 있어서 가장 신뢰도가 높은 부-채널의 인덱스는 N-1 이며, 이에 따라 첫 번째 인덱스는 N-1로 고정된다. 길이 N의 폴라 부호 시퀀스에서 지금까지 결정된 부-채널의 인덱스의 갯수가 n개라고 하면, 그 다음 위치에 존재할 수 있는 부-채널의 인덱스는 나머지 N-n개이다. 하지만 각 단계마다 N-n개의 모든 부-채널 인덱스를 고려하여 부호를 설계한다면 부호 설계 시 전체적으로 고려해야 할 경우의 수는 N! 개가 되며 이는 고려 불가능한 복잡도를 유발한다.

이에 탐색 구간(search space)을 현실적인 수준으로 낮추기 위해서 폴라 부호의 부분 순서(partial order)를 이용한다. 폴라 부호의 부분 순서란 물리적인 채널 환경에 상관없이 폴라 부호의 부-채널들 사이의 좋고 나쁨이 상당 부분 결정된 것을 의미한다. 만약 지금까지 n개의 부-채널 인덱스가 결정되었다면, 이 부-채널 인덱스 다음 위치에 존재할 수 있는 부-채널의 후보는 폴라 부호의 부분 순서에 의해 결정된다. 예를 들어 N=16인 부호에서 지금까지 {15, 14, 13} 의 위치가 정보 비트를 위한 부-채널 인덱스로 결정되었다면, 다음 위치에 존재할 수 있는 부-채널의 인덱스는 부분 순서에 의해 {12, 11} 이 된다. 따라서 아무런 제약이 없었다면 13개의 남은 인덱스에 대해 모두 성능을 확인하는 방식으로 설계가 진행되지만, 본 발명에 의하면 부분 순서를 이용하여 단 2개의 인덱스에 대한 성능을 확인하여 설계를 진행할 수 있다. 탐색 구간을 줄일 수 있는 비율은 N이 크면 클수록 점점 커진다.

길이 N의 폴라 부호 시퀀스를 설계함에 있어서 N/2 등 짧은 길이의 폴라 부호 시퀀스가 주어지고, 이 시퀀스를 품는 형태 (nested) 로 부호를 설계하는 할 수 있다. 가령 N/2 길이의 시퀀스가 주어진 상황에서 길이 N의 부호를 설계함에 있어서 n개의 인덱스가 결정된 상황을 가정하자. 부분 순서에 다음 인덱스가 될 수 있는 후보 집합이 얻어진 경우, 해당 후보 집합에서 N/2보다 크거나 같은 인덱스는 우선 최종적인 후보 집합에 포함시킨다. 그리고 사전에 주어진 N/2 길이 시퀀스 중에 설계 중인 길이 N 시퀀스의 n개에 포함되지 않은 인덱스 중 가장 신뢰도가 높은 인덱스만을 최종적인 부호 집합에 포함시킨다. 이러한 방법으로 탐색 구간을 더 한정시켜서 효율적이고 우수한 성능을 갖는 부호를 설계할 수 있다.

본 발명에서 중요한 점은 partial order를 만족하면서 성능이 우수한 폴라 부호 시퀀스를 설계함으로써 다양한 입력 비트 길이 및 부호율에서 이용하여도 우수한 성능을 보장할 수 있도록 하는 것이다.

좋은 채널과 나쁜 채널에 대하여 본 명세서에서 사용되는 의미를 살펴보기로 한다. 극부호 내 비트들이 겪는 채널의 성능이 좋다는 의미는 극부호의 채널 분화(channel polarization) 이후 각 비트들이 겪는 분화 부-채널(polarized sub-channel)의 품질이 우수하여 해당 비트의 비트 오류율이 낮다는 의미가 될 수 있다. 또한 본 명세서에서는 극부호의 각 비트, 시퀀스의 각 비트 인덱스에 대해서 채널이라는 표현하기로 한다. 이러한 채널은 모두 극부호의 분화 부-채널을 의미한다. 따라서 본 명세서에서 언급하고 있는 채널은 일반적으로 사용하는 물리적인 채널(실제 신호가 전송되는 채널)과 의미가 상이할 수 있다. 극부호에 의해 부호화/복호화가 되면 각 비트들의 채널 capacity가 달라지게 되며, 특정 비트는 capacity가 1이 되고, 특정 비트는 capacity가 0이 될 수 있다. 따라서 이하의 설명에서 capacity가 높은 비트들을 좋은 분화 부-채널 또는 좋은 채널이라 하며, capacity가 낮은 비트들을 나쁜 부-채널 또는 나쁜 채널이라고 표현하기로 한다.

도 10을 참조하면, 길이 2⁵에 해당하는 최적화된 비트 채널 인덱스 시퀀스 1010을 생성할 수 있다. 이후 길이 2⁶에 해당하는 최적화된 비트 채널 인덱스 시퀀스를 생성하는 경우 기존에 길이 2⁵에 해당하는 최적화된 비트 채널 인덱스 시퀀스 1010은 그대로 이용하는 방식을 사용한다. 즉, 앞에서 설명한 바와 같이 N=2⁵에서 설계된 참조 시퀀스의 순서는 그대로 유지하고, 이후의 시퀀스 1020만을 새롭게 정의하는 것이다. 따라서 길이 2⁶에 해당하는 최적화된 비트 채널 인덱스 시퀀스를 생성하는 경우 새롭게 정의되는 시퀀스 1020은 시퀀스 번호 33~64까지의 시퀀스들이 가장 양호한 채널부터 가장 나쁜 채널 순으로 배열될 수 있다.

본 발명의 실시예로

N=64인 폴라 부호 시퀀스가 아래 표1과 같을 때

<표1>

상기 <표1>의 폴라 부호 시퀀스를 포함하는 N=128의 폴라 부호 시퀀스는 이하 표 2와 같다.

<표2>

상기 표2의 폴라 부호 시퀀스에서 0부터 63까지의 시퀀스의 순서는 상기 표 1의 시퀀스의 순서와 동일함을 알 수 있다.

이와 같은 방식으로 2⁷의 길이를 갖는 시퀀스를 생성하는 경우 다시 2⁶의 길이를 갖는 시퀀스는 그대로 유지되고, 나머지 시퀀스들만 새롭게 생성할 수 있다. 또한 2⁸의 길이를 갖는 시퀀스를 생성하는 경우에도 2⁷의 길이를 갖는 시퀀스는 그대로 유지되고 나머지 길이를 갖는 시퀀스를 생성할 수 있다. 만일 시스템에서 원하는 최대 전송 길이가 2¹⁰인 경우 위의 방식을 이용하여 2¹⁰의 길이까지를 생성할 수 있다.

이후 이와 같은 방식으로 설계된 최적화된 비트 채널 인덱스 시퀀스를 사용하는 경우 전송해야 하는 데이터의 길이가 2⁵의 길이를 갖더라도 이미 2⁵의 길이에 최적화된 길이에 맞춰 설계되어 있기 때문에 전송 효율을 극대화할 수 있다. 뿐만 아니라 전송해야 하는 데이터의 길이가 2⁶의 길이를 갖는 경우 2⁶에서 설계된 단일 시퀀스를 유지하며 더 긴 길이의 시퀀스를 설계하였으므로 2⁶에서의 전송 효율을 높일 수 있다.

위의 방법을 통해 생성된 비트 시퀀스들은 아래의 표와 같이 설정될 수 있다.

먼저 길이가 512(=2⁹)인 경우 최적화된 폴라 부호 시퀀스는 하기 <표 3>과 같이 예시할 수 있다.

<표3>

상기 <표 3>에 예시된 수들은 길이 512 Polar code의 채널 인덱스를 지시하는 값이며, 분화 부-채널(polarized sub-channel) 의 신뢰도가 높은 것부터 낮은 것 순서로 나열된 것이다. 즉, 폴라 부호 부호화기로 입력되는 비트 수가 K 라고 하면, 상기 <표 3> 의 시퀀스에서 처음부터 순서대로 K개만큼의 인덱스에 해당하는 u 벡터의 위치에 정보 비트를 싣는다. 이 때 시퀀스는 u 벡터 내 정보 비트가 실릴 부-채널의 인덱스 위치를 규정하며, 선정된 위치의 K개의 부채널에 K개의 정보 비트를 싣는 순서 및 방법은 다양한 방법으로 결정될 수 있다. 정보 비트 이외의 위치에는 보통 값이 0으로 고정된 frozen bit가 매핑된다.

또한 상기 정보 비트가 매핑되는 폴라 부호 입력 비트의 인덱스 중에서 천공이나 단축되는 비트가 매핑되는 인덱스들은 소정의 규칙에 의해 우선적으로 선택되어 제외된다. 부호율-조정(rate-matching)에 의해 천공(puncturing) 혹은 단축(shortening)이 발생할 경우 대응되는 위치에 사용할 수 없는 부-채널이 발생하게 된다. 부호율-조정이 발생한 경우 정보 비트를 위한 부-채널의 위치는 상기 천공/단축에 의해 사용할 수 없게 된 부-채널은 제외하고 상기 나열된 시퀀스 순서대로 결정되게 된다.

길이가 512(=2⁹)인 경우 최적화된 또 다른 폴라 부호 시퀀스는 하기 <표 4>과 같이 예시할 수 있다.

<표 4>

길이가 512(=2⁹)인 경우 최적화된 또 다른 폴라 부호 시퀀스는 하기 <표 5>과 같이 예시할 수 있다.

<표 5>

상기 <표 3>, <표 4>, <표 5>의 폴라 부호 인덱스 순서의 역순으로 frozen 비트들이 매핑되는 폴라 부호 입력 비트의 인덱스들이 선택된다.

상기 <표 3>, <표 4>, <표 5>의 폴라 부호 시퀀스는 분화 부-채널 상태에 따라 신뢰도가 높은 채널부터 낮은 채널 순으로 정리되었으나, 상기 폴라 부호 시퀀스의 역순으로 신뢰도가 낮은 채널로부터 높은 채널 순의 표현될 수 있다.

또한 상기 <표 3>, <표 4>, <표 5>의 폴라 부호 시퀀스의 일부 순서만 사용 될 수 있다. 일 예로 상기 정보어 비트의 길이, 부호어 비트의 개수, 또는 부호율에 따라 상기 폴라 부호 시퀀스의 일부 순서만 사용 될 수 있다.

또한 상기 <표 3>, <표 4>, <표 5>의 폴라 부호 시퀀스는 더 긴 길이의 폴라 부호 시퀀스의 부분 집합으로 사용되어 그 순서는 동일하게 유지될 수 있다. 즉, 길이가 1024, 2048로 긴 폴라 부호 시퀀스에서 인덱스 0부터 511까지 값의 순서는 상기 <표 3>, <표 4>, <표 5> 등의 길이 512의 폴라 부호 시퀀스를 따르도록 한다.

또한 상기 <표 3>, <표 4>, <표 5>의 길이 N=512 폴라 부호 시퀀스 내의 2ⁿ부터 2ⁿ⁺¹ 값을 갖는 인덱스의 순서는 더 긴 길이 혹은 동일한 길이의 폴라 부호 시퀀스의 부분 집합으로 사용되어 그 순서는 동일하게 유지될 수 있다. 여기서 n은 0보다 크고 log₂(N) 보다 작은 임의의 정수이다. 즉, 가령, 동일한 길이 512의 다른 폴라 부호 시퀀스나 길이가1024, 2048로 긴 폴라 부호 시퀀스에서 인덱스 256부터 511까지 값의 순서는 상기 <표 3>, <표 4>, <표 5> 등의 길이 512의 폴라 부호 시퀀스 내 해당 값을 갖는 인덱스들의 순서를 따르도록 한다.

길이가 1024(=210)인 경우 최적화된 폴라 부호 시퀀스는 하기 <표 6>과 같이 예시할 수 있다.

<표 6>

길이가 1024(=2¹⁰)인 경우 최적화된 또 다른 폴라 부호 시퀀스는 하기 <표 7>과 같이 예시할 수 있다.

<표 7>

상기 <표 6>, <표 7>의 폴라 부호 인덱스 순서의 역순으로 frozen 비트들이 매핑되는 폴라 부호 입력 비트의 인덱스들이 선택된다.

상기 <표 6>, <표 7>의 폴라 부호 시퀀스는 분화 부-채널 상태에 따라 신뢰도가 높은 채널부터 낮은 채널 순으로 정리되었으나, 상기 폴라 부호 시퀀스의 역순으로 신뢰도가 낮은 채널로부터 높은 채널 순의 표현될 수 있다.

또한 상기 <표 6>, <표 7>의 폴라 부호 시퀀스의 일부 순서만 사용 될 수 있다. 일 예로 상기 정보어 비트의 길이, 부호어 비트의 개수, 또는 부호율에 따라 상기 폴라 부호 시퀀스의 일부 순서만 사용 될 수 있다.

또한 상기 <표 6>, <표 7>의 폴라 부호 시퀀스는 더 긴 길이의 폴라 부호 시퀀스의 부분 집합으로 사용되어 그 순서는 동일하게 유지될 수 있다. 즉, 길이가 2048, 4096로 긴 폴라 부호 시퀀스에서 인덱스 0부터 1023까지 값의 순서는 상기 <표 6>, <표 7> 등의 길이 1024의 폴라 부호 시퀀스를 따르도록 한다.

또한 상기 <표 6>, <표 7>의 길이 N=1024 폴라 부호 시퀀스 내의 2ⁿ부터 2ⁿ⁺¹ 값을 갖는 인덱스의 순서는 더 긴 길이 혹은 동일한 길이의 폴라 부호 시퀀스의 부분 집합으로 사용되어 그 순서는 동일하게 유지될 수 있다. 여기서 n은 0보다 크고 log₂(N) 보다 작은 임의의 정수이다. 즉, 가령, 동일한 길이 1024의 다른 폴라 부호 시퀀스나 길이가 1024, 2048로 긴 폴라 부호 시퀀스에서 인덱스 512부터 1023까지 값의 순서는 상기 <표 6>, <표 7>, 등의 길이 512의 폴라 부호 시퀀스 내 해당 값을 갖는 인덱스들의 순서를 따르도록 한다.

길이가 512(=2⁹)인 경우 최적화된 또 다른 폴라 부호 시퀀스는 하기 <표 8>과 같이 예시할 수 있다.

<표 8>

길이가 512(=2⁹)인 경우 최적화된 또 다른 폴라 부호 시퀀스는 하기 <표 9>과 같이 예시할 수 있다.

<표 9>

상기 <표 8>, <표 9>의 폴라 부호 인덱스 순서의 역순으로 frozen 비트들이 매핑되는 폴라 부호 입력 비트의 인덱스들이 선택된다.

상기 <표 8>, <표 9>의 폴라 부호 시퀀스는 분화 부-채널 상태에 따라 신뢰도가 높은 채널부터 낮은 채널 순으로 정리되었으나, 상기 폴라 부호 시퀀스의 역순으로 신뢰도가 낮은 채널로부터 높은 채널 순의 표현될 수 있다.

또한 상기 <표 8>, <표 9>의 폴라 부호 시퀀스의 일부 순서만 사용 될 수 있다. 일 예로 상기 정보어 비트의 길이, 부호어 비트의 개수, 또는 부호율에 따라 상기 폴라 부호 시퀀스의 일부 순서만 사용 될 수 있다.

또한 상기 <표 8>, <표 9>의 폴라 부호 시퀀스는 더 긴 길이의 폴라 부호 시퀀스의 부분 집합으로 사용되어 그 순서는 동일하게 유지될 수 있다. 즉, 길이가 1024, 2048로 긴 폴라 부호 시퀀스에서 인덱스 0부터 511까지 값의 순서는 상기 <표 8>, <표 9>등의 길이 512의 폴라 부호 시퀀스를 따르도록 한다.

또한 상기 <표 8>, <표 9>의 길이 N=512 폴라 부호 시퀀스 내의 2ⁿ부터 2ⁿ⁺¹ 값을 갖는 인덱스의 순서는 더 긴 길이 혹은 동일한 길이의 폴라 부호 시퀀스의 부분 집합으로 사용되어 그 순서는 동일하게 유지될 수 있다. 여기서 n은 0보다 크고 log₂(N) 보다 작은 임의의 정수이다. 즉, 가령, 동일한 길이 512의 다른 폴라 부호 시퀀스나 길이가 1024, 2048로 긴 폴라 부호 시퀀스에서 인덱스 256부터 511까지 값의 순서는 상기 <표 8>, <표 9>등의 길이 512의 폴라 부호 시퀀스 내 해당 값을 갖는 인덱스들의 순서를 따르도록 한다.

길이가 512(=2⁹)인 경우 최적화된 또 다른 폴라 부호 시퀀스는 하기 <표 10>과 같이 예시할 수 있다.

<표 10>

길이가 512(=2⁹)인 경우 최적화된 또 다른 폴라 부호 시퀀스는 하기 <표 11>과 같이 예시할 수 있다.

<표 11>

길이가 512(=2⁹)인 경우 최적화된 또 다른 폴라 부호 시퀀스는 하기 <표 12>과 같이 예시할 수 있다.

<표 12>

길이가 512(=2⁹)인 경우 최적화된 또 다른 폴라 부호 시퀀스는 하기 <표 13>과 같이 예시할 수 있다.

<표 13>

상기 <표 10>, <표 11>, <표 12>, <표 13>의 폴라 부호 인덱스 순서의 역순으로 frozen 비트들이 매핑되는 폴라 부호 입력 비트의 인덱스들이 선택된다.

상기 <표 10>, <표 11>, <표 12>, <표 13>의 폴라 부호 시퀀스는 분화 부-채널 상태에 따라 신뢰도가 높은 채널부터 낮은 채널 순으로 정리되었으나, 상기 폴라 부호 시퀀스의 역순으로 신뢰도가 낮은 채널로부터 높은 채널 순의 표현될 수 있다.

또한 상기 <표 10>, <표 11>, <표 12>, <표 13>의 폴라 부호 시퀀스의 일부 순서만 사용 될 수 있다. 일 예로 상기 정보어 비트의 길이, 부호어 비트의 개수, 또는 부호율에 따라 상기 폴라 부호 시퀀스의 일부 순서만 사용 될 수 있다.

또한 상기 <표 10>, <표 11>, <표 12>, <표 13>의 폴라 부호 시퀀스는 더 긴 길이의 폴라 부호 시퀀스의 부분 집합으로 사용되어 그 순서는 동일하게 유지될 수 있다. 즉, 길이가 1024, 2048로 긴 폴라 부호 시퀀스에서 인덱스 0부터 511까지 값의 순서는 상기 <표 10>, <표 11>, <표 12>, <표 13>등의 길이 512의 폴라 부호 시퀀스를 따르도록 한다.

또한 상기 <표 10>, <표 11>, <표 12>, <표 13>의 길이 N=512 폴라 부호 시퀀스 내의 2ⁿ부터 2ⁿ⁺¹ 값을 갖는 인덱스의 순서는 더 긴 길이 혹은 동일한 길이의 폴라 부호 시퀀스의 부분 집합으로 사용되어 그 순서는 동일하게 유지될 수 있다. 여기서 n은 0보다 크고 log₂(N) 보다 작은 임의의 정수이다. 즉, 가령, 동일한 길이 512의 다른 폴라 부호 시퀀스나 길이가 1024, 2048로 긴 폴라 부호 시퀀스에서 인덱스 256부터 511까지 값의 순서는 상기 <표 10>, <표 11>, <표 12>, <표 13>등의 길이 512의 폴라 부호 시퀀스 내 해당 값을 갖는 인덱스들의 순서를 따르도록 한다.

실시예에 따라, 본 발명에서는 <표 13>의 시퀀스에 대한 변형의 일 예로써 하기의 <표 14>의 시퀀스가 구현될 수 있다. 설명의 편의를 위해 본 명세서에서는 <표 13>의 시퀀스에 대한 변형의 일 예로 <표 14>의 시퀀스를 예시하고 있으나 본 발명의 기술적 사상은 <표 14>의 시퀀스로 한정되지 않고, 설계 사양에 따라 <표 13>의 시퀀스로부터 다양한 변형 시퀀스들이 구현될 수 있다.

하기의 <표 14>는 길이 512(=2⁹) 의 폴라 부호 시퀀스이고, <표 14>의 512 시퀀스 내에서 256부터 511까지의 인덱스들의 순서 및 위치는 <표 13>의 512 시퀀스 내에서 256부터 511까지의 인덱스들의 순서 및 위치와 동일하다. <표 14>는 <표 13>에서 0부터 255까지의 인덱스들 일부의 순서 및 위치를 교체(swap)한 시퀀스이며, 본 발명에서는 <표 14>와 같은 시퀀스 또한 <표 13>에 대한 변형 실시 예로써 포함할 수 있다.

<표 13> 및 <표 14>를 참조하면, <표 13>의 시퀀스에서 187번째, 188번째, 293번째, 195번째, 199번째, 200번째, 331번째, 332번째, 340번째, 350번째, 354번째, 391번째, 393번째, 394번째 위치에 각각 표기된 인덱스는 "233", "123", "230", "175", "229", "119", "79", "59", "108", "208", "163", "57", "83", "112"이고, 상기 인덱스들의 위치를 변경하면 <표 14>의 시퀀스가 구현될 수 있다. 이때, <표 13>의 시퀀스에서 256부터 511까지의 인덱스들의 위치 및 순서는 변경되지 않는다.

예컨대, <표 13>의 시퀀스에서 187번째 위치에 표기된 인덱스는 "233"인 반면, <표 14>의 시퀀스에서 187번째 위치에 표기된 인덱스는 "123"으로 변경되었음을 알 수 있다. 반면, <표 13>의 시퀀스에서 3번째 위치에 표기된 인덱스는 "509"이고, <표 14>의 시퀀스에서도 마찬가지로 3번째 위치에 표기된 인덱스는 "509"임을 알 수 있다.

<표 14>

길이가 512(=2⁹)인 경우 최적화된 또 다른 폴라 부호 시퀀스는 하기 <표 15>, <표 16>, <표 17> 과 같이 예시할 수 있다. 하기 <표 15>, <표 16>, <표 17> 은 <표 13> 의 폴라 부호 시퀀스의 일부 인덱스가 미세하게 조정된 변형 실시예들이다.

<표 15>

<표 16>

<표 17>

상기 <표 15>, <표 16>, <표 17>의 폴라 부호 인덱스 순서의 역순으로 frozen 비트들이 매핑되는 폴라 부호 입력 비트의 인덱스들이 선택된다.

상기 <표 15>, <표 16>, <표 17>의 폴라 부호 시퀀스는 분화 부-채널 상태에 따라 신뢰도가 높은 채널부터 낮은 채널 순으로 정리되었으나, 상기 폴라 부호 시퀀스의 역순으로 신뢰도가 낮은 채널로부터 높은 채널 순의 표현될 수 있다.

또한 상기 <표 15>, <표 16>, <표 17>의 폴라 부호 시퀀스의 일부 순서만 사용 될 수 있다. 일 예로 상기 정보어 비트의 길이, 부호어 비트의 개수, 또는 부호율에 따라 상기 폴라 부호 시퀀스의 일부 순서만 사용될 수 있다.

또한 상기 <표 15>, <표 16>, <표 17>의 폴라 부호 시퀀스는 더 긴 길이의 폴라 부호 시퀀스의 부분 집합으로 사용되어 그 순서는 동일하게 유지될 수 있다. 즉, 길이가 1024, 2048로 긴 폴라 부호 시퀀스에서 인덱스 0부터 511까지 값의 순서는 상기 <표 15>, <표 16>, <표 17>등의 길이 512의 폴라 부호 시퀀스를 따르도록 한다.

또한 상기 <표 15>, <표 16>, <표 17>의 길이 N=512 폴라 부호 시퀀스 내의 2ⁿ부터 2ⁿ⁺¹ 값을 갖는 인덱스의 순서는 더 긴 길이 혹은 동일한 길이의 폴라 부호 시퀀스의 부분 집합으로 사용되어 그 순서는 동일하게 유지될 수 있다. 여기서 n은 0보다 크고 log₂(N) 보다 작은 임의의 정수이다. 즉, 가령, 동일한 길이 512의 다른 폴라 부호 시퀀스나 길이가 1024, 2048로 긴 폴라 부호 시퀀스에서 인덱스 256부터 511까지 값의 순서는 상기 <표 15>, <표 16>, <표 17>등의 길이 512의 폴라 부호 시퀀스 내 해당 값을 갖는 인덱스들의 순서를 따르도록 한다.

길이가 1024(=2¹⁰)인 경우 최적화된 또 다른 폴라 부호 시퀀스는 하기 <표 18>과 같이 예시할 수 있다.

<표 18>

상기 <표 18>의 폴라 부호 인덱스 순서의 역순으로 frozen 비트들이 매핑되는 폴라 부호 입력 비트의 인덱스들이 선택된다.

상기 <표 18>의 폴라 부호 시퀀스는 분화 부-채널 상태에 따라 신뢰도가 높은 채널부터 낮은 채널 순으로 정리되었으나, 상기 폴라 부호 시퀀스의 역순으로 신뢰도가 낮은 채널로부터 높은 채널 순의 표현될 수 있다.

또한 상기 <표 18>의 폴라 부호 시퀀스의 일부 순서만 사용 될 수 있다. 일 예로 상기 정보어 비트의 길이, 부호어 비트의 개수, 또는 부호율에 따라 상기 폴라 부호 시퀀스의 일부 순서만 사용될 수 있다.

또한 상기 <표 18>의 폴라 부호 시퀀스는 더 긴 길이의 폴라 부호 시퀀스의 부분 집합으로 사용되어 그 순서는 동일하게 유지될 수 있다. 즉, 길이가 2048, 4096로 긴 폴라 부호 시퀀스에서 인덱스 0부터 1023까지 값의 순서는 상기 <표 18>등의 길이 1024의 폴라 부호 시퀀스를 따르도록 한다.

또한 상기 <표 18>의 길이 N=1024 폴라 부호 시퀀스 내의 2ⁿ부터 2ⁿ⁺¹ 값을 갖는 인덱스의 순서는 더 긴 길이 혹은 동일한 길이의 폴라 부호 시퀀스의 부분 집합으로 사용되어 그 순서는 동일하게 유지될 수 있다. 여기서 n은 0보다 크고 log₂(N) 보다 작은 임의의 정수이다. 즉, 가령, 동일한 길이 1024의 다른 폴라 부호 시퀀스나 길이가 1024, 2048로 긴 폴라 부호 시퀀스에서 인덱스 512부터 1023까지 값의 순서는 상기 <표 18> 등의 길이 512의 폴라 부호 시퀀스 내 해당 값을 갖는 인덱스들의 순서를 따르도록 한다.

도 11은 본 발명에 따른 극부호 방식을 적용하기 위한 송신 장치의 개념적인 블록 구성도이다.

이하 도 11을 참조하여 본 발명에 따른 극부호 방식을 적용하기 위한 송신 장치에 대하여 살펴보기로 한다. 또한 도 11에서는 단지 본 발명을 설명함에 있어 필요한 구성만을 예시하였음에 유의해야 한다. 극부호 방식으로 데이터를 송신하는 도 11의 장치 구성이 기지국에 적용될 수도 있고, 단말 장치에 적용될 수도 있다. 따라서 만일 본 발명에 따른 장치의 구성이 단말 장치에 적용되는 경우 사용자의 편의를 위한 각종 부가적인 요소들이 더 포함될 수 있다. 또한 만일 본 발명에 따른 장치의 구성이 기지국에 적용되는 경우 기지국에 필요한 요소들을 더 포함할 수 있으며, 보다 복잡한 형태로 구성될 수 있다. 다만, 이하의 설명에서는 본 발명의 요지를 흐리지 않기 위해 본 발명을 적용하여 데이터를 전송할 시 필요한 최소한의 구성만을 예시하였다.

제어부 1101은 본 발명에 따라 전송할 데이터에서 부호율, 부호어 비트의 개수, 전송할 데이터의 크기 등을 결정할 수 있다. 제어부 1101은 이처럼 데이터 송신에 필요한 각종 제어를 수행할 수 있다. 또한 제어부 1101은 메모리 1103에 본 발명에 따라 생성된 최적화된 폴라 부호 시퀀스들 중 어떠한 시퀀스를 사용할 것인지를 결정할 수 있다. 따라서 제어부 1101은 메모리 1103으로부터 시퀀스를 읽어오거나 또는 메모리 1103에 저장된 시퀀스 중 특정한 시퀀스를 극부호기 1105로 출력하도록 제어할 수 있다. 또한 제어부 1101은 송신할 데이터를 극부호기 1105로 제공할 수 있다. 이러한 제어부 1101은 단말에 위치하는 경우 통신 프로세서 또는 어플리케이션 프로세서 또는 둘을 통합한 하나의 프로세서가 될 수도 있고, 특정한 제어 로직을 이용하여 구성할 수도 있다. 또한 제어부 1101이 기지국에 위치하는 경우 스케줄러 또는 기지국 내에 포함된 제어 프로세서가 될 수도 있고, 특정한 제어 로직을 이용하여 구성할 수도 있다.

메모리 1103은 앞서 설명한 바와 같은 형태의 최적화된 폴라 부호 시퀀스들을 저장할 수 있다. 가령 모든 길이에 적용할 수 있는 하나의 인덱스를 부호율 및 길이에 따라 각각 저장하는 경우와 각각의 길이마다 각각의 부호율에 대응한 인덱스들을 가질 수 있다.

따라서 메모리 1103은 상술한 <표 1>, <표 2>의 테이블을 가지고 있을 수 있다.

극부호기 1105는 제어부 1101로부터 제공되는 데이터와 제어부 1101의 제어에 의해 메모리 1103에 저장된 테이블의 시퀀스들을 이용하여 데이터를 부호화한 후 출력할 수 있다. 송/수신기 1107은 시스템에서 원하는 방식 예를 들어 특정한 무선 통신 방식 또는 유선 통신 방식에 맞춰 데이터를 송신하기 위한 가공 처리를 수행할 수 있다. 도 11에서는 무선 통신 시스템에 적용된 경우를 예시하고 있으며, 무선 통신 시스템에서 설정된 주파수 대역으로 신호를 대역 상승 변환 및 전력 증폭하여 극부호화된 데이터를 송신할 수 있다.

도 12은 본 발명의 일 실시 예에 따라 송신 장치에서 데이터 송신 시 극부호화를 수행하기 위한 제어 흐름도이다.

제어부 1101은 1200단계에서 대기상태를 유지한다. 여기서 대기상태란 특정한 동작이 요구되지 않아, 단말 또는 기지국의 기본적인 모니터링 동작만을 수행하는 상태가 될 수 있다. 이후 제어부 1101은 1202단계에서 데이터 전송이 요구되는 경우 1204단계로 진행하고 데이터 전송이 요구되지 않는 경우 1200단계를 유지한다.

제어부 1101은 데이터 전송이 요구되어 1204단계로 진행하면, 전송이 요구된 데이터의 길이 및 부호율을 결정한다. 이때, 전송이 요구된 데이터의 길이 및 부호율은 채널의 상태 및 수신측으로의 송신 전력 등 다양한 요소들이 고려되어야 한다. 여기서는 데이터의 길이 및 부호율을 결정하는 동작은 현재까지 알려진 방식 또는 향후 사용될 방식들 중 어느 방식을 사용하더라도 무방하므로 특별한 제한을 두지 않기로 한다.

제어부 1101은 전송할 데이터의 길이 및 부호율이 결정되면, 1206단계로 진행하여 메모리 1103에 저장되어 있는 극부호화 시퀀스를 선택할 수 있다. 이때 메모리 1103에 각 길이 별로 서로 다른 극부호화 시퀀스가 저장되어 있는 경우와 모든 길이에 적용할 수 있는 하나의 시퀀스가 저장되어 있을 수 있다.

먼저 메모리 1103에 길이 별로 서로 다른 극부호화 시퀀스가 저장되어 있는 경우를 살펴보기로 한다. 송신할 데이터가 특정한 제어 신호로 매우 짧은 길이, 예컨대 길이 10을 갖는 경우를 가정하여 살펴보자. 이러한 경우 소정의 방식에 의해 결정된 모부호어 길이에 따른 폴라 부호 시퀀스를 선택한다.

반면에 앞에서 살펴본 바와 같이 메모리 1103에 가장 긴 길이의 시퀀스들만을 저장하고 있는 경우 제어부 1101은 가장 긴 길이의 시퀀스에서 해당하는 모부호어 길이에 따른 인덱스들만 선택할 수 있다. 이때 선택된 인덱스들의 순서는 가장 긴 길이의 시퀀스에서 사용한 순서와 동일하다.

이와 같이 806단계에서 특정한 시퀀스가 선택되면, 제어부 1101은 1208단계로 진행하여 극부호기 1105가 선택된 시퀀스를 이용하여 극부호화를 수행하도록 제어할 수 있다. 또한 극부호기 1105에서 극부호화된 데이터를 송수신기 1107을 제어하여 수신측으로 송신하도록 제어할 수 있다.

이후 제어부 1101은 1210단계에서 전송이 요구된 모든 데이터의 전송이 완료되었는가를 검사한다. 만일 모든 데이터의 전송이 완료되지 않은 경우 제어부 1101은 1208단계로 진행하여 극부호화 및 데이터 전송 동작을 계속 수행할 수 있다. 반면에 모든 데이터의 전송이 완료된 경우 제어부 1101은 1200단계로 진행하여 대기상태를 유지할 수 있다.

도 13을 참조하면 polar 코드를 적용한 부호화 과정이 개시될 수 있다.

통신 시스템에서 전송하고자 하는 정보 비트의 길이를 K라고 하고, 채널을 통해 전송하는 비트의 길이를 N이라고 하자. 이 경우 부호율은 K/N 로 정의될 수 있다. Polar code의 부호화는 서로 다른 비트들이 전송되는 B-DMC 채널을 결합하는 과정으로 볼 수 있다.

단계 1310에서 부호화기는 전송하기 위한 information bit와 frozen bit 배치할 수 있다.

단계 1320에서 부호화기는 생성 행렬 (generator matrix) 연산을 통한 부호화를 진행할 수 있다.

단계 1330에서 부호화기는 rate-matching을 통해 실제 전송되는 비트를 결정할 수 있다.

이와 같이 부호화기는 송신하고자 하는 정보 비트 (information bit)와 프로즌 비트를 배치할 수 있다. 보다 구체적으로 전송하고자 하는 길이 K의 정보 비트 (information bit) 벡터를

와 길이 N₀-K 개의 frozen bits를 추가하여 길이 N₀ 비트 벡터

를 만들 수 있다. 이 때 frozen bit는 부호화기와 복호기 사이에 약속된 값을 갖는 비트로 0을 사용할 수 있으나 이에 제한되지 않는다. 또한 상기 길이 K의 정보 비트 벡터는 CRC 비트를 포함 할 수 있다. 실시 예에서 상기 N₀은 부호화 및 복호화가 진행되는 모부호 (mother code) 의 크기를 의미하며, K보다 큰 임의의 2의 거듭제곱 2ⁿ으로 결정된다. N₀는 보통

으로 결정되지만 K보다 크다는 것 이외의 제약은 없다.

또한 실시 예에서 Polar code의 성능은 위의 과정에서 frozen bits 와 information bits 를 u 상에 어떻게 배치하느냐에 의해 결정된다. 앞서 설명한 바와 같이 channel polarization이 되면 u 벡터의 일부는 매우 좋은 채널을 통해 전송된 것과 같고, 남은 일부 비트는 매우 좋지 않은 채널을 통해 전송된 것과 같게 된다. 각 비트가 겪는 채널을 polarized sub-channel이라고 하며, 각 sub-channel의 channel polarization 후 채널 용량, 혹은 이에 준하는 측정치 (metric) 은 density evolution 등의 기법으로 얻을 수 있다. 이러한 측정값을 기반으로 성능 최적화를 위해 information bit, frozen bit 를 벡터 u 상 어떻게 배치할지 결정할 수 있다.

이 때, rate-matching 단계의 천공 (puncturing) 혹은 단축 (shortening) 으로 인해 일부 sub-channel은 측정치에 상관없이 강제로 frozen bit이 될 수 있다. 즉, u 벡터의 특정 위치의 비트들은 frozen bit가 배치될 수 있다. 이러한 frozen bit (혹은 information bit) 가 배치되는 순서를 시퀀스로 기록하여 사용하는데, 이 시퀀스를 Polar code 시퀀스라고 일컫는다.

상기 Polar code 시퀀스를 기반으로 벡터 u에 information bits 및 frozen bit들을 배치 시키는 방법은 다양할 수 있다. 일예로 information bits 다음에 frozen bits들을 배치 시킨 후 상기 Polar code 시퀀스를 기반으로 인터리빙 하여 벡터 u를 생성할 수 있다. 혹은 information bits를 순차적으로 신뢰도가 높은 비트들의 위치에 배치 하고 나머지 위치에 frozen bits들을 배치 할 수 있다.

도 14는 본 명세서의 송신기를 나타낸 도면이다.

도 14를 참조하면 실시 예의 송신기(1400)은 송수신부(1402), 저장부(1404) 및 제어부(1406)을 포함한다.

송수신부(1402)는 수신기와 신호를 송수신 할 수 있다.

저장부(1404)는 송신기(1400)와 관련된 정보 및 상기 송수신부(1402)를 통해 송수신되는 정보 중 적어도 하나를 저장할 수 있다. 저장부(1404)는 폴라 코딩을 위한 시퀀스 정보를 저장할 수 있다.

제어부(1406)은 송신기(1400)의 동작을 제어할 수 있으며, 상기 실시 예에서 설명한 송신기와 관련된 동작을 수행할 수 있도록 송신기 전반을 제어할 수 있다. 제어부(1406)는 적어도 하나의 프로세서를 포함할 수 있다.

도 15는 본 명세서의 수신기를 나타낸 도면이다.

도 15를 참조하면 실시 예의 수신기(1500)는 송수신부(1502), 저장부(1504) 및 제어부(1506)을 포함한다.

송수신부(1502)는 송신기 및 다른 네트워크 엔티티와 신호를 송수신 할 수 있다.

저장부(1504)는 수신기(1500)와 관련된 정보 및 상기 송수신부(1502)를 통해 송수신되는 정보 중 적어도 하나를 저장할 수 있다.

제어부(2606)은 수신기(1500)의 동작을 제어할 수 있으며, 상기 실시 예에서 설명한 수신기와 관련된 동작을 수행할 수 있도록 수신기 전반을 제어할 수 있다. 제어부(1506)는 적어도 하나의 프로세서를 포함할 수 있다.

다음으로 본 발명의 극부호화 방식을 적용하는 경우 오율 성능 비교 결과를 살펴보기로 한다.

도 9는 N=512에 대하여 여러 부호율에 따라 블록 오율 성능을 비교한 것이다. 각 부호율들마다 실선으로 표시된 부분은 발명 시퀀스의 성능이며, 점선으로 표시된 부분은 간단한 다항식을 갖는 극부호화 방식의 경우이다. 도 9의 그래프에서 확인할 수 있는 바와 같이 본 발명의 시퀀스가 종래기술의 시퀀스보다 BLER 0.1% 기준으로 우수한 성능을 가짐을 확인할 수 있다.

한편, 본 명세서와 도면에 개시된 실시 예들은 본 발명의 내용을 쉽게 설명하고, 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 따라서 본 발명의 범위는 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상을 바탕으로 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100, 101, 102, 103, 104, 105, 106, 107 : 사용 가능한 채널
111, 112, 113, 114, 115, 116, 117, 121, 122, 123, 124, 125, 126, 127, 401, 402, 403, 415, 416, 417, 424, 425, 426, 427, 428, 521, 522, 523 : 채널 인덱스
110, 120, 130, 140 : 최적화된 비트 채널 인덱스 시퀀스
200 : 최적화된 최종 비트 채널 인덱스 시퀀스
701 : 제어부 703 : 메모리
705 : 극부호기 707 : 송/수신기

Claims (2)

1. 통신 시스템의 송신기에서 신호 송신 방법에 있어서,
   전송할 데이터의 길이와 모부호 크기를 결정하는 단계;
   상기 결정된 전송할 데이터의 길이와 모부호 크기에 대응하는 폴라 코드 시퀀스를 선택하는 단계;
   상기 폴라 코드 시퀀스가 적용된 코드 워드를 생성하는 단계; 및
   상기 생성된 코드워드를 전송하는 단계를 포함하는 신호 송신 방법
2. 제2항에 있어서, 상기 폴라 코드 시퀀스는, 상기 <표 3> 내지 <표 5> 중에서 어느 하나의 비트 채널 인덱스 시퀀스를 가지며,
   상기 <표 3> 내지 <표 5> 중에서 어느 하나에서 연속한 수(number)들은 폴라 부호 입력 비트들의 인덱스 값이고, 상기 폴라 부호 시퀀스는 채널 상태가 나쁜 비트의 인덱스의 부터의 순서를 갖는 시퀀스인, 통신 시스템에서 극부호화 방식으로 데이터를 송신 방법.
   
   

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