KR102375640B1 - 콘택트 도전성 특징부 형성 및 구조체 - Google Patents

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Abstract

일반적으로, 본 개시물은 금속 콘택트들, 비아들, 라인들 등과 같은 도전성 특징부들에 관련한 예시적인 실시형태들, 및 그들 도전성 특징부들을 형성하는 방법을 제공한다. 일 실시형태에서, 장벽층이 측벽을 따라 형성된다. 측벽을 따르는 장벽층의 부분이 습식 에칭 공정에 의해 에치 백된다. 장벽층의 부분을 에치 백한 후, 밑에 있는 유전체 웰딩층이 노출된다. 도전성 재료가 장벽층을 따라 형성된다.

Description

콘택트 도전성 특징부 형성 및 구조체{CONTACT CONDUCTIVE FEATURE FORMATION AND STRUCTURE}
반도체 집적 회로(IC) 산업이 기하급수적으로 성장하였다. IC 재료들 및 설계에서의 기술적 진보들은 각각의 세대가 이전의 세대보다 더 작고 더 복잡한 회로들을 가지는 IC들의 세대들을 만들어 내었다. IC 진화의 과정에서, 기능성 밀도(예컨대, 칩 면적 당 상호접속된 디바이스들의 수)는 일반적으로 증가되면서도 기하구조 사이즈(예컨대, 제작 공정을 사용하여 만들어질 수 있는 최소 컴포넌트(또는 라인))가 감소하였다. 이 규모 축소 프로세스는 생산 효율을 증가시키고 연관된 비용을 낮춤으로써 일반적으로 이점들을 제공한다.
디바이스들의 규모 축소에 수반하여, 제조자들은 디바이스들의 규모 축소를 용이하게 하기 위해 새롭고 상이한 재료들 및/또는 재료들의 조합을 사용하기 시작하였다. 규모 축소는, 단독으로 그리고 새롭고 상이한 재료들과의 조합으로, 더 큰 기하구조들에서 이전의 세대들에 의해 제시될 수도 없었던 도전들로 또한 이끌었다.
본 개시물의 양태들은 다음의 상세한 설명으로부터 첨부 도면들과 함께 읽을 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들이 축척대로 그려지지 않았음에 주의한다. 사실, 다양한 특징부들의 치수들은 논의의 명료성을 위해 자의적으로 확대되거나 또는 축소될 수도 있다.
도 1은 일부 실시형태들에 따라 도전성 특징부들을 형성하는 예시적인 방법의 흐름도이다.
도 2 내지 도 12는 일부 실시형태들에 따라 도전성 특징부들을 형성하는 예시적인 방법 동안의 각각의 중간 구조체들의 단면도들이다.
다음의 개시물은 제공된 발명의 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시물을 단순화하는 컴포넌트들 및 배열체들의 특정 예들이 아래에서 설명된다. 이것들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위로의 또는 제2 특징부 상의 제1 특징부의 형성은 제1 및 제2 특징부들이 직접 접촉으로 형성되는 실시형태들을 포함할 수도 있고 추가적인 특징부들이 제1 및 제2 특징부들 사이에 형성될 수도 있는 실시형태들을 또한 포함할 수도 있어서, 제1 및 제2 특징부들은 직접 접촉되지 않을 수도 있다. 덧붙여서, 본 개시물은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순화 및 명료화 목적을 위한 것이고 그것 자체가 논의되는 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
게다가, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같은 하나의 엘리먼트 또는 특징부의 다른 엘리먼트(들) 또는 특징부(들)에 대한 관계를 설명하기 위한 설명 편의를 위해 본 명세서에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 배향 외에도 사용 또는 동작 시의 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리 배향될(90 도 회전될 또는 다른 배향들에 있을) 수도 있고 본 명세서에서 사용되는 공간적으로 상대적인 디스크립터들이 그에 따라 해석될 수도 있다.
일반적으로, 본 개시물은 금속 콘택트들, 비아들, 라인들 등과 같은 도전성 특징부들에 관련한 예시적인 실시형태들, 및 그들 도전성 특징부들을 형성하는 방법을 제공한다. 일부 예들에서, 유전체 층을 통해 개구부 내에 형성되는 장벽층 및/또는 웰딩층(welding layer)이 유전체의 상단 표면 아래에 있는 개구부에서 높이 차이를 가지도록 풀백(pull-back)(예컨대, 에칭)된다. 따라서, 풀백(예컨대, 에칭)이 프로파일 제어 및 치수 정확도를 개선하기 위해 개구부의 모서리들에서 장벽층 및/또는 웰딩층의 용장성 구조체들을 제거하도록 형성된다. 무엇보다도, 이는 장벽층 및/또는 접착물 상의 도전성 재료의 퇴적 동안 보이드들의 형성을 감소시키는데 도움이 된다.
본 명세서에서 설명되는 예시적인 실시형태들은 트랜지스터들에 대한 FEOL(Front End of the Line) 및/또는 MEOL(Middle End of the Line) 프로세싱에서 도전성 특징부들을 형성하는 것의 맥락에서 설명된다. 본 개시물의 일부 양태들의 구현예들은 다른 공정들에서 그리고/또는 다른 디바이스들에서 사용될 수도 있다. 예를 들어, 예시적인 실시형태들은 BEOL(Back End of the Line) 프로세싱에서 구현될 수도 있다. 예시적인 방법들 및 구조체들의 일부 변형예들이 설명된다. 비록 방법 실시형태들이 특정 순서로 설명될 수도 있지만, 다양한 다른 방법 실시형태들이 임의의 논리적 순서로 수행될 수도 있고 본 명세서에서 설명되는 것보다 더 적거나 또는 더 많은 단계들을 포함할 수도 있다. 일부 도면들에서, 본 출원서에서 예시되는 컴포넌트들 또는 특징부들의 일부 참조 번호들은 다른 컴포넌트들 또는 특징부들을 모호하게 하는 것을 피하기 위해 생략될 수도 있으며; 이는 도면들을 묘사 편의를 위한 것이다.
도 1은 일부 실시형태들에 따라 반도체 디바이스 구조체를 형성하도록 수행되는 공정(100)의 예시적인 흐름도를 묘사한다. 도 2 내지 도 12는 일부 실시형태들에 따라 도전성 특징부들을 형성하는 예시적인 방법 동안의 각각의 스테이지들에서의 각각의 중간 구조체들의 도면들을 도시한다. 중간 구조체들은, 다음에서 설명된 바와 같이, 전계 효과 트랜지스터들(Field Effect Transistors, FET들)의 구현예에서 사용된다. 다른 구조체들이 다른 예시적인 실시형태들에서 구현될 수도 있다.
도면들에서 예시되고 본 명세서에서 설명되는 바와 같이, 디바이스들은 전계 효과 트랜지스터들(FET들)이며, 이들 전계 효과 트랜지스터들은 평면 FET들 또는 FinFET들일 수도 있다. 다른 구현예들에서, 디바이스들은 VGAA(Vertical Gate All Around) FET들, HGAA(Horizontal Gate All Around) FET들, 바이폴라 접합 트랜지스터들(bipolar junction transistors, BJT들), 다이오드들, 커패시터들, 인덕터들, 저항기들 등을 포함할 수 있다. 평면 FET들 및/또는 FinFET들에 따라, 게이트 스택들(32)은, 도 2에 도시된 바와 같이, 반도체 기판(30)의 액티브 영역들 상에 형성된다. 평면 FET들에서, 액티브 영역들은 격리 영역들에 의해 윤곽이 그려지는 반도체 기판(30)의 상단 표면에서의 부분일 수 있다. FinFET들에서, 액티브 영역들은 반도체 기판(30) 상의 격리 영역들 사이에서부터 돌출하는 3차원 핀(fin)들일 수 있다. 반도체 기판(30)은 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판, 또는 다른 기판일 수 있거나 또는 그러한 기판을 포함할 수 있다. 반도체 기판(30)의 반도체 재료는 실리콘(예컨대, Si<100> 또는 Si<111> 같은 결정질 실리콘) 또는 게르마늄 같은 원소 반도체, 화합물 또는 합금 반도체 등, 또는 그것들의 조합을 포함할 수 있거나 또는 그러한 것으로 될 수 있다. 반도체 기판(30)의 반도체 재료는 이를테면 P-형 또는n-형 도펀트를 이용하여 도핑 또는 비도핑될 수도 있다. 멀티 층형 또는 경사 기판과 같은 다른 기판들이 또한 사용될 수도 있다. 일부 실시형태들에서, 반도체 기판의 반도체 재료는 실리콘(Si) 및 게르마늄(Ge) 같은 원소 반도체; 실리콘 카바이드, 갈륨 비소, 인화 갈륨, 인화 인듐, 비화 인듐, 및/또는 안티몬화 인듐을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 그것들의 조합을 포함할 수도 있다.
게이트 스택들(32)은 게이트 우선 공정(gate-first process)에서와 같은 연산 게이트 스택들일 수 있거나 또는 교체 게이트 공정에서와 같은 더미 게이트 스택들일 수 있다. 교체 게이트 공정에서, 각각의 게이트 스택(32)은 액티브 영역 위로의 유전체 층, 유전체 층 위로의 게이트 층, 및, 일부 경우들에서의 게이트 층 위로의 마스크 층을 포함할 수 있으며, 그 게이트 스택(32)은 하이-k 유전체 재료를 포함할 수 있는 금속 게이트 구조체에 의해 나중에 교체된다. 하이-k 유전체 재료가 약 7.0보다 큰 k 값을 가질 수도 있고, 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 란타늄(La), 마그네슘(Mg), 바륨(Ba), 티타늄(Ti), 납(Pb)으로 된 금속 산화물 또는 금속 규산염, 그 다층들, 또는 그것들의 조합을 포함할 수도 있다. 게이트 층(예컨대, 게이트 전극)은 실리콘(예컨대, 도핑 또는 비도핑될 수도 있는 폴리실리콘), 금속 함유 재료(이를테면 티타늄, 텅스텐, 알루미늄, 루테늄, 주석, TaN, TaC, Co, 그것들의 조합(이를테면 실리사이드(이는 그 뒤에 형성됨), 또는 그것들의 다수의 층들을 포함할 수도 있거나 또는 그러한 것으로 될 수도 있다. 마스크 층은 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물 등, 또는 그것들의 조합을 포함할 수도 있거나 또는 그러한 것으로 될 수도 있다. 유전체 층, 게이트 층, 및 마스크 층을 형성 또는 퇴적하는 공정들은 열적 및/또는 화학적 성장, 화학 기상 증착(Chemical Vapor Deposition, CVD), 플라즈마 강화 CVD(PECVD), 분자 빔 증착(Molecular-Beam Deposition, MBD), 원자 층 증착(Atomic Layer Deposition, ALD), 물리적 기상 증착(Physical Vapor Deposition, PVD), 및 다른 퇴적 기법들을 포함한다. 게이트 스택들(32)을 위한 층들은 그 다음에, 예를 들어, 포토리소그래피 및 하나 이상의 에칭 공정들을 사용하여 게이트 스택들(32)이 되도록 패터닝될 수도 있다. 예를 들어, 포토 레지스트가 이를테면 스핀 온 코팅을 사용함으로써 마스크 층(또는, 예를 들어, 마스크 층이 구현되지 않으면, 게이트 층) 상에 형성될 수 있고, 적절한 포토마스크를 사용하여 포토 레지스트를 노광시킴으로써 패터닝될 수 있다. 포토 레지스트의 노광된 또는 비노광된 부분들은 그 다음에 양화 또는 음화 레지스트가 사용되는지의 여부에 의존하여 제거될 수도 있다. 포토 레지스트의 패턴은 그 다음에 이를테면 하나 이상의 적합한 에칭 공정들을 사용함으로써 게이트 스택들(32)의 층들에 전사될 수도 있다. 하나 이상의 에칭 공정들은 반응성 이온 에칭(reactive ion etch, RIE), 중성 빔 에칭(neutral beam etch, NBE) 등, 또는 그것들의 조합을 포함할 수도 있다. 에칭은 비등방적일 수도 있다. 그 뒤에, 포토 레지스트는, 예를 들어, 애싱 또는 습식 박리 공정들에서 제거된다.
게이트 스페이서들(34)이 게이트 스택들(32)의 측벽들을 따라 그리고 반도체 기판(30) 상의 액티브 영역들 위로 형성된다. 게이트 스페이서들(34)은, 예를 들어, 게이트 스페이서들(34)을 위한 하나 이상의 층들을 컨포멀하게(conformally) 퇴적하고 하나 이상의 층들을 비등방성으로 에칭함으로써 형성될 수도 있다. 게이트 스페이서들(34)은 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물 등, 그 다층들, 또는 그것들의 조합을 포함할 수도 있거나 또는 그러한 것으로 될 수도 있다.
소스/드레인 영역들(36)이 게이트 스택(32)의 대향 측들의 액티브 영역들에 형성된다. 일부 예들에서, 소스/드레인 영역들(36)은 게이트 스택들(32) 및 게이트 스페이서들(34)을 마스크들로서 사용하여 도펀트들을 액티브 영역들 속에 주입(implantation)함으로써 형성된다. 그런고로, 소스/드레인 영역들(36)은 각각의 게이트 스택(32)의 대향 측들에 주입에 의해 형성될 수 있다. 다른 예들에서, 액티브 영역들은 게이트 스택들(32) 및 게이트 스페이서들(34)을 마스크들로서 사용하여 함요(recess)될 수도 있고, 에피택셜 소스/드레인 영역들(36)은 함요부들에서 에피택셜적으로 성장될 수도 있다. 에피택셜 소스/드레인 영역들(36)은 액티브 영역에 비하여 융기될 수도 있다. 에피택셜 소스/드레인 영역들(36)은 에피택셜 성장 동안의 제자리 도핑에 의해 그리고/또는 에피택셜 성장 후의 주입에 의해 도핑될 수도 있다. 에피택시 소스/드레인 영역들(36)은 실리콘 게르마늄, 실리콘 카바이드, 실리콘 인, 실리콘 탄소 인, 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등을 포함할 수도 있거나 또는 그러한 것으로 될 수도 있다. 에피택시 소스/드레인 영역들(36)은 적절한 에피택셜 성장 또는 퇴적 공정에 의해 함요부들 내에 형성될 수도 있다. 일부 예들에서, 에피택시 소스/드레인 영역들(36)은 패싯들을 가질 수 있는데, 이들 패싯들은 기판(30)의 결정 평면들에 대응할 수도 있다. 그런고로, 소스/드레인 영역들(36)은 각각의 게이트 스택(32)의 대향 측들에서 에피택셜 성장에 의해, 그리고 아마도 주입으로 형성될 수 있다.
제1 층간 유전체(interlayer dielectric, ILD)(38)가 게이트 스택들(32) 사이의 반도체 기판(30) 위로 형성된다. 제1 ILD(38)는 액티브 영역들, 게이트 스택들(32), 및 게이트 스페이서들(34) 위로 퇴적된다. 일부 예들에서, 에칭 저지층(도시되지 않음)이 액티브 영역들, 게이트 스택들(32), 및 게이트 스페이서들(34) 위로 컨포멀하게 퇴적될 수도 있다. 일반적으로, 에칭 저지층이, 예컨대, 콘택트들 또는 비아들을 형성할 때 에칭 공정을 중단시키는 메커니즘을 제공할 수 있다. 에칭 저지층이 인접한 층들, 예를 들어, 제1 ILD(38)과는 상이한 에칭 선택성을 가지는 유전체 재료로 형성될 수도 있다. 에칭 저지층은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등, 또는 그것들의 조합을 포함할 수도 있거나 또는 그러한 것으로 이루어질 수도 있고, 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 원자 층 증착(ALD), 또는 다른 퇴적 기법에 의해 퇴적될 수도 있다. 제1 ILD(38)는 실리콘 이산화물, 로우-k 유전체 재료(예컨대, 실리콘 이산화물보다 더 낮은 유전 상수를 갖는 재료), 실리콘 산화질화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(borophosphosilicate glass), USG(undoped silicate glass), FSG(fluorinated silicate glass), OSG(organosilicate glass), SiOxCy, 스핀 온 글래스, 스핀 온 폴리머들, 실리콘 탄소 재료, 그 화합물, 그 합성물 등, 또는 그것들의 조합을 포함할 수도 있거나 또는 그러한 것으로 이루어질 수도 있다. 제1 ILD(38)는 스핀 온, CVD, 유동가능 CVD(FCVD), PECVD, 물리적 기상 증착(PVD), 또는 다른 퇴적 기법에 의해 퇴적될 수도 있다. 제1 ILD(38)는 퇴적된 후에 평탄화될 수도 있다. 평탄화 공정, 이를테면 화학 기계적 연마(Chemical Mechanical Polish, CMP)가 제1 ILD(38)를 평탄화하도록 수행될 수도 있다.
제2 층간 유전체(ILD)(40)가, 도 3에 도시된 바와 같이, 제1 ILD(38) 위로 형성된다. 제2 ILD(40)는 제1 ILD(38) 위로 퇴적된다. 제2 ILD(40)는 제1 ILD(38)를 형성하는데 이용되는 유사한 재료에 의해 이루어진다. 제2 ILD(40)는 퇴적된 후, 이를테면 CMP에 의해 평탄화될 수 있다. 제1 및 제2 ILD(38, 40)의 두께가 약 50 nm부터 약 1200 nm까지의 범위에 있을 수 있다. 제1 및 제2 ILD들(38, 40)의 결합된 두께가 약 100 nm부터 약 2400 nm까지의 범위에 있을 수 있다.
도 1에 묘사된 공정(100)을 다시 참조하면, 동작 106에서, 패터닝 공정이, 도 4에 도시된 바와 같이, 제2 ILD(40) 및 제1 ILD(38)를 통해 개구부들(42, 44, 및 46)을 형성하도록 수행된다. 제1 개구부(42)는 게이트 스택(32)과 인접한 소스/드레인 영역(36)을 노출시킨다. 그러므로 제1 개구부(42)는 노출된 게이트 스택(32) 및 인접한 소스/드레인 영역(36) 사이에 버티드(butted) 도전성 특징부를 형성하기 위한 것이다. 제2 개구부(44)는 소스/드레인 영역(36)을 노출시키고, 그러므로 노출된 소스/드레인 영역(36)에 도전성 특징부를 형성하기 위한 것이다. 제3 개구부(46)는 게이트 스택(32)을 노출시키고, 그러므로 노출된 게이트 스택(32)에 도전성 특징부를 형성하기 위한 것이다. 개구부들(42, 44, 및 46)은, 예를 들어, 적절한 포토리소그래피 및 에칭 공정들을 사용하여 형성될 수도 있다.
동작 108에서, 웰딩층(50)이 개구부들(42, 44, 및 46) 내에 형성되며, 이어서 제1 장벽층(52)이 그 웰딩층 상에 컨포멀하게 형성된다. 일부 실시형태들에서, 웰딩층(50)은 습윤층 또는 글루층이라고 또한 불린다. 웰딩층(50)은, 나중의 어닐링 공정을 위해, 도 5에 도시된 바와 같이, 밑에 있는 소스/드레인 영역(36)을 노출시키면서 웰딩층(50)이 개구부들(42, 44, 46)의 측벽들 상에 형성되도록 패터닝된다. 그 뒤에, 제1 장벽층(52)은, 도 6에 도시된 바와 같이, 개구부들(42, 44, 및 46) 내의 웰딩층(50) 상에 뿐만 아니라 노출된 소스/드레인 영역들(36), 노출된 게이트 스택들(32), 제2 ILD(40)의 측벽들, 및 제2 ILD(40)의 상단 표면 상에 컨포멀하게 형성된다. 일부 실시형태들에서, 제1 장벽층(52)은 필요에 따라 접착층 또는 반사 방지 코팅(anti-reflection coating, ARC) 층이라 또한 불린다.
하나의 예에서, 웰딩층(50)은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 옥시탄화물, 실리콘 산화질화물 등과 같이 실리콘을 포함하는 유전체 재료, 또는 그 멀티 층들로 이루어질 수도 있거나 또는 그러한 것을 포함할 수도 있다. 웰딩층(50)은 PECVD, 저압 CVD(LPCVD), 유동가능 CVD, ALD, 또는 다른 퇴적 기법에 의해 형성될 수도 있다. 웰딩층(50)에 의해 제공된 유전체 재료는 ILD들(38, 40) 및 제1 장벽층(52) 사이에 양호한 계면 결합을 제공할 수 있을 것이라 믿어지며, 그러한 내용은 양호한 계면 결합 및 통합과 함께 아래에서 더 논의될 것이다. 웰딩층(50)으로부터의 유전체 재료는 실리콘 원소들 및 다른 원소들, 이를테면 질소, 산소 및/또는 탄소 원소들을 포함할 수 있다. 따라서, 웰딩층(50)으로부터의 실리콘 원소들은 실리콘 원소들을 또한 가질 수 있는 제1 및 제2 ILD들(38, 40)에 결합하기 위한 결합 에너지를 가질 수도 있다. 따라서, 실리콘을 포함하는 유전체 재료로 된 웰딩층(50)을 이용함으로써, 양호한 계면 접합 및 통합이 획득될 수도 있다.
더욱이, 본 명세서에서 선택된 웰딩층(50)이 유전체 재료이므로, 웰딩층(50)은 밑에 있는 소스/드레인 영역(36)을 노출시키도록 패터닝된다. 따라서, 나중에 그것 상에 형성되는 제1 장벽층(52)은 소스/드레인 영역(36)과 접촉할 수 있다. 그 결과, 후속 어닐링 공정 동안, 소스/드레인 영역(36)은 제1 장벽층(52) 및 소스/드레인 영역(36) 사이의 화학 반응에 의해 실리사이드 재료로 변환될 수도 있다.
일부 실시형태들에서, 도 5에서 형성되는 웰딩층(50)은 약 0.5 nm부터 약 10 nm까지의 범위의 두께를 갖는 실리콘 질화물 재료이다.
제1 장벽층(52)은 금속 함유 재료, 예를 들어, 티타늄, 코발트, 니켈 등 또는 그것들의 조합으로 이루어질 수도 있거나 또는 그러한 것을 포함할 수도 있고, ALD, CVD, 또는 다른 퇴적 기법에 의해 퇴적될 수도 있다. 제1 장벽층(52)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 산화물 등, 또는 이들의 조합으로 이루어질 수도 있거나 또는 그러한 것을 포함할 수도 있고, ALD, CVD, 또는 다른 퇴적 기법에 의해 퇴적될 수도 있다.
동작 110에서, 어닐링 공정이, 도 7에 도시된 바와 같이, 소스/드레인 영역들(36) 상에 실리사이드 영역들(55)(예컨대, 반도체 재료(예컨대, Si 및/또는Ge)와 반응되는 금속 함유 재료를 갖는 실리사이드 영역)을 형성하기 위해 소스/드레인 영역들(36)과 제1 장벽층(52)의 반응을 용이하게 하도록 수행될 수 있다. 일부 예들에서, 제1 장벽층(52)이 티타늄 또는 티타늄 질화물로 된 층일 때, 실리사이드 영역(55)은 티타늄 실리사이드 재료이다. 비록 실리사이드 영역들(55)이 도 7에서의 소스/드레인 영역들(36) 상에 형성된 것으로만 도시되지만, 실리사이드 영역(55)은 다른 로케이션들/장소들에, 이를테면 기판(30) 상에서 필요에 따라 게이트 스택들(32) 또는 다른 로케이션들 위에 형성될 수도 있다는 것에 주의한다.
동작 112에서, 실리사이드 영역들(55)이 형성된 후, 기판(30) 상에 형성된 제1 장벽층(52)은, 도 8에 도시된 바와 같이, 제거될 수도 있다. 제1 장벽층(52)은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 습식 에칭, 또는 다른 에칭 공정과 같은 적합한 에칭 기법들에 의해 기판(30)에서부터 제거될 수 있다. 일부 예들에서, 웰딩층(50)은 계면 보호를 위해 기판(30) 상에 남겨진다.
동작 114에서, 제2 장벽층(58)이, 도 9에 도시된 바와 같이, 웰딩층(50), 노출된 실리사이드 영역(55), 노출된 제2 ILD(40), 및 기판(30)의 다른 노출된 영역들 상에 형성된다. 제2 장벽층(58)은 웰딩층(50) 및 기판(30) 상에 컨포멀하게 퇴적되는 제1 장벽층(52)과 유사할 수도 있다. 제2 장벽층(58)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 산화물 등, 또는 이들의 조합으로 이루어질 수도 있거나 또는 그러한 것을 포함할 수도 있고, ALD, CVD, 또는 다른 퇴적 기법에 의해 퇴적될 수도 있다. 일부 예들에서, 제2 장벽층(58)은 약 5 nm부터 약 80 nm까지의 범위의 두께를 가진다.
하나의 예에서, 제2 장벽층(58)은 웰딩층(50)과는 유사한 원소를 공유하는 재료로부터 선택되어서 웰딩층(50) 및 제2 장벽층(58) 사이의 계면 접착이 향상된다. 예를 들어, 웰딩층(50)이 실리콘 원소들 및 다른 원소들, 이를테면 질소, 산소 및/또는 탄소 원소들을 포함할 때, 실리콘 원소들은 실리콘 원소들을 또한 가질 수 있는 제1 및 제2 ILD(38, 40)에 결합하기 위한 결합 에너지를 가질 수도 있다. 한편, 웰딩층(50)으로부터의 다른 엘리먼트들(예컨대, 질소, 산소 및/또는 탄소 원소들)은 적어도 질소, 산소, 또는 탄소 원소들을 가지도록 선택되는 제2 장벽층(58)에 결합된다. 따라서, 웰딩층(50) 및 제2 장벽층(58) 사이의 재료들을 잘 선택하면 그것들 간의 계면 통합 및 접합을 전체 디바이스 구조 무결성 및 성능을 향상시키도록 향상시킬 수 있다. 따라서, 실리콘 및 제2 장벽층(58)으로부터의 원소들과 유사한 다른 원소들을 포함하는 유전체 재료로 된 웰딩층(50)을 이용함으로써, 양호한 계면 접합 및 통합이 획득될 수도 있다.
동작 116에서, 풀백 공정이, 도 10에 도시된 바와 같이, 기판(30)으로부터 제2 장벽층(58)의 부분 뿐만 아니라 웰딩층(50)의 부분을 제거하도록 수행된다. 풀백 공정은 건식 에칭 공정 또는 습식 에칭 공정을 포함하는 에칭 공정이다.
일부 실시형태들에서, 제2 장벽층(58)을 에칭하기 위한 여기서 설명되는 바와 같은 풀백 공정은 기판(30)에서부터 개구부들(42, 44, 46)의 모서리들에 가까운 제2 장벽층(58)의 상부 부분을 제거하기 위한 습식 에칭 공정이다. 풀백 공정은 제2 ILD(40)의 상단 표면(67) 아래로 깊이(88)까지 제2 장벽층(58)을 제거하는 것을 포함하며, 이는 개구부(42, 44, 46)의 모서리(59)에 누적될 수도 있는 과도한 제2 장벽층을 제거한다. 제2 장벽층(58)의 상단 표면이 제2 ILD(40)의 상단 표면(67) 뿐만 아니라 웰딩층(50)의 상단 표면 아래에 있다. 개구부들(42, 44, 및 46)의 상부 영역들(예컨대, 모서리들(59))에서 제2 장벽층(58)의 상부 부분들을 제거함으로써, 웰딩층(50)에서의 더 짧은 폭(81) 및 심지어 제2 장벽층(58)에서의 더 짧은 폭(82)과 비교하여, 웰딩층(50) 및 제2 장벽층(58) 둘 다가 없는 개구부들(42, 44, 46)의 더 넓은 폭(80)이 획득될 수 있다. 웰딩층(50)의 부분이 풀백 공정 동안 또한 제거되는데, 이는 후속 공정들을 위해 개구부들(42, 44, 46)의 폭(80)을 넓히는 것을 도울 수도 있다는 것에 주의한다. 개구부들(42, 44, 46)의 더 넓은 폭들(80, 81)은 그 개구부들 속에 그 뒤에 형성되는 도전성 금속 충전 내에 보이드들 또는 심(seam)들이 형성될 가능성이 더 적게 하기 위한 더 넓은 공정 윈도우를 제공할 수 있다. 일부 예들에서, 더 짧은 폭(81)은 더 넓은 폭(80)의 약 5%부터 약 15%까지의 범위의 양만큼 더 넓은 폭(80)보다 작고, 심지어 더 짧은 폭(82)은 더 넓은 폭(80)의 약 8%부터 약 30%까지의 범위의 양만큼 더 넓은 폭(80)보다 작다.
일부 예들에서, 풀백 공정은 습식 에칭 공정이다. 습식 에칭 공정은 탈이온(deionized, DI) 수(water) 및 적합한 화학물질을 포함하는 용액에 기판(30)을 침지하는 단계를 포함할 수 있다. 용액과 제2 장벽층(58) 사이의 화학 반응은, 도 10에 도시된 바와 같이, 미리 결정된 공정 기간에 도달되거나 또는 원하는 깊이(88)가 개구부들(42, 44, 46) 내에 형성되기까지, 제2 장벽층(58)과 웰딩층(50)의 부분을 지배적으로 에칭한다. DI 수에 포함되는 화학물질들의 적합한 예들은 과산화수소 (H2O2), 수산화 암모늄(NH4OH), HNO3, H2SO4, HCI, 희석-HF 등을 포함한다. 일부 예들에서, 제2 장벽층(58)을 에칭하기 위해 DI 수에서 사용되는 화학물질은 H2O2를 포함한다. DI 수에서의 H2O2는 기판(30)으로부터 제2 장벽층(58)의 부분을 제거하기 위해서 제2 장벽층(58)으로부터의 Ti/Ta 원소들과 반응할 수도 있다고 믿어진다.
DI 수에서의 화학물질은 0.1 %농도부터 50 %까지의 농도를 가질 수도 있다. 용액은, 침지 동안, 약 20 ℃부터 약 90 ℃까지의 범위의 온도에 있을 수도 있다. 기판(30)은 1 nm부터 50 nm까지의 범위의 깊이를 형성하기 위해 약 5 초부터 약 120 초까지의 범위의 지속기간 동안 용액에 침지될 수도 있다. 반도체 기판(30)은 기판(30)을 건조시키기 위해 용액에 침지시킨 후에 이소프로필 알코올(isopropyl alcohol, IPA)로 옵션적으로 세정될 수도 있다.
일부 예들에서, 제2 장벽층(58)은 개구부들(42, 44, 46) 내에서 웰딩층(50)의 상단 부분(54)을 노출시키기 위해 에치 백된다(예컨대, 풀백된다). 제2 장벽층(58)에 의해 노출되는 웰딩층(50)의 상단 부분(54)은 약 15 nm 내지 약 25 nm의 깊이(60)를 가진다. 위에서 논의된 바와 같이, 개구부들(42, 44, 46)의 모서리들(59)에 형성된 과도한 제2 장벽층(58)은 다음의 퇴적 공정들에서 개구부들(42, 44, 46)의 조기 폐쇄의 가능성을 잠재적으로 증가시킬 수도 있다. 그러나, 제2 장벽층(58)은 그 뒤에 충전되는 금속 도전성 충전 재료(66)의 금속 재료들의 핵생성 및 성장을 가능하게 할 수도 있다. 따라서, 제2 장벽층(58)에 대해 형성된 두께의 균형은 다음의 금속 도전성 충전 재료(66)의 성장을 가능하게 하는 것 뿐만 아니라 개구부들(42, 44, 46)의 차단을 방지하는 것 둘 다를 하도록 조절될 수도 있다. 따라서, 밑에 있는 웰딩층(50)의 부분을 노출시키도록 제2 장벽층(58)을 풀백함으로써, 모서리들(59)에 형성된 제2 장벽층(58)은 제거될 수 있고, 개구부들(42, 44, 46)의 상단 부분은 또한 광폭화될 수 있으며, 이는 보이드들을 방지하기 위해 조기 폐쇄 없이 금속 도전성 충전 재료(66)를 충전시키는 것을 도울 수 있다. 어느 정도의 제2 장벽층(58)이 개구부들(42, 44, 46) 내에 여전히 남아 있으므로, 핵생성 부위들 및 접착 표면들은 또한 남아 있고 금속 원소들이 후속 퇴적 공정에서 그것들에 접착되는 것을 허용할 수 있다. 일부 예들에서, 웰딩층(50)의 깊이(60)는, 도 10에 도시된 바와 같이, 제2 장벽층(58)에 의해 노출된다. 일부 예들에서, 깊이(60)는 약 15 nm부터 약 25 nm까지의 범위에 있다.
건식 에칭 공정이 풀백 공정에 사용되는 예들에서, 건식 에칭 공정은 RIE, NBE, 유도 결합 플라즈마(inductively coupled plasma, ICP) 에칭 등, 또는 이들의 조합을 포함할 수도 있다. 플라즈마 에칭 공정에 사용될 수 있는 예시적인 에천트 가스들은 할로겐 함유 가스 또는 다른 에천트 가스를 포함한다. 플라즈마 에칭 공정의 에천트 가스(들)의 유속이 약 10 sccm부터 약 100 sccm까지의 범위에 있을 수도 있다. 플라즈마 에칭 공정이 약 10 kV부터 약 500 kV까지의 범위에서 DC 기판 바이어스를 구현할 수도 있다. 플라즈마 에칭 공정의 전력은 약 200 W부터 약 2000 W까지의 범위에 있을 수도 있다. 플라즈마 에칭 공정의 압력이 약 5 mTorr부터 약 50 mTorr까지의 범위에 있을 수도 있다. 풀백의 깊이(88)는 풀백을 위해 사용되는 에칭 공정의 지속기간에 의해 제어될 수 있다. 플라즈마 에칭 공정의 지속기간이 일부 예들에서 약 15 nm부터 약 35 nm까지의 범위의 깊이(88)를 성취하기 위해 약 10 초부터 약 600 초까지의 범위에 있을 수 있다.
동작 118에서, 금속 도전성 충전 재료(66)가, 도 11에 도시된 바와 같이, 개구부들(42, 44, 및 46) 내에 그리고 제2 장벽층(58) 및 웰딩층(50)의 상단 부분(54) 상에 형성된다. 금속 도전성 충전 재료(66)는 금속, 이를테면 코발트, 텅스텐, 구리, 알루미늄, 금, 은, 그 합금들 등, 또는 그것들의 조합으로 이루어질 수도 있거나 또는 그러한 것을 포함할 수도 있고, CVD, ALD, PVD, 또는 다른 퇴적 기법에 의해 퇴적될 수도 있다. 제2 장벽층(58)의 풀백은 개구부들(42, 44, 및 46)의 상부 부분들에서 또는 개구부들(42, 44, 46) 내에 더 짧은 폭(82)을 갖는 제2 장벽층(58)의 하부 부분과 비교하여 더 큰 치수들(예컨대, 폭들(80, 81))을 허용할 수 있다. 따라서, 개구부들(42, 44, 46)의 상부 부분들에서의 더 큰 치수들은 금속 도전성 충전 재료(66)가 개구부들(42, 44, 및 46)에서의 금속 도전성 충전 재료(66) 내에 보이드 없이 개구부들(42, 44, 및 46)를 충전시키는 것을 허용할 수 있다.
일부 예들에서, 과도한 금속 도전성 충전 재료(66)는 도 12에 도시된 바와 같이, 제거될 수도 있다. 금속 도전성 충전 재료(66)가 퇴적된 후, 제2 ILD(40)의 상단 표면(67) 위로의 과도한 금속 도전성 충전 재료(66)는, 예를 들어, CMP와 같은 평탄화 공정을 사용하여 제거될 수도 있다. 평탄화 공정은 제2 ILD(40)의 상단 표면(67) 위에서 과도한 금속 도전성 충전 재료(66)를 제거할 수도 있다. 이는 개구부들(42, 44, 및 46) 내에 각각 금속 도전성 충전 재료(66)를 포함하는 도전성 특징부들(70, 72, 74)을 형성한다. 도전성 특징부들(70, 72, 74) 및 제2 ILD(40)의 상단 표면들은 동일 평면이 될 수도 있다. 따라서, 금속 도전성 충전 재료(66), 제2 장벽층들(58) 및 웰딩층(50) (및, 아마도, 실리사이드 영역들(55))을 포함하는 도전성 특징부들(70, 72, 74)은 대응하는 게이트 스택들(32) 및/또는 소스/드레인 영역들(36)에 형성될 수도 있다. 도 12로부터 명백한 바와 같이, 도전성 특징부들(70, 72, 및 74)의 상단 표면들에서의 금속 도전성 충전 재료(66)의 폭들은 제2 장벽층(58) 및 웰딩층(50)을 풀백함으로써 증가될 수 있으며, 이는 각각의 후속 도전성 특징부들이 접촉할 수 있는 표면 영역을 증가시킬 수 있다.
앞에서 도시된 바와 같이, 일부 실시형태들의 양태들은 FEOL(Front End Of the Line) 및 MEOL(Middle End Of the Line) 공정들에 적용될 수 있다. 도전성 특징부들(70, 72, 및 74)은, 도전성 특징부들(70, 72, 및 74)을 형성하였던 공정들을 포함하여, FEOL 및/또는 MEOL에서 다양한 실시형태들의 양태들을 구현할 수 있다. FEOL 및/또는 MEOL 공정들에서 형성된 다른 도전성 특징부들이 일부 실시형태들에 따른 양태들을 유사하게 통합할 수도 있다. 예를 들어, 교체 게이트 스택들은 일부 실시형태들에 따라 형성될 수 있다. 예를 들어, 교체 게이트 스택들의 경우, 더미 게이트 스택이 제거되었던 곳에 형성되는 유전체 층 및/또는 일 함수 튜닝 층(들)과 같은 공형 층들은 위에서 예시되고 설명되는 동일하거나 또는 유사한 공정들에 따라 퇴적 및 풀백될 수 있다. 다른 예들에서, 전술한 바의 양태들은 BEOL(Back End Of the Line) 프로세싱에서 금속간화합물화 유전체들(intermetallization dielectrics, IMD들)에 형성되는 도전성 특징부들에 통합될 수 있다.
일부 실시형태들은 장점들을 성취할 수 있다. 개구부 또는 함요부의 상부 부분에 장벽층의 부분을 제거함으로써, 도전성 특징부를 형성할 도전성 재료는, 보이드가 개구부 또는 함요부에 형성되는 일 없이, 개구부 또는 함요부 내에 더 쉽게 퇴적될 수 있다. 특히 도전성 특징부들의 치수들이 작을 때, 도전성 특징부들에서의 보이드들은 이를테면 전기 접촉을 확립하는데 실패함으로써 도전성 특징부들의 더 높은 저항 또는 도전성 특징부의 완전한 고장을 초래할 수 있다. 그런고로, 보이드 형성을 경감시키는 것은 특히 작은 치수들을 갖는 고급 기술들과 같은 소형 기술 노드들에서 유리할 수도 있다. 게다가, 도전성 특징부들에서의 웰딩층들 및 장벽층들의 높이들은 상이한 공정 제어 및 디바이스 성능 요건들에 기초하여 조정될 수 있다.
일 실시형태에서, 반도체 공정을 위한 방법이 유전체 층에서의 개구부의 측벽을 따라 유전체 웰딩층을 형성하는 단계, 유전체 웰딩층 상에 장벽층을 형성하는 단계, 유전체 웰딩층의 상부 부분의 측 표면을 노출시키기 위해 장벽층의 부분을 에치 백하는 단계, 및 유전체 웰딩층의 상부 부분의 측 표면 상에 그리고 장벽층 상에 도전성 재료를 형성하는 단계를 포함한다. 일 실시형태에서, 장벽층은 H2O2, H2SO4, HNO3, NH4OH, 또는 그것들의 조합 중 적어도 하나를 포함하는 용액을 사용하여 습식 에칭된다. 일 실시형태에서, 도전성 재료의 부분은 유전체 웰딩층의 상부 부분의 측 표면과 직접 접촉한다. 일 실시형태에서, 장벽층은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 및 탄탈륨 산화물 중 적어도 하나를 포함한다. 일 실시형태에서, 유전체 웰딩층은 실리콘 함유 유전체 재료이다. 일 실시형태에서, 유전체 웰딩층은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산탄화물 및 실리콘 산질화물 중 적어도 하나를 포함한다. 일 실시형태에서, 장벽층의 부분의 에치 백에 의해 노출되는 유전체 웰딩층의 상부 부분의 측 표면은 약 15 nm부터 약 25 nm까지의 범위의 깊이로 노출된다. 일 실시형태에서, 장벽층의 상단 표면이 유전체 층의 개구부의 측벽 상의 유전체 웰딩층의 상단 표면보다 더 낮다.
다른 실시형태에서, 구조체가, 측벽을 갖는 유전체 층으로서 기판 위로 있는 유전체 층, 측벽을 따르는 유전체 웰딩층으로서 측벽의 상부 부분을 노출시키는 유전체 웰딩층, 유전체 웰딩층을 따르는 장벽층으로서 유전체 웰딩층의 상부 부분을 노출시키는 장벽층, 및 장벽층을 따르는 그리고 측벽 및 유전체 웰딩층의 각각의 상부 부분들을 따르는 도전성 재료를 포함한다. 일 실시형태에서, 도전성 재료는 장벽층과 접촉하는 하단 폭보다 더 넓은, 유전체 웰딩층과 접촉하는 상단 폭을 가진다. 일 실시형태에서, 도전성 재료는 유전체 웰딩층의 상부 부분과 직접 접촉한다. 일 실시형태에서, 유전체 웰딩층 및 장벽층의 각각의 상단 표면들 사이에서 깊이가 규정되며, 그 깊이는 약 15 nm부터 약 25 nm까지이다. 일 실시형태에서, 장벽층의 상단 표면이 유전체 웰딩층의 상단 표면 아래에 있다. 일 실시형태에서, 도전성 재료는 코발트, 텅스텐, 구리, 알루미늄, 금 및 은 중 적어도 하나를 포함한다. 일 실시형태에서, 실리사이드 영역이 도전성 재료 하의 장벽층의 하단을 따라 형성된다. 일 실시형태에서, 유전체 웰딩층은 실리콘 함유 유전체 재료이다. 일 실시형태에서, 유전체 웰딩층은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 옥시탄화물 및 실리콘 산화질화물 중 적어도 하나를 포함한다. 일 실시형태에서, 장벽층은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 및 탄탈륨 산화물 중 적어도 하나를 포함한다.
또 다른 실시형태에서, 구조가 유전체 층, 유전체 층에서 형성되고 장벽층에 의해 측방향으로 바인딩되어 있는(bound) 도전성 재료, 및 장벽층과 유전체 층 사이에서 측방향으로의 유전체 웰딩층 ― 장벽층 및 유전체 웰딩층은 유전체 층의 측벽을 따라 불일치된 높이들을 가짐 ― 을 포함한다. 일 실시형태에서, 불일치된 높이들은 15 nm부터 25 nm까지의 단차 높이(step height)를 규정한다.
전술한 바는 본 기술분야의 통상의 기술자들이 본 개시물의 양태들을 더 잘 이해할 수도 있도록 여러 실시형태들의 특징들을 개괄한다. 본 기술분야의 통상의 기술자들은 동일한 목적들을 수행하며 그리고/또는 본 명세서에서 소개되는 실시형태들의 동일한 장점들을 성취하기 위한 다른 공정들 및 구조체들을 설계 또는 수정하기 위한 근거로서 본 개시물을 쉽사리 사용할 수도 있다는 것을 이해할 것이다. 본 기술분야의 통상의 기술자들은 이러한 동등한 구성들이 본 개시물의 정신 및 범위로부터 벗어나지 않는 다는 것과, 본 개시물의 정신 및 범위로부터 벗어남 없이 본 발명 내에서 다양한 변경들, 치환들, 및 개조들을 할 수도 있다는 것 또한 알아야 한다.
<부 기>
1. 반도체 공정을 위한 방법에 있어서,
유전체 층에서의 개구부의 측벽을 따라 유전체 웰딩층(dielectric welding layer)을 형성하는 단계;
상기 유전체 웰딩층 상에 장벽층을 형성하는 단계;
상기 유전체 웰딩층의 상부(upper) 부분의 측 표면을 노출시키기 위해 상기 장벽층의 부분을 에치 백(etch back)하는 단계; 및
상기 유전체 웰딩층의 상부 부분의 측 표면 상에 그리고 상기 장벽층 상에 도전성 재료를 형성하는 단계를 포함하는, 반도체 공정을 위한 방법.
2. 제1항에 있어서, 상기 장벽층의 부분을 에치 백하는 단계는,
H2O2, H2SO4, HNO3, NH4OH, 또는 이들의 조합 중 적어도 하나를 포함하는 용액을 사용하여 상기 장벽층을 습식 에칭하는 단계를 포함하는 것인, 반도체 공정을 위한 방법.
3. 제1항에 있어서, 상기 도전성 재료의 부분이 상기 유전체 웰딩층의 상부 부분의 측 표면과 직접 접촉하는 것인, 반도체 공정을 위한 방법.
4. 제1항에 있어서, 상기 장벽층은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 및 탄탈륨 산화물 중 적어도 하나를 포함하는 것인, 반도체 공정을 위한 방법.
5. 제1항에 있어서, 상기 유전체 웰딩층은 실리콘 함유 유전체 재료인 것인, 반도체 공정을 위한 방법.
6. 제5항에 있어서, 상기 유전체 웰딩층은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산탄화물(oxycarbide), 및 실리콘 산질화물 중 적어도 하나를 포함하는 것인, 반도체 공정을 위한 방법.
7. 제1항에 있어서, 상기 장벽층의 부분의 에치 백에 의해 노출된 상기 유전체 웰딩층의 상부 부분의 측 표면은, 15 nm 내지 25 nm 범위의 깊이로 노출되는 것인, 반도체 공정을 위한 방법.
8. 제1항에 있어서, 상기 장벽층의 상단(top) 표면이, 상기 유전체 층의 상기 개구부의 측벽 상의 상기 유전체 웰딩층의 상단 표면보다 낮은, 반도체 공정을 위한 방법.
9. 구조체에 있어서,
측벽을 갖는 유전체 층 - 상기 유전체 층은 기판 위에 있음 -;
상기 측벽을 따르는 유전체 웰딩층 - 상기 유전체 웰딩층은 상기 측벽의 상부 부분을 노출시킴 -;
상기 유전체 웰딩층을 따르는 장벽층 - 상기 장벽층은 상기 유전체 웰딩층의 상부 부분을 노출시킴 -; 및
상기 장벽층을 따르는 그리고 상기 측벽 및 상기 유전체 웰딩층의 각각의 상부 부분들을 따르는 도전성 재료를 포함하는, 구조체.
10. 제9항에 있어서, 상기 도전성 재료는 상기 장벽층과 접촉하는 하단 폭보다 넓은 상기 유전체 웰딩층과 접촉하는 상단 폭을 가지는 것인, 구조체.
11. 제9항에 있어서, 상기 도전성 재료는 상기 유전체 웰딩층의 상부 부분과 직접 접촉하는 것인, 구조체.
12. 제9항에 있어서, 상기 유전체 웰딩층 및 상기 장벽층의 각각의 상단 표면들 사이에서 깊이가 규정되며, 상기 깊이는 약 15 nm 내지 약 25 nm인 것인, 구조체.
13. 제9항에 있어서, 상기 장벽층의 상단 표면은 상기 유전체 웰딩층의 상단 표면 아래에 있는 것인, 구조체.
14. 제9항에 있어서, 상기 도전성 재료는 코발트, 텅스텐, 구리, 알루미늄, 금, 은, 및 이들의 합금 중 적어도 하나를 포함하는 것인, 구조체.
15. 제9항에 있어서, 상기 도전성 재료 하의 상기 장벽층의 하단을 따르는 실리사이드 영역을 더 포함하는, 구조체.
16. 제9항에 있어서, 상기 유전체 웰딩층은 실리콘 함유 유전체 재료인 것인, 구조체.
17. 제16항에 있어서, 상기 유전체 웰딩층은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 옥시탄화물, 실리콘 산화질화물, 또는 이들의 다층들인 것인, 구조체.
18. 제9항에 있어서, 상기 장벽층은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 산화물, 또는 이들의 조합인 것인, 구조체.
19. 구조체에 있어서,
유전체 층;
상기 유전체 층에 형성되고 장벽층에 의해 측방향으로 바인딩되어 있는(bound) 도전성 재료; 및
상기 장벽층과 상기 유전체 층 사이에서 측방향으로 위치되는 유전체 웰딩층 - 상기 장벽층 및 상기 유전체 웰딩층은 상기 유전체 층의 측벽을 따르는 불일치된 높이들을 가짐 - 을 포함하는, 구조체.
20. 제19항에 있어서, 상기 불일치된 높이들은 약 15 nm 내지 약 25 nm 범위의 단차 높이(step height)를 규정하는 것인, 구조체.

Claims (10)

  1. 반도체 공정을 위한 방법에 있어서,
    유전체 층에서의 개구부의 측벽을 따라 유전체 웰딩층(dielectric welding layer)을 형성하는 단계;
    상기 유전체 웰딩층 상에 장벽층을 형성하는 단계;
    상기 유전체 웰딩층의 상부(upper) 부분의 측 표면을 노출시키기 위해 상기 장벽층의 부분을 에치 백(etch back)하는 단계로서, 상기 장벽층의 부분을 에치 백하는 단계는 상기 유전체 층에서의 개구부의 측벽의 상부 부분을 노출시키기 위해 상기 유전체 웰딩층의 부분을 에치 백하는 단계를 포함하는 것인, 상기 장벽층의 부분을 에치 백하는 단계; 및
    상기 유전체 웰딩층의 상부 부분의 측 표면 상에, 상기 장벽층 상에, 그리고 상기 유전체 층에서의 개구부의 측벽 상에 도전성 재료를 형성하는 단계를 포함하는, 반도체 공정을 위한 방법.
  2. 제1항에 있어서, 상기 장벽층의 부분을 에치 백하는 단계는,
    H2O2, H2SO4, HNO3, NH4OH, 또는 이들의 조합 중 적어도 하나를 포함하는 용액을 사용하여 상기 장벽층을 습식 에칭하는 단계를 포함하는 것인, 반도체 공정을 위한 방법.
  3. 제1항에 있어서, 상기 도전성 재료의 부분이 상기 유전체 웰딩층의 상부 부분의 측 표면과 직접 접촉하는 것인, 반도체 공정을 위한 방법.
  4. 제1항에 있어서, 상기 장벽층은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 및 탄탈륨 산화물 중 적어도 하나를 포함하는 것인, 반도체 공정을 위한 방법.
  5. 제1항에 있어서, 상기 유전체 웰딩층은 실리콘 함유 유전체 재료인 것인, 반도체 공정을 위한 방법.
  6. 제5항에 있어서, 상기 유전체 웰딩층은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산탄화물(oxycarbide), 및 실리콘 산질화물 중 적어도 하나를 포함하는 것인, 반도체 공정을 위한 방법.
  7. 제1항에 있어서, 상기 장벽층의 부분의 에치 백에 의해 노출된 상기 유전체 웰딩층의 상부 부분의 측 표면은, 15 nm 내지 25 nm 범위의 깊이로 노출되는 것인, 반도체 공정을 위한 방법.
  8. 제1항에 있어서, 상기 장벽층의 상단(top) 표면이, 상기 유전체 층의 상기 개구부의 측벽 상의 상기 유전체 웰딩층의 상단 표면보다 낮은, 반도체 공정을 위한 방법.
  9. 구조체에 있어서,
    측벽을 갖는 유전체 층 - 상기 유전체 층은 기판 위에 있음 -;
    상기 측벽을 따르는 유전체 웰딩층 - 상기 유전체 웰딩층은 상기 측벽의 상부 부분을 노출시킴 -;
    상기 유전체 웰딩층을 따르는 장벽층 - 상기 장벽층은 상기 유전체 웰딩층의 상부 부분을 노출시킴 -; 및
    상기 장벽층을 따르는 그리고 상기 측벽 및 상기 유전체 웰딩층의 각각의 상부 부분들을 따르는 도전성 재료를 포함하는, 구조체.
  10. 구조체에 있어서,
    유전체 층;
    상기 유전체 층에 형성되고 장벽층에 의해 측방향으로 바인딩되어 있는(bound) 도전성 재료; 및
    상기 장벽층과 상기 유전체 층 사이에서 측방향으로 위치되는 유전체 웰딩층 - 상기 장벽층 및 상기 유전체 웰딩층은 상기 유전체 층의 측벽을 따르는 불일치된 높이들을 가지고, 상기 장벽층은 상기 유전체 웰딩층의 상부 부분을 노출시킴 - 을 포함하고,
    상기 유전체 웰딩층의 상부 부분은 상기 도전성 재료와 접촉하는 부분을 갖는 것인, 구조체.
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