KR102366495B1 - 전원 전송 라인을 포함하는 연성회로기판 - Google Patents

전원 전송 라인을 포함하는 연성회로기판 Download PDF

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조병훈
김익수
김병열
정희석
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Abstract

본 발명은, 제1 유전체 층의 일면에 형성되는 제1 전원라인, 및 상기 제1 유전체 층의 저면에 상기 제1 유전체 층과 이격되어 형성되는 제2 유전체 층의 일면에 형성되는 제2 전원라인을 포함하는 연성회로기판을 제공한다. 상기 제1 전원라인의 일측에서 상기 제1 전원라인과 상기 제2 전원라인이 제1 비아홀을 통해 연결되고, 상기 제1 전원라인의 타측에서 상기 제1 전원라인과 상기 제2 전원라인이 제2 비아홀을 통해 연결되어, 상기 제1 전원라인과 상기 제2 전원라인은 상기 제1 비아홀과 상기 제2 비아홀을 통해 전류가 병렬로 흐르도록 연결된다.

Description

전원 전송 라인을 포함하는 연성회로기판{Flexible circuit board including power transmission line}
본 발명의 실시예들은, 전원 전송 라인을 포함하는 연성회로기판에 관한 것이다.
일반적으로, 기지국 시스템과 같은 신호 전송 장치는 디지털 신호처리를 담당하는 디지털신호처리부(Digital Unit; DU) 및 안테나와 디지털신호처리부 사이에서 디지털 신호를 RF 신호로 변환하거나 RF 신호를 디지털 신호로 변환하여 송수신하는 RF신호처리부(Radio Unit; RU)를 포함한다.
이러한 디지털신호처리부와 RF신호처리부의 송수신에는 동축 케이블이 사용된다. 그런데 최근 5G 환경에서는 100개 이상의 동축 케이블을 필요하게 되어, 신호 전송 장치의 소형화 구현에 어려움이 발생하였다.
공개특허공보 KR 10-2018-0037914 A
본 발명은 상기와 같은 문제점을 개선하기 위해 안출된 것으로, 다수의 동축 케이블 대신 단일의 연성회로기판(FPCB, flexible printed circuit board)으로 신호 전송 장치를 제작함으로써, 소형화된 신호 전송 장치를 제공하고자 한다.
구체적으로, 신호 전송 장치에서, 디지털신호처리부 측과 RF신호처리부 측을 연결하는 전원 전송 라인의 면적을 최소화한 연성회로기판을 제공하는 것을 목적으로 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 연성회로기판은, 제1 유전체 층의 일면에 형성되는 제1 전원라인; 상기 제1 유전체 층의 하부에 형성되는 제2 유전체 층의 일면에 형성되는 제2 전원라인; 상기 제1 전원라인의 일측에서 상기 제1 전원라인과 상기 제2 전원라인을 연결하는 제1 비아홀; 및 상기 제1 전원라인의 타측에서 상기 제1 전원라인과 상기 제2 전원라인을 연결하는 제2 비아홀; 을 포함하고, 상기 제1 전원라인과 상기 제2 전원라인은 상기 제1 비아홀과 상기 제2 비아홀을 통해 전류가 병렬로 흐르도록 연결되고, 상기 제1 비아홀과 상기 제2 비아홀 사이에서 상기 제1 유전체 층이 상기 제1 전원라인을 따라 형성될 수 있다.
일 실시예에 따르면, 전류가 외부로부터 상기 제1 전원라인으로 인입되도록 상기 제1 전원라인의 일측에 형성되는 제1 접점; 상기 전류가 상기 제1 전원라인으로부터 외부로 인출되도록 상기 제1 전원라인의 타측에 형성되는 제2 접점; 을 더 포함하고, 상기 제1 접점을 통해 상기 제1 전원라인으로 인입된 전류는, 상기 제1 바아홀을 통해 상기 제1 전원라인과 상기 제2 전원라인에 분배되어 상기 제1 전원라인과 상기 제2 전원라인의 길이방향으로 흐르고, 상기 제2 비아홀을 통해 상기 분배된 전류가 통합되어 상기 제2 접점을 통해 상기 제1 전원라인으로부터 인출될 수 있다.
일 실시예에 따르면, 상기 제1 전원라인과 상기 제2 전원라인이 중첩된 중첩 영역; 및 상기 제1 전원라인이 상기 중첩 영역의 길이보다 길게 형성되어 상기 제2 전원라인이 중첩되지 않는 비중첩 영역; 을 더 포함하고, 상기 중첩 영역의 폭은 상기 비중첩 영역의 폭보다 좁을 수 있다.
일 실시예에 따르면, 상기 제2 유전체 층의 하부에 형성되는 제3 유전체 층의 일면에 형성되는 제3 전원라인; 상기 제3 전원라인의 일측에서 상기 제1, 제2, 제3 전원라인을 연결하는 제3 비아홀; 및 상기 제3 전원라인의 타측에서 상기 제1 전원라인과 상기 제2 전원라인을 연결하는 제4 비아홀; 을 더 포함하고, 상기 제1, 제2, 제3 전원라인 중에서 선택되는 적어도 둘 이상의 전원라인은 상기 제3 비아홀과 상기 제4 비아홀을 통해 병렬로 연결될 수 있다.
일 실시예에 따르면, 상기 제2 전원라인과 상기 제3 전원라인이 중첩된 중첩 영역; 및 상기 제2 전원라인이 상기 중첩 영역의 길이보다 길게 형성되어 상기 제3 전원라인이 중첩되지 않는 비중첩 영역; 을 더 포함하고, 상기 중첩 영역의 폭은 상기 비중첩 영역의 폭보다 좁을 수 있다.
일 실시예에 따르면, 상기 제2 유전체 층의 하부에 형성되는 제3 유전체 층의 일면에 형성되는 제3 전원라인; 상기 제3 유전체 층의 하부에 형성되는 제4 유전체 층의 일면에 형성되는 제4 전원라인; 상기 제3 전원라인의 일측에서 상기 제1, 제2, 제3 전원라인을 연결하는 제3 비아홀; 및 상기 제3 전원라인의 타측에서 상기 제1 전원라인과 상기 제2 전원라인을 연결하는 제4 비아홀; 을 더 포함하고, 상기 제1, 제2, 제3, 제4 전원라인 중에서 선택되는 적어도 둘 이상의 전원라인은 상기 제3 비아홀과 상기 제4 비아홀을 통해 병렬로 연결될 수 있다.
일 실시예에 따르면, 상기 제2 전원라인은 상기 제1 전원라인에 대응하도록 형성되고, 상기 제4 전원라인은 상기 제3 전원라인에 대응하도록 형성되고, 상기 제1 비아홀과 상기 제2 비아홀은 상기 제1, 제2 전원라인의 양측에 형성되고, 상기 제3 비아홀과 상기 제4 비아홀은 상기 제1 비아홀과 상기 제2 비아홀보다 내측에 형성될 수 있다.
일 실시예에 따르면, 상기 제1 전원라인이 형성된 상기 제1 유전체 층의 일면에 상기 제1 전원라인과 이격되어 형성되는 신호라인들; 상기 신호라인들 사이에 형성되는 그라운드라인들; 및 상기 제1 전원라인과 상기 신호라인들 사이에 형성되는 측면 그라운드라인을 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
상술한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 연성회로기판에서 전원 전송 라인의 면적을 최소화함으로써 연성회로기판의 면적도 최소화할 수 있다.
또한, 한정된 면적 내에서 전원 전송 라인이 허용하는 전류량을 증가시킬 수 있다.
또한, 공정 과정에서 전원 전송 라인의 열팽창을 최소화하여 불량을 방지할 수 있다.
물론 이러한 효과들에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전원라인을 포함하는 연성회로기판(100)의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전원라인을 포함하는 연성회로기판(100a)의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전원라인을 포함하는 연성회로기판(100b)의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 전원라인을 포함하는 연성회로기판(100c)의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 다중 신호 전송용 장치(200)의 사시도이다.
도 6은 도 5에 도시된 다중 신호 전송용 장치(200)의 A1와 A2 사이 영역의 내부 확대도이다.
도 7은 본 발명의 일 실시예에 따른 다중 신호 전송용 장치(200)에 포함되는 제1 유전체 층(150) 및 제1 유전체 층(150) 상에 형성된 제1 전원라인(110)의 상면도이다.
도 8은 본 발명의 일 실시예에 따른 다중 신호 전송용 장치(200)에 포함될 수 있는 제2 유전체 층(160) 및 제2 유전체 층(160) 상에 형성된 제2 전원라인(120)의 상면도이다.
도 9은 본 발명의 일 실시예에 따른 다중 신호 전송용 장치(200)에 포함될 수 있는 제3 유전체 층(170) 및 제3 유전체 층(170) 상에 형성된 제3 전원라인(130)의 상면도이다.
도 10은 본 발명의 일 실시예에 따른 다중 신호 전송용 장치(200)에 포함될 수 있는 제4 유전체 층(180) 및 제4 유전체 층(180) 상에 형성된 제4 전원라인(140)의 상면도이다.
도 11은 도 7 내지 도 10에 도시된 B1과 B2 사이의 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, 영역, 층, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 영역, 층, 구성 요소 등이 개재되어 있는 경우도 포함한다.
이하의 실시예에서, 구성 요소 등이 연결되었다고 할 때, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 구성 요소들 중간에 다른 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다.
이하의 실시예들에 따른 연성회로기판(100, 100a, 100b, 100c)은 신호 전송용 연성회로기판, 예를 들면 다중 신호 전송용 연성회로기판에 적용될 수 있다. 하지만, 이에 한정되는 것은 아니다.
또한 도 1 내지 도 4에서 설명의 간소화를 위해 전원라인(110, 120, 130, 140)을 직선으로 나타내었지만, 본 발명에서 전원라인의 형태는 이에 한정되지 않는다. 본 발명의 다양한 실시예들에서 전원라인(110, 120, 130, 140)은 다양한 패턴으로 형성될 수 있다. 예를 들면 도 7 및 도 8에 도시된 바와 같이 전원라인(110, 120)은 'U'자로 형성될 수도 있을 것이며, 다른 실시예(미도시)에 따르면 전원라인은 'L'자로 형성될 수도 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 전원라인을 포함하는 연성회로기판(100)의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 연성회로기판(100)은, 제1 유전체 층(150), 제1 유전체 층(150)의 일면에 형성되는 제1 전원라인(110), 제1 유전체 층(150)의 하부에 형성되는 제2 유전체 층(160), 및 제2 유전체 층(160)의 일면에 형성되고 제1 전원라인(110)과 서로 다른 층에 형성되는 제2 전원라인(120)을 포함할 수 있다.
제1 전원라인(110)의 일측에는 전류가 외부로부터 제1 전원라인(110)으로 인입되는 제1 접점이 형성되고, 제1 전원라인(110)의 타측에는 전류가 제1 전원라인(110)으로부터 외부로 인출되는 제2 접점이 형성될 수 있다. 제1 접점과 제2 접점은 제1 전원라인(110)에서 각각 후술하는 제1 비아홀(VH1)과 제2 비아홀(VH2)이 형성된 상면 또는 이보다 외측의 상면에 형성될 수 있다. 예를 들어, 후술하는 커넥터(201, 202)와 제1 전원라인(110)이 전기적으로 연결되는 지점일 수 있다.
연성회로기판(100)에서 제1 전원라인(110)과 제2 전원라인(120)은 서로 대응하도록 형성될 수 있다. 예를 들어, 제1 전원라인(110)과 제2 전원라인(120) 은 길이와 폭이 서로 대응되도록 형성되어 서로 중첩될 수 있으나, 이에 한정되지 않는다.
일 실시예에 따르면, 연성회로기판(100)의 일측에는 제1 전원라인(110), 제2 전원라인(120) 및 제1 유전체 층(150)을 관통하는 관통홀로서 제1 비아홀(VH1)이 형성되고, 연성회로기판(100)의 타측에는 제1 전원라인(110), 제2 전원라인(120) 및 제1 유전체 층(150)을 관통하는 관통홀로서 제2 비아홀(VH2)이 형성될 수 있다.
제1 비아홀(VH1)과 제2 비아홀(VH2)은 관통된 홀에 전도체가 충진되어 형성된 것으로 제1 전원라인(110)과 제2 전원라인(120)을 전기적으로 연결시킬 수 있다. 이 때 제1 비아홀(VH1)과 제2 비아홀(VH2) 각각은 복수 개의 비아홀로 형성될 수 있다.
일반적으로, 연성회로기판의 한정된 공간에 전원 전송 라인을 형성하기 위해 전원 전송 라인의 폭을 좁게 만드는 경우, 전원 전송 라인이 허용하는 전류량보다 더 많은 양의 전류가 흐르는 문제가 발생한다. 전원 전송 라인이 허용하는 전류량보다 더 많은 양의 전류가 흐를 경우, 누설과 쇼트의 문제가 발생할 수 있다. 이를 방지하기 위해 전원 전송 라인의 폭을 넓게 만들 경우, 연성회로기판의 면적이 넓어지는 문제점이 있다.
이러한 문제점을 해결하기 위해서 연성회로기판(100)은, 제1 전원라인(110)과 제2 전원라인(120)은 제1 비아홀(VH1)과 제2 비아홀(VH2)을 통해 전류가 병렬로 흐르도록 연결할 수 있다. 이에, 제1 접점을 통해 제1 전원라인(110)으로 인입된 전류는 제1 바아홀(VH1)을 통해 제1 전원라인(110)과 제2 전원라인(120)에 분배되어 제1 전원라인(110)과 제2 전원라인(120)의 길이방향으로 흐르고, 제2 비아홀(VH2)을 통해 분배된 전류가 통합되어 제2 접점을 통해 제1 전원라인(110)으로부터 인출될 수 있다.
이와 같이 본 발명은 전류가 병렬로 흐르도록 연결함으로써, 제1, 제2 전원라인(110, 120)이 연성회로기판(100)에서 차지하는 면적을 최소화하면서 동시에 많은 전류량을 흘릴 수 있다.
또한, 본 발명은 한정된 면적 내에서 허용하는 전류량을 증가시킴으로써, 쇼트와 누설을 방지할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 전원라인을 포함하는 연성회로기판(100a)의 단면도이다. 제시된 실시예에서는 제1 전원라인이 제2 전원라인에 비해 길이가 길게 형성되는 경우를 설명하도록 한다.
도 2를 참조하면, 연성회로기판(100a)의 제1 전원라인(110)은 제2 전원라인(120)과 중첩된 중첩 영역(101)보다 y방향으로 길게 형성될 수 있다. 이러한 경우 연성회로기판(100a)은 제1 전원라인(110)과 제2 전원라인(120)이 중첩되는 중첩 영역(101)과, 제1 전원라인(110)과 제2 전원라인(120)이 중첩되지 않는 비중첩 영역(102)을 포함할 수 있다.
일 실시예에 따르면 제1 전원라인(110)의 중첩 영역(101)에 대응하는 제2 전원라인(120)을 형성함으로써, 전류가 제1 전원라인(110)과 제2 전원라인(120)에 병렬로 흐르도록 연결하여 누설이나 쇼트를 방지할 수 있다.
도 3은 본 발명의 다양한 실시예에 따른 전원라인을 포함하는 연성회로기판(100b)의 단면도이다.
도 3을 참조하면, 연성회로기판(100b)은, 도 1에 도시된 연성회로기판(100)에 비하여, 제1 전원라인(110), 제2 유전체 층(160)의 하부에 형성되는 제3 유전체 층(170), 및 제3 유전체 층(170)의 일 면에 형성되고 제1 전원라인(110) 및 제2 전원라인(120)과 서로 다른 층에 형성되는 제3 전원라인(130)을 더 포함할 수 있다.
연성회로기판(100b)은 제1 전원라인(110), 제2 전원라인(120) 및 제3 전원라인(130)이 중첩되는 중첩 영역(101)과, 제1 전원라인(110) 및 제2 전원라인(120)이 중첩되고, 제3 전원라인(130)이 중첩되지 않는 비중첩 영역(102)을 포함할 수 있다. 이때, 제1 전원라인(110) 및 제2 전원라인(120)은 제3 전원라인(130)과 중첩된 중첩 영역(101)보다 y방향으로 길게 형성될 수 있다.
구체적으로, 연성회로기판(100b)에서 제2 전원라인(120)은 제1 전원라인(110)에 대응하도록 형성되고, 제3 전원라인(130)은 제2 전원라인(120)의 중첩 영역(101)에 대응하도록 형성될 수 있다.
여기서 제1, 제2, 제3 전원라인(110, 120, 130) 중에서 선택되는 적어도 둘 이상의 전원라인은 제1, 제2, 제3, 제4 비아홀(VH1, VH2, VH3, VH4) 중 적어도 둘 이상을 통해 전류가 병렬로 흐르도록 연결될 수 있다.
구체적으로, 연성회로기판(100b)의 일측에는 제1, 제2 전원라인(110, 120), 및 제1 유전체 층(150)을 관통하는 관통홀로서 제1 비아홀(VH1)이 형성되고, 연성회로기판(100b)의 타측에는 제1, 제2 전원라인(110, 120), 및 제1 유전체 층(150)을 관통하는 관통홀로서 제2 비아홀(VH2)이 형성될 수 있다. 다시 말해서, 제1 비아홀(VH1) 및 제2 비아홀(VH2)은 연상회로기판(100b)의 비중첩영역(102)에 형성될 수 있다.
나아가, 중첩 영역(101)의 일측에는 제1, 제2, 제3 전원라인(110, 120, 130), 및 제1, 제2 유전체 층(150, 160)을 관통하는 관통홀로서 제3 비아홀(VH3)이 형성되고, 중첩 영역(101)의 타측에는 제1, 제2, 제3 전원라인(110, 120, 130), 및 제1, 제2 유전체 층(150, 160)을 관통하는 관통홀로서 제4 비아홀(VH4)이 형성될 수 있다.
제1 비아홀(VH1), 제2 비아홀(VH2), 제3 비아홀(VH3) 및 제4 비아홀(VH4)은 관통된 홀에 전도체가 충진되어 형성된 것으로 제1 전원라인(110), 제2 전원라인(120) 및 제3 전원라인(130)을 전기적으로 연결시킬 수 있다. 이 때 제1, 제2, 제3, 제4 비아홀(VH1, VH2, VH3, VH4) 각각은 복수 개의 비아홀로 형성될 수 있다.
이에, 제1 접점을 통해서 제1 전원라인(110)으로 인입된 전류는 제1 바아홀(VH1)을 통해 제1 전원라인(110)과 제2 전원라인(120)에 분배되어 제1 전원라인(110)과 제2 전원라인(120)의 길이방향으로 흐르고, 제3 비아홀(VH3)을 통해 제3 전원라인(130)에 추가로 전류가 분배될 수 있다. 이어서, 전류는 제1, 제2, 제3 전원라인(110, 120, 130)의 길이방향으로 흐르다가 제4 비아홀(VH4)를 통해 추가로 분배된 전류가 통합되어 제1 전원라인(110)과 제2 전원라인(120)의 길이방향으로 흐르고, 제2 비아홀(VH2)를 통해 분배된 전류가 통합되어 제2 접점을 통해 제1 전원라인(110)으로부터 인출될 수 있다.
이와 같이 본 발명은 전류가 제1, 제2, 제3 전원라인(110, 120, 130)에 병렬로 흐르도록 연결함으로써, 제1, 제2, 제3 전원라인(110, 120, 130)이 연성회로기판(100b)에서 차지하는 면적을 최소화하면서 동시에 많은 전류량을 흘릴 수 있다.
또한, 본 발명은 한정된 면적 내에서 허용하는 전류량을 증가시킴으로써, 쇼트와 누설을 방지할 수 있다.
이처럼, 본 발명은 제1, 제2 전원라인(110, 120)의 중첩 영역(101)에 대응하여 제3 전원라인(130)을 형성함으로써, 전류가 제1, 제2, 제3 전원라인(110, 120, 130)에 병렬로 흐르도록 연결하여 누설이나 쇼트를 방지할 수 있다.
또한, 본 발명은 연성회로기판(100b)이 서로 다른 층에 형성된 제1, 제2, 제3 전원라인(110, 120, 130)을 포함하고, 제1 전원라인(110)과 제2 전원라인(120)을 병렬로 1차 연결하여 전류가 제1 전원라인(110)과 제2 전원라인(120)에 나뉘어 흐르도록 하고, 나아가 제1, 제2, 제3 전원라인(110, 120, 130)에서 선택되는 적어도 둘이상의 전원라인을 병렬로 2차 연결하여 전류가 제1, 제2, 제3 전원라인(110, 120, 130)에 나뉘어 흐르도록 함으로써, 제1, 제2, 제3 전원라인(110, 120, 130)이 차지하는 면적을 병렬로 1차 연결한 경우보다 더 최소화하면서 동시에 많은 전류량을 흘릴 수 있다.
또한, 본 발명은 서로 다른 위치에 제1 비아홀(VH1), 제2 비아홀(VH2), 제3 비아홀(VH3), 및 제4 비아홀(VH4)을 구비함으로써, 제1, 제2, 제3 전원라인(110, 120, 130) 중 적어도 일부는 다른 길이로 형성할 수 있어, 전원라인 패턴 설계의 자유도를 높일 수 있다.
도 4는 본 발명의 다양한 실시예에 따른 전원라인을 포함하는 연성회로기판(100c)의 단면도이다.
도 4를 참조하면, 연성회로기판(100c)은, 도 3에 도시된 연성회로기판(100b)에 비하여, 제1, 제2, 제3 전원라인(110, 120, 130), 제3 유전체 층(170)의 하부에 형성되는 제4 유전체 층(180), 및 제4 유전체 층(180)의 일면에 형성되고 제1, 제2, 제3 전원라인(110, 120, 130)과 서로 다른 층에 형성되는 제4 전원라인(140)을 더 포함할 수 있다. 연성회로기판(100c)은 제1, 제2, 제3, 제4 전원라인(110, 120, 130, 140)이 중첩되는 중첩 영역(101)과, 제1, 제2 전원라인(110, 120)이 중첩되고, 제3, 제4 전원라인(130, 140)이 중첩되지 않은 비중첩 영역(102)을 포함할 수 있다. 여기서, 제1, 제2 전원라인(110, 120)은 제3, 제4 전원라인(130, 140)이 중첩된 영역(101)보다 y방향으로 길게 형성될 수 있다.
구체적으로, 연성회로기판(100c)에서 제2 전원라인(120)은 제1 전원라인(110)에 대응하도록 형성되고, 제3 전원라인(130)은 제2 전원라인(120)의 중첩 영역(101)에만 대응하도록 형성되고, 제4 전원라인(140)은 제3 전원라인(130)에 대응하도록 형성될 수 있다.
여기서 제1, 제2, 제3, 제4 전원라인(110, 120, 130, 140)에서 선택되는 적어도 둘 이상의 전원라인은 제1, 제2, 제3, 제4 비아홀(VH1, VH2, VH3, VH4) 중 적어도 둘 이상을 통해 전류가 병렬로 흐르도록 연결될 수 있다.
구체적으로, 연성회로기판(100c)의 일측에는 제1, 제2 전원라인(110, 120), 및 제1 유전체 층(150)을 관통하는 관통홀로서 제1 비아홀(VH1)이 형성되고, 연성회로기판(100c)의 타측에는 제1, 제2 전원라인(110, 120), 및 제1 유전체 층(150)을 관통하는 관통홀로서 제2 비아홀(VH2)이 형성될 수 있다. 다시 말해서, 제1 비아홀(VH1) 및 제2 비아홀(VH2)은 연상회로기판(100c)의 비중첩 영역(102)에 형성될 수 있다.
나아가, 중첩 영역(101)의 일측에는 제1, 제2, 제3, 제4 전원라인(110, 120, 130, 140), 및 제1, 제2, 제3, 제4 유전체 층(150, 160, 170, 180)을 관통하는 관통홀로서 제3 비아홀(VH3)이 형성되고, 중첩 영역(101)의 타측에는 제1, 제2, 제3, 제4 전원라인(110, 120, 130, 140), 및 제1, 제2, 제3, 제4 유전체 층(150, 160, 170, 180)을 관통하는 관통홀로서 제4 비아홀(VH4)이 형성될 수 있다.
제1 비아홀(VH1), 제2 비아홀(VH2), 제3 비아홀(VH3) 및 제4 비아홀(VH4)은 관통된 홀에 전도체가 충진되어 형성된 것으로 제1, 제2, 제3, 제4 전원라인(110, 120, 130, 140)을 전기적으로 연결시킬 수 있다.
이 때 제1, 제2, 제3, 제4 비아홀(VH1, VH2, VH3, VH4) 각각은 복수 개의 비아홀로 형성될 수 있다.
이에, 제1 접점을 통해서 제1 전원라인(110)으로 인입된 전류는 제1 바아홀(VH1)을 통해 제1 전원라인(110)과 제2 전원라인(120)에 분배되어 제1 전원라인(110)과 제2 전원라인(120)의 길이방향으로 흐르다가 제3 비아홀(VH3)을 통해 제3 전원라인(130)과 제4 전원라인(140)에 추가로 분배될 수 있다. 이어서, 전류는 제1, 제2, 제3, 제4 전원라인(110, 120, 130, 140)의 길이방향으로 흐르다가 제4 비아홀(VH4)를 통해 추가로 분배된 전류가 통합되어 제1 전원라인(110)과 제2 전원라인(120)의 길이방향으로 흐르고, 제2 비아홀(VH2)를 통해 분배된 전류가 통합되어 제2 접점을 통해 제1 전원라인(110)으로부터 인출될 수 있다.
이와 같이 본 발명은 전류가 제1, 제2, 제3, 제4 전원라인(110, 120, 130, 140)에 병렬로 흐르도록 연결함으로써, 제1, 제2, 제3, 제4 전원라인(110, 120, 130, 140)이 연성회로기판(100b)에서 차지하는 면적을 최소화하면서 동시에 많은 전류량을 흘릴 수 있다.
또한, 본 발명은 한정된 면적 내에서 허용하는 전류량을 증가시킴으로써, 쇼트와 누설을 방지할 수 있다.
이처럼, 본 발명은 제1, 제2 전원라인(110, 120)의 중첩 영역(101)에 대응하여 제3, 제4 전원라인(130, 140)을 형성함으로써, 전류가 제1, 제2, 제3, 제4 전원라인(110, 120, 130, 140)에 병렬로 흐르도록 연결하여 누설이나 쇼트를 방지할 수 있다.
또한, 본 발명은 연성회로기판(100c)이, 서로 다른 층에 형성된 제1, 제2, 제3, 제4 전원라인(110, 120, 130, 140)을 포함하고, 제1 전원라인(110)과 제2 전원라인(120)을 병렬로 1차 연결하여 전류가 제1 전원라인(110)과 제2 전원라인(120)에 나뉘어 흐르도록 하고, 나아가 제1, 제2, 제3, 제4 전원라인(110, 120, 130, 140)에서 선택되는 적어도 둘이상의 전원라인을 병렬로 2차 연결하여 전류가 제1, 제2, 제3 전원라인(110, 120, 130)에 나뉘어 흐르도록 함으로써, 제1, 제2, 제3 전원라인(110, 120, 130)이 차지하는 면적을 병렬로 1차 연결한 경우보다 더 최소화하면서 동시에 많은 전류량을 흘릴 수 있다.
또한, 본 발명은 서로 다른 위치에 제1 비아홀(VH1), 제2 비아홀(VH2), 제3 비아홀(VH3), 및 제4 비아홀(VH4)을 구비함으로써, 제1, 제2, 제3, 제4 전원라인(110, 120, 130, 140) 중 적어도 일부는 다른 길이로 형성할 수 있어, 전원라인 패턴의 설계의 자유도를 높일 수 있다.
도 5는 본 발명의 일 실시예에 따른 다중 신호 전송용 장치(200)의 사시도이다. 도 6은 도 5에 도시된 다중 신호 전송용 장치(200)의 A1와 A2 사이 영역의 내부 확대도이다.
도 5를 참조하면, 일 실시예에 따른 다중 신호 전송용 장치(200)는, 전술한 연성회로기판(100, 100a, 100b, 100c) 상에 연성부(200F) 및 연성부(200F) 양측의 리지드부(200R)를 형성할 수 있다.
구체적으로, 리지드부(200R)는 연성회로기판(100, 100a, 100b, 100c)의 양측에 연성회로기판보다 높은 강도를 가지는 다른 층이 점착되어 형성되고, 연성부(200F)는 리지드부(200R) 사이에 형성될 수 있다.
이와 같이 형성된 연성부(200F) 양측의 리지드부(200R)에는 각각 제1 커넥터(201) 및 제2 커넥터(202)가 형성될 수 있다.
도 6을 참조하면 다중 신호 전송용 장치(200)에 포함된 연성회로기판은, 제1 커넥터(201)와 제2 커넥터(202)를 연결하는 신호라인(SL)들이 형성될 수 있다. 예를 들면, 전술한 제1 유전체 층(150)의 일면에는 신호라인(SL)들 및 신호라인(SL)들 사이의 그라운드라인(GL)들이 형성될 수 있고, 신호라인(SL)들의 일 측에 전술한 제1 전원라인(110)이 배치될 수 있다.
전술한 바와 같이, 제1 전원라인(110)은 신호라인(SL)들과 이격되어 제1 유전체 층(150)의 일 면에 형성될 수 있다. 제1 전원라인(110)과 신호라인(SL)들 사이에는 측면 그라운드라인(GL1)이 형성될 수 있다. 도 6에 도시되지는 않았지만, 제1 유전체 층(150)의 하부에 형성되는 제2 유전체 층(160), 및 제2 유전체 층(160)의 일면에 형성되는 제2 전원라인(120)이 형성될 수 있다. 제2 전원라인(120)은 제1 전원라인(110)과 적어도 일부분이 중첩되도록 형성될 수 있다.
한편, 제1 커넥터(201) 및 제2 커넥터(202)를 연결하는 신호라인(SL)들은 최단거리로 형성되고, 제1 전원라인(110)이 신호라인(SL)들의 일 측에 배치됨으로써, 다중 신호 전송용 장치(200)의 신호 전송 품질을 높일 수 있다.
제1 커넥터(201)는 제1 전원라인(110)과 신호라인(SL)의 일 단에 연결되며, 제1 신호처리부(미도시)에 연결될 수 있다. 제2 커넥터(202)는 제1 전원라인(110)과 신호라인(SL)의 타단에 연결되며, 제2 신호처리부(미도시)에 연결될 수 있다. 제1 신호처리부와 제2 신호처리부 중 하나는 디지털신호처리부이고, 나머지 하나는 RF신호처리부일 수 있다. 따라서, 신호라인(SL)들은 디지털신호처리부와 RF신호처리부 사이의 송수신을 수행할 수 있다. 또한, 제1 전원라인(110)은 디지털신호처리부와 RF신호처리부 사이를 연결할 수 있다.
하기에서는 도 7 내지 도 10을 참조하여 제1, 제2 전원라인(110, 120)이 'U'자 형태로 형성된 연성회로기판을 구체적으로 설명하도록 한다.
도 7은 본 발명의 일 실시예에 따른 다중 신호 전송용 장치(200)에 포함되는 제1 유전체 층(150) 및 제1 유전체 층(150) 상에 형성된 제1 전원라인(110)의 상면도이다.
도 8은 본 발명의 일 실시예에 따른 다중 신호 전송용 장치(200)에 포함될 수 있는 제2 유전체 층(160) 및 제2 유전체 층(160) 상에 형성된 제2 전원라인(120)의 상면도이다.
도 9은 본 발명의 일 실시예에 따른 다중 신호 전송용 장치(200)에 포함될 수 있는 제3 유전체 층(170) 및 제3 유전체 층(170) 상에 형성된 제3 전원라인(130)의 상면도이다.
도 10은 본 발명의 일 실시예에 따른 다중 신호 전송용 장치(200)에 포함될 수 있는 제4 유전체 층(180) 및 제4 유전체 층(180) 상에 형성된 제4 전원라인(140)의 상면도이다.
먼저 도 7을 참조하면, 다중 신호 전송용 장치(200)에 포함된 연성회로기판은, 제1 유전체 층(150), 제1 유전체 층(150)의 일 면에 형성되는 제1 전원라인(110), 및 제1 전원라인(110)에 형성되고 서로 이격되는 복수의 슬릿들을 포함할 수 있다. 복수의 슬릿들 각각의 배향은, 제1 전원라인(110)의 길이방향을 따를 수 있다. 여기서, 슬릿이 제1 전원라인(110)의 길이방향을 따른다는 기재는, 슬릿이 길이방향에 평행한 경우뿐만 아니라, 슬릿이 길이방향을 대체적으로 따르는 경우도 포함한다.
복수의 슬릿들은, 긴 슬릿(LS, long slit) 및 짧은 슬릿(SS, short slit)을 포함할 수 있다. 긴 슬릿(LS)은 제1 전원라인(110)이 허용하는 전류량을 증가시킬 수 있다. 짧은 슬릿(SS)은 제1 전원라인(110)의 열팽창에 의한 모양변화를 최소화할 수 있다. 제1 전원라인(110)의 길이방향을 따라 복수의 슬릿들을 배치함으로써 제1 전원라인(110)의 열팽창의 영향을 가장 최소화할 수 있다.
이러한 연성회로기판에는, 다중 신호 전송용 장치(200)를 외부에 고정시키는 데 사용되는 관통홀(TH)이 형성될 수 있다. 이러한 관통홀(TH)은 제1 전원라인(110)에 형성될 수 있다. 이러한 관통홀(TH)로 인해, 제1 전원라인(110)은 폭이 일시적으로 좁아지는 구간이 형성될 수 있다.
이렇게 제1 전원라인(110)의 폭이 일시적으로 좁아지는 소면적의 구간에서는, 허용 전류량을 증가시키기 위해 다른 층에 병렬로 다른 전원라인을 형성하는 것이 비효율적일 수 있다.
따라서, 제1 전원라인(110) 중 일시적으로 폭이 좁아지는 소면적의 구간에서는, 긴 슬릿(LS)이 형성됨으로써, 소면적의 구간에서 허용하는 전류량을 증가시킬 수 있다.
이와 같은 긴 슬릿(LS)들 중 적어도 일부는, 관통홀(TH)의 주변에, 관통홀(TH)의 일부분을 둘러싸도록 형성될 수 있다.
따라서 관통홀(TH)로 인해 제1 전원라인(110)이 좁아지는 구간에서도, 긴 슬릿(LS)의 존재로 인해 허용 전류량이 줄어들지 않을 수 있다.
다음으로, 도 8 내지 도 10을 참조하면, 다중 신호 전송용 장치(200)는, 제1 전원라인(110)과 다른 층에, 제1 전원라인(110)과 적어도 일부분이 겹치는 다른 전원라인(120, 130, 140)을 더 포함할 수 있다. 예를 들면, 도 7에 도시된 제1 전원라인(110)과 다른 층에, 도 8의 제2 전원라인(120), 도 9의 제3 전원라인(130), 도 10의 제4 전원라인(140) 중에서 선택되는 하나 이상의 전원라인이 더 형성될 수 있다.
또한, 제1, 제2, 제3, 제4 전원라인(110, 120, 130, 140) 중에서 선택되는 적어도 둘 이상의 전원라인은 비아홀을 통해 전류가 병렬로 흐르도록 연결될 수 있다. 비아홀은, 예를 들면 제1 영역(R1) 및 제2 영역(R2) 중 적어도 일부에 형성될 수 있다. 비아홀은 허용하는 전류량을 증가시키도록 복수 개 형성될 수 있다. 제2 영역(R2)은 전원라인의 폭이 좁아지는 시작 위치에 형성될 수 있다.
구체적으로, 제1 전원라인(110)은 양측 영역의 폭보다, 제1 전원라인(110)의 중간 영역의 폭이 더 좁을 수 있다. 따라서 제1 전원라인(110)의 중간 영역에서 허용 전류량을 늘리기 위해, 연성회로기판은, 도 9와 같이 제1 유전체 층(150)의 하부에 형성되는 제3 유전체 층(170)과, 제3 유전체 층(170)의 일면에 형성되는 제3 전원라인(130)을 더 포함할 수 있다. 예를 들면, 제3 전원라인(130)은 제1 전원라인(110)의 중간 영역에 대응되도록 형성될 수 있다. 이때, 제1 전원라인(110)의 중간 영역은 제3 전원라인(130)에 대응되는 영역일 수 있다. 또한, 제1 전원라인(110)의 양측 영역은 제1 전원라인(110)이 제3 전원라인(130)보다 길게 형성되어 제3 전원라인(130)에 대응되지 않는 영역일 수 있다.
이 실시예에서 제1 전원라인(110) 및 제3 전원라인(130)은 제2 영역(R2)에 형성된 비아홀을 통해 전류가 병렬로 흐르도록 연결될 수 있다. 다시 말하면, 비아홀은 제1 전원라인(110)과 제3 전원라인(130)이 중첩되는 중첩 영역의 양측(즉, 일측 및 타측)에 해당하는 제2 영역(R2)에 형성되고, 형성된 비아홀을 통해 제1 전원라인(110)과 제3 전원라인(130)이 서로 전기적으로 연결될 수 있다.
제1 전원라인(110)의 양측 영역은, 제1 유전체 층(150)의 일면 상에서 제1 전원라인(110)의 길이방향(y방향)과 수직방향으로 연장된 영역일 수 있다. 다시 말해서, 제1 전원라인(110)의 양측 영역은, 제1 전원라인(110)의 중간 영역과 수직방향으로 구부러진 형태를 가질 수 있다.
제1 전원라인(110)의 양측 영역을 커넥터(201, 202)에 연결시키기 위하여, 양측 영역의 경로는 제1 전원라인(110)의 중간 영역과 수직방향으로 연장될 수 있다.
또한, 본 발명은 연성회로기판의 길이방향을 따라 배치되는 중간 영역의 폭을 양측 영역보다 좁게 형성함으로써, 연성회로기판의 폭을 줄일 수 있다.
뿐만 아니라, 본 발명은 제1 전원라인(110)의 폭을 자유롭게 조절하면서 제1 전원라인(110)의 양측 영역을 x방향으로 연장하여 커넥터(201, 202)에 연결할 수 있으므로, 연성회로기판의 설계 자유도를 높일 수 있다.
하기에서는 도 11을 참조하여 도 7 내지 도 10을 기반으로 구현된 연성회로기판의 양측 영역에 대해서 구체적으로 설명하도록 한다.
도 11은 도 7 내지 도 10에 도시된 B1과 B2 사이의 단면도이다. 제시된 실시예에서 도 11은 연성회로기판의 양측 영역 중 어느 하나의 영역의 단면도일 수 있으며, 다른 하나의 영역은 도 11과 유사하게 구현될 수 있다.
도 7 내지 도 11을 참조하면, 연성회로기판은, 제1 유전체 층(150), 제1 유전체 층(150)의 일면에 형성되는 제1 전원라인(110), 제1 유전체 층(150)의 하부에 형성되는 제2 유전체 층(160), 제2 유전체 층(160)의 일면에 형성되는 제2 전원라인(120), 제2 유전체 층(160)의 하부에 형성되는 제3 유전체 층(170), 제3 유전체 층(170)의 일면에 형성되는 제3 전원라인(130), 제3 유전체 층(170)의 하부에 형성되는 제4 유전체 층(180), 제4 유전체 층(180)의 일면에 형성되는 제4 전원라인(140)을 모두 포함할 수 있다.
이러한 경우 제1 전원라인(110)과 제2 전원라인(120)은 길이와 폭이 서로 대응하도록 형성되고, 제3 전원라인(130)과 제4 전원라인(140)은 길이와 폭이 서로 대응하도록 형성될 수 있다. 제1, 제2 전원라인(110, 120)은 제3, 제4 전원라인(130, 140)보다 더 길게 형성되어 제1, 제2, 제3, 제4 전원라인(110, 120, 130, 140)의 중첩 영역은 제3, 제4 전원라인(130, 140)과 서로 대응할 수 있다. 구체적으로, 제1 전원라인(110)과 제2 전원라인(120)은 제1 영역(R1)에서 복수개의 비아홀(VH2)을 통해 전기적으로 연결될 수 있다. 또한 제1, 제2, 제3, 제4 전원라인(110, 120, 130, 140)은 제2 영역(R2)에서 복수개의 비아홀(VH4)를 통해 전기적으로 연결될 수 있다.
제2, 제3, 제4 전원라인(120, 130, 140)에도 전술한 제1 전원라인(110)과 마찬가지로, 긴 슬릿(LS)과 짧은 슬릿(SS)을 포함하는 복수의 슬릿들, 및 관통홀(TH)이 형성될 수 있다.
전류의 방향이 바뀌는 제2 영역(R2)에서는 사선 방향의 슬릿이 형성될 수 있다. 사선 방향의 슬릿은 예를 들면 짧은 슬릿(SS)일 수 있다. 전류의 방향이 바뀌는 제2 영역(R2)에 형성되는 사선 방향의 슬릿은, 전류가 흐르는 방향이 전원라인의 방향을 따라, 부드럽게 변경될 수 있도록 한다.
이처럼, 본 발명은 연성회로기판에서 복수의 전원라인들이 차지하는 면적을 최소화하면서 동시에 많은 전류량이 흐르도록 하고, 복수의 전원라인들 각각의 길이 및/또는 폭을 서로 다르게 형성하여 전원라인의 설계 자유도를 높일 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나, 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 100a, 100b, 100c: 연성회로기판 110: 제1 전원라인
120: 제2 전원라인 130: 제3 전원라인
140: 제4 전원라인 150: 제1 유전체 층
160: 제2 유전체 층 170: 제3 유전체 층
180: 제4 유전체 층 101: 중첩 영역
102: 비중첩 영역 VH1: 제1 비아홀
VH2: 제2 비아홀 VH3: 제3 비아홀
VH4: 제4 비아홀 200: 다중 신호 전송용 장치
200F: 연성부 200R: 리지드부
201: 제1 커넥터 202: 제2 커넥터
SL: 신호라인 GL: 그라운드라인
GL1: 측면 그라운드라인 SS: 짧은 슬릿
LS: 긴 슬릿 TH: 관통홀
R1: 제1 영역 R2: 제2 영역

Claims (8)

  1. 제1 유전체 층의 일면을 따라 형성되고, 상기 제1 유전체 층과 중첩되는 제1 전원라인;
    상기 제1 유전체 층의 하부에 형성되는 제2 유전체 층의 일면을 따라 형성되고, 상기 제1 및 제2 유전체 층에 중첩되는 제2 전원라인;
    상기 제1 전원라인의 일측에서 상기 제1 전원라인과 상기 제2 전원라인을 연결하는 제1 비아홀;
    상기 제1 전원라인의 타측에서 상기 제1 전원라인과 상기 제2 전원라인을 연결하는 제2 비아홀;
    상기 제2 유전체 층의 하부에 형성되는 제3 유전체 층의 일면을 따라 형성되고, 일부가 상기 제1 및 제2 전원라인과 비중첩되는 제3 전원라인;
    상기 제3 전원라인의 일측에서 상기 제1, 제2, 제3 전원라인을 연결하는 제3 비아홀; 및
    상기 제3 전원라인의 타측에서 상기 제1, 제2, 제3 전원라인을 연결하는 제4 비아홀; 을 포함하고,
    상기 제1 전원라인과 상기 제2 전원라인은 상기 제1 비아홀과 상기 제2 비아홀을 통해 전류가 병렬로 흐르도록 연결되고,
    상기 제1, 제2, 제3 전원라인은 상기 제3 비아홀과 상기 제4 비아홀을 통해 전류가 병렬로 흐르도록 연결되고,
    상기 제1 비아홀과 상기 제2 비아홀 사이에서 상기 제1 유전체 층이 상기 제1 전원라인을 따라 형성되고,
    상기 제1 및 제2 비아홀은 상기 제1 및 제2 전원라인과 상기 제3 전원라인과의 비중첩 영역에 형성되고, 상기 제3 및 제4 비아홀은 상기 제1 및 제2 전원라인과 상기 제3 전원라인과의 중첩 영역에 형성되는,
    연성회로기판.
  2. 청구항 1에 있어서,
    전류가 외부로부터 상기 제1 전원라인으로 인입되도록 상기 제1 전원라인의 일측에 형성되는 제1 접점;
    상기 전류가 상기 제1 전원라인으로부터 외부로 인출되도록 상기 제1 전원라인의 타측에 형성되는 제2 접점; 을 더 포함하고,
    상기 제1 접점을 통해 상기 제1 전원라인으로 인입된 전류는, 상기 제1 바아홀을 통해 상기 제1 전원라인과 상기 제2 전원라인에 분배되어 상기 제1 전원라인과 상기 제2 전원라인의 길이방향으로 흐르고, 상기 제2 비아홀을 통해 상기 분배된 전류가 통합되어 상기 제2 접점을 통해 상기 제1 전원라인으로부터 인출되는,
    연성회로기판.
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서,
    상기 중첩 영역은 상기 제2 전원라인과 상기 제3 전원라인이 중첩되도록 구성되고,
    상기 비중첩 영역은 상기 제2 전원라인이 상기 중첩 영역의 길이보다 길게 형성되어 상기 제3 전원라인이 중첩되지 않도록 구성되고,
    상기 중첩 영역의 폭은 상기 비중첩 영역의 폭보다 좁은,
    연성회로기판.
  6. 청구항 1에 있어서,
    상기 제3 유전체 층의 하부에 형성되는 제4 유전체 층의 일면에 형성되는 제4 전원라인; 을 더 포함하고,
    상기 제1, 제2, 제3, 제4 전원라인 중에서 선택되는 적어도 둘 이상의 전원라인은 상기 제3 비아홀과 상기 제4 비아홀을 통해 병렬로 연결되는,
    연성회로기판.
  7. 청구항 6에 있어서,
    상기 제2 전원라인은 상기 제1 전원라인에 대응하도록 형성되고,
    상기 제4 전원라인은 상기 제3 전원라인에 대응하도록 형성되고,
    상기 제1 비아홀과 상기 제2 비아홀은 상기 제1, 제2 전원라인의 양측에 형성되고,
    상기 제3 비아홀과 상기 제4 비아홀은 상기 제1 비아홀과 상기 제2 비아홀보다 내측에 형성되는,
    연성회로기판.
  8. 청구항 1에 있어서,
    상기 제1 전원라인이 형성된 상기 제1 유전체 층의 일면에 상기 제1 전원라인과 이격되어 형성되는 신호라인들;
    상기 신호라인들 사이에 형성되는 그라운드라인들; 및
    상기 제1 전원라인과 상기 신호라인들 사이에 형성되는 측면 그라운드라인을 더 포함하는,
    연성회로기판.
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