KR102361260B1 - 전력 증폭 회로 및 전력 증폭기 - Google Patents

전력 증폭 회로 및 전력 증폭기 Download PDF

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Abstract

(과제) 복수의 이득의 각각에서의 증폭을 트레이드 오프의 관계가 아닌 소망의 값으로 설계를 행하는 것을 가능하게 한다.
(해결수단) 전력 증폭기는 고주파 신호를 증폭하는 제1증폭부와, 고주파 신호를 증폭하는 제2증폭부를 구비한다. 제1증폭부는 전단의 회로와의 임피던스 정합을 행하는 제1정합 회로와, 제1정합 회로를 통과한 후의 고주파 신호를 증폭하는 제1증폭 회로를 포함한다. 제2증폭부는 전단의 회로와의 임피던스 정합을 행하는 제2정합 회로와, 일단이 제2정합 회로에 전기적으로 접속된 저항과, 저항의 타단에 전기적으로 접속되고, 저항을 통과한 후의 고주파 신호를 증폭하는 제2증폭 회로를 포함한다.

Description

전력 증폭 회로 및 전력 증폭기{POWER AMPLIFYING CIRCUIT AND POWER AMPLIFIER}
본 발명은 전력 증폭 회로 및 전력 증폭기에 관한 것이다.
무선 통신 단말 장치에 탑재되는 전력 증폭기에서는 기지국과 단말의 거리에 따라, 출력 레벨을 변화시키기 위해서, 이득을 스위칭하는 것이 요구되는 경우가 있다. 예를 들면, 전력 증폭기는 상대적으로 높은 제1이득(고이득)에서의 증폭과, 상대적으로 낮은 제2이득(저이득)에서의 증폭을 스위칭하는 것이 요구되는 경우가 있다.
하기 특허문헌 1에는 무선 주파수 신호를 증폭하는 증폭기의 입력 단자에 무선 주파수 신호를 감쇠하는 감쇠기를 접속한 전력 증폭 모듈이 기재되어 있다.
일본 특허공개 2015-126411호 공보
증폭용의 트랜지스터가 제1이득(고이득) 증폭시 및 제2이득(저이득) 증폭시에서 공용되는 경우가 있다. 이 경우, 트랜지스터의 전기적 또는 물리적인 값(예를 들면, 핑거수)이 한쪽의 이득을 소망의 값이 되도록 설계되면, 다른쪽의 이득이 소망의 특성을 만족하지 않는다. 예를 들면, 트랜지스터의 전기적 또는 물리적인 값이 제2이득(저이득)을 소망의 값이 되도록 조정되면, 트랜지스터는 제1이득(고이득)을 소망의 값으로 할 수 없게 되어 버린다. 따라서, 트레이드 오프의 관계가 되어 버린다.
본 발명은 상기를 감안하여 이루어진 것으로서, 복수의 이득의 각각에서의 증폭을 트레이드 오프의 관계가 아닌 소망의 값으로 설계를 행할 수 있는 것을 목적으로 한다.
본 발명의 일측면의 전력 증폭 회로는 고주파 신호를 증폭하는 제1증폭부와, 고주파 신호를 증폭하는 제2증폭부를 구비한다. 제1증폭부는 전단의 회로와의 임피던스 정합을 행하는 제1정합 회로와, 제1정합 회로를 통과한 후의 고주파 신호를 증폭하는 제1증폭 회로를 포함한다. 제2증폭부는 전단의 회로와의 임피던스 정합을 행하는 제2정합 회로와, 일단이 제2정합 회로에 전기적으로 접속된 저항과, 저항의 타단에 전기적으로 접속되고, 저항을 통과한 후의 고주파 신호를 증폭하는 제2증폭 회로를 포함한다.
본 발명에 의하면, 복수의 이득의 각각에서의 증폭을 트레이드 오프의 관계가 아닌 소망의 값으로 설계를 행하는 것이 가능해진다.
도 1은 비교예의 전력 증폭기의 구성을 나타내는 도면이다.
도 2는 제1실시형태의 전력 증폭기의 구성을 나타내는 도면이다.
도 3은 제1실시형태의 전력 증폭기의 회로구성을 나타내는 도면이다.
도 4는 제1실시형태의 전력 증폭기의 특성을 나타내는 도면이다.
도 5는 제1실시형태의 전력 증폭기의 특성을 나타내는 도면이다.
도 6은 제1실시형태의 전력 증폭기의 특성을 나타내는 도면이다.
도 7은 제2실시형태의 전력 증폭기의 구성을 나타내는 도면이다.
이하에 본 발명의 전력 증폭 회로 및 전력 증폭기의 실시형태를 도면에 의거하여 상세하게 설명한다. 또, 이 실시형태에 의해 본 발명이 한정되는 것은 아니다. 각 실시형태는 예시이며, 다른 실시형태에서 나타낸 구성의 부분적인 치환 또는 조합이 가능한 것은 말할 필요도 없다. 제2실시형태 이후에서는 제1실시형태와 공통의 사항에 대한 기술을 생략하고, 다른 점에 대해서만 설명한다. 특히, 동일 구성에 의한 동일 작용 효과에 대해서는 실시형태마다는 순차 언급하지 않는다.
(비교예)
도 1은 비교예의 전력 증폭기의 구성을 나타내는 도면이다. 전력 증폭기(100)는 고주파 입력 신호(RFin)를 증폭해서 고주파 출력 신호(RFout)를 출력한다. 전력 증폭기(100)는 상대적으로 높은 제1이득(고이득)에서의 증폭과, 상대적으로 낮은 제2이득(저이득)에서의 증폭을 스위칭할 수 있다.
전력 증폭기(100)는 정합 회로(101)와, 초단의 전력 증폭 회로(102)와, 정합 회로(103)와, 중간단의 전력 증폭 회로(104)와, 정합 회로(105)와, 최종단의 전력 증폭 회로(106)를 포함한다.
전력 증폭 회로(102)는 제1증폭부(102a)와, 제2증폭부(102b)를 포함한다. 제1증폭부(102a)는 제1이득에서의 증폭시 및 제2이득에서의 증폭시에 동작한다. 제2증폭부(102b)는 제2이득에서의 증폭시에 동작하고, 제1이득에서의 증폭시에 동작하지 않는다.
정합 회로(101)는 전단의 회로(예를 들면, 신호 생성 회로)와, 전력 증폭 회로(102) 사이의 임피던스 정합을 행한다. 정합 회로(103)는 전력 증폭 회로(102)와, 전력 증폭 회로(104) 사이의 임피던스 정합을 행한다. 정합 회로(105)는 전력 증폭 회로(104)와, 전력 증폭 회로(106) 사이의 임피던스 정합을 행한다.
화살표(111)는 제1이득(고이득)에서의 증폭시에 고주파 신호가 흐르는 경로를 나타낸다. 화살표(111)로 나타내듯이 정합 회로(101)를 통과한 후의 고주파 입력 신호(RFin)는 제1증폭부(102a) 및 제2증폭부(102b)에 입력된다.
제1증폭부(102a)는 고주파 입력 신호(RFin)를 증폭한 후의 고주파 신호를 정합 회로(103)에 출력한다. 제2증폭부(102b)는 고주파 입력 신호(RFin)를 증폭한 후의 고주파 신호를 정합 회로(103)에 출력한다.
전력 증폭 회로(104)는 정합 회로(103)를 통과한 후의 고주파 신호를 증폭해서 정합 회로(105)에 출력한다. 전력 증폭 회로(106)는 정합 회로(105)를 통과한 후의 고주파 신호를 증폭한 고주파 출력 신호(RFout)를 후단의 회로(예를 들면, 프런트 엔드 회로)에 출력한다.
화살표(112)는 제2이득(저이득)에서의 증폭시에 고주파 신호가 흐르는 경로를 나타낸다. 화살표(112)로 나타내듯이 정합 회로(101)를 통과한 후의 고주파 입력 신호(RFin)는 제2증폭부(102b)에 입력된다.
제2증폭부(102b)는 고주파 입력 신호(RFin)를 증폭한 후의 고주파 신호를 정합 회로(103)에 출력한다.
전력 증폭 회로(104)는 정합 회로(103)를 통과한 후의 고주파 신호를 증폭해서 정합 회로(105)에 출력한다. 전력 증폭 회로(106)는 정합 회로(105)를 통과한 후의 고주파 신호를 증폭한 고주파 출력 신호(RFout)를 후단의 회로에 출력한다.
이렇게, 제2증폭부(102b)는 제1이득(고이득)에서의 증폭 및 제2이득(저이득)에서의 증폭에 공용된다.
제2증폭부(102b) 내의 트랜지스터의 전기적 또는 물리적인 값(예를 들면, 핑거수)이 한쪽의 증폭을 소망의 값이 되도록 조정되면, 다른쪽의 증폭이 영향을 받아 버린다. 예를 들면, 제2증폭부(102b) 내의 트랜지스터의 전기적 또는 물리적인 값이 제2이득(저이득)의 증폭을 소망의 값의 이득이 되도록 조정되면, 전력 증폭기(100)는 제1이득(고이득)의 증폭을 적합하게 행할 수 없게 되어 버린다.
(제1실시형태)
도 2는 제1실시형태의 전력 증폭기의 구성을 나타내는 도면이다. 전력 증폭기(1)는 고주파 입력 신호(RFin)를 증폭해서 고주파 출력 신호(RFout)를 출력한다. 전력 증폭기(1)는 상대적으로 높은 제1이득(고이득)에서의 증폭과, 상대적으로 낮은 제2이득(저이득)에서의 증폭을 스위칭할 수 있다.
이후에 있어서, 제1이득(고이득)에서 증폭하는 동작 모드를 하이 파워 모드라고 칭하는 경우가 있다. 또한 제2이득(저이득)에서 증폭하는 동작 모드를 로우 파워 모드라고 칭하는 경우가 있다.
전력 증폭기(1)는 휴대 전화 장치에서 예시되는 이동체 통신 장치에 있어서, 음성, 데이터 등의 각종 신호를 기지국에 송신하기 위해서 이용 가능하다.
전력 증폭기(1)는 전단의 회로로부터 입력되는 무선 주파수의 고주파 입력 신호(RFin)를 증폭한다. 그리고, 전력 증폭기(1)는 증폭 후의 고주파 출력 신호(RFout)를 후단의 회로에 출력한다. 전단의 회로는 변조 신호의 전력을 조정하는 송신전력 제어회로가 예시되지만, 본 개시는 이것에 한정되지 않는다. 후단의 회로는 고주파 출력 신호(RFout)에 대한 필터링 등을 행해서 안테나에 송신하는 프런트 엔드 회로가 예시되지만, 본 개시는 이것에 한정되지 않는다. 고주파 입력 신호(RFin) 및 고주파 출력 신호(RFout)의 주파수는 수백 MHz(메가헤르츠)부터 수십GHz(기가헤르츠) 정도가 예시되지만, 본 개시는 이것에 한정되지 않는다.
전력 증폭기(1)는 정합 회로(11)와, 초단의 전력 증폭 회로(12)와, 정합 회로(13)와, 중간단의 전력 증폭 회로(14)와, 정합 회로(15)와, 최종단의 전력 증폭 회로(16)를 포함한다.
전력 증폭 회로(12)는 드라이버단 전력 증폭 회로라고 칭해도 좋다. 전력 증폭 회로(16)는 파워단 전력 증폭 회로라고 칭해도 좋다.
전력 증폭 회로(12, 14 및 16)는 3단의 전력 증폭 회로를 구성하지만, 본 개시는 이것에 한정되지 않는다. 전력 증폭 회로의 단수는 1단 또는 2단이어도 좋고, 4단 이상이어도 좋다.
전력 증폭 회로(12)가 본 개시의 전력 증폭 회로에 대응한다. 정합 회로(11)가 본 개시의 정합 회로에 대응한다. 전력 증폭 회로(14)가 본 개시의 제2전력 증폭 회로에 대응한다.
전력 증폭 회로(12)는 제1증폭부(21)와, 제2증폭부(31)를 포함한다. 제1증폭부(21)는 하이 파워 모드시에 동작하고, 로우 파워 모드시에 동작하지 않는다. 제2증폭부(31)는 로우 파워 모드시에 동작하고, 하이 파워 모드시에 동작하지 않는다.
제1증폭부(21)는 제1정합 회로(21a)와, 제1증폭 회로(21b)를 포함한다.
제2증폭부(31)는 제2정합 회로(31a)와, 저항(31b)과, 제2증폭 회로(31c)를 포함한다.
정합 회로(11)는 제1정합 회로(21a)와 협동해서 전단의 회로와 제1증폭 회로(21b) 사이의 임피던스 정합을 행한다. 또한 정합 회로(11)는 제2정합 회로(31a)와 협동해서 전단의 회로와 제2증폭 회로(31c) 사이의 임피던스 정합을 행한다.
정합 회로(13)는 제1증폭 회로(21b)와 전력 증폭 회로(14) 사이의 임피던스 정합을 행함과 아울러, 제2증폭 회로(31c)와 전력 증폭 회로(14) 사이의 임피던스 정합을 행한다.
정합 회로(15)는 전력 증폭 회로(14)와, 전력 증폭 회로(16) 사이의 임피던스 정합을 행한다.
화살표(41)는 하이 파워 모드시에 고주파 신호가 흐르는 경로를 나타낸다. 화살표(41)로 나타내듯이 정합 회로(11) 및 제1정합 회로(21a)를 통과한 후의 고주파 입력 신호(RFin)는 제1증폭 회로(21b)에 입력된다.
제1증폭 회로(21b)는 고주파 입력 신호(RFin)를 증폭한 후의 고주파 신호를 정합 회로(13)에 출력한다.
전력 증폭 회로(14)는 정합 회로(13)를 통과한 후의 고주파 신호를 증폭한 후의 고주파 신호를 정합 회로(15)에 출력한다. 전력 증폭 회로(16)는 정합 회로(15)를 통과한 후의 고주파 신호를 증폭한 고주파 출력 신호(RFout)를 후단의 회로에 출력한다.
화살표(42)는 로우 파워 모드시에 고주파 신호가 흐르는 경로를 나타낸다. 화살표(42)로 나타내듯이 정합 회로(11) 및 제2정합 회로(31a)를 통과한 후의 고주파 입력 신호(RFin)는 저항(31b)에서 감쇠된다. 저항(31b)에서 감쇠 후의 고주파 입력 신호(RFin)는 제2증폭 회로(31c)에 입력된다.
제2증폭 회로(31c)는 저항(31b)에서 감쇠 후의 고주파 입력 신호(RFin)를 증폭한 후의 고주파 신호를 정합 회로(13)에 출력한다.
전력 증폭 회로(14)는 정합 회로(13)를 통과한 후의 고주파 신호를 증폭한 후의 고주파 신호를 정합 회로(15)에 출력한다. 전력 증폭 회로(16)는 정합 회로(15)를 통과한 후의 고주파 신호를 증폭한 고주파 출력 신호(RFout)를 후단의 회로에 출력한다.
이렇게, 제1증폭부(21)는 하이 파워 모드에서 사용되고, 제2증폭부(31)는 로우 파워 모드에서 사용된다.
도 3은 제1실시형태의 전력 증폭기의 회로구성을 나타내는 도면이다.
정합 회로(11)는 커패시터(11a)와, 인덕터(11b)를 포함한다. 커패시터(11a)의 일단에는 고주파 입력 신호(RFin)가 입력된다. 인덕터(11b)는 커패시터(11a)의 타단과 기준전위 사이에 전기적으로 접속되어 있다. 기준전위는 접지전위가 예시되지만, 본 개시는 이것에 한정되지 않는다.
제1정합 회로(21a)는 커패시터를 포함한다. 제1정합 회로(21a) 내의 커패시터의 일단은 커패시터(11a)의 타단에 전기적으로 접속되어 있다. 제1정합 회로(21a) 내의 커패시터는 교류 신호(예를 들면, 고주파 입력 신호(RFin))를 통과시켜서 직류전류(예를 들면, 바이어스 전류)를 차단하는 DC컷 콘덴서의 역할도 한다.
제1증폭 회로(21b)는 트랜지스터를 포함한다. 트랜지스터는 헤테로 접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor:HBT)가 예시되지만, 본 개시는 이것에 한정되지 않는다. 예를 들면, 전계 효과 트랜지스터(Field Effect Transistor:FET)이어도 좋다. 트랜지스터는 복수의 단위 트랜지스터(핑거라고도 한다)를 전기적으로 병렬 접속한 멀티 핑거 트랜지스터이어도 좋다. 단위 트랜지스터란 트랜지스터가 구성되는 최소한의 구성을 말한다.
제1증폭 회로(21b) 내의 트랜지스터의 이미터는 기준전위에 전기적으로 접속되어 있다. 제1증폭 회로(21b) 내의 트랜지스터의 베이스는 제1정합 회로(21a) 내의 커패시터의 타단에 전기적으로 접속되어 있다. 제1증폭 회로(21b) 내의 트랜지스터의 베이스에는 바이어스 회로(17)로부터 바이어스 전위가 공급된다. 제1증폭 회로(21b) 내의 트랜지스터의 콜렉터는 초크 인덕터(L1)를 통해 전원전위(VC1)에 전기적으로 접속되어 있다.
초크 인덕터(L1)는 교류전력을 통과시키지 않는 기능을 담당하고 있다. 초크 인덕터(L1)는 고주파 입력 신호(RFin) 및 고주파 출력 신호(RFout)의 주파수대역에 대해서 충분히 높은 임피던스를 갖는 것으로 한다. 즉, 초크 인덕터(L1)의 임피던스는 고주파 입력 신호(RFin) 및 고주파 출력 신호(RFout)의 주파수대역을 고려함에 있어서, 무시할 수 있는 것으로 한다. 또한 초크 인덕터(L1)는 고주파 입력 신호(RFin) 및 고주파 출력 신호(RFout)의 전원회로에의 누설을 억제한다.
제1증폭 회로(21b) 내의 트랜지스터는 증폭 후의 고주파 신호를 콜렉터로부터 정합 회로(13)에 출력한다.
바이어스 회로(17)는 저항(17a)과, 트랜지스터(17b, 17c 및 17e)와, 커패시터(17d)와, 저항(17f)을 포함한다.
저항(17a)의 일단에는 정전류(IB1)가 공급된다. 또, 저항(17a)의 일단에는 정전류(IB1) 대신에 정전압이 공급되어도 좋다.
정전류(IB1)는 하이 파워 모드시에 바이어스 회로(17)에 공급된다. 이것에 의해 바이어스 회로(17)는 하이 파워 모드시에 바이어스 전위를 제1증폭 회로(21b)에 공급한다. 이것에 의해 제1증폭 회로(21b)는 하이 파워 모드시에 증폭을 행한다.
한편, 정전류(IB1)는 로우 파워 모드시에 바이어스 회로(17)에 공급되지 않는다. 이것에 의해 바이어스 회로(17)는 로우 파워 모드시에 바이어스 전위를 제1증폭 회로(21b)에 공급하지 않는다. 이것에 의해 제1증폭 회로(21b)는 로우 파워 모드시에 증폭을 행하지 않는다.
저항(17a)의 타단에는 트랜지스터(17b)의 콜렉터 및 베이스가 전기적으로 접속되어 있다. 트랜지스터(17b)는 콜렉터 및 베이스가 접속되어 있으므로, 다이오드와 등가이다. 트랜지스터의 콜렉터와 베이스를 접속하는 구성을 이후, 다이오드 접속이라고 부른다.
트랜지스터(17b)의 이미터에는 트랜지스터(17c)의 콜렉터 및 베이스가 전기적으로 접속되어 있다. 트랜지스터(17c)는 다이오드 접속되어 있다. 트랜지스터(17c)의 이미터는 기준전위에 전기적으로 접속되어 있다.
트랜지스터(17b)의 콜렉터 및 베이스의 전위는 트랜지스터(17b)의 콜렉터-이미터 경로 및 트랜지스터(17c)의 콜렉터-이미터 경로의 전압강하분에 해당된다. 즉, 다이오드 2개분의 전압강하에 해당된다.
커패시터(17d)는 트랜지스터(17b)의 콜렉터 및 베이스와, 기준전위 사이에 전기적으로 접속되어 있다. 커패시터(17d)는 트랜지스터(17b)의 콜렉터 및 베이스의 전위를 안정시킨다.
트랜지스터(17e)의 베이스는 트랜지스터(17b)의 콜렉터 및 베이스에 전기적으로 접속되어 있다. 트랜지스터(17e)의 베이스에는 저항(17a)을 통해 베이스 전류가 공급된다. 트랜지스터(17e)의 베이스 전위는 트랜지스터(17b)의 콜렉터 및 베이스의 전위와 같아진다. 또, 트랜지스터(17e)는 HBT이어도 좋고, FET이어도 좋다.
트랜지스터(17e)의 콜렉터는 전원전위(Vbat)에 전기적으로 접속되어 있다.
트랜지스터(17e)의 이미터는 저항(17f)을 통해 제1증폭 회로(21b) 내의 트랜지스터의 베이스에 전기적으로 접속되어 있다. 따라서, 트랜지스터(17e)는 이미터 출력의 이미터 팔로워 회로로서 동작한다. 따라서, 제1증폭 회로(21b) 내의 트랜지스터의 베이스의 전위는 일정하게 유지된다.
제2정합 회로(31a)는 커패시터를 포함한다. 제2정합 회로(31a) 내의 커패시터의 일단은 커패시터(11a)의 타단에 전기적으로 접속되어 있다. 제2정합 회로(31a) 내의 커패시터는 교류 신호(예를 들면, 고주파 입력 신호(RFin))를 통과시키고, 직류전류(예를 들면, 바이어스 전류)를 차단하는 커플링 콘덴서의 역할도 한다.
저항(31b)의 일단은 제2정합 회로(31a) 내의 커패시터의 타단에 전기적으로 접속되어 있다.
제2증폭 회로(31c)는 트랜지스터를 포함한다. 트랜지스터는 HBT가 예시되지만, 이것에 한정되지 않는다. 예를 들면, FET이어도 좋다. 트랜지스터는 복수의 핑거를 전기적으로 병렬접속한 멀티 핑거 트랜지스터이어도 좋다.
제2증폭 회로(31c) 내의 트랜지스터의 핑거수는 제1증폭 회로(21b) 내의 트랜지스터의 핑거수보다 적게 하면, 출력 전력을 작게 할 수 있고, 소망의 이득을 얻을 수 있다. 이것에 의해 제2증폭 회로(31c)는 제2이득(저이득)을 낮추는 것이 가능하게 된다.
제2증폭 회로(31c) 내의 트랜지스터의 이미터는 기준전위에 전기적으로 접속되어 있다. 제2증폭 회로(31c) 내의 트랜지스터의 베이스는 저항(31b)의 타단에 전기적으로 접속되어 있다.
제2정합 회로(31a)와 저항(31b)의 접속점에는 바이어스 회로(18)로부터 바이어스 전위가 공급된다.
제2증폭 회로(31c) 내의 트랜지스터의 콜렉터는 초크 인덕터(L2)를 통해 전원전위(VC1)에 전기적으로 접속되어 있다.
초크 인덕터(L2)는 교류전력을 통과시키지 않는 기능을 담당하고 있다. 초크 인덕터(L2)는 고주파 입력 신호(RFin) 및 고주파 출력 신호(RFout)의 주파수대역에 대해서 충분히 높은 임피던스를 갖는 것으로 한다. 즉, 초크 인덕터(L2)의 임피던스는 고주파 입력 신호(RFin) 및 고주파 출력 신호(RFout)의 주파수대역을 고려함에 있어서, 무시할 수 있는 것으로 한다. 또한 초크 인덕터(L2)는 고주파 입력 신호(RFin) 및 고주파 출력 신호(RFout)의 전원회로에의 누설을 억제한다.
제2증폭 회로(31c) 내의 트랜지스터는 증폭 후의 고주파 신호를 콜렉터로부터 정합 회로(13)에 출력한다.
바이어스 회로(18)는 저항(18a)과, 트랜지스터(18b, 18c 및 18e)와, 커패시터(18d)와, 저항(18f)을 포함한다.
바이어스 회로(18)의 회로구성은 바이어스 회로(17)의 회로구성과 같으므로, 설명을 생략한다.
정전류(IB4)는 로우 파워 모드시에 바이어스 회로(18)에 공급된다. 이것에 의해 바이어스 회로(18)는 로우 파워 모드시에 바이어스 전위를 제2증폭 회로(31c)에 공급한다. 이것에 의해 제2증폭 회로(31c)는 로우 파워 모드시에 증폭을 행한다.
한편, 정전류(IB4)는 하이 파워 모드시에 바이어스 회로(18)에 공급되지 않는다. 이것에 의해 바이어스 회로(18)는 하이 파워 모드시에 바이어스 전위를 제2증폭 회로(31c)에 공급하지 않는다. 이것에 의해 제2증폭 회로(31c)는 하이 파워 모드시에 증폭을 행하지 않는다.
정합 회로(13)는 커패시터(13a, 13c 및 13e)와, 인덕터(13b 및 13d)를 포함한다.
커패시터(13a)의 일단은 제1증폭 회로(21b) 내의 트랜지스터의 콜렉터 및 제2증폭 회로(31c) 내의 트랜지스터의 콜렉터에 전기적으로 접속되어 있다. 인덕터(13b)는 커패시터(13a)의 타단과 기준전위 사이에 전기적으로 접속되어 있다.
커패시터(13c)의 일단은 제1증폭 회로(21b) 내의 트랜지스터의 콜렉터 및 제2증폭 회로(31c) 내의 트랜지스터의 콜렉터에 전기적으로 접속되어 있다. 인덕터(13d)는 커패시터(13c)의 타단과 기준전위 사이에 전기적으로 접속되어 있다.
커패시터(13e)의 일단은 커패시터(13c)의 타단에 전기적으로 접속되어 있다.
전력 증폭 회로(14)는 트랜지스터(14a)를 포함한다. 트랜지스터(14a)는 HBT가 예시되지만, 이것에 한정되지 않는다. 예를 들면, FET이어도 좋다. 트랜지스터는 멀티 핑거 트랜지스터이어도 좋다.
트랜지스터(14a)의 이미터는 기준전위에 전기적으로 접속되어 있다. 트랜지스터(14a)의 베이스는 커패시터(13e)의 타단에 전기적으로 접속되어 있다. 트랜지스터(14a)의 베이스에는 바이어스 회로(19)로부터 바이어스 전위가 공급된다. 트랜지스터(14a)의 콜렉터는 초크 인덕터(L3)를 통해 전원전위(VC2)에 전기적으로 접속되어 있다.
바이어스 회로(19)는 저항(19a)과, 트랜지스터(19b, 19c 및 19e)와, 커패시터(19d)와, 저항(19f)을 포함한다.
바이어스 회로(19)의 회로구성은 바이어스 회로(17)의 회로구성과 같으므로, 설명을 생략한다.
정전류(IB2)는 하이 파워 모드시 및 로우 파워 모드시에 바이어스 회로(19)에 공급된다. 이것에 의해 바이어스 회로(19)는 하이 파워 모드시 및 로우 파워 모드시에 바이어스 전위를 전력 증폭 회로(14)에 공급한다. 이것에 의해 전력 증폭 회로(14)는 하이 파워 모드시 및 로우 파워 모드시에 증폭을 행한다.
정합 회로(15)는 커패시터(15a, 15c 및 15d)와, 인덕터(15b 및 15e)를 포함한다.
커패시터(15a)의 일단은 트랜지스터(14a)의 콜렉터에 전기적으로 접속되어 있다. 인덕터(15b)는 커패시터(15a)의 타단과 기준전위 사이에 전기적으로 접속되어 있다.
커패시터(15c)의 일단은 커패시터(15a)의 타단에 전기적으로 접속되어 있다. 인덕터(15e)는 커패시터(15c)의 타단과 기준전위 사이에 전기적으로 접속되어 있다.
커패시터(15d)의 일단은 커패시터(15c)의 타단에 전기적으로 접속되어 있다.
전력 증폭 회로(16)는 트랜지스터(16a)를 포함한다. 트랜지스터(16a)는 HBT가 예시되지만, 이것에 한정되지 않는다. 예를 들면, FET이어도 좋다. 트랜지스터는 멀티 핑거 트랜지스터이어도 좋다.
트랜지스터(16a)의 이미터는 기준전위에 전기적으로 접속되어 있다. 트랜지스터(16a)의 베이스는 커패시터(15d)의 타단에 전기적으로 접속되어 있다. 트랜지스터(16a)의 베이스에는 바이어스 회로(20)로부터 바이어스 전위가 공급된다. 트랜지스터(16a)는 고주파 출력 신호(RFout)를 콜렉터로부터 후단의 회로에 출력한다.
바이어스 회로(20)는 저항(20a)과, 트랜지스터(20b, 20c 및 20e)와, 커패시터(20d)와, 저항(20f)을 포함한다.
바이어스 회로(20)의 회로구성은 바이어스 회로(17)의 회로구성과 같으므로, 설명을 생략한다.
정전류(IB3)는 하이 파워 모드시 및 로우 파워 모드시에 바이어스 회로(20)에 공급된다. 이것에 의해 바이어스 회로(20)는 하이 파워 모드시 및 로우 파워 모드시에 바이어스 전위를 전력 증폭 회로(16)에 공급한다. 이것에 의해 전력 증폭 회로(16)는 하이 파워 모드시 및 로우 파워 모드시에 증폭을 행한다.
또, 정합 회로(11, 13 및 15), 제1정합 회로(21a), 및, 제2정합 회로(31a)의 회로구성은 예시이며, 본 개시는 이것에 한정되지 않는다. 정합 회로(11, 13 및 15), 제1정합 회로(21a), 및, 제2정합 회로(31a)의 각각은 커패시터(C), 인덕터(L) 또는 저항(R)을 이용하여 여러가지 회로구성을 채용할 수 있다.
또한 제1증폭 회로(21b), 제2증폭 회로(31c), 및, 전력 증폭 회로(14 및 16)의 회로구성은 예시이며, 본 개시는 이것에 한정되지 않는다. 제1증폭 회로(21b), 제2증폭 회로(31c), 및, 전력 증폭 회로(14 및 16)의 각각은 트랜지스터를 이용하여 여러가지 회로구성을 채용할 수 있다.
또한 바이어스 회로(17, 18, 19 및 20)의 회로구성은 예시이며, 본 개시는 이것에 한정되지 않는다. 바이어스 회로(17, 18, 19 및 20)의 각각은 여러가지 회로구성을 채용할 수 있다.
이상에서 설명한 바와 같이, 제1증폭부(21)는 하이 파워 모드시에만 증폭을 행하고, 로우 파워 모드시에는 증폭을 행하지 않는다. 따라서, 제1증폭 회로(21b) 내의 트랜지스터의 전기적 또는 물리적인 값이 하이 파워 모드에서의 증폭을 소망의 값의 이득이 되도록 조정되어도, 제2증폭부(31)에 의한 로우 파워 모드에서의 증폭은 영향을 받지 않는다.
또한 제2증폭부(31)는 로우 파워 모드시에만 증폭을 행하고, 하이 파워 모드시에는 증폭을 행하지 않는다. 따라서, 제2증폭 회로(31c) 내의 트랜지스터의 전기적 또는 물리적인 값이 로우 파워 모드에서의 증폭을 소망의 값의 이득이 되도록 조정되어도, 제1증폭부(21)에 의한 하이 파워 모드에서의 증폭은 영향을 받지 않는다. 따라서, 하이 파워 모드와 로우 파워 모드는 트레이드 오프의 관계가 아니라, 각각이 독립된 관계로 할 수 있다.
따라서, 전력 증폭기(1)는 제1이득(고이득) 및 제2이득(저이득)의 각각에서의 증폭을 적합하게 행할 수 있다.
도 4 및 도 5는 제1실시형태의 전력 증폭기의 특성을 나타내는 도면이다. 상세하게는 도 4는 전력 증폭기(1)의 하이 파워 모드시의 고주파 출력 신호(RFout)(dBm)와, 이득(dB)의 관계를 나타내는 도면이다. 도 5는 전력 증폭기(1)의 로우 파워 모드시의 고주파 출력 신호(RFout)(dBm)와, 이득(dB)의 관계를 나타내는 도면이다.
도 4에 있어서, 선(51)은 전력 증폭기(1)의 하이 파워 모드시의 고주파 출력 신호(RFout)(dBm)와, 이득(dB)의 관계를 나타낸다. 선(52)은 비교예의 전력 증폭기(100)의 하이 파워 모드시의 고주파 출력 신호(RFout)(dBm)와, 이득(dB)의 관계를 나타낸다.
전력 증폭기(1)는 하이 파워 모드시에 있어서, 비교예의 전력 증폭기(1)와 대략 같은 특성을 갖는다.
도 5에 있어서, 선(61)은 전력 증폭기(1)의 로우 파워 모드시의 고주파 출력 신호(RFout)(dBm)와, 이득(dB)의 관계를 나타낸다. 선(62)은 비교예의 전력 증폭기(100)의 로우 파워 모드시의 고주파 출력 신호(RFout)(dBm)와, 이득(dB)의 관계를 나타낸다.
전력 증폭기(1)는 로우 파워 모드시에 있어서, 비교예의 전력 증폭기(1)보다 이득을 대폭 낮출 수 있다. 이 이유는 첫번째, 제2증폭부(31)는 하이 파워 모드시에 증폭을 행하지 않으므로, 저항(31b)을 설치할 수 있다. 제2증폭부(31)는 이 저항(31b)에 의해, 고주파 입력 신호(RFin)를 감쇠시킬 수 있기 때문이다. 두번째, 제2증폭부(31)는 하이 파워 모드시에 증폭을 행하지 않으므로, 제2증폭 회로(31c) 내의 트랜지스터의 핑거수를 제1증폭 회로(21b) 내의 트랜지스터의 핑거수보다 감소시킬 수 있기 때문이다.
도 4 및 도 5에 나타내듯이 전력 증폭기(1)는 제1이득(고이득) 및 제2이득(저이득)의 각각에서의 증폭을 소망의 값의 이득으로 할 수 있다.
도 6은 제1실시형태의 전력 증폭기의 특성을 나타내는 도면이다. 상세하게는 도 6은 전력 증폭기(1)의 로우 파워 모드시의 저항(31b)의 저항값(옴)과, 이득(dB)의 관계를 나타내는 도면이다. 또한 도 6은 전력 증폭기(1)의 로우 파워 모드시의 저항(31b)의 저항값(옴)과, 입력측의 전압 정재파 비(Voltage Standing Wave Ratio:VSWR)의 관계를 나타내는 도면이다.
도 6에 있어서, 선(71)은 저항(31b)의 저항값과 이득의 관계를 나타낸다. 선(72)은 저항(31b)의 저항값과, 입력측의 전압 정재파 비(VSWR)의 관계를 나타낸다.
선(71)으로 나타내듯이 저항(31b)의 저항값이 커짐에 따라 이득은 단조 감소한다. 즉, 저항(31b)의 저항값을 크게 할수록 이득(dB)을 낮출 수 있다.
단, 선(72)으로 나타내듯이 입력측의 전압 정재파 비(VSWR)는 저항(31b)의 저항값이 40옴 근방에서 극소하게 되지만, 그 후에는 상승한다.
따라서, 입력측의 전압 정재파 비(VSWR)를 억제하는 경우에는 저항(31b)의 저항값의 범위를 정하는 것이 바람직하다.
예를 들면, 입력측의 전압 정재파 비(VSWR)를 2.5 이하로 억제하는 경우에는 저항(31b)의 저항값은 4옴 이상 250옴 이하의 범위 내로 하는 것이 바람직하다.
또한, 예를 들면, 입력측의 전압 정재파 비(VSWR)를 2 이하로 억제하는 경우에는 저항(31b)의 저항값은 10옴 이상 140옴 이하의 범위 내로 하는 것이 바람직하다.
(제2실시형태)
도 7은 제2실시형태의 전력 증폭기의 구성을 나타내는 도면이다. 전력 증폭기(1A)는 제1실시형태의 전력 증폭기(1)(도 2 참조)와 비교해서 전력 증폭 회로(12) 대신에 전력 증폭 회로(12A)를 포함한다. 또한 전력 증폭기(1A)는 제1실시형태의 전력 증폭기(1)와 비교해서 정합 회로(13)를 포함하지 않는다.
전력 증폭 회로(12A)는 제1증폭부(21A)와, 제2증폭부(31A)를 포함한다. 제1증폭부(21A)는 하이 파워 모드시에 동작하고, 로우 파워 모드시에 동작하지 않는다. 제2증폭부(31A)는 로우 파워 모드시에 동작하고, 하이 파워 모드시에 동작하지 않는다.
제1증폭부(21A)는 제1정합 회로(21a) 및 제1증폭 회로(21b)에 추가해서, 제3정합 회로(21c)를 더 포함한다.
제3정합 회로(21c)는 제1증폭 회로(21b)와 전력 증폭 회로(14) 사이의 임피던스 정합을 행한다.
제2증폭부(31A)는 제2정합 회로(31a), 저항(31b) 및 제2증폭 회로(31c)에 추가해서, 제4정합 회로(31d)를 더 포함한다.
제4정합 회로(31d)는 제2증폭 회로(31c)와 전력 증폭 회로(14) 사이의 임피던스 정합을 행한다.
전력 증폭기(1A)는 제3정합 회로(21c) 및 제4정합 회로(31d)를 구비한다. 이것에 의해 전력 증폭기(1A)는 제1증폭 회로(21b)와 전력 증폭 회로(14) 사이의 임피던스 정합과, 제2증폭 회로(31c)와 전력 증폭 회로(14) 사이의 임피던스 정합을 개별적으로 조정할 수 있다. 따라서, 전력 증폭기(1A)는 제1증폭 회로(21b) 내의 트랜지스터의 전기적 또는 물리적인 값의 조정과, 제2증폭 회로(31c) 내의 트랜지스터의 전기적 또는 물리적인 값의 조정을 보다 효과적으로 실현할 수 있다. 이것에 의해 전력 증폭기(1A)는 제1이득(고이득) 및 제2이득(저이득)의 각각에서의 증폭을 독립적으로 조정할 수 있다.
또, 상기한 실시형태는 본 발명의 이해를 쉽게 하기 위한 것이고, 본 발명을 한정해서 해석하기 위한 것은 아니다. 본 발명은 그 취지를 일탈하지 않고, 변경/개량될 수 있음과 아울러, 본 발명에는 그 등가물도 포함된다.
1, 1A, 100: 전력 증폭기
11, 13, 15, 101, 103, 105: 정합 회로
12, 12A, 14, 16, 102, 104, 106: 전력 증폭 회로
17, 18, 19, 20: 바이어스 회로
21, 21A: 제1증폭부
21a: 제1정합 회로
21b: 제1증폭 회로
21c: 제3정합 회로
31, 31A: 제2증폭부
31a: 제2정합 회로
31b: 저항
31c: 제2증폭 회로
31d: 제4정합 회로

Claims (9)

  1. 고주파 신호를 증폭하는 제1증폭부와,
    고주파 신호를 증폭하는 제2증폭부를 구비하고,
    상기 제1증폭부는,
    전단의 회로와의 임피던스 정합을 행하는 제1정합 회로와,
    상기 제1정합 회로를 통과한 후의 상기 고주파 신호를 증폭하는 제1증폭 회로를 포함하고,
    상기 제2증폭부는,
    상기 전단의 회로와의 임피던스 정합을 행하는 제2정합 회로와,
    일단이 상기 제2정합 회로에 전기적으로 접속된 저항과,
    상기 저항의 타단에 전기적으로 접속되고, 상기 저항을 통과한 후의 상기 고주파 신호를 증폭하는 제2증폭 회로를 포함하고,
    상기 제1증폭 회로 및 상기 제2증폭 회로의 각각은 멀티 핑거 트랜지스터를 포함하고,
    상기 제2증폭 회로의 핑거수는 상기 제1증폭 회로의 핑거수보다 적고,
    상기 저항의 저항값은 4옴 이상 250옴 이하의 범위 내인 전력 증폭 회로.
  2. 제 1 항에 있어서,
    상기 제1증폭부는,
    상기 제1증폭 회로와 후단의 회로의 임피던스 정합을 행하는 제3정합 회로를 더 포함하고,
    상기 제2증폭부는,
    상기 제2증폭 회로와 상기 후단의 회로의 임피던스 정합을 행하는 제4정합 회로를 더 포함하는 전력 증폭 회로.
  3. 삭제
  4. 삭제
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 저항의 저항값은 10옴 이상 140옴 이하의 범위 내인 전력 증폭 회로.
  6. 제 1 항 또는 제 2 항에 기재된 전력 증폭 회로와,
    상기 전단의 회로와, 상기 제1정합 회로 및 상기 제2정합 회로 사이에 전기적으로 접속되고, 상기 제1정합 회로와 협동해서 상기 전단의 회로와 상기 제1증폭 회로 사이의 임피던스 정합을 행함과 아울러, 상기 제2정합 회로와 협동해서 상기 전단의 회로와 상기 제2증폭 회로 사이의 임피던스 정합을 행하는 정합 회로를 구비하는 전력 증폭기.
  7. 제 6 항에 있어서,
    상기 전력 증폭 회로에서 증폭된 후의 상기 고주파 신호를 증폭하는 제2전력 증폭 회로를 더 구비하는 전력 증폭기.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제1증폭부의 제1이득은 상기 제2증폭부의 제2이득에 비해서 큰 것을 특징으로 하는 전력 증폭 회로.
  9. 제 6 항에 있어서,
    상기 제1증폭부의 제1이득은 상기 제2증폭부의 제2이득에 비해서 큰 것을 특징으로 하는 전력 증폭기.
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