KR102346810B1 - Hvdc 시스템의 vbe 클록 동기화 장치 및 방법 - Google Patents

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Abstract

본 발명은 HVDC 시스템의 VBE 클록을 동기화하여 HVDC 출력의 고조파 발생을 억제하고, 클록 발생을 이중화하여 안정된 클록을 서브 모듈에 공급함으로써 HVDC의 신뢰성을 높일 수 있는 HVDC 시스템의 VBE 클록 동기화 장치 및 방법에 관한 것이다.
본 발명의 HVDC 시스템의 VBE 클록 동기화 장치는 기준 클록을 생성하는 연산보드 및 기준 클록에 동기되어, 서브 모듈의 ON/OFF를 제어하는 인터페이스 보드로 이루어진다.

Description

HVDC 시스템의 VBE 클록 동기화 장치 및 방법{VBE Clock Synchronization Apparatus for HVDC system and Synchronization method thereof}
본 발명은 HVDC 시스템의 VBE 클록 동기화 장치 및 방법에 관한 것으로, 상세하게는, HVDC(High Voltage Direct Current) 시스템의 VBE(valve base electronics) 클록을 동기화하는 것이다. 즉, 본 발명은 VBE에 연결된 다수의 서브 모듈이 동시에 ON/OFF 제어되어 HVDC 시스템의 품질을 개선할 수 있는 HVDC 시스템의 VBE 클록 동기화 장치 및 방법에 관한 것이다.
최근 전력 계통을 연계하기 위해 교류 전력 계통을 그대로 연계하는 방식보다 교류 전력을 직류 전력으로 변환하여 전력 계통을 연계하는 방식에 대한 관심이 증대되고 있다. 국내에서도 전력 변환기를 이용한 고압 직류 송전(HVDC) 시스템을 제주와 해남 사이에 설치하여 제주와 해남의 전력 계통을 연계하고 있다.
이는, 발전소에서 발전한 고압의 교류 전력을 직류전력으로 변환시켜 송전한 후, 원하는 수전 지역에서 다시 교류 전력으로 재 변환하는 공급 방식을 말하며, 교류 방식에 비해 직류 방식이 송전 손실이 적기 때문에 송전 효율이 2배 이상 큰 장점이 있다.
한편, 상술한 HVDC 용도의 DC - DC 컨버터 장치로서, 모듈러 멀티레벌 컨버터(MMC)가 주력이 될 것이라고 기대되고 있다.
MMC(Modular Multilevel Converter)는 모듈화된 소용량의 IGBT를 포함하는 2 or 3 레벨 컨버터를 직렬로 연결하여 구성된다. 특히, HVDC용 MMC는 다수의 컨버터 암(ARM)으로 구성되며, 각 컨버터 암은 다수의 서브 모듈(Sub-Module)이 직렬로 연결된다.
이는, 직류를 직접 직류로 변환하므로 변환 손실이 작고, 스위칭 동작을 제어하여 고조파를 억제시킬 수 있어 고조파 필터가 불필요한 이점이 있으며, 또한, 서브 모듈들의 직렬 연결로 대용량 및/또는 고전압 구성이 용이하다.
한편, 서브 모듈의 ON/OFF의 정밀도를 높이기 위한 연구가 지속적으로 수행되어 왔다.
그 일례로, 대한민국 특허공개공보 제10-2011-0006058호에서는 직류 전압차와 점호각차 또는 직류 전압차와 소호각차를 이용하여 변압기의 탭 제어를 수행하여 변압기 탭 제어의 정밀도를 높이는 방식을 제안하였다.
그러나 이 경우 제어기가 각 서브 모듈의 클록을 동시에 공급하지 않아 고조파 발생에 대한 해결을 제시하지 못하는 단점이 있다.
대한민국 특허공개공보 제10-2011-0006058호(2011.01.20.)
본 발명의 목적은, HVDC(High Voltage Direct Current) 시스템의 VBE(valve base electronics) 클록을 동기화하여 HVDC 출력의 고조파 발생을 억제하는 HVDC 시스템의 VBE 클록 동기화 장치 및 방법을 제공하는 것이다.
본 발명은 클록 발생을 이중화하여 안정된 클록을 서브 모듈에 공급함으로써 HVDC의 신뢰성을 높일 수 있는 HVDC 시스템의 VBE 클록 동기화 장치 및 방법을 제공하는데 또 다른 목적이 있다.
본 발명에 따른 HVDC 시스템의 VBE 클록 동기화 장치는 기준 클록을 생성하는 연산보드 및 기준 클록에 동기되어, 서브 모듈의 ON/OFF를 제어하는 인터페이스 보드를 포함할 수 있다.
여기서, 연산보드는 마스터 또는 슬레이브 중 어느 하나로 동작하는 제 1 연산 보드 및 제 1 연산 보드가 마스터일 경우 슬레이브로 동작하고 제 1 연산 보드가 슬레이브일 경우 마스터로 동작하는 제 2 연산 보드를 포함할 수 있다.
또한, 제 1 연산 보드 및 제 2 연산 보드는 타임 서버로부터 1PPS(pulse per second) 기준 신호를 입력받는 1PPS 신호 입력부, 제 1 연산 보드 자체의 시스템 클록을 생성하는 시스템 클록 생성부, 1PPS 신호 입력부의 출력과 시스템 클록 생성부의 출력의 오차를 보상하는 오차 보상 모듈, 오차를 보정한 클록을 생성하는 오차 보정 클록 생성부, 및 제 2 연산 보드에서 출력하는 기준 클록과 동기를 수행하는 클록 동기 모듈을 포함할 수 있다.
여기서, 클록 동기 모듈은 제 2 연산 보드에서 기준 클록이 수신되지 않을 경우 마스터로 절체할 수 있다.
또한, 클록 동기 모듈은 1PPS 기준 신호의 오차가 설정 값 이상일 경우 오차 보정 클록 생성부의 클록을 반영하여 기준 신호를 출력할 수 있다.
여기서, 인터페이스 보드는 제 1 연산 보드 및 제 2 연산 보드의 기준 클록을 수신하는 클록 입력부, 클록 입력부의 출력 중 어느 하나의 기준 클록을 선택하는 기준 클록 선택부, 인터페이스 보드 내에서 클록을 생성하는 내부 클록 생성부, 및 내부 클록 생성부의 출력과 기준 클록 선택부의 출력의 오차를 보상하여 인터페이스 보드 내부의 기준 클록으로 공급하는 오차 보상 모듈을 포함할 수 있다.
또한, 인터페이스 보드는 복수개의 서브 모듈과 1:1 통신으로 연결될 수 있으며, 서브 모듈의 수는 HVDC시스템 용량에 따라 결정될 수 있다.
또한, 인터페이스 보드의 수는 서브 모듈의 수 및 인터페이스 보드의 통신 포트 수에 따라 결정될 수 있다.
본 발명의 다른 실시예에 따른 HVDC 시스템의 VBE 클록 동기화 방법은 1PPS 신호 입력부에서 타임 서버로부터 1PPS 신호를 입력받고 시스템 클록 생성부에서 시스템 클록을 생성하는 1PPS 신호 입력 및 시스템 클록 생성 단계, 시스템 클록 생성부에서 시스템 클록의 정상 여부를 판단하는 시스템 클록 정상 여부 판단 단계, 시스템 클록 정상 여부 판단 단계에서 시스템 클록이 정상으로 판정될 경우 1PPS 신호 입력부에서 1PPS 신호의 정상 여부를 판정하는 1PPS 신호 정상 여부 판단 단계, 및 1PPS 신호 정상 여부 판단 단계에서 1PPS 신호가 정상으로 판정될 경우 오차 보상 모듈에서 시스템 클록과 1PPS 신호의 오차를 계산하여 오차를 오차 보정 클록 생성부로 전달하는 오차 계산 단계를 포함할 수 있다.
여기서, 시스템 클록 정상 여부 판단 단계는, 상기 시스템 클록이 정상으로 판정되지 않을 경우, 시스템 클록 에러를 판정하는 시스템 클록 에러 판단 단계; 및 연산 보드의 절체를 수행하고 상기 절체의 결과를 클록 동기 모듈로 전달하는 연산보드 절체 단계;를 더 포함할 수 있다.
또한, 1PPS 신호 정상 여부 판단 단계는, 상기 1PPS 신호가 정상으로 판정되지 않을 경우, 상기 타임 서버의 기능이 상실된 것으로 판단하고 이를 클록 동기 모듈로 전달하는 타임 서버 기능 상실 판단 단계;를 더 포함할 수 있다.
본 발명에 의한 HVDC 시스템의 VBE 클록 동기화 장치 및 방법은 HVDC(High Voltage Direct Current) 시스템의 VBE(valve base electronics) 클록을 동기화하여 HVDC 출력의 고조파 발생을 억제하는 장점이 있다.
또한, 본 발명에 의한 HVDC 시스템의 VBE 클록 동기화 장치 및 방법은 클록 발생을 이중화하여 안정된 클록을 서브 모듈에 공급함으로써 HVDC의 신뢰성을 높일 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 HVDC 시스템의 VBE 클록 동기화 장치를 나타낸 블록도이다.
도 2는 도 1의 연산보드가 이중화로 구성된 예를 나타낸 블록도이다.
도 3은 도 2의 제 1 연산 보드 및 제 2 연산 보드를 상세히 나타낸 블록도이다.
도 4는 도 2의 인터페이스 보드를 상세히 나타낸 블록도이다.
도 5는 본 발명의 일 실시예에 따른 HVDC 시스템의 VBE 클록 동기화 방법을 나타낸 순서도이다.
본 발명의 실시를 위한 구체적인 실시예를 첨부된 도면들을 참조하여 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 의도는 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 HVDC 시스템의 VBE 클록 동기화 장치 및 방법에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 HVDC 시스템의 VBE 클록 동기화 장치를 나타낸 블록도이며, 도 2 내지 도 4는 도 1을 상세히 설명하기 위한 세부 블록도이다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 HVDC 시스템의 VBE 클록 동기화 장치를 설명한다.
먼저, 도 1을 참조하면, 본 발명의 일 실시예에 따른 HVDC 시스템의 VBE 클록 동기화 장치는 기준 클록을 생성하는 연산보드(100) 및 기준 클록에 동기되어, 서브 모듈(300)의 ON/OFF를 제어하는 인터페이스 보드(200)로 이루어진다.
연산보드(100)는 미도시된 상위 제어기로부터 취득한 지령을 통해, 서브 모듈(300)의 IGBT On/Off Firing Signal을 생성하여, 이를 인터페이스 보드(200)로 전달하고 인터페이스 보드(200)는 연산보드(100)로부터 취득한 서브 모듈(300)의 IGBT On/Off Firing 신호를 서브 모듈(300)로 전달한다.
한편, 인터페이스 보드(200)는 서브 모듈(300)의 상태 정보 및 전압, 온도 등의 정보를 취득하여, 이를 연산보드(100)로 전달하며, 연산보드(100)는 이 정보를 미도시된 상위제어기 및 운영시스템으로 전달하는 역할을 수행한다.
이때, 한 개의 인터페이스 보드(200)는 복수의 서브 모듈(300)과 1:1로 통신을 수행하며, 인터페이스 보드(200)의 사양에 따라 서브 모듈(300)과 연결되는 통신 포트 수는 달라질 수 있다.
또한, 서브 모듈(300)의 수는 HVDC 시스템의 용량에 따라 결정되며, 서브 모듈(300)의 수에 따라 인터페이스 보드(200)의 수도 결정될 수 있다. 즉, 인터페이스 보드(200)는 서브 모듈(300)의 개수에 따라 적절히 구비될 수 있으며, 도면에서와 같이 제 1 인터페이스 보드(210), 제 2 인터페이스 보드(220) 내지 제 N 인터페이스 보드까지로 구성될 수 있다.
예를 들어, 한 개의 인터페이스 보드(200)에 연결 가능한 서브 모듈(300)의 수가 16개이고, 인터페이스 보드(200)의 수가 7개 일 때 전체 서브 모듈(300)의 수는 97개 내지 112개까지 가능하다.
이와 마찬가지로, 한 개의 인터페이스 보드(200)에서 연결 가능한 서브 모듈(300)의 수가 16개이고, 필요한 서브 모듈(300)의 수가 288개일 경우 필요한 인터페이스 보드(200)의 수는 18개로 결정될 수 있다.
본 발명에 따른 HVDC 시스템의 VBE 클록 동기화 장치는, 타임 서버로부터 1PPS 신호를 입력받고 HVDC 시스템의 VBE 클록 동기화 장치 내부에서 시스템 클록을 생성한 후, 시스템 클록과 1PPS 신호의 오차를 계산하여 오차를 보정한 후 복수의 인터페이스 보드(200)에 동시 전달하게 되며, 이를 통해 인터페이스 보드(200)의 제어 하에 있는 복수의 서브 모듈(300) 출력이 모두 동기화되어 출력 변화에 대한 고조파를 현저히 줄일 수 있다.
한편, 본 발명에 따른 HVDC 시스템의 VBE 클록 동기화 장치는 연산보드(100)로부터 안정적인 클록을 공급하기 위해 연산보드(100)를 이중화 하여 구현할 수 있으며, 이하에서는 도 2 및 도 3을 참조하여 이러한 연산보드(100)의 이중화 구조를 상세히 설명한다.
도 2는 도 1의 연산보드(100)가 이중화로 구성된 예를 나타낸 블록도이다.
도 2에서 볼 수 있는 바와 같이, 연산보드(100)는 마스터 또는 슬레이브 중 어느 하나로 동작하는 제 1 연산 보드(110) 및 제 1 연산 보드(110)가 마스터일 경우 슬레이브로 동작하고 제 1 연산 보드(110)가 슬레이브일 경우 마스터로 동작하는 제 2 연산 보드(120)를 포함할 수 있다.
즉, 제 1 연산 보드(110)와 제 2 연산 보드(120)는 타임 서버로부터 각각 1PPS 신호를 입력받고 자체 시스템 클록과 비교하여 안정적인 클록을 공급할 수 있는데, 이때, 안정적인 클록을 먼저, 공급하는 제 1 연산 보드(110) 또는 제 2 연산 보드(120) 중 어느 하나가 마스터로 동작한 후 인터페이스 보드(200)로 동작 정보를 전송할 수 있다.
한편, 마스터로 동작하는 연산보드(100)가 안정적인 클록을 공급할 수 없다고 판단되면 나머지 하나의 연산보드(100)가 마스터로 절체된 후 인터페이스 보드(200)로 동작 정보를 전송할 수 있다.
이때, 제 1 연산 보드(110) 및 제 2 연산 보드(120)의 동작 정보를 전송받은 인터페이스 보드(200)는 마스터로 동작하는 연산보드(100)의 클록을 사용하여 인터페이스 보드(200)를 동작하고 서브 모듈(300)을 제어할 수 있다.
이와 같이, 본 발명은 안정적으로 복수의 서브 모듈(300)을 동시에 제어할 수 있어, 신뢰성 있는 서브 모듈(300)의 운용이 가능하다.
도 3은 도 2의 제 1 연산 보드(110) 및 제 2 연산 보드(120)를 상세히 나타낸 블록도이다.
도 3에서 알 수 있는 바와 같이, 제 1 연산 보드(110) 및 제 2 연산 보드(120)는 타임 서버로부터 1PPS(pulse per second) 기준 신호를 입력받는 1PPS 신호 입력부(114), 제 1 연산 보드(110) 자체의 시스템 클록을 생성하는 시스템 클록 생성부(115), 1PPS 신호 입력부(114)의 출력과 시스템 클록 생성부(115)의 출력의 오차를 보상하는 오차 보상 모듈(113), 오차를 보정한 클록을 생성하는 오차 보정 클록 생성부(112), 및 제 2 연산 보드(120)에서 출력하는 기준 클록과 동기를 수행하는 클록 동기 모듈(111)을 포함할 수 있다.
여기서, 클록 동기 모듈(111)은 제 2 연산 보드(120)에서 기준 클록이 수신되지 않을 경우 마스터로 절체할 수 있다.
또한, 클록 동기 모듈(111)은 1PPS 기준 신호의 오차가 설정 값 이상일 경우 오차 보정 클록 생성부(112)의 클록을 반영하여 기준 신호를 출력할 수 있다.
즉, HVDC 시스템의 VBE 클록 동기화 장치는 1PPS 신호 입력부(114)에서 타임 서버로부터 1PPS 신호를 입력받아 1PPS 신호의 정상 여부를 판정하고, 시스템 클록 생성부(115)에서 시스템 클록을 생성하고 시스템 클록의 정상 여부를 판단하고, 시스템 클록과 1PPS 신호가 정상일 경우 시스템 클록과 1PPS 신호의 오차를 계산하여 그 오차를 오차 보정 클록 생성부(112)에서 시스템 클록에 보상하여 클록 동기 모듈(111)로 전달 할 수 있다.
한편, 시스템 클록이 정상이 아닐 경우 연산 보드의 절체를 수행하고 절체의 결과를 클록 동기 모듈(111)로 전달하거나 1PPS 신호가 정상으로 판정되지 않을 경우, 타임 서버의 기능이 상실된 것으로 판단하여 그 판단 결과를 클록 동기 모듈(111)로 전달할 수 있다.
따라서, 제 1 연산 보드(110)가 마스터로 동작하고 있을 때 전술한 바와 같이 클록에 이상 유무가 판정될 경우 슬레이브로 절체될 수 있고 이를 클록 동기 모듈(111)로 전달한다. 클록 동기 모듈(111)은 인터페이스 보드(200)에 제 1 연산 보드(110)의 마스터/슬레이브 동작 정보를 알림으로써 인터페이스 보드(200)가 안정적인 클록을 선택하여 사용할 수 있도록 한다.
본 발명은 이를 통해 복수의 서브 모듈(300)을 안정적으로 제어할 수 있어, 신뢰성 있는 서브 모듈(300)의 운용이 가능하다.
도 4는 도 2의 인터페이스 보드(200)를 상세히 나타낸 블록도이다.
도 4에서 볼 수 있는 바와 같이, 인터페이스 보드(200)는 제 1 연산 보드(110) 및 제 2 연산 보드(120)의 기준 클록을 수신하는 클록 입력부(211), 클록 입력부(211)의 출력 중 어느 하나의 기준 클록을 선택하는 기준 클록 선택부(214), 인터페이스 보드(200) 내에서 클록을 생성하는 내부 클록 생성부(212), 및 내부 클록 생성부(212)의 출력과 기준 클록 선택부(214)의 출력의 오차를 보상하여 인터페이스 보드(200) 내부의 기준 클록으로 공급하는 오차 보상 모듈(213)을 포함할 수 있다.
클록 입력부(211)는 제 1 연산 보드(110) 및 제 2 연산 보드(120)에서 전달한 마스터/슬레이브 정보를 수신하여 마스터로 동작하고 있는 연산보드(100)를 기준 클록 선택부(214)에서 선택할 수 있다. 또한, 마스터로 동작하는 연산보드(100)에서 공급하는 클록을 내부 클록 생성부(212)에서 생성한 클록과 오차 보상 모듈(213)에서 비교하여 그 오차를 내부 클록 생성부(212)에서 생성한 클록을 보상하여 사용할 수 있다.
이를 통해, 인터페이스 보드(200)에서 사용하는 클록이 제 1 연산 보드(110) 및 제 2 연산 보드(120) 중 마스터의 클록을 동일하게 적용함으로써, 신뢰성 있는 운용이 가능한 장점이 있다.
도 5는 본 발명의 일 실시예에 따른 HVDC 시스템의 VBE 클록 동기화 방법을 나타낸 순서도이다.
도 5에서 알 수 있는 바와 같이, HVDC 시스템의 VBE 클록 동기화 방법은 1PPS 신호 입력부(114)에서 타임 서버로부터 1PPS 신호를 입력받고 시스템 클록 생성부(115)에서 시스템 클록을 생성하는 단계(S100), 시스템 클록 생성부(115)에서 시스템 클록의 정상 여부를 판단하는 단계(S200), 시스템 클록 정상 여부 판단 단계(S200)에서 시스템 클록이 정상으로 판정될 경우 1PPS 신호 입력부(114)에서 1PPS 신호의 정상 여부를 판정하는 단계(S300), 및 1PPS 신호 정상 여부 판단 단계(S300)에서 1PPS 신호가 정상으로 판정될 경우 오차 보상 모듈(113)에서 시스템 클록과 1PPS 신호의 오차를 계산하여 오차를 오차 보정 클록 생성부(112)로 전달하는 단계(S400)로 이루어진다.
여기서, 시스템 클록 정상 여부 판단 단계(S200)는, 시스템 클록이 정상으로 판정되지 않을 경우, 시스템 클록 에러를 판정하는 단계(S210) 및 연산 보드의 절체를 수행하고 절체의 결과를 클록 동기 모듈(111)로 전달하는 단계(S220)를 포함할 수 있다.
또한, 1PPS 신호 정상 여부 판단 단계(S300)는 1PPS 신호가 정상으로 판정되지 않을 경우, 타임 서버의 기능이 상실된 것으로 판단하고 이를 클록 동기 모듈(111)로 전달하는 단계(S310)를 포함할 수 있다.
이상과 같은 본 발명에 따른 HVDC 시스템의 VBE 클록 동기화 방법은, 타임 서버로부터 1PPS 신호를 입력받고 HVDC 시스템의 VBE 클록 동기화 장치 내부에서 시스템 클록을 생성한 후, 시스템 클록과 1PPS 신호의 오차를 계산하여 오차를 보정하고 이를 인터페이스 보드(200)에 전달함으로써, 인터페이스 보드(200)의 제어 하에 있는 서브 모듈(300)의 출력을 동기화하여 출력 변화에 대한 고조파를 현저히 줄일 수 있는 효과가 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 HVDC 시스템의 VBE 클록 동기화 장치 및 방법은 HVDC(High Voltage Direct Current) 시스템의 VBE(valve base electronics) 클록을 동기화하여 HVDC 출력의 고조파 발생을 억제할 수 있으며, 또한 클록 발생을 이중화하여 안정된 클록을 서브 모듈에 공급할 수 있어 HVDC의 신뢰성을 높일 수 있는 장점이 있다.
상술한 것은 하나 이상의 실시예의 실례를 포함한다. 물론, 상술한 실시예들을 설명할 목적으로 컴포넌트들 또는 방법들의 가능한 모든 조합을 기술할 수 있는 것이 아니라, 당업자들은 다양한 실시예의 많은 추가 조합 및 치환할 수 있음을 인식할 수 있다. 따라서 설명한 실시예들은 첨부된 청구범위의 진의 및 범위 내에 있는 모든 대안, 변형 및 개조를 포함하는 것이다.

Claims (12)

  1. 기준 클록을 생성하는 연산보드; 및
    상기 기준 클록에 동기되어, 서브 모듈의 ON/OFF를 제어하는 인터페이스 보드;를 포함하고,
    상기 연산보드는,
    마스터 또는 슬레이브 중 어느 하나로 동작하는 제 1 연산 보드; 및
    상기 제 1 연산 보드가 마스터일 경우 슬레이브로 동작하고 상기 제 1 연산 보드가 슬레이브일 경우 마스터로 동작하는 제 2 연산 보드;를 포함하고,
    상기 제 1 연산 보드 및 상기 제 2 연산 보드는,
    타임 서버로부터 1PPS(pulse per second) 기준 신호를 입력받는 1PPS 신호 입력부;
    상기 제 1 연산 보드 자체의 시스템 클록을 생성하는 시스템 클록 생성부;
    상기 1PPS 신호 입력부의 출력과 상기 시스템 클록 생성부의 출력의 오차를 보상하는 오차 보상 모듈;
    상기 오차를 보정한 클록을 생성하는 오차 보정 클록 생성부; 및
    상기 제 2 연산 보드에서 출력하는 기준 클록과 동기를 수행하는 클록 동기 모듈;을 포함하고,
    상기 클록 동기 모듈은 상기 인터페이스 보드에 상기 연산 보드의 마스터/슬레이브 동작 정보를 알리는 것을 포함하고,
    상기 인터페이스 보드는,
    상기 제 1 연산 보드 및 상기 제 2 연산 보드의 기준 클록을 수신하는 클록 입력부;
    상기 클록 입력부의 출력 중 어느 하나의 상기 기준 클록을 선택하는 기준 클록 선택부;
    상기 인터페이스 보드 내에서 클록을 생성하는 내부 클록 생성부; 및
    상기 내부 클록 생성부의 출력과 상기 기준 클록 선택부의 출력의 오차를 보상하여 상기 인터페이스 보드 내부의 기준 클록으로 공급하는 오차 보상 모듈;을 포함하고,
    상기 클록 입력부는 상기 제 1 연산 보드 및 상기 제 2 연산 보드에서 전달한 상기 마스터/슬레이브 동작 정보를 수신하여 마스터로 동작하고 있는 상기 연산 보드를 상기 기준 클록 선택부에서 선택하는 것을 특징으로 하는 HVDC 시스템의 VBE(valve base electronics) 클록 동기화 장치.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 클록 동기 모듈은, 상기 제 2 연산 보드에서 기준 클록이 수신되지 않을 경우 마스터로 절체하는 것을 특징으로 하는 HVDC 시스템의 VBE 클록 동기화 장치.
  5. 제 1항에 있어서,
    상기 클록 동기 모듈은, 상기 1PPS 기준 신호의 오차가 설정 값 이상일 경우 상기 오차 보정 클록 생성부의 클록을 반영하여 기준 신호를 출력하는 것을 특징으로 하는 HVDC 시스템의 VBE 클록 동기화 장치.
  6. 삭제
  7. 제 1항에 있어서,
    상기 인터페이스 보드는, 복수 개의 서브 모듈과 1:1 통신으로 연결되는 것을 특징으로 하는 HVDC 시스템의 VBE 클록 동기화 장치.
  8. 제 1항에 있어서,
    상기 서브 모듈의 수는, HVDC시스템 용량에 따라 결정되는 것을 특징으로 하는 HVDC 시스템의 VBE 클록 동기화 장치.
  9. 제 1항에 있어서,
    상기 인터페이스 보드의 수는, 상기 서브 모듈의 수 및 상기 인터페이스 보드의 통신 포트 수에 따라 결정되는 것을 특징으로 하는 HVDC 시스템의 VBE 클록 동기화 장치.
  10. 1PPS 신호 입력부에서 타임 서버로부터 1PPS(pulse per second) 신호를 입력받고 시스템 클록 생성부에서 시스템 클록을 생성하는 1PPS 신호 입력 및 시스템 클록 생성 단계;
    상기 시스템 클록 생성부에서 상기 시스템 클록의 정상 여부를 판단하는 시스템 클록 정상 여부 판단 단계;
    상기 시스템 클록 정상 여부 판단 단계에서 상기 시스템 클록이 정상으로 판정될 경우 상기 1PPS 신호 입력부에서 상기 1PPS 신호의 정상 여부를 판정하는 1PPS 신호 정상 여부 판단 단계;
    상기 1PPS 신호 정상 여부 판단 단계에서 상기 1PPS 신호가 정상으로 판정될 경우 오차 보상 모듈에서 상기 시스템 클록과 1PPS 신호의 오차를 계산하여 상기 오차를 오차 보정 클록 생성부로 전달하는 오차 계산 단계;를 포함하고,
    상기 시스템 클록 정상 여부 판단 단계는,
    상기 시스템 클록이 정상으로 판정되지 않을 경우, 시스템 클록 에러를 판정하는 시스템 클록 에러 판단 단계; 및
    연산 보드의 절체를 수행하고 상기 절체의 결과를 클록 동기 모듈로 전달하는 연산보드 절체 단계;를 더 포함하고,
    상기 1PPS 신호 정상 여부 판단 단계는,
    상기 1PPS 신호가 정상으로 판정되지 않을 경우, 상기 타임 서버의 기능이 상실된 것으로 판단하고 이를 상기 클록 동기 모듈로 전달하는 타임 서버 기능 상실 판단 단계;를 더 포함하고,
    상기 연산보드는,
    마스터 또는 슬레이브 중 어느 하나로 동작하는 제 1 연산 보드; 및
    상기 제 1 연산 보드가 마스터일 경우 슬레이브로 동작하고 상기 제 1 연산 보드가 슬레이브일 경우 마스터로 동작하는 제 2 연산 보드;를 포함하고,
    상기 클록 동기 모듈은 인터페이스 보드에 상기 연산 보드의 마스터/슬레이브 동작 정보를 알리는 것을 포함하고,
    상기 인터페이스 보드 내의 클록 입력부는 상기 연산 보드에서 전달한 상기 마스터/슬레이브 동작 정보를 수신하여 마스터로 동작하고 있는 상기 연산 보드를 기준 클록 선택부에서 선택하는 것을 특징으로 하는 HVDC 시스템의 VBE(valve base electronics) 클록 동기화 방법.
  11. 삭제
  12. 삭제
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