WO2021149957A1 - Hvdc 시스템의 vbe 클록 동기화 장치 및 방법 - Google Patents

Hvdc 시스템의 vbe 클록 동기화 장치 및 방법 Download PDF

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최동민
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Definitions

  • the present invention relates to an apparatus and method for synchronizing a VBE clock of an HVDC system, and more particularly, to synchronizing a valve base electronics (VBE) clock of a high voltage direct current (HVDC) system. That is, the present invention relates to an apparatus and method for synchronizing a VBE clock of an HVDC system, in which a plurality of sub-modules connected to the VBE are simultaneously controlled ON/OFF to improve the quality of the HVDC system.
  • VBE valve base electronics
  • HVDC high-voltage direct current transmission
  • MMC Modular Multilevel Converter
  • HVDC Integrated Multilevel Converter
  • ARMs converter arms
  • each converter arm has a plurality of sub-modules connected in series.
  • Korean Patent Laid-Open Publication No. 10-2011-0006058 proposes a method to increase the precision of the transformer tap control by performing tap control of the transformer using the DC voltage difference and the firing angle difference or the DC voltage difference and the firing angle difference did.
  • the controller does not supply the clocks of each sub-module at the same time, so there is a disadvantage in that it cannot provide a solution to the occurrence of harmonics.
  • VBE valve base electronics
  • HVDC high voltage direct current
  • Another object of the present invention is to provide a VBE clock synchronization apparatus and method for an HVDC system capable of increasing the reliability of HVDC by supplying a stable clock to sub-modules by dualizing clock generation.
  • the VBE clock synchronizer of the HVDC system may include an operation board for generating a reference clock and an interface board for controlling ON/OFF of a sub-module in synchronization with the reference clock.
  • the calculation board may include a first calculation board operating as either a master or a slave, and a second calculation board operating as a slave when the first calculation board is a master and operating as a master when the first calculation board is a slave. there is.
  • the first calculation board and the second calculation board include a 1PPS signal input unit that receives a 1PPS (pulse per second) reference signal from the time server, a system clock generation unit that generates a system clock of the first calculation board itself, and a 1PPS signal input unit an error compensation module for compensating for an error between the output and the output of the system clock generator, an error compensation clock generator for generating an error-corrected clock, and a clock synchronization module for synchronizing with a reference clock output from the second calculation board can do.
  • a 1PPS signal input unit that receives a 1PPS (pulse per second) reference signal from the time server
  • a system clock generation unit that generates a system clock of the first calculation board itself
  • a 1PPS signal input unit an error compensation module for compensating for an error between the output and the output of the system clock generator, an error compensation clock generator for generating an error-corrected clock, and a clock synchronization module for synchronizing with a reference clock output from the second
  • the clock synchronization module may switch to the master when the reference clock is not received from the second operation board.
  • the clock synchronization module may output the reference signal by reflecting the clock of the error correction clock generator.
  • the interface board includes a clock input unit that receives the reference clocks of the first and second calculation boards, a reference clock selector that selects any one reference clock among the outputs of the clock input unit, and an internal clock generating unit within the interface board.
  • the clock generator and an error compensation module for compensating for an error between the output of the internal clock generator and the output of the reference clock selector and supplying the error compensation module to the internal reference clock of the interface board may be included.
  • the interface board may be connected to a plurality of sub-modules through 1:1 communication, and the number of sub-modules may be determined according to the HVDC system capacity.
  • the number of interface boards may be determined according to the number of sub-modules and the number of communication ports of the interface board.
  • the VBE clock synchronization method of the HVDC system includes a 1PPS signal input and a system clock generation step of receiving a 1PPS signal from a time server at a 1PPS signal input unit and generating a system clock at a system clock generation unit, and system clock generation Determining whether the system clock is normal in the unit determining whether the system clock is normal, determining whether the 1PPS signal is normal in the 1PPS signal input unit when the system clock is determined as normal in the determining whether the system clock is normal , and when the 1PPS signal is determined to be normal in the step of determining whether the 1PPS signal is normal, the error compensation module calculates an error between the system clock and the 1PPS signal and transmits the error to the error correction clock generator.
  • the determining whether the system clock is normal may include: determining a system clock error when the system clock is not determined to be normal; and an operation board switching step of performing switching of the operation board and transferring the result of the switching to the clock synchronization module.
  • the step of determining whether the 1PPS signal is normal when the 1PPS signal is not determined as normal, determining that the function of the time server is lost and transmitting it to the clock synchronization module; there is.
  • the apparatus and method for synchronizing a VBE clock of an HVDC system have the advantage of synchronizing a valve base electronics (VBE) clock of a high voltage direct current (HVDC) system to suppress the occurrence of harmonics in the HVDC output.
  • VBE valve base electronics
  • the VBE clock synchronization apparatus and method of the HVDC system according to the present invention has the advantage of increasing the reliability of the HVDC by supplying a stable clock to the sub-modules by dualizing clock generation.
  • FIG. 1 is a block diagram illustrating a VBE clock synchronizer of an HVDC system according to an embodiment of the present invention.
  • FIG. 2 is a block diagram illustrating an example in which the operation board of FIG. 1 is configured in redundancy.
  • FIG. 3 is a detailed block diagram illustrating the first operation board and the second operation board of FIG. 2 .
  • FIG. 4 is a block diagram illustrating the interface board of FIG. 2 in detail.
  • FIG. 5 is a flowchart illustrating a VBE clock synchronization method of an HVDC system according to an embodiment of the present invention.
  • FIG. 1 is a block diagram illustrating a VBE clock synchronization device of an HVDC system according to an embodiment of the present invention
  • FIGS. 2 to 4 are detailed block diagrams for describing FIG. 1 in detail.
  • VBE clock synchronization device of an HVDC system according to an embodiment of the present invention will be described with reference to FIGS. 1 to 4 .
  • the VBE clock synchronizer of the HVDC system is synchronized with the operation board 100 and the reference clock generating a reference clock, and turns ON/OFF of the sub-module 300 . It consists of an interface board 200 for controlling the.
  • the calculation board 100 generates an IGBT On/Off Firing Signal of the sub-module 300 through a command obtained from an unillustrated host controller, and transmits it to the interface board 200, and the interface board 200 operates the calculation board
  • the IGBT On/Off Firing signal of the sub-module 300 acquired from ( 100 ) is transmitted to the sub-module ( 300 ).
  • the interface board 200 acquires the state information of the sub-module 300, information such as voltage, temperature, etc., and transmits it to the calculation board 100, and the calculation board 100 transmits this information to an unillustrated upper level It plays the role of transmitting to the controller and operating system.
  • one interface board 200 performs 1:1 communication with a plurality of sub-modules 300 , and the number of communication ports connected to the sub-module 300 may vary according to the specifications of the interface board 200 . there is.
  • the number of sub-modules 300 is determined according to the capacity of the HVDC system, and the number of interface boards 200 may be determined according to the number of sub-modules 300 . That is, the interface board 200 may be appropriately provided according to the number of sub-modules 300, and is composed of a first interface board 210, a second interface board 220 to an N-th interface board as shown in the drawing. can be
  • the total number of sub-modules 300 is 97 to 112 possible.
  • the required number of interface boards 200 may be determined to be 18.
  • the VBE clock synchronizer of the HVDC system receives a 1PPS signal from a time server, generates a system clock inside the VBE clock synchronizer of the HVDC system, calculates an error between the system clock and the 1PPS signal, and corrects the error Then, it is simultaneously transferred to the plurality of interface boards 200, and through this, the outputs of the plurality of sub-modules 300 under the control of the interface board 200 are all synchronized, so that harmonics for output changes can be significantly reduced.
  • the VBE clock synchronization device of the HVDC system can be implemented by duplicating the operation board 100 in order to supply a stable clock from the operation board 100.
  • the redundant structure of the board 100 will be described in detail.
  • FIG. 2 is a block diagram illustrating an example in which the operation board 100 of FIG. 1 is configured in redundancy.
  • the operation board 100 operates as a slave when the first operation board 110 and the first operation board 110 operate as either a master or a slave, and the first operation board operates as a slave.
  • the first operation board When 110 is a slave, it may include a second operation board 120 operating as a master.
  • the first operation board 110 and the second operation board 120 may each receive a 1PPS signal from the time server and supply a stable clock by comparing it with their own system clock. At this time, the first operation board supplying the stable clock first After either one of the first operation board 110 or the second operation board 120 operates as a master, operation information may be transmitted to the interface board 200 .
  • the other calculation board 100 may be switched to the master and then operation information may be transmitted to the interface board 200 .
  • the interface board 200 receiving the operation information of the first operation board 110 and the second operation board 120 operates the interface board 200 using the clock of the operation board 100 operating as a master. and control the sub-module 300 .
  • the present invention can stably control a plurality of sub-modules 300 at the same time, thereby enabling reliable operation of the sub-modules 300 .
  • FIG. 3 is a detailed block diagram illustrating the first calculation board 110 and the second calculation board 120 of FIG. 2 .
  • the first calculation board 110 and the second calculation board 120 include a 1PPS signal input unit 114 that receives a 1PPS (pulse per second) reference signal from the time server, the first calculation board (110) the system clock generator 115 for generating its own system clock, the error compensation module 113 for compensating the error between the output of the 1PPS signal input part 114 and the output of the system clock generator 115, the error It may include an error correction clock generator 112 that generates a corrected clock, and a clock synchronization module 111 that synchronizes with a reference clock output from the second calculation board 120 .
  • a 1PPS signal input unit 114 that receives a 1PPS (pulse per second) reference signal from the time server
  • the first calculation board (110) the system clock generator 115 for generating its own system clock
  • the error compensation module 113 for compensating the error between the output of the 1PPS signal input part 114 and the output of the system clock generator 115
  • the error It may include an error correction clock generator 112 that generate
  • the clock synchronization module 111 may switch to the master when the reference clock is not received from the second operation board 120 .
  • the clock synchronization module 111 may output the reference signal by reflecting the clock of the error correction clock generator 112 .
  • the VBE clock synchronizer of the HVDC system receives the 1PPS signal from the time server at the 1PPS signal input unit 114 and determines whether the 1PPS signal is normal, and the system clock generation unit 115 generates the system clock and It is determined whether the system clock and the 1PPS signal are normal, the error between the system clock and the 1PPS signal is calculated, and the error is compensated by the error correction clock generator 112 to the system clock and transmitted to the clock synchronization module 111.
  • the operation board is switched and the result of the switching is delivered to the clock synchronization module 111 or when the 1PPS signal is not determined as normal, it is determined that the function of the time server is lost and the determination is made.
  • the result may be transmitted to the clock synchronization module 111 .
  • the first operation board 110 when it is determined whether there is an abnormality in the clock as described above, it can be transferred to a slave and transmits it to the clock synchronization module 111 .
  • the clock synchronization module 111 notifies the interface board 200 of master/slave operation information of the first operation board 110 so that the interface board 200 can select and use a stable clock.
  • the present invention can stably control the plurality of sub-modules 300 through this, and reliable operation of the sub-modules 300 is possible.
  • FIG. 4 is a block diagram illustrating the interface board 200 of FIG. 2 in detail.
  • the interface board 200 includes a clock input unit 211 that receives the reference clocks of the first operation board 110 and the second operation board 120 , and outputs of the clock input unit 211 .
  • a reference clock selector 214 that selects any one reference clock, an internal clock generator 212 that generates a clock within the interface board 200, and an output of the internal clock generator 212 and a reference clock selector
  • the error compensation module 213 may include an error compensation module 213 that compensates for an error of the output of 214 and supplies it as a reference clock inside the interface board 200 .
  • the clock input unit 211 receives the master/slave information transmitted from the first operation board 110 and the second operation board 120 to select the operation board 100 operating as a master in the reference clock selection unit 214 .
  • the clock supplied from the operation board 100 operating as the master is compared with the clock generated by the internal clock generation unit 212 and the error compensation module 213 is compared with the error generated by the internal clock generation unit 212 . It can be used to compensate the clock.
  • the clock used in the interface board 200 is the same as the clock of the master among the first operation board 110 and the second operation board 120 , there is an advantage that reliable operation is possible.
  • FIG. 5 is a flowchart illustrating a VBE clock synchronization method of an HVDC system according to an embodiment of the present invention.
  • the VBE clock synchronization method of the HVDC system includes the steps of receiving a 1PPS signal from the time server at the 1PPS signal input unit 114 and generating a system clock from the system clock generation unit 115 (S100),
  • the system clock generation unit 115 determines whether the system clock is normal ( S200 )
  • the 1PPS signal input unit 114 determines whether the 1PPS signal is normal
  • the error compensation module 113 calculates the error between the system clock and the 1PPS signal and calculates the error as the error correction clock It is transmitted to the generating unit 112 (S400).
  • the step of determining whether the system clock is normal ( S200 ) when the system clock is not determined as normal, the step of determining a system clock error ( S210 ) and switching of the operation board are performed and the result of the switching is returned to the clock synchronization module 111 .
  • the step of determining a system clock error ( S210 ) and switching of the operation board are performed and the result of the switching is returned to the clock synchronization module 111 .
  • the step (S300) of determining whether the 1PPS signal is normal may include a step (S310) of determining that the function of the time server has been lost and transmitting it to the clock synchronization module 111 when the 1PPS signal is not determined as normal. .
  • the VBE clock synchronization method of the HVDC system receives a 1PPS signal from a time server, generates a system clock inside the VBE clock synchronization device of the HVDC system, and calculates an error between the system clock and the 1PPS signal.
  • the interface board 200 By correcting the error and transmitting it to the interface board 200 , there is an effect that the output of the sub-module 300 under the control of the interface board 200 is synchronized to significantly reduce harmonics for output changes.
  • the VBE clock synchronization apparatus and method of the HVDC system can synchronize the valve base electronics (VBE) clock of the HVDC (High Voltage Direct Current) system to suppress the occurrence of harmonics in the HVDC output,
  • VBE valve base electronics
  • HVDC High Voltage Direct Current
  • it has the advantage of increasing the reliability of HVDC because it can supply a stable clock to the sub-module by double-checking the clock generation.
  • the present invention relates to a VBE clock synchronization device and method for an HVDC system, and can be used in the HVDC field.

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Abstract

본 발명은 HVDC 시스템의 VBE 클록을 동기화하여 HVDC 출력의 고조파 발생을 억제하고, 클록 발생을 이중화하여 안정된 클록을 서브 모듈에 공급함으로써 HVDC의 신뢰성을 높일 수 있는 HVDC 시스템의 VBE 클록 동기화 장치 및 방법에 관한 것이다. 본 발명의 HVDC 시스템의 VBE 클록 동기화 장치는 기준 클록을 생성하는 연산보드 및 기준 클록에 동기되어, 서브 모듈의 ON/OFF를 제어하는 인터페이스 보드로 이루어진다.

Description

HVDC 시스템의 VBE 클록 동기화 장치 및 방법
본 발명은 HVDC 시스템의 VBE 클록 동기화 장치 및 방법에 관한 것으로, 상세하게는, HVDC(High Voltage Direct Current) 시스템의 VBE(valve base electronics) 클록을 동기화하는 것이다. 즉, 본 발명은 VBE에 연결된 다수의 서브 모듈이 동시에 ON/OFF 제어되어 HVDC 시스템의 품질을 개선할 수 있는 HVDC 시스템의 VBE 클록 동기화 장치 및 방법에 관한 것이다.
최근 전력 계통을 연계하기 위해 교류 전력 계통을 그대로 연계하는 방식보다 교류 전력을 직류 전력으로 변환하여 전력 계통을 연계하는 방식에 대한 관심이 증대되고 있다. 국내에서도 전력 변환기를 이용한 고압 직류 송전(HVDC) 시스템을 제주와 해남 사이에 설치하여 제주와 해남의 전력 계통을 연계하고 있다.
이는, 발전소에서 발전한 고압의 교류 전력을 직류전력으로 변환시켜 송전한 후, 원하는 수전 지역에서 다시 교류 전력으로 재 변환하는 공급 방식을 말하며, 교류 방식에 비해 직류 방식이 송전 손실이 적기 때문에 송전 효율이 2배 이상 큰 장점이 있다.
한편, 상술한 HVDC 용도의 DC - DC 컨버터 장치로서, 모듈러 멀티레벌 컨버터(MMC)가 주력이 될 것이라고 기대되고 있다.
MMC(Modular Multilevel Converter)는 모듈화된 소용량의 IGBT를 포함하는 2 or 3 레벨 컨버터를 직렬로 연결하여 구성된다. 특히, HVDC용 MMC는 다수의 컨버터 암(ARM)으로 구성되며, 각 컨버터 암은 다수의 서브 모듈(Sub-Module)이 직렬로 연결된다.
이는, 직류를 직접 직류로 변환하므로 변환 손실이 작고, 스위칭 동작을 제어하여 고조파를 억제시킬 수 있어 고조파 필터가 불필요한 이점이 있으며, 또한, 서브 모듈들의 직렬 연결로 대용량 및/또는 고전압 구성이 용이하다.
한편, 서브 모듈의 ON/OFF의 정밀도를 높이기 위한 연구가 지속적으로 수행되어 왔다.
그 일례로, 대한민국 특허공개공보 제10-2011-0006058호에서는 직류 전압차와 점호각차 또는 직류 전압차와 소호각차를 이용하여 변압기의 탭 제어를 수행하여 변압기 탭 제어의 정밀도를 높이는 방식을 제안하였다.
그러나 이 경우 제어기가 각 서브 모듈의 클록을 동시에 공급하지 않아 고조파 발생에 대한 해결을 제시하지 못하는 단점이 있다.
본 발명의 목적은, HVDC(High Voltage Direct Current) 시스템의 VBE(valve base electronics) 클록을 동기화하여 HVDC 출력의 고조파 발생을 억제하는 HVDC 시스템의 VBE 클록 동기화 장치 및 방법을 제공하는 것이다.
본 발명은 클록 발생을 이중화하여 안정된 클록을 서브 모듈에 공급함으로써 HVDC의 신뢰성을 높일 수 있는 HVDC 시스템의 VBE 클록 동기화 장치 및 방법을 제공하는데 또 다른 목적이 있다.
본 발명에 따른 HVDC 시스템의 VBE 클록 동기화 장치는 기준 클록을 생성하는 연산보드 및 기준 클록에 동기되어, 서브 모듈의 ON/OFF를 제어하는 인터페이스 보드를 포함할 수 있다.
여기서, 연산보드는 마스터 또는 슬레이브 중 어느 하나로 동작하는 제 1 연산 보드 및 제 1 연산 보드가 마스터일 경우 슬레이브로 동작하고 제 1 연산 보드가 슬레이브일 경우 마스터로 동작하는 제 2 연산 보드를 포함할 수 있다.
또한, 제 1 연산 보드 및 제 2 연산 보드는 타임 서버로부터 1PPS(pulse per second) 기준 신호를 입력받는 1PPS 신호 입력부, 제 1 연산 보드 자체의 시스템 클록을 생성하는 시스템 클록 생성부, 1PPS 신호 입력부의 출력과 시스템 클록 생성부의 출력의 오차를 보상하는 오차 보상 모듈, 오차를 보정한 클록을 생성하는 오차 보정 클록 생성부, 및 제 2 연산 보드에서 출력하는 기준 클록과 동기를 수행하는 클록 동기 모듈을 포함할 수 있다.
여기서, 클록 동기 모듈은 제 2 연산 보드에서 기준 클록이 수신되지 않을 경우 마스터로 절체할 수 있다.
또한, 클록 동기 모듈은 1PPS 기준 신호의 오차가 설정 값 이상일 경우 오차 보정 클록 생성부의 클록을 반영하여 기준 신호를 출력할 수 있다.
여기서, 인터페이스 보드는 제 1 연산 보드 및 제 2 연산 보드의 기준 클록을 수신하는 클록 입력부, 클록 입력부의 출력 중 어느 하나의 기준 클록을 선택하는 기준 클록 선택부, 인터페이스 보드 내에서 클록을 생성하는 내부 클록 생성부, 및 내부 클록 생성부의 출력과 기준 클록 선택부의 출력의 오차를 보상하여 인터페이스 보드 내부의 기준 클록으로 공급하는 오차 보상 모듈을 포함할 수 있다.
또한, 인터페이스 보드는 복수개의 서브 모듈과 1:1 통신으로 연결될 수 있으며, 서브 모듈의 수는 HVDC시스템 용량에 따라 결정될 수 있다.
또한, 인터페이스 보드의 수는 서브 모듈의 수 및 인터페이스 보드의 통신 포트 수에 따라 결정될 수 있다.
본 발명의 다른 실시예에 따른 HVDC 시스템의 VBE 클록 동기화 방법은 1PPS 신호 입력부에서 타임 서버로부터 1PPS 신호를 입력받고 시스템 클록 생성부에서 시스템 클록을 생성하는 1PPS 신호 입력 및 시스템 클록 생성 단계, 시스템 클록 생성부에서 시스템 클록의 정상 여부를 판단하는 시스템 클록 정상 여부 판단 단계, 시스템 클록 정상 여부 판단 단계에서 시스템 클록이 정상으로 판정될 경우 1PPS 신호 입력부에서 1PPS 신호의 정상 여부를 판정하는 1PPS 신호 정상 여부 판단 단계, 및 1PPS 신호 정상 여부 판단 단계에서 1PPS 신호가 정상으로 판정될 경우 오차 보상 모듈에서 시스템 클록과 1PPS 신호의 오차를 계산하여 오차를 오차 보정 클록 생성부로 전달하는 오차 계산 단계를 포함할 수 있다.
여기서, 시스템 클록 정상 여부 판단 단계는, 상기 시스템 클록이 정상으로 판정되지 않을 경우, 시스템 클록 에러를 판정하는 시스템 클록 에러 판단 단계; 및 연산 보드의 절체를 수행하고 상기 절체의 결과를 클록 동기 모듈로 전달하는 연산보드 절체 단계;를 더 포함할 수 있다.
또한, 1PPS 신호 정상 여부 판단 단계는, 상기 1PPS 신호가 정상으로 판정되지 않을 경우, 상기 타임 서버의 기능이 상실된 것으로 판단하고 이를 클록 동기 모듈로 전달하는 타임 서버 기능 상실 판단 단계;를 더 포함할 수 있다.
본 발명에 의한 HVDC 시스템의 VBE 클록 동기화 장치 및 방법은 HVDC(High Voltage Direct Current) 시스템의 VBE(valve base electronics) 클록을 동기화하여 HVDC 출력의 고조파 발생을 억제하는 장점이 있다.
또한, 본 발명에 의한 HVDC 시스템의 VBE 클록 동기화 장치 및 방법은 클록 발생을 이중화하여 안정된 클록을 서브 모듈에 공급함으로써 HVDC의 신뢰성을 높일 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 HVDC 시스템의 VBE 클록 동기화 장치를 나타낸 블록도이다.
도 2는 도 1의 연산보드가 이중화로 구성된 예를 나타낸 블록도이다.
도 3은 도 2의 제 1 연산 보드 및 제 2 연산 보드를 상세히 나타낸 블록도이다.
도 4는 도 2의 인터페이스 보드를 상세히 나타낸 블록도이다.
도 5는 본 발명의 일 실시예에 따른 HVDC 시스템의 VBE 클록 동기화 방법을 나타낸 순서도이다.
본 발명의 실시를 위한 구체적인 실시예를 첨부된 도면들을 참조하여 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 의도는 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 HVDC 시스템의 VBE 클록 동기화 장치 및 방법에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 HVDC 시스템의 VBE 클록 동기화 장치를 나타낸 블록도이며, 도 2 내지 도 4는 도 1을 상세히 설명하기 위한 세부 블록도이다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 HVDC 시스템의 VBE 클록 동기화 장치를 설명한다.
먼저, 도 1을 참조하면, 본 발명의 일 실시예에 따른 HVDC 시스템의 VBE 클록 동기화 장치는 기준 클록을 생성하는 연산보드(100) 및 기준 클록에 동기되어, 서브 모듈(300)의 ON/OFF를 제어하는 인터페이스 보드(200)로 이루어진다.
연산보드(100)는 미도시된 상위 제어기로부터 취득한 지령을 통해, 서브 모듈(300)의 IGBT On/Off Firing Signal을 생성하여, 이를 인터페이스 보드(200)로 전달하고 인터페이스 보드(200)는 연산보드(100)로부터 취득한 서브 모듈(300)의 IGBT On/Off Firing 신호를 서브 모듈(300)로 전달한다.
한편, 인터페이스 보드(200)는 서브 모듈(300)의 상태 정보 및 전압, 온도 등의 정보를 취득하여, 이를 연산보드(100)로 전달하며, 연산보드(100)는 이 정보를 미도시된 상위제어기 및 운영시스템으로 전달하는 역할을 수행한다.
이때, 한 개의 인터페이스 보드(200)는 복수의 서브 모듈(300)과 1:1로 통신을 수행하며, 인터페이스 보드(200)의 사양에 따라 서브 모듈(300)과 연결되는 통신 포트 수는 달라질 수 있다.
또한, 서브 모듈(300)의 수는 HVDC 시스템의 용량에 따라 결정되며, 서브 모듈(300)의 수에 따라 인터페이스 보드(200)의 수도 결정될 수 있다. 즉, 인터페이스 보드(200)는 서브 모듈(300)의 개수에 따라 적절히 구비될 수 있으며, 도면에서와 같이 제 1 인터페이스 보드(210), 제 2 인터페이스 보드(220) 내지 제 N 인터페이스 보드까지로 구성될 수 있다.
예를 들어, 한 개의 인터페이스 보드(200)에 연결 가능한 서브 모듈(300)의 수가 16개이고, 인터페이스 보드(200)의 수가 7개 일 때 전체 서브 모듈(300)의 수는 97개 내지 112개까지 가능하다.
이와 마찬가지로, 한 개의 인터페이스 보드(200)에서 연결 가능한 서브 모듈(300)의 수가 16개이고, 필요한 서브 모듈(300)의 수가 288개일 경우 필요한 인터페이스 보드(200)의 수는 18개로 결정될 수 있다.
본 발명에 따른 HVDC 시스템의 VBE 클록 동기화 장치는, 타임 서버로부터 1PPS 신호를 입력받고 HVDC 시스템의 VBE 클록 동기화 장치 내부에서 시스템 클록을 생성한 후, 시스템 클록과 1PPS 신호의 오차를 계산하여 오차를 보정한 후 복수의 인터페이스 보드(200)에 동시 전달하게 되며, 이를 통해 인터페이스 보드(200)의 제어 하에 있는 복수의 서브 모듈(300) 출력이 모두 동기화되어 출력 변화에 대한 고조파를 현저히 줄일 수 있다.
한편, 본 발명에 따른 HVDC 시스템의 VBE 클록 동기화 장치는 연산보드(100)로부터 안정적인 클록을 공급하기 위해 연산보드(100)를 이중화 하여 구현할 수 있으며, 이하에서는 도 2 및 도 3을 참조하여 이러한 연산보드(100)의 이중화 구조를 상세히 설명한다.
도 2는 도 1의 연산보드(100)가 이중화로 구성된 예를 나타낸 블록도이다.
도 2에서 볼 수 있는 바와 같이, 연산보드(100)는 마스터 또는 슬레이브 중 어느 하나로 동작하는 제 1 연산 보드(110) 및 제 1 연산 보드(110)가 마스터일 경우 슬레이브로 동작하고 제 1 연산 보드(110)가 슬레이브일 경우 마스터로 동작하는 제 2 연산 보드(120)를 포함할 수 있다.
즉, 제 1 연산 보드(110)와 제 2 연산 보드(120)는 타임 서버로부터 각각 1PPS 신호를 입력받고 자체 시스템 클록과 비교하여 안정적인 클록을 공급할 수 있는데, 이때, 안정적인 클록을 먼저, 공급하는 제 1 연산 보드(110) 또는 제 2 연산 보드(120) 중 어느 하나가 마스터로 동작한 후 인터페이스 보드(200)로 동작 정보를 전송할 수 있다.
한편, 마스터로 동작하는 연산보드(100)가 안정적인 클록을 공급할 수 없다고 판단되면 나머지 하나의 연산보드(100)가 마스터로 절체된 후 인터페이스 보드(200)로 동작 정보를 전송할 수 있다.
이때, 제 1 연산 보드(110) 및 제 2 연산 보드(120)의 동작 정보를 전송받은 인터페이스 보드(200)는 마스터로 동작하는 연산보드(100)의 클록을 사용하여 인터페이스 보드(200)를 동작하고 서브 모듈(300)을 제어할 수 있다.
이와 같이, 본 발명은 안정적으로 복수의 서브 모듈(300)을 동시에 제어할 수 있어, 신뢰성 있는 서브 모듈(300)의 운용이 가능하다.
도 3은 도 2의 제 1 연산 보드(110) 및 제 2 연산 보드(120)를 상세히 나타낸 블록도이다.
도 3에서 알 수 있는 바와 같이, 제 1 연산 보드(110) 및 제 2 연산 보드(120)는 타임 서버로부터 1PPS(pulse per second) 기준 신호를 입력받는 1PPS 신호 입력부(114), 제 1 연산 보드(110) 자체의 시스템 클록을 생성하는 시스템 클록 생성부(115), 1PPS 신호 입력부(114)의 출력과 시스템 클록 생성부(115)의 출력의 오차를 보상하는 오차 보상 모듈(113), 오차를 보정한 클록을 생성하는 오차 보정 클록 생성부(112), 및 제 2 연산 보드(120)에서 출력하는 기준 클록과 동기를 수행하는 클록 동기 모듈(111)을 포함할 수 있다.
여기서, 클록 동기 모듈(111)은 제 2 연산 보드(120)에서 기준 클록이 수신되지 않을 경우 마스터로 절체할 수 있다.
또한, 클록 동기 모듈(111)은 1PPS 기준 신호의 오차가 설정 값 이상일 경우 오차 보정 클록 생성부(112)의 클록을 반영하여 기준 신호를 출력할 수 있다.
즉, HVDC 시스템의 VBE 클록 동기화 장치는 1PPS 신호 입력부(114)에서 타임 서버로부터 1PPS 신호를 입력받아 1PPS 신호의 정상 여부를 판정하고, 시스템 클록 생성부(115)에서 시스템 클록을 생성하고 시스템 클록의 정상 여부를 판단하고, 시스템 클록과 1PPS 신호가 정상일 경우 시스템 클록과 1PPS 신호의 오차를 계산하여 그 오차를 오차 보정 클록 생성부(112)에서 시스템 클록에 보상하여 클록 동기 모듈(111)로 전달 할 수 있다.
한편, 시스템 클록이 정상이 아닐 경우 연산 보드의 절체를 수행하고 절체의 결과를 클록 동기 모듈(111)로 전달하거나 1PPS 신호가 정상으로 판정되지 않을 경우, 타임 서버의 기능이 상실된 것으로 판단하여 그 판단 결과를 클록 동기 모듈(111)로 전달할 수 있다.
따라서, 제 1 연산 보드(110)가 마스터로 동작하고 있을 때 전술한 바와 같이 클록에 이상 유무가 판정될 경우 슬레이브로 절체될 수 있고 이를 클록 동기 모듈(111)로 전달한다. 클록 동기 모듈(111)은 인터페이스 보드(200)에 제 1 연산 보드(110)의 마스터/슬레이브 동작 정보를 알림으로써 인터페이스 보드(200)가 안정적인 클록을 선택하여 사용할 수 있도록 한다.
본 발명은 이를 통해 복수의 서브 모듈(300)을 안정적으로 제어할 수 있어, 신뢰성 있는 서브 모듈(300)의 운용이 가능하다.
도 4는 도 2의 인터페이스 보드(200)를 상세히 나타낸 블록도이다.
도 4에서 볼 수 있는 바와 같이, 인터페이스 보드(200)는 제 1 연산 보드(110) 및 제 2 연산 보드(120)의 기준 클록을 수신하는 클록 입력부(211), 클록 입력부(211)의 출력 중 어느 하나의 기준 클록을 선택하는 기준 클록 선택부(214), 인터페이스 보드(200) 내에서 클록을 생성하는 내부 클록 생성부(212), 및 내부 클록 생성부(212)의 출력과 기준 클록 선택부(214)의 출력의 오차를 보상하여 인터페이스 보드(200) 내부의 기준 클록으로 공급하는 오차 보상 모듈(213)을 포함할 수 있다.
클록 입력부(211)는 제 1 연산 보드(110) 및 제 2 연산 보드(120)에서 전달한 마스터/슬레이브 정보를 수신하여 마스터로 동작하고 있는 연산보드(100)를 기준 클록 선택부(214)에서 선택할 수 있다. 또한, 마스터로 동작하는 연산보드(100)에서 공급하는 클록을 내부 클록 생성부(212)에서 생성한 클록과 오차 보상 모듈(213)에서 비교하여 그 오차를 내부 클록 생성부(212)에서 생성한 클록을 보상하여 사용할 수 있다.
이를 통해, 인터페이스 보드(200)에서 사용하는 클록이 제 1 연산 보드(110) 및 제 2 연산 보드(120) 중 마스터의 클록을 동일하게 적용함으로써, 신뢰성 있는 운용이 가능한 장점이 있다.
도 5는 본 발명의 일 실시예에 따른 HVDC 시스템의 VBE 클록 동기화 방법을 나타낸 순서도이다.
도 5에서 알 수 있는 바와 같이, HVDC 시스템의 VBE 클록 동기화 방법은 1PPS 신호 입력부(114)에서 타임 서버로부터 1PPS 신호를 입력받고 시스템 클록 생성부(115)에서 시스템 클록을 생성하는 단계(S100), 시스템 클록 생성부(115)에서 시스템 클록의 정상 여부를 판단하는 단계(S200), 시스템 클록 정상 여부 판단 단계(S200)에서 시스템 클록이 정상으로 판정될 경우 1PPS 신호 입력부(114)에서 1PPS 신호의 정상 여부를 판정하는 단계(S300), 및 1PPS 신호 정상 여부 판단 단계(S300)에서 1PPS 신호가 정상으로 판정될 경우 오차 보상 모듈(113)에서 시스템 클록과 1PPS 신호의 오차를 계산하여 오차를 오차 보정 클록 생성부(112)로 전달하는 단계(S400)로 이루어진다.
여기서, 시스템 클록 정상 여부 판단 단계(S200)는, 시스템 클록이 정상으로 판정되지 않을 경우, 시스템 클록 에러를 판정하는 단계(S210) 및 연산 보드의 절체를 수행하고 절체의 결과를 클록 동기 모듈(111)로 전달하는 단계(S220)를 포함할 수 있다.
또한, 1PPS 신호 정상 여부 판단 단계(S300)는 1PPS 신호가 정상으로 판정되지 않을 경우, 타임 서버의 기능이 상실된 것으로 판단하고 이를 클록 동기 모듈(111)로 전달하는 단계(S310)를 포함할 수 있다.
이상과 같은 본 발명에 따른 HVDC 시스템의 VBE 클록 동기화 방법은, 타임 서버로부터 1PPS 신호를 입력받고 HVDC 시스템의 VBE 클록 동기화 장치 내부에서 시스템 클록을 생성한 후, 시스템 클록과 1PPS 신호의 오차를 계산하여 오차를 보정하고 이를 인터페이스 보드(200)에 전달함으로써, 인터페이스 보드(200)의 제어 하에 있는 서브 모듈(300)의 출력을 동기화하여 출력 변화에 대한 고조파를 현저히 줄일 수 있는 효과가 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 HVDC 시스템의 VBE 클록 동기화 장치 및 방법은 HVDC(High Voltage Direct Current) 시스템의 VBE(valve base electronics) 클록을 동기화하여 HVDC 출력의 고조파 발생을 억제할 수 있으며, 또한 클록 발생을 이중화하여 안정된 클록을 서브 모듈에 공급할 수 있어 HVDC의 신뢰성을 높일 수 있는 장점이 있다.
상술한 것은 하나 이상의 실시예의 실례를 포함한다. 물론, 상술한 실시예들을 설명할 목적으로 컴포넌트들 또는 방법들의 가능한 모든 조합을 기술할 수 있는 것이 아니라, 당업자들은 다양한 실시예의 많은 추가 조합 및 치환할 수 있음을 인식할 수 있다. 따라서 설명한 실시예들은 첨부된 청구범위의 진의 및 범위 내에 있는 모든 대안, 변형 및 개조를 포함하는 것이다.
본 발명은 HVDC 시스템의 VBE 클록 동기화 장치 및 방법에 대한 것으로서, HVDC 분야에 이용 가능하다.

Claims (12)

  1. 기준 클록을 생성하는 연산보드; 및
    상기 기준 클록에 동기되어, 서브 모듈의 ON/OFF를 제어하는 인터페이스 보드;를 포함하는 HVDC 시스템의 VBE 클록 동기화 장치.
  2. 제 1항에 있어서,
    상기 연산보드는,
    마스터 또는 슬레이브 중 어느 하나로 동작하는 제 1 연산 보드; 및
    상기 제 1 연산 보드가 마스터일 경우 슬레이브로 동작하고 상기 제 1 연산 보드가 슬레이브일 경우 마스터로 동작하는 제 2 연산 보드;를 포함하는 것을 특징으로 하는 HVDC 시스템의 VBE 클록 동기화 장치.
  3. 제 2항에 있어서,
    상기 제 1 연산 보드 및 상기 제 2 연산 보드는,
    타임 서버로부터 1PPS(pulse per second) 기준 신호를 입력받는 1PPS 신호 입력부;
    상기 제 1 연산 보드 자체의 시스템 클록을 생성하는 시스템 클록 생성부;
    상기 1PPS 신호 입력부의 출력과 상기 시스템 클록 생성부의 출력의 오차를 보상하는 오차 보상 모듈;
    상기 오차를 보정한 클록을 생성하는 오차 보정 클록 생성부; 및
    상기 제 2 연산 보드에서 출력하는 기준 클록과 동기를 수행하는 클록 동기 모듈;을 포함하는 것을 특징으로 하는 HVDC 시스템의 VBE 클록 동기화 장치.
  4. 제 3항에 있어서,
    상기 클록 동기 모듈은, 상기 제 2 연산 보드에서 기준 클록이 수신되지 않을 경우 마스터로 절체하는 것을 특징으로 하는 HVDC 시스템의 VBE 클록 동기화 장치.
  5. 제 3항에 있어서,
    상기 클록 동기 모듈은, 상기 1PPS 기준 신호의 오차가 설정 값 이상일 경우 상기 오차 보정 클록 생성부의 클록을 반영하여 기준 신호를 출력하는 것을 특징으로 하는 HVDC 시스템의 VBE 클록 동기화 장치.
  6. 제 1항에 있어서,
    상기 인터페이스 보드는,
    제 1 연산 보드 및 제 2 연산 보드의 기준 클록을 수신하는 클록 입력부;
    상기 클록 입력부의 출력 중 어느 하나의 상기 기준 클록을 선택하는 기준 클록 선택부;
    상기 인터페이스 보드 내에서 클록을 생성하는 내부 클록 생성부; 및
    상기 내부 클록 생성부의 출력과 상기 기준 클록 선택부의 출력의 오차를 보상하여 상기 인터페이스 보드 내부의 기준 클록으로 공급하는 오차 보상 모듈;을 포함하는 것을 특징으로 하는 HVDC 시스템의 VBE 클록 동기화 장치.
  7. 제 1항에 있어서,
    상기 인터페이스 보드는, 복수 개의 서브 모듈과 1:1 통신으로 연결되는 것을 특징으로 하는 HVDC 시스템의 VBE 클록 동기화 장치.
  8. 제 1항에 있어서,
    상기 서브 모듈의 수는, HVDC시스템 용량에 따라 결정되는 것을 특징으로 하는 HVDC 시스템의 VBE 클록 동기화 장치.
  9. 제 1항에 있어서,
    상기 인터페이스 보드의 수는, 상기 서브 모듈의 수 및 상기 인터페이스 보드의 통신 포트 수에 따라 결정되는 것을 특징으로 하는 HVDC 시스템의 VBE 클록 동기화 장치.
  10. 1PPS 신호 입력부에서 타임 서버로부터 1PPS 신호를 입력받고 시스템 클록 생성부에서 시스템 클록을 생성하는 1PPS 신호 입력 및 시스템 클록 생성 단계;
    상기 시스템 클록 생성부에서 상기 시스템 클록의 정상 여부를 판단하는 시스템 클록 정상 여부 판단 단계;
    상기 시스템 클록 정상 여부 판단 단계에서 상기 시스템 클록이 정상으로 판정될 경우 상기 1PPS 신호 입력부에서 상기 1PPS 신호의 정상 여부를 판정하는 1PPS 신호 정상 여부 판단 단계;
    상기 1PPS 신호 정상 여부 판단 단계에서 상기 1PPS 신호가 정상으로 판정될 경우 오차 보상 모듈에서 상기 시스템 클록과 1PPS 신호의 오차를 계산하여 상기 오차를 오차 보정 클록 생성부로 전달하는 오차 계산 단계;를 포함하는 HVDC 시스템의 VBE 클록 동기화 방법.
  11. 제 10항에 있어서,
    상기 시스템 클록 정상 여부 판단 단계는,
    상기 시스템 클록이 정상으로 판정되지 않을 경우, 시스템 클록 에러를 판정하는 시스템 클록 에러 판단 단계; 및
    연산 보드의 절체를 수행하고 상기 절체의 결과를 클록 동기 모듈로 전달하는 연산보드 절체 단계;를 더 포함하는 것을 특징으로 하는 HVDC 시스템의 VBE 클록 동기화 방법.
  12. 제 10항에 있어서,
    상기 1PPS 신호 정상 여부 판단 단계는,
    상기 1PPS 신호가 정상으로 판정되지 않을 경우, 상기 타임 서버의 기능이 상실된 것으로 판단하고 이를 클록 동기 모듈로 전달하는 타임 서버 기능 상실 판단 단계;를 더 포함하는 것을 특징으로 하는 HVDC 시스템의 VBE 클록 동기화 방법.
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