KR102341556B1 - 어레이 기판, 표시 패널 및 표시 장치 - Google Patents

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Abstract

본 발명의 실시예는 어레이 기판, 표시 패널 및 표시 장치에 관한 것이다. 상기 어레이 기판은, 적층된 복수의 도전층 및 인접하는 두 층의 도전층 사이에 설치되고 제1 비아홀이 설치되어 있는 층간 절연층을 포함하는 회로 영역, 상기 회로 영역 이외의 영역에 설치되어 있는 경계 영역을 포함하고, 상기 회로 영역에 근접하는 측의 상기 경계 영역의 미리 설정된 범위에는 상기 회로 영역에서의 제1 비아홀의 균일성을 향상하기 위한 제2 비아홀이 설치되어 있고, 상기 제2 비아홀 및 상기 제1 비아홀은 동일 층의 층간 절연층에 설치되어 있다.

Description

어레이 기판, 표시 패널 및 표시 장치
본 출원은 2018 년 5 월 23 일에 출원되고 출원 번호가 201820777664.2이며, 발명 명칭이 [어레이 기판, 표시 패널 및 표시 장치]인 중국 특허 출원을 기초로 하여 우선권을 주장하는바, 당해 중국 특허 출원의 모든 내용을 본 출원에 원용한다.
본 발명은 표시 기술 분야에 관한 것으로, 특히 어레이 기판, 표시 패널 및 표시 장치에 관한 것이다.
표시 패널의 경박(輕薄), 저에너지 소비, 휴대의 편리성의 발전에 따라서, 유기 발광 다이오드(Organic Light-Emitting Diode, OLED)를 대표로 하는 차세대 디스플레이 기술이 점점 더 넓은 범위에서 주목을 받고 있다. OLED는 LCD(Liquid Crystal Display, 액정 디스플레이)의 표시 기술에 비하여, 경박, 저에너지 소비, 낮은 구동 전압, 보다 우수한 시야각과 콘트라스트, 및 더 빠른 응답 속도 등의 장점을 가지고 있다.
종래 기술에 있어서, OLDE 어레이 기판의 ILD(InterLayer Dielectric, 층간 절연층 또는 층간 매체층) 비아홀은, PR(Photoresist) 도포, 노광, 현상 및 드라이 에칭 등의 일련의 프로세스에 의해 형성된다. 그러나, 당해 일련의 프로세스의 오차의 영향에 의해, 회로 영역 이외(예를 들면, 회로 영역의 갭 영역에 근접하는 경계)의 영역에 위치하는 ILD 비아홀의 크기가 회로 영역의 내부보다 큰 현상이 발생할 수 있다. 즉, 오버 에칭 현상이 발생하여 궁극적으로 표시 패널의 표시 불량을 야기시킬 수 있다.
상기의 배경 기술에서 공개된 상기 정보는, 본 발명의 배경에 대한 이해를 돕기 위한 것에 불과한 것이므로, 당업자에게 알려지고 있는 종래 기술을 구성하지 않는 정보를 포함할 수 있다.
CN107068613A(2017.08.18. 공개일)
본 발명의 다른 특징 및 장점은, 이하의 상세한 설명에 의해 명확하게 되고 혹은 부분적으로 본 발명의 실시에 의해 얻어진다.
본 발명의 제1 양태에 의하면, 어레이 기판을 제공한다. 상기 어레이 기판은, 적층된 복수의 도전(導電)층과, 인접하는 두 층의 도전층 사이에 설치되고 제1 비아홀(via-hole)이 설치되어 있는 층간 절연층을 포함하는 회로 영역; 상기 회로 영역 이외의 영역에 설치되는 경계 영역을 포함하고, 상기 회로 영역에 근접하는 측의 상기 경계 영역의 미리 설정된 범위에는 상기 회로 영역에서의 제1 비아홀의 균일성이 향상되도록 상기 제1 비아홀의 형상, 분포 및 비아홀의 밀도와 동일한 제2 비아홀이 설치되어 있고, 상기 제2 비아홀 및 상기 제1 비아홀은 동일 층의 층간 절연층에 설치되어 있다.
본 발명의 일 실시예에 의하면, 상기 회로 영역에서의 제1 비아홀의 밀도는 상기 경계 영역에서의 제2 비아홀의 밀도와 동일하다.
본 발명의 일 실시예에 의하면, 상기 회로 영역에서의 제1 비아홀의 형상과 상기 경계 영역에서의 제2 비아홀의 형상은 동일할 수 있고, 서로 다를 수도 있다.
본 발명의 일 실시예에 의하면, 상기 경계 영역에서의 제2 비아홀의 형상은 원형, 스트립형, 구형 혹은 불규칙적인 형상 중의 어느 하나 또는 복수개이다.
본 발명의 일 실시예에 의하면, 상기 회로 영역에서의 제1 비아홀의 분포는 상기 경계 영역에서의 제2 비아홀의 분포와 동일하다.
본 발명의 일 실시예에 의하면, 상기 회로 영역은 표시 회로 영역, 구동 회로 영역 및 정전기 방전 회로 영역 중의 어느 하나 또는 복수개를 포함한다.
본 발명의 일 실시예에 의하면, 상기 경계 영역은 리드선 영역, 팬 아웃(fan-out) 영역 및 바인딩 영역 중의 어느 하나 또는 2 개를 포함한다.
본 발명의 일 실시예에 의하면, 상기 회로 영역은 인접하여 설치되는 제1 회로 영역 및 제2 회로 영역을 포함하고, 상기 경계 영역은 상기 제1 회로 영역과 상기 제2 회로 영역 사이의 갭 영역이다.
본 발명의 일 실시예에 의하면, 상기 회로 영역은 복수의 픽셀 또는 복수의 서브 픽셀을 포함하고, 상기 미리 설정된 범위의 폭은 상기 픽셀 또는 상기 서브 픽셀의 제1 변의 폭보다 크다.
본 발명의 일 실시예에 의하면, 상기 복수의 도전층은 소스/드레인 금속층과 게이트 금속층을 포함하고, 상기 층간 절연층은 상기 소스/드레인 금속층 및/또는 상기 게이트 금속층 상에 설치되어 있다.
본 발명의 제2 양태에 의하면, 상기 임의의 실시예에 기재된 어레이 기판을 포함하는 표시 패널을 제공한다.
본 발명의 제 3 양태에 의하면, 상기 임의의 실시예에 기재된 표시 패널을 포함하는 표시 장치를 제공한다.
본 발명의 제 4 양태에 의하면, 어레이 기판의 제조 방법을 제공한다. 상기 어레이 기판은 회로 영역과; 상기 회로 영역 이외의 영역에 설치되어 있는 경계 영역과; 를 포함한다. 상기 회로 영역은 적층된 복수의 도전층과, 인접하는 두 층의 도전층 사이 에 설치되는 층간 절연층을 포함한다. 상기 어레이 기판의 제조 방법은 상기 층간 절연층에 제1 비아홀을 설치하는 단계; 상기 회로 영역에 근접하는 측의 상기 경계 영역의 미리 설정된 범위에 상기 회로 영역에서의 제1 비아홀의 균일성이 향상되도록 상기 제1 비아홀의 형상, 분포 및 비아홀의 밀도와 동일한 제2 비아홀을 설치하는 단계; 를 포함하고, 상기 제2 비아홀 및 상기 제1 비아홀은 동일 층의 층간 절연층에 설치된다.
본 발명의 일 실시예에 의하면, 상기 회로 영역에서의 제1 비아홀의 밀도는 상기 경계 영역에서의 제2 비아홀의 밀도와 동일하다.
본 발명의 일 실시예에 의하면, 상기 회로 영역에서의 제1 비아홀의 형상과 상기 경계 영역에서의 제2 비아홀의 형상은 동일할 수 있고, 서로 다를 수 있다.
본 발명의 일 실시예에 의하면, 상기 경계 영역에서의 제2 비아홀의 형상은 원형, 스트립형 및 구형 중의 어느 하나 또는 복수개이다.
본 발명의 일 실시예에 의하면, 상기 회로 영역에서의 제1 비아홀의 분포는 상기 경계 영역에서의 제2 비아홀의 분포와 동일하다.
본 발명의 일 실시예에 의하면, 상기 회로 영역은 표시 회로 영역, 구동 회로 영역 및 정전기 방전 회로 영역 중의 어느 하나 또는 복수개를 포함한다.
본 발명의 일 실시예에 의하면, 상기 경계 영역은 리드선 영역, 팬 아웃 영역 및 바인딩 영역 중의 어느 하나 또는 2 개를 포함한다.
또한, 상술한 일반적인 기재와 후술하는 상세한 설명은 단지 예시적으로 해석적인 것이고, 본 발명을 한정하는 것은 아니다.
이하의 도면은 명세서에 포함되어 본 명세서의 일부를 구성하고, 본 발명에 해당하는 실시예를 예시하면서 명세서와 함께 본 발명의 원리를 해석한다.
도 1은 관련 기술에서의 어레이 기판을 모식적으로 나타낸 모식도이다.
도 2는 본 발명의 예시적인 실시예에 따른 어레이 기판을 모식적으로 나타낸 모식도이다.
도 3은 본 발명의 예시적인 실시예에 따른 다른 어레이 기판을 모식적으로 나타낸 모식도이다.
이하, 도면을 참조하면서 예시적인 실시예를 보다 전면적으로 설명한다. 그러나, 예시적인 실시예는 다양한 형태로 실시될 수 있으나, 여기에서 설명되는 실시예에 한정되는 것은 아니다. 반대로, 이러한 실시예를 제공함으로써, 본 발명을 전면적으로 완전하게 하고 또한 예시적인 실시예의 사상을 전면적으로 당업자에게 전달한다. 또한, 도면은 본 발명의 모식적인 도시에 불과할 뿐, 반드시 축척대로 그려져 있는 것은 아니다. 도면에서 동일한 부호가 동일 또는 유사한 부분을 표시하고 있으므로 중복 설명을 생략한다.
또한, 설명하는 특징, 구성 또는 특성은 임의의 적절한 방식으로 하나 또는 복수의 실시예에 결합될 수 있다. 이하의 설명에 있어서, 본 발명의 실시예를 충분히 이해하기 위하여 많은 구체적인 세부를 제공한다. 그러나, 당업자가 이해해야 할 것은, 특정적인 세부 사항 중의 하나 이상의 없어도 본 발명에 따른 기술 방안을 실현할 수 있고 또는 다른 방법, 요소, 재료, 장치, 단계 등을 이용할 수 있다. 다른 경우에는, 본 발명의 각 형태를 모호하는 것을 피면하기 위하여, 주지의 구성, 방법, 장치, 실시, 재료 또는 동작을 상세하게 표현이거나 설명하지 않는다.
도면에 나타낸 몇가지 블록도는 기능적인 실체이고, 반드시 물리적으로 또는 논리적으로 독립되는 실체에 대응할 필요가 없다. 이러한 기능적인 실체는 소프트웨어 형식으로 실행되거나 하나 또는 복수의 하드웨어 모듈 또는 집적 회로로 실행되거나, 부동한 네트워크 및/또는 프로세서 장치 및/또는 마이크로 컨트롤러 장치로 실현될 수 있다.
이하의 예시적인 실시예에서 설명하는 실시예는, 본 발명과 일치하는 모든 실시예를 대표하는 것은 아니다. 즉, 이들은 특허 청구 범위에 기재된 본 발명의 일부 양태에 일치하는 장치 및 방법의 일 예에 불과하다.
도 1은 관련 기술에서의 어레이 기판을 모식적으로 나타낸 모식도이다.
도 1에 나타낸 바와 같이, 이는 관련 기술에서의 OLDE 어레이 기판(100)의 ILD(InterLayer Dielectric, 층간 절연층 또는 층간 매체층) 비아홀(즉, 도 1에서의 제1 비아홀(131))의 분포의 모식도이다. 여기서, 어레이 기판(100)은, 회로 영역; 상기 회로 영역 이외의 영역에 설치되어 있는 경계 영역; 을 포함할 수 있다.
예를 들어, 상기 회로 영역은, 표시 회로 영역(111), 구동회로 영역(112)(예를 들어, Gate driver on Array, 게이트 구동 회로 영역, 이하 단순히 GOA 영역이라 칭함.) 및 정전기 방전(Electro-Static discharge, 정전기 방전 영역, 이하 단순히 ESD라고 칭함.) 회로 영역(미도시) 등의 어느 하나 또는 복수개를 포함할 수 있다.
예를 들어, 상기 경계 영역은, 리드선 영역(121), 팬 아웃 영역(122), 바인딩 영역(123), 표시 회로 영역(111)과 구동 회로 영역(112)의 사이의 갭 영역(124) 등 중의 하나 또는 복수개를 포함할 수 있다. 여기서, 표시 회로 영역(111), 구동 회로 영역(112) 및 정전기 방전 회로 영역에는, 제1 비아홀(131)이 설치될 수 있다. 여기서, ILD 비아홀을 일 예로 설명하지만, 본 발명은 이에 한정되지 않는다.
관련 기술에 있어서, 일반적으로 ILD 제1 비아홀(131)은 표시 회로 영역(111), GOA 영역(112), ESD 영역 등의 영역에 형성되어 있다. 일반적으로, 이러한 영역 사이에 갭이 존재하고 있다. 이러한 갭 영역 및/또는 리드선 영역(121) 및/또는 팬 아웃 영역(122) 및/또는 바인딩 영역(123)에도 ILD 층이 형성되어 있다. ILD 제1 비아홀(131)의 형성은, PR(Photoresist, 포토 레지스트) 도포, 노광, 현상 및 드라이 에칭 등의 일련의 프로세스가 필요하다. 프로세스의 오차의 영향에 의하여, 상기 회로 영역 이외(예를 들면, 회로 영역의 갭 영역에 근접하는 경계)의 영역에 위치하는 ILD 제1 비아홀(131)의 크기가 상기 회로 영역의 내부보다도 클 경우가 있다. 즉, 오버 에칭 현상이 발생하므로, 궁극적으로 표시 패널의 표시 불량을 야기시킬 수 있다.
우선, 본 발명의 실시예는 어레이 기판을 제공한다. 상기 어레이 기판은 적층된 복수의 도전층과, 인접한 두 층의 도전층 사이에 설치되고 제1 비아홀이 설치되어 있는 층간 절연층 ILD과, 를 구비하는 회로 영역; 상기 회로 영역 이외의 영역에 설치되어 있는 경계 영역; 을 포함할 수 있다. 상기 회로 영역에 근접하는 측의 상기 경계 영역의 미리 설정된 범위에, 상기 회로 영역에서의 제1 비아홀의 균일성이 향상되도록 상기 제1 비아홀의 형상, 분포 및 비아홀의 밀도와 동일한 제2 비아홀을 설치할 수 있다. 여기서, 상기 제2 비아홀 및 상기 제1 비아홀은 동일 층의 층간 절연층 ILD에 설치될 수 있다.
본 발명의 실시예에 따른 어레이 기판에 의하면, 어레이 기판의 회로 영역의 경계 이외의 소정의 범위, 즉 상기 회로 영역에 근접하는 측의 경계 영역의 미리 설정된 범위에, 예를 들어 ILD 제2 비아홀과 같은 제2 비아홀을 설치하는 것을 통하여, 마스크(MASK)를 추가하지 않고도 회로 영역의 경계 이외의 ILD 제2 비아홀 및 회로 영역 내부의 ILD 제1 비아홀의 균일성을 실현할 수 있기 때문에, 회로 영역의 경계에서 ILD 비아홀이 오버 에칭되는 것에 의해 발생되는 표시 불량의 문제를 해결할 수 있다. 이로 하여, 프로세스의 어레이 기판의 수율을 향상시키고, 표시 패널의 표시 효과를 개선할 수 있으므로, 어레이 기판의 생산 코스트를 절감할 수 있다.
예시적인 실시예에 있어서, 상기 제1 비아홀 및 상기 제2 비아홀은 상기 층간 절연층에 설치되는 비아홀, 즉 ILD 비아홀일 수 있다.
또한, 이하의 실시예에 있어서, 상기 제1 비아홀 및 상기 제2 비아홀이 모두 ILD 비아홀인 경우를 일 예로 설명하지만, 본 발명은 이에 한정되지는 것은 아니다. 동일한 프로세스, 예를 들어 PR 도포, 노광, 현상 및 드라이 에칭 등의 일련의 프로세스에 의해 형성되는 기타 비아홀은, 모두 본 발명의 기술안에 적용될 수 있다.
예시적인 실시예에 있어서, 상기 회로 영역은 표시 회로 영역, 구동 회로 영역 및 정전기 방전 회로 영역 등 중의 하나 또는 복수개를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 경계 영역은 리드선 영역, 팬 아웃 영역, 및 바인딩 영역 등 중의 하나 또는 2 개를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 회로 영역은, 인접하여 설치되는 제1 회로 영역 및 제2 회로 영역을 포함한다. 상기 경계 영역은, 상기 제1 회로 영역과 상기 제2 회로 영역 사이의 갭 영역일 수 있다.
예를 들어, 상기 제1 회로 영역이 표시 회로 영역이고, 상기 제2 회로 영역이 구동 회로 영역이며, 상기 경계 영역이 상기 표시 회로 영역과 상기 구동회로 영역 사이의 갭 영역일 수 있지만, 본 발명은 이에 한정되지 않는다.
도 2는 본 발명의 예시적인 실시예에 따른 어레이 기판을 모식적으로 나타낸 모식도이다.
도 2에 도시된 바와 같이, 표시 회로 영역(111)의 ILD 층 상에는, 복수의 제1 비아홀(131)이 설치되고, 표시 회로 영역(111)에 근접하는 측의 표시 회로 영역(111) 이외의 리드선 영역(121)에서의 ILD 층 상에는 제2 비아홀(132)이 설치되어 있다.
본 발명의 실시예에 있어서, 이하의 프로세스에 의하여 상기 제1 비아홀(131) 및/또는 제2 비아홀(132)을 형성할 수 있다. 어레이 기판에 ILD 층을 적층시킨 후, 포토 레지스트(PR)를 도포하고, 그 후, 자외선을 마스크를 통과시켜 PR에 조사할 수 있다. 노광 처리 후, 현상액에 의해 노출된 부분의 PR을 제거하고 PR 패턴을 형성한다. 또한, 반응성 이온 에칭(Reactive Ion Etching, RIE)을 실시하여 ILD 비아홀의 패턴을 형성한다.
예를 들어, 에칭 가스로서, HF, CF4 등을 사용할 수 있다.
여기서, 현상액은, 예를 들어 물로 희석된 테트라 메틸 암모늄 하이드로 옥사이드(Tetramethylammonium Hydroxide, TMAOH)와 같은 강알칼리성 용액이다.
예시적인 실시예에 있어서, 상기 복수의 도전층은, 소스/드레인 금속층과 게이트 금속층을 포함할 수 있다. 여기서, 상기 층간 절연층은, 상기 소스/드레인 금속층(SD 금속층) 및/또는 상기 게이트 금속층(Gate 금속층)에 설치될 수 있다.
예를 들어, 상기 층간 절연층은 제1 절연층 및 제2 절연층을 포함할 수 있다. 여기서, 상기 소스/드레인 금속층은, 기판 상에 설치되고, 상기 제1 절연층은 상기 소스/드레인 금속층 위에 설치되며, 상기 게이트 금속층은 상기 제1 절연층 위에 설치되고, 상기 제2 절연층은 상기 게이트 금속층 위에 설치될 수 있지만, 본 발명은 이에 한정되는 것은 아니다.
본 발명의 실시예에 따른 어레이 기판에 의하면, 표시 회로 영역(111)의 내부에는 제1 비아홀(131)가 형성되고, 또한 표시 회로 영역(111)의 경계 이외의 리드선 영역(121)에는 상기 제1 비아홀의 형상, 분포 및 비아홀의 밀도와 동일한 제2 비아홀(132)이 형성되어 있다. 리드선 영역(121)에서의 리드선이 위치하는 층은, SD 금속층 또는 Gate 금속층이고 ILD를 형성할 때 이미 형성되었으므로, 리드선에 영향을 주지 않는다. 예를 들어, 리드선 영역(121)에 ILD 제2 비아홀과 같은 제2 비아홀(132)을 형성하는 것을 통하여, 회로 영역(111)의 내부에서의 ILD 제1 비아홀과 같은 제1 비아홀(131) 이외의 일치성을 보장할 수 있기 때문에, 표시 회로 영역(111)의 내부에서의 ILD 제1 비아홀의 균일성이 유지될 수 있다.
예시적인 실시예에 있어서, 상기 회로 영역에서의 제1 비아홀의 밀도와 상기 경계 영역에서의 제2 비아홀의 밀도는 동일하다. 또한, 여기의 상기 회로 영역에서의 제1 비아홀의 밀도와 상기 경계 영역에서의 제2 비아홀의 밀도가 동일하다는 것은, 회로 영역의 경계 이외의 소정의 범위 내에서의 제2 비아홀의 밀도와 회로 영역 내에서의 대응하는 제1 비아홀의 밀도가 대략 동일함을 의미한다.
여기서, 제1 비아홀의 밀도는, 회로 영역의 내부에서의 제1 비아홀의 면적의 합과 상기 회로 영역의 총 면적과의 비율로서, 예를 들어, 표시 회로 영역의 내부에서의 제1 비아홀의 면적의 합과 상기 표시 회로 영역의 총 면적의 비율로서 정의될 수 있다. 제2 비아홀의 밀도는, 상기 경계 내부에서의 제2 비아홀의 면적의 합과 제2 비아홀이 위치하는 미리 설정된 범위의 면적과의 비율로서, 예를 들어 상기 리드선 영역의 내부에서의 제2 비아홀 면적의 합과 제2 비아홀이 설치되어 이는 상기 리드선 영역의 설정 범위의 면적의 비율로서 정의될 수 있다.
예시적인 실시예에 있어서, 상기 회로 영역의 제1 비아홀의 형상은 상기 경계 영역의 제2 비아홀의 형상과 동일할 수 있고, 서로 다를 수도 있다.
도 2에 나타낸 실시예에 있어서, 표시 회로 영역(111)에서의 제1 비아홀(131)과 리드선 영역(121)에서의 제2 비아홀(132)의 형상은 동일하고, 모두 원형이지만, 본 발명은 이에 한정되지 않는다. 다른 실시예에 있어서, 리드선 영역(121)에서의 제2 비아홀(132)은 표시 회로 영역(111)에서의 제1 비아홀(131)의 형상과 일치하지 않을 수도 있다.
예를 들어, 상기 경계 영역에서의 제2 비아홀의 형상은 스트립형, 구형 또는 불규칙적인 형상 등의 어느 하나 또는 복수개일 수도 있다.
예시적인 실시예에 있어서, 상기 경계 영역에서의 제2 비아홀의 형상이 스트립형일 경우, 상기 스트립형은 직선일 수 있고, 곡선일 수도 있고, 홈(groove)에 유사한 것일 수 있다.
예시적인 실시예에 있어서, 상기 회로 영역에서의 제1 비아홀의 분포는 상기 경계 영역에서의 제2 비아홀의 분포와 동일하다.
도 2에 나타낸 실시예에 있어서, 표시 회로 영역(111)에서의 제1 비아홀(131) 및 리드선 영역(121)에서의 제2 비아홀(132)의 형상, 분포 및 비아홀의 밀도를 균일하게 유지하는 것을 통하여, 어레이 기판의 회로 영역의 내부에서의 ILD 비아홀의 균일성을 더욱 향상시킬 수 있으며, 이에 따라 양호한 표시 효과를 실현할 수 있다.
예시적인 실시예에 있어서, 상기 회로 영역은 복수의 픽셀 또는 복수의 서브 픽셀을 포함할 수 있다. 여기서, 상기 미리 설정된 범위의 폭은, 상기 픽셀 또는 서브 픽셀의 제1 변(예를 들면, 상기 픽셀 또는 서브 픽셀의 짧은 변)의 폭보다도 크도록 설정될 수 있다.
예를 들어, 도 2에 나타낸 실시예에 있어서, 리드선 영역(121)에서의 제2 비아홀(132)의 미리 설정된 범위의 폭 w은, 상기 픽셀 또는 서브 픽셀의 짧은 변의 폭보다도 크게 설정될 수 있다.
여기서, 제2 비아홀을 설치하기 위한 미리 설정된 범위의 폭의 범위는, 비아홀을 형성하기 위한 노광, 현상 및 드라이 에칭의 정확도, 균일성, 현상액의 점착성에 관계되지만, 회로 영역 면적과 변의 길이와는 직접적으로 관계되지 않는다. 더미(dummy) 비아홀(즉, 상기 제2 비아홀)이 존재하면, 정상적으로 기능하는 비아홀(즉, 상기 제1 비아홀)에 유익한 효과를 초래할 수 있다.
도 3은 본 발명의 예시적인 실시예에 따른 다른 어레이 기판을 모식적으로 나타낸 모식도이다.
도 3에 도시된 바와 같이, 표시 회로 영역(111)에는 복수의 제1 비아홀(131)이 설치될 수 있다. 표시 회로 영역(111)에 근접하는 측의 표시 회로 영역(111) 이외의 팬 아웃 영역(122)의 미리 설정된 범위 내에도, 제2 비아홀(132)이 설치될 수 있다. 여기서, w는 제2 비아홀(132)이 설치되어 있는 미리 설정된 범위의 폭이다. 즉, 도 2에 나타낸 상기 실시예와 동일한 이유에 의하여, ILD 비아홀도 팬 아웃 영역(122)에 형성될 수 있다.
마찬가지로, 다른 실시예에 있어서, 상기의 효과를 달성하기 위하여, 구동 회로 영역, ESD 영역 등의 ILD 제1 비아홀과 같은 제1 비아홀을 설치할 필요가 있는 영역의 경계 이외에, 소정의 수량의 ILD 제2 비아홀과 같은 제2 비아홀을 설치할 수 있다.
예시적인 본 실시예는, 또한, 상기 하나의 실시예에 기재된 어레이 기판을 포함하는 표시 패널을 제공한다.
예시적인 실시예에 있어서, 상기 표시 패널은 OLED 표시 패널일 수 있다. OLED 표시 패널의 어레이 구조가 복잡하기 때문에, 해당 프로세스도 점점 더 복잡하게 되고, 또한 ILD 비아홀의 밀도는 동일한 PPI(Pixels Per Inch, 인치당 픽셀 수량) LCD 표시 패널보다도 훨씬 크다.
그러나, 본 발명은 이에 한정되지 않으며, 예를 들어 LCD 표시 패널 또는 동일한 프로세스에 의해 형성된 임의의 다른 표시 패널일 수도 있다.
상기 표시 패널 및 상기 어레이 기판은 동일한 기술적인 특징 및 동작 원리를 가지고, 상기의 내용을 이미 상세하게 설명하였으므로, 여기서는 상세한 설명을 생략한다.
예시적인 본 실시예는, 또한, 상기의 임의의 실시예에 기재된 표시 패널을 포함하는 표시 장치를 제공한다.
당업자는 명세서에 대한 이해 및 명세서에 기재된 발명에 대한 실시를 통하여, 본 발명의 다른 실시예를 용이하게 얻을 수 있다. 본 출원은 본 발명에 대한 임의의 변형, 용도 또는 적응적인 변화를 포함하고, 이러한 변형, 용도 또는 적응적인 변화는 본 발명의 일반적인 원리를 따르며, 본 발명에서 공개되지 않은 해당 기술 분야의 공지 기술 또는 통상적인 기술 수단을 포함한다. 명세서 및 실시예는 단지 예시적인 것으로서, 본 발명의 진정한 범위와 취지는 특허 청구 범위에 의해 나타낸다.
이상, 본 발명에 따른 예시적인 실시예를 구체적으로 설명하였으나, 본 발명은 본 명세서에서 설명된 상세한 구조, 배치 방식 또는 실현 방법에 한정되는 것은 아니다. 반대로, 본 발명은 첨부된 특허 청구 범위의 정신 및 범위 내에 포함되는 다양한 수정 및 등가 배치를 포함한다.

Claims (20)

  1. 유기 발광 다이오드가 어레이 형식으로 설치되어 있는 어레이 기판에 있어서,
    적층된 복수의 도전층 및 인접하는 두 층의 도전층 사이에 설치되고 복수 열의 제1 비아홀이 설치되어 있는 층간 절연층을 포함하는 회로 영역,
    상기 회로 영역 이외의 영역에 설치되는 경계 영역을 포함하고,
    상기 회로 영역에 근접하는 일 측의 상기 경계 영역의 미리 설정된 범위에는, 상기 회로 영역에서의 제1 비아홀의 균일성이 향상되도록 상기 제1 비아홀과 동일한 비아홀의 밀도를 가지는 복수 열의 제2 비아홀이 설치되어 있고,
    상기 제2 비아홀 및 상기 제1 비아홀은, 동일 층의 층간 절연층에 설치되어 있고,
    상기 경계 영역은 리드선 영역, 팬 아웃 영역 및 바인딩 영역 중의 어느 하나 또는 복수 개를 포함하는
    것을 특징으로 하는 어레이 기판.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 회로 영역에서의 제1 비아홀의 형상과 상기 경계 영역에서의 제2 비아홀의 형상은 동일하거나 서로 다른
    것을 특징으로 하는 어레이 기판.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 경계 영역에서의 제2 비아홀의 형상은 원형, 스트립형, 구형 중의 어느 하나 또는 복수개인
    것을 특징으로 하는 어레이 기판.
  5. 제 1 항에 있어서,
    상기 회로 영역에서의 제1 비아홀의 분포는 상기 경계 영역에서의 제2 비아홀의 분포와 동일한
    것을 특징으로 하는 어레이 기판.
  6. 제 1 항에 있어서,
    상기 회로 영역은 표시 회로 영역, 구동 회로 영역 및 정전기 방전 회로 영역 중의 어느 하나 또는 복수개를 포함하는
    것을 특징으로 하는 어레이 기판.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 회로 영역은 인접하여 설치되는 제1 회로 영역 및 제2 회로 영역을 포함하고,
    상기 경계 영역은 상기 제1 회로 영역과 상기 제2 회로 영역 사이의 갭 영역인
    것을 특징으로 하는 어레이 기판.
  9. 제 1 항에 있어서,
    상기 회로 영역은 복수의 픽셀 또는 서브 픽셀을 포함하고,
    상기 미리 설정된 범위의 폭은 상기 픽셀 또는 서브 픽셀의 제1 변의 폭보다 큰
    것을 특징으로 하는 어레이 기판.
  10. 제 1 항에 있어서,
    상기 복수의 도전층은 소스/드레인 금속층 및 게이트 금속층을 포함하고,
    상기 층간 절연층은 상기 소스/드레인 금속층 및/또는 상기 게이트 금속층 상에 설치되는
    것을 특징으로 하는 어레이 기판.
  11. 제 1 항, 제 3 항, 제 5 항, 제 6 항 및 제 8 항 내지 제 10 항 중 어느 한 항에 기재된 어레이 기판을 포함하는 것을 특징으로 하는 표시 패널.
  12. 제 11 항에 있어서,
    상기 표시 패널은 OLED 표시 패널인
    것을 특징으로 하는 표시 패널.
  13. 제 11 항에 기재된 표시 패널을 포함하는 표시 장치.
  14. 유기 발광 다이오드가 어레이 형식으로 설치되어 있는 어레이 기판의 제조 방법에 있어서,
    상기 어레이 기판은, 회로 영역과, 상기 회로 영역 이외의 영역에 설치되어 있는 경계 영역을 포함하고, 상기 회로 영역은 적층된 복수의 도전층과, 인접한 두 층의 도전층 사이에 설치되는 층간 절연층을 포함하며,
    상기 어레이 기판의 제조 방법은,
    상기 층간 절연층에 복수 열의 제1 비아홀을 설치하는 단계,
    상기 회로 영역에 근접하는 일 측의 상기 경계 영역의 미리 설정된 범위에, 상기 회로 영역에서의 제1 비아홀의 균일성이 향상되도록 상기 제1 비아홀과 동일한 비아홀의 밀도를 가지는 복수 열의 제2 비아홀을 설치하는 단계를 포함하고,
    상기 제2 비아홀 및 상기 제1 비아홀은 동일 층의 층간 절연층에 설치되고,
    상기 경계 영역은 리드선 영역, 팬 아웃 영역 및 바인딩 영역 중의 어느 하나 또는 복수 개를 포함하는
    것을 특징으로 하는 어레이 기판의 제조 방법.
  15. 삭제
  16. 제 14 항에 있어서,
    상기 회로 영역에서의 제1 비아홀의 형상과 상기 경계 영역에서의 제2 비아홀의 형상은 동일하거나 서로 다른
    것을 특징으로 하는 어레이 기판의 제조 방법.
  17. 제 14 항 또는 제 16 항에 있어서,
    상기 경계 영역에서의 제2 비아홀의 형상은 원형, 스트립형 및 구형 중의 어느 하나 또는 복수개인
    것을 특징으로 하는 어레이 기판의 제조 방법.
  18. 제 14 항에 있어서,
    상기 회로 영역에서의 제1 비아홀의 분포는 상기 경계 영역에서의 제2 비아홀의 분포와 동일한
    것을 특징으로 하는 어레이 기판의 제조 방법.
  19. 제 14 항에 있어서,
    상기 회로 영역은 표시 회로 영역, 구동 회로 영역 및 정전기 방전 회로 영역 중의 어느 하나 또는 복수개를 포함하는
    것을 특징으로 하는 어레이 기판의 제조 방법.
  20. 삭제
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN208489194U (zh) 2018-05-23 2019-02-12 京东方科技集团股份有限公司 阵列基板、显示面板及显示装置
CN111077707A (zh) * 2019-12-18 2020-04-28 Tcl华星光电技术有限公司 一种阵列基板和显示面板
CN111223439A (zh) * 2020-03-12 2020-06-02 深圳市华星光电半导体显示技术有限公司 应用于阵列基板的goa电路、阵列基板及goa电路的制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050121789A1 (en) * 2003-12-04 2005-06-09 Madurawe Raminda U. Programmable structured arrays
JP2010251754A (ja) * 2009-04-15 2010-11-04 Internatl Business Mach Corp <Ibm> C4ボール内の均一な電流密度のための金属配線構造体
US20170025601A1 (en) * 2015-07-23 2017-01-26 Globalfoundries Singapore Pte. Ltd. 3d mram with through silicon vias or through silicon trenches magnetic shielding
US20170033005A1 (en) * 2002-07-31 2017-02-02 Fujitsu Semiconductor Limited Semiconductor device having groove-shaped via-hole
US20170154936A1 (en) * 2015-12-01 2017-06-01 Lg Display Co., Ltd. Display device
CN107731846A (zh) * 2017-08-31 2018-02-23 长江存储科技有限责任公司 提高沟道通孔均一性的三维存储器形成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772251B1 (ko) * 2006-07-12 2007-11-01 동부일렉트로닉스 주식회사 반도체 소자의 더미 콘택 및 그 제조 방법
JP5207670B2 (ja) 2006-07-19 2013-06-12 キヤノン株式会社 表示装置
US7951704B2 (en) * 2008-05-06 2011-05-31 Spansion Llc Memory device peripheral interconnects and method of manufacturing
JP2011076804A (ja) 2009-09-29 2011-04-14 Panasonic Corp 有機el表示装置およびその製造方法
JP6065964B2 (ja) 2010-10-25 2017-01-25 セイコーエプソン株式会社 電気光学装置および電子機器
WO2012086111A1 (ja) 2010-12-20 2012-06-28 パナソニック株式会社 有機elディスプレイパネル及びその製造方法
US8597860B2 (en) * 2011-05-20 2013-12-03 United Microelectronics Corp. Dummy patterns and method for generating dummy patterns
JP6114664B2 (ja) 2013-08-29 2017-04-12 株式会社ジャパンディスプレイ 有機el表示装置
US10177032B2 (en) * 2014-06-18 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaging devices, and methods of packaging semiconductor devices
CN104600200B (zh) * 2014-12-26 2017-07-28 上海天马微电子有限公司 一种阵列基板及显示面板
CN104867450B (zh) * 2015-06-05 2017-09-19 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR102455318B1 (ko) 2015-10-30 2022-10-18 삼성디스플레이 주식회사 유기 발광 표시 장치
US9793246B1 (en) * 2016-05-31 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Pop devices and methods of forming the same
CN107068613A (zh) 2016-12-30 2017-08-18 深圳市华星光电技术有限公司 Oled显示装置的阵列基板及其制作方法
CN207116434U (zh) 2017-08-02 2018-03-16 京东方科技集团股份有限公司 一种oled基板及显示装置
CN107910333A (zh) 2017-10-27 2018-04-13 武汉华星光电半导体显示技术有限公司 阵列基板及显示装置
CN208489194U (zh) 2018-05-23 2019-02-12 京东方科技集团股份有限公司 阵列基板、显示面板及显示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170033005A1 (en) * 2002-07-31 2017-02-02 Fujitsu Semiconductor Limited Semiconductor device having groove-shaped via-hole
US20050121789A1 (en) * 2003-12-04 2005-06-09 Madurawe Raminda U. Programmable structured arrays
JP2010251754A (ja) * 2009-04-15 2010-11-04 Internatl Business Mach Corp <Ibm> C4ボール内の均一な電流密度のための金属配線構造体
US20170025601A1 (en) * 2015-07-23 2017-01-26 Globalfoundries Singapore Pte. Ltd. 3d mram with through silicon vias or through silicon trenches magnetic shielding
US20170154936A1 (en) * 2015-12-01 2017-06-01 Lg Display Co., Ltd. Display device
CN107731846A (zh) * 2017-08-31 2018-02-23 长江存储科技有限责任公司 提高沟道通孔均一性的三维存储器形成方法

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Publication number Publication date
EP3799127A1 (en) 2021-03-31
CN208489194U (zh) 2019-02-12
US20210167159A1 (en) 2021-06-03
JP2021524047A (ja) 2021-09-09
WO2019223434A1 (zh) 2019-11-28
US11398539B2 (en) 2022-07-26
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