KR102321838B1 - 인시츄 퇴적된 자기 스택들로부터 스핀 로직 디바이스들을 제조하는 방법 - Google Patents

인시츄 퇴적된 자기 스택들로부터 스핀 로직 디바이스들을 제조하는 방법 Download PDF

Info

Publication number
KR102321838B1
KR102321838B1 KR1020177013714A KR20177013714A KR102321838B1 KR 102321838 B1 KR102321838 B1 KR 102321838B1 KR 1020177013714 A KR1020177013714 A KR 1020177013714A KR 20177013714 A KR20177013714 A KR 20177013714A KR 102321838 B1 KR102321838 B1 KR 102321838B1
Authority
KR
South Korea
Prior art keywords
magnet
layer
interface
spin
conductive material
Prior art date
Application number
KR1020177013714A
Other languages
English (en)
Other versions
KR102321838B9 (ko
KR20170099850A (ko
Inventor
데이비드 제이. 미칼락
사시칸스 마니파트루니
제임스 에스. 클라크
드미트리 이. 니코노브
이안 영
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20170099850A publication Critical patent/KR20170099850A/ko
Application granted granted Critical
Publication of KR102321838B1 publication Critical patent/KR102321838B1/ko
Publication of KR102321838B9 publication Critical patent/KR102321838B9/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H01L43/12—
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
    • G01D5/00—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable
    • G01D5/12—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means
    • G01D5/14—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage
    • G01D5/20—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage by varying inductance, e.g. by a movable armature
    • G01D5/2006—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage by varying inductance, e.g. by a movable armature by influencing the self-induction of one or more coils
    • G01D5/2033—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage by varying inductance, e.g. by a movable armature by influencing the self-induction of one or more coils controlling the saturation of a magnetic circuit by means of a movable element, e.g. a magnet
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/12—Measuring magnetic properties of articles or specimens of solids or fluids
    • G01R33/1284—Spin resolved measurements; Influencing spins during measurements, e.g. in spintronics devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
    • G11B5/127—Structure or manufacture of heads, e.g. inductive
    • G11B5/33—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only
    • G11B5/39—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only using magneto-resistive devices or effects
    • H01L43/08—
    • H01L43/10—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
    • G11B5/127—Structure or manufacture of heads, e.g. inductive
    • G11B5/33—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only
    • G11B5/39—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only using magneto-resistive devices or effects
    • G11B2005/3996—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only using magneto-resistive devices or effects large or giant magnetoresistive effects [GMR], e.g. as generated in spin-valve [SV] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
    • G11B5/127—Structure or manufacture of heads, e.g. inductive
    • G11B5/33—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only
    • G11B5/39—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only using magneto-resistive devices or effects
    • G11B5/3903—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only using magneto-resistive devices or effects using magnetic thin film layers or their effects, the films being part of integrated structures
    • G11B5/3993—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only using magneto-resistive devices or effects using magnetic thin film layers or their effects, the films being part of integrated structures in semi-conductors

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Hall/Mr Elements (AREA)
  • Thin Magnetic Films (AREA)

Abstract

기판 또는 템플릿 상에 마그넷을 형성하는 단계 - 마그넷은 계면을 가짐 -; 마그넷의 계면 상에 비-마그넷 도전성 재료의 제1 층을 형성하되, 마그넷과 비-마그넷 도전성 재료의 층은 인시츄 형성되도록 형성하는 단계를 포함하는 방법이 기술된다. 기판 또는 템플릿 상에 형성되는 마그넷 - 마그넷은 결정학적, 전자기적 또는 열역학적 조건들 하에서 형성되고, 마그넷은 계면을 가짐 -; 및 마그넷의 계면 상에 형성되는 비-마그넷 도전성 재료의 제1 층 - 마그넷과 비-마그넷 도전성 재료의 층은 인시츄 형성되도록 함 - 을 포함하는 장치가 기술된다.

Description

인시츄 퇴적된 자기 스택들로부터 스핀 로직 디바이스들을 제조하는 방법{METHOD FOR FABRICATING SPIN LOGIC DEVICES FROM IN-SITU DEPOSITED MAGNETIC STACKS}
스핀 로직은 비욘드(beyond) CMOS(Complementary Metal Oxide Semiconductor) 컴퓨팅 회로들 및 아키텍처들을 위한 새로운 종류의 컴퓨팅 회로들 및 아키텍처들을 가능하게 할 수 있다. 그러나, 스핀 로직 디바이스들의 기존 실험 시연들은 임계 스핀 주입층들의 퇴적 동안의 에어 브레이크(air break)를 위한 요구사항 및 마스크-인-챔버 플로우(mask-in-chamber flow)를 이용한 멀티-앵글 퇴적에 대한 의존성 때문에 스핀 주입 효율이 낮다는 문제가 있다(여기서 퇴적은 비접촉 마스크를 이용하여 행해지며, 상이한 기하학적 구조들이 멀티-앵글 퇴적을 통해 획득된다). 이러한 기존의 공정들은 계면 품질이 낮고(즉, 계면 품질이 거침), 그에 따라 주입되는 스핀 편극(spin polarization)이 낮다는 문제가 있다. 또한, 이러한 기존의 공정들은 이러한 공정들을 HVM(High Volume Manufacturing) 공정에 통합하는 데 어려움을 겪고 있다.
본 개시내용의 실시예들은 이하에 주어진 상세한 설명 및 본 개시내용의 다양한 실시예들의 첨부된 도면들로부터 더욱 완전하게 이해될 것이나, 이는 특정 실시예들로 본 개시내용을 한정하는 것으로 여겨져서는 안되며, 단지 설명 및 이해를 위한 것이다.
도 1a 내지 도 1c는 본 개시내용의 일부 실시예들에 따라 인시츄(in-situ) 형성된 마그넷 및 비-마그넷 도전성 층을 갖는 기판의 스택의 평면도 및 측면도들을 도시한다.
도 2a 내지 2c는 본 개시내용의 일부 실시예들에 따른 포지티브 레지스트 패턴 퇴적을 갖는 스택의 평면도 및 측면도들을 도시한다.
도 3a 내지 도 3c는 본 개시내용의 일부 실시예들에 따라 포지티브 레지스트가 선택적으로 에칭된 후의 스택의 평면도 및 측면도들을 도시한다.
도 4a 내지 4c는 본 개시내용의 일부 실시예들에 따라 포지티브 레지스트가 제거된 후의 스택의 평면도 및 측면도들을 도시한다.
도 5a 내지 도 5c는 본 개시내용의 일부 실시예들에 따라 채널 및 패드 레지스트 퇴적을 갖는 스택의 평면도 및 측면도들을 도시한다.
도 6a 내지 도 6c는 본 개시내용의 일부 실시예들에 따라 비-마그넷 도전성 재료의 선택적 에칭에 의한 스택의 평면도 및 측면도들을 도시한다.
도 7a 내지 도 7c는 본 개시내용의 일부 실시예들에 따라 채널 및 패드 레지스트가 제거된 스택의 평면도 및 측면도들을 도시한다.
도 8a 내지 도 8c는 본 개시내용의 일부 실시예들에 따라, 에칭된 마그넷 측벽들을 통해 채널로 흐르는 전류를 방지하기 위한 컨포멀 유전체층(conformal dielectric layer) 퇴적을 갖는 스택의 평면도 및 측면도들을 도시한다.
도 9a 내지 도 9c는 본 개시내용의 일부 실시예들에 따라 채널 및 패드 레지스트 퇴적을 갖는 스택의 평면도 및 측면도들을 도시한다.
도 10a 내지 도 10c는 본 개시내용의 일부 실시예들에 따라 마그넷 측벽들을 에칭하지 않고 비-마그넷 도전성 층의 상부 상에 컨포멀 유전체층(Conformal Dielectric layer)(ILD)을 노출시키도록 타임 에칭(timed etch)된 스택의 평면도 및 측면도들을 도시한다.
도 11a 내지 도 11c는 본 개시내용의 일부 실시예들에 따라 채널 및 패드 퇴적을 갖는 스택의 평면도 및 측면도들을 도시한다.
도 11d 내지 도 11f는 본 개시내용의 일부 실시예들에 따른 레지스트 리프트-오프(lift-off) 후의 스택의 평면도 및 측면도들을 도시한다.
도 12a 내지 도 12c는 본 개시내용의 일부 실시예들에 따른 레지스트 배치를 갖는 기판을 갖는 스택의 평면도 및 측면도들을 도시한다.
도 13a 내지 도 13c는 본 개시내용의 일부 실시예들에 따라 마그넷 및 얇은 채널 퇴적을 갖는 스택의 평면도 및 측면도들을 도시한다.
도 14a 내지 도 14c는 본 개시내용의 일부 실시예들에 따른 리프트-오프 후의 스택의 평면도 및 측면도들을 도시한다.
도 15a 내지 도 15c는 본 개시내용의 일부 실시예들에 따라 채널 및 패드를 위한 패턴들을 형성하기 위한 레지스트 퇴적 및 선택적인 에칭 후의 스택의 평면도 및 측면도들을 도시한다.
도 16a 내지 도 16c는 본 개시내용의 일부 실시예들에 따른 두꺼운 채널 금속 퇴적 후의 스택의 평면도 및 측면도들을 도시한다.
도 17a 내지 도 17c는 본 개시내용의 일부 실시예들에 따라 레지스트 퇴적에 의해 규정되는 영역의 리프트-오프 후의 스택의 평면도 및 측면도들을 도시한다.
도 18a 내지 18c는 본 개시내용의 일부 실시예들에 따른 비-마그넷 도전성 재료의 선택적인 에칭 후의 스택의 평면도 및 측면도들을 도시한다.
도 19a는 본 개시내용의 일부 실시예들에 따른 측면(lateral) 스핀 로직 디바이스측이 가능해지는 인시츄 공정 플로우의 측면도를 도시한다.
도 19b는 본 개시내용의 일부 실시예들에 따른 인시츄 공정에 의해 가능해지는 도 19a의 측면 스핀 로직 디바이스(예를 들어, ASL 디바이스)의 일부 개략도를 도시한다.
도 20은 본 개시내용의 일부 실시예들에 따라 인시츄 공정에 의해 인에이블되는 판독 헤드 센서로서 사용되는 저폭 측면 스핀 밸브를 도시한다.
도 21a 내지 도 21b는 투과 전자 현미경(Transmission Electron Microscopy)(TEM)을 사용하여 검출될 수 있는 자기 텍스쳐의 형성물을 도시한다.
도 22는 일부 실시예들에 따라 인시츄 퇴적된 자기 스택들로부터 형성되는 측면 스핀 로직 디바이스들을 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(System-on-Chip)를 도시한다.
비 국부적인 스핀 밸브 기하학적 구조들에서의 자성 박형 파일들의 현재 가공은 자성층의 퇴적 이후 및 채널의 퇴적 이전에 패터닝을 위한 공기 노출을 필요로 한다. 이 에어 브레이크는 마그넷 상에 표면 산화를 일으킨다. 표면 산화를 제거하기 위해 사용되는 산화물 및/또는 어그레시브 트리트먼트들의 불완전한 제거는 채널 재료로의 스핀 주입 효율들을 저하시킨다.
비-측면 스핀 밸브 디바이스를 제조하는 하나의 방법은 2단계 공정을 사용하는 것이다. 제1 단계에서, 패턴화된 레지스트에 자성층을 퇴적한 후, 리프트-오프 및 세정한다. 제2 단계에서, 레지스트는 채널 재료의 퇴적을 위해 자성층의 상부 상에 패터닝된다. 이 공정에서, 마그넷의 표면은 가공 중에 산화되고, 채널 재료의 퇴적 전에 표면 트리트먼트로 인시츄 제거되어야 한다. 이 공정에서, (산화가 제거된 후의) 결과적인 마그넷/채널은 진공에서의 두 재료의 순차적인 즉시 퇴적에 비해 열악한 계면 품질을 제공한다.
비-측면 스핀 밸브 디바이스를 제조하는 다른 방법은 마그넷을 퇴적한 다음, 인시츄 채널 퇴적을 수행하는 것이다. 이 방법에서, 필요한 패터닝을 달성하기 위해, 퇴적은 매우 얕아야 하고, 퇴적을 위해 입사하는 빔들에 대한 각도들은 필요한 기하학적 구조로 두 재료들의 배치를 제어하기 위해 조심스럽게 제어될 필요가 있다. 얕고 제어되는 각도들은 HVM에는 실용적이지 않다.
여기에 기술된 일부 실시예들은 다음을 퇴적하기 전에 하나의 층을 패터닝하기 위해 에어 브레이크와는 독립적인 방법, 즉, 인시츄 가공 방법으로 형성된다. 여기에서 "인시츄"라는 용어는 일반적으로 에어 브레이크가 없고(예를 들어, 진공 조건들 내), 재료 형성 중의 연속 열역학, 결정학적 또는 전자기적 컨디셔닝을 의미한다. "인시츄"라는 용어는 또한 마그넷 및 금속 캡이 둘다 동일한 진공 챔버에서 ("인시츄") 퇴적되는 것을 지칭한다. "엑스-시츄(ex-situ)"라는 용어는 일반적으로 마그넷이 퇴적되고, 공기로 옮겨지고, 산화물이 성장한 후, 디바이스가 나중에 (진공 또는 다른 조건에서) 채널 또는 캡 재료로 코팅될 때를 의미한다. "인시츄" 부분은 초고 진공의 안전성을 벗어날 때 발생할 수 있는 마그넷 표면의 산화 또는 거칠어짐을 방지한다. 일부 실시예들은 멀티-앵글 퇴적을 필요로 하지 않는(즉, 이와 독립적인) 가공 방법을 설명한다.
일부 실시예들에서, 자기 스핀 밸브들의 인시츄 가공에 기초한 공정은 인시츄 퇴적된 마그넷/스핀 채널 스택들에서 동작하는 서브트랙티브 공정 플로우(subtractive process flow)이다. 일부 실시예들에서, 공정은 마그넷이 이상적인 결정학적, 열역학적 또는 전자기적 조건들에서 형성되는 인시츄 퇴적된 기판 또는 템플릿에서 시작한다. 일부 실시예들에서, 마그넷의 계면은 공지된 비-마그넷 도전성 채널 또는 캐핑 재료의 층으로 인시츄 보호되거나 보존된다. 일부 실시예들에서, 스핀 편극된 전류 플로우들이 흐르는 임계 마그넷/채널 계면이 공기에 노출되거나 화학적으로 변형되지 않도록, 층들의 스택(도전성 및/또는 비도전성)이 기판 상에 서브트랙티브하게 패터닝된다.
다양한 실시예들의 많은 기술적 효과들이 있다. 예를 들어, 자기 스핀 밸브들의 인시츄 가공 방법은 자성 재료(스핀 편극에 사용됨)와 채널(스핀 편극된 전자들의 전송에 사용되는 비-자성 재료) 사이의 계면의 품질을 보존한다. 자기 스핀 밸브들의 인시츄 가공 방법은 또한 자성 스택들을 다른 고급 재료들과 사용하는 것을 가능하게 한다. 일부 실시예들을 참조하여 기술된 자기 스핀 밸브들의 인시츄 가공 방법은 광범위한 종류의 자기 로직 및 감지 디바이스들을 가능하게 한다. 예를 들어, 인시츄 가공 방법은 측면 스핀 로직 디바이스들, 판독 헤드 센서로서 사용되는 저폭 측면 스핀 값 등을 형성하는데 사용될 수 있다.
이하의 설명에서, 본 개시내용의 실시예들에 대한 보다 완전한 설명을 제공하기 위해 많은 세부 사항들이 논의된다. 그러나, 본 기술분야의 통상의 기술자에게는 본 개시내용의 실시예들이 이들 특정 세부 사항들 없이 실시될 수 있음이 명백할 것이다. 다른 예들에서, 널리 공지된 구조체들 및 디바이스들은 본 개시내용의 실시예들을 모호하게 하는 것을 피하기 위해, 상세하게 하기보다는 블록도 형태로 도시된다.
실시예들의 대응하는 도면들에서, 신호들은 라인들로 표현됨에 유의한다. 일부 라인들은 보다 많은 구성 신호 경로들을 나타내기 위하여 더 두꺼울 수 있고, 및/또는 주된 정보 플로우 방향을 나타내기 위하여 하나 이상의 엔드들에 화살표들을 가질 수 있다. 이러한 표시들은 제한하려는 것으로 의도되지 않는다. 오히려, 라인들은 회로 또는 로직 유닛의 보다 용이한 이해를 가능하게 하기 위해 하나 이상의 예시적인 실시예들과 관련하여 사용된다. 설계 요구들 또는 선호도들에 의해 지시된 임의의 표현된 신호는 실제로 어느 방향으로든 이동할 수 있는 하나 이상의 신호들을 포함할 수 있으며, 임의의 적합한 유형의 신호 체계로 구현될 수 있다.
명세서 및 청구항들 전체에 걸쳐, "접속된(connected)"이라는 용어는 임의의 중개 디바이스들 없이, 접속되는 것들 간의 직접적인 전기적 또는 자기적 접속을 의미한다. "연결된(coupled)"이라는 용어는 접속되는 것들 간의 직접적인 전기적 또는 자기적 접속, 또는 하나 이상의 수동 또는 능동 중개 디바이스들을 통한 간접적인 접속을 의미한다. "회로"라는 용어는 원하는 기능을 제공하기 위해 서로 협동하도록 배열되는 하나 이상의 수동 및/또는 능동 컴포넌트들을 의미한다. "하나(a, an 및 the)"의 의미는 복수의 참조들을 포함한다. "내(in)"의 의미는 "내(in)" 및 "상(on)"을 포함한다.
"스케일링"이란 용어는 일반적으로 설계(도식 및 레이아웃)를 하나의 공정 기술에서 다른 공정 기술로 변환하고, 후속하여 레이아웃 영역을 축소하는 것을 지칭한다. 또한, "스케일링"이라는 용어는 일반적으로 동일한 기술 노드 내에서 레이아웃과 디바이스들을 축소하는 것을 지칭한다. 또한, "스케일링"이라는 용어는 다른 파라미터, 예를 들어 전력 공급 레벨에 대한 신호 주파수의 조정(예를 들어, 감속 또는 가속 - 즉, 각각 스케일링 다운 또는 스케일링 업)을 지칭할 수도 있다. "실질적으로(substantially)", "가까운(close)", "대략(approximately)", "근처(near)" 및 "약(about)"이라는 용어는 일반적으로 타겟 값의 +/- 20 % 이내인 것을 지칭한다.
달리 명시되지 않는 한, 공통의 객체를 기술하기 위한 "제1", "제2 "및 "제3" 등의 서수 형용사들의 사용은 단지 동일한 객체들의 상이한 예들이 참조된다는 것을 나타낼 뿐이며, 그렇게 기술된 객체들이 주어진 시퀀스대로, 시간적으로, 공간적으로, 순위대로 또는 임의의 다른 방식으로 있어야 함을 의미하는 것으로 의도되지 않는다.
일부 실시예들에 따라, 도 1 내지 도 12는 함께 자성 재료(스핀 편극에 사용됨)와 채널(스핀 편극된 전자들의 전송에 사용되는 비-자성 재료) 사이의 계면의 품질을 보존(또는 보호)할 수 있는 인시츄 퇴적된 마그넷/스핀 채널 스택들을 사용하는 공정 플로우를 기술한다. 각각의 도면은 특정 공정이 완료된 후의 스택의 평면도 및 측면도를 도시한다.
도 1 내지 도 12가 특정 순서로 도시되어 있지만, 동작들의 순서는 수정될 수 있다. 따라서, 도시된 실시예들은 상이한 순서로 수행될 수 있고, 일부 공정들은 병렬로 수행될 수 있다. 도 1 내지 도 12에 열거된 공정들 및/또는 동작들 중 일부는 특정 실시예들에 따라 임의적이다. 제시되는 도면들의 번호 매김은 명확성을 기하기 위한 것으로, 다양한 공정들이 발생해야 하는 동작들의 순서를 규정하는 것으로 의도되지 않는다. 또한, 다양한 공정 플로우들로부터의 동작들은 다양한 조합들로 이용될 수 있다.
도 1a 내지 도 1c는 본 개시내용의 일부 실시예들에 따라 인시츄 형성된 마그넷 및 비-마그넷 도전성 층을 갖는 기판의 스택의 각각의 평면도(100) 및 측면도들(120 및 130)을 각각 도시한다. 여기서,도 1b의 측면도(120)는 "yy" 점선을 따른 것이고, 도 1c의 측면도(130)는 도 1a의 평면도(100)에 도시된 "xx" 점선을 따른 것이다.
일부 실시예들에서, 측면 스핀 로직 디바이스(lateral spin logic device)를 형성하는 공정은 인시츄 퇴적된 스택에서 시작한다. 일부 실시예들에서, 인시츄 퇴적된 스택은 기판 또는 템플릿(101), 마그넷(102), 및 비-마그넷 도전성 재료(103)를 포함한다. 일부 실시예들에서, 마그넷(102) 및 비-마그넷 도전성 재료(103)(여기서는 마그넷 캡 또는 제1 비-마그넷 도전성 재료로도 지칭됨)가 함께 패터닝된다. 이 단계는 마그넷에서 채널까지의 인시츄 스핀 계면을 보호한다. 일부 실시예들에서, 스택이 제공될 때, 정렬 마크(104)가 비-마그넷 도전성 재료(103)의 상부 상에 형성된다. 정렬 마크(104)의 한가지 목적은 스택 상의 층들의 위치들에 대한 기준을 제공하는 것이다.
일부 실시예들에서, 마그넷 캡(103)이 마그넷(102) 상에 형성된 후에, 구조체는 어닐링된다. 예를 들어, 마그넷(102)과 마그넷 캡(103)을 갖는 구조체는 마그넷(102)과 마그넷 캡(103) 사이의 계면의 임의의 결함을 해결하기 위해 몇 분 동안 섭씨 300 내지 400도로 가열된다(즉, 마그넷 계면이 개선되어, 마그넷(102)과 마그넷 캡(103) 사이의 계면을 평탄화한다). 일부 실시예들에서, 어닐링의 공정은 전체 구조가 형성된 후에 수행된다.
기판 또는 템플릿(101)을 형성하는 데 사용되는 재료들의 예들(예를 들면, 두께 30㎚)은 SiO2, MgO, STO, BFO, Ag, GdScO3, Nb:STO, DyScO3 등 중 하나를 포함한다. 마그넷(102)을 형성하는 데 사용되는 재료들의 예들은 호이슬러 합금들(Heusler alloys)(예를 들어, Cu2MnAl, Cu2MnIn, Cu2MnSn, Ni2MnAl, Ni2MnIn, Ni2MnSn, Ni2MnSb, Ni2MnGa, Co2MnAl, Co2MnSi, Co2MnGa, Co2MnGe, Pd2MnAl, Pd2MnIn, Pd2MnSn, Pd2MnSb, Co2FeSi, Co2FeAl, Fe2Val, Mn2VGa, Co2FeGe 등), 또는 강자성 재료들(예를 들어, Co, Fe, Fe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, MnBi, Ni, MnSb, MnOFe2O3, Y3Fe5O12, CRO2, MnAs, Gd, Dy, Eu 등) 등 중 하나를 포함한다. 비-마그넷 도전성 재료(103)의 예들은 Cu, Ag, Al, Au, Bi, BiSe, BiAu, Ir, Os, Bi, 또는 Si로 합금된 또는 도핑된 Cu 중 하나를 포함한다.
도 2a 내지 도 2c는 본 개시내용의 일부 실시예들에 따라 포지티브 레지스트 패턴 퇴적을 갖는 스택의 평면도(200) 및 측면도들(220 및 230)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2a 내지 도 2c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 2b의 측면도(220)는 "yy" 점선을 따른 것이고, 도 2c의 측면도(230)는 도 2a의 평면도(200)에 도시된 "xx" 점선을 따른 것이다.
일부 실시예들에서, 인시츄 퇴적된 스택이 제공된 후에, 포지티브 포토 레지스트 패턴(201)이 비-마그넷 도전성 재료(103) 상에 형성된다. 이 예에서, 포지티브 포토 레지스트 패턴(201)은 정렬 마크(104) 및 "yy" 점선에 수직인 두 개의 수평한 막대(bar)들로서의 중앙 영역 위에 형성된다. 일부 실시예들에서, 네거티브 포토 레지스트가 포지티브 포토 레지스트 대신에 사용될 수 있다. 이러한 실시예들에서는, 재료가 머무르는 곳에 의해 규정되는 영역을 노출시키는 대신에, 모든 다른 영역이 노출된다. 리소그래피의 경우, 네거티브 포토 레지스트를 사용하는 마스크 기반 자외선(UV) 노출이 사용될 수 있다. 일부 실시예들에서는, 포지티브 포토 레지스트 패턴(201)은 마그넷 "막대들"의 영역들을 식별한다. 이 예에서, 2개의 마그넷 막대 영역들은 포지티브 포토 레지스트 패턴(201)에 의해 식별된다. 여기에 설명된 이후의 공정들에서, 도전성 채널이 자기 막대들 위에 형성된다.
도 3a 내지 도 3c는 본 개시내용의 일부 실시예들에 따라 포지티브 레지스트(201)가 선택적으로 에칭된 후의 스택의 평면도(300) 및 측면도들(320 및 330)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3a 내지 도 3c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 3b의 측면도(320)는 "yy" 점선을 따른 것이고, 도 3c의 측면도(130)는 도 3a의 평면도(300)에 도시된 "xx" 점선을 따른 것이다.
일부 실시예들에서, 포지티브 포토 레지스트(201)의 패턴이 형성된 후에, 마그넷 치수들을 식별하기 위해 포지티브 포토 레지스트(201)의 외부 영역들을 기판(101)까지 에칭하도록 선택적 에칭이 수행된다(즉, 마그넷(102) 및 비-마그넷 도전성 재료(103)의 선택적 영역들이 에칭된다). 이 예에서, 하나의 마그넷은 다른 마그넷보다 얇다. 다른 실시예들에서, 마그넷들에 대한 상이한 형상들 및 크기들이 달성될 수 있다.
도 4a 내지 도 4c는 본 개시내용의 일부 실시예들에 따라 포지티브 레지스트(201)가 제거된 후의 스택의 평면도(400) 및 측면도들(420 및 430)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4a 내지 도 4c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 4b의 측면도(420)는 "yy" 점선을 따른 것이고, 도 4c의 측면도(430)는 도 4a의 평면도(400)에 도시된 "xx" 점선을 따른 것이다.
일부 실시예들에서, 비-마그넷 도전성 층(103) 및 마그넷(102)의 선택적 에칭 후에, 포지티브 포토 레지스트(201)가 제거되어 자기 막대들(102)을 남기고, 대응하는 비-마그넷 비-도전성 층들(103)이 노출된다.
도 5a 내지 도 5c는 본 개시내용의 일부 실시예들에 따라 채널 및 패드 레지스트 퇴적을 갖는 스택의 평면도(500) 및 측면도들(520 및 530)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 5a 내지 도 5c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 5b의 측면도(520)는 "yy" 점선을 따른 것이고, 도 5c의 측면도(430)는 도 5a의 평면도(500)에 도시된 "xx" 점선을 따른 것이다.
일부 실시예들에서, 채널 및/또는 패드 포토 레지스트(501)는 비-마그넷 도전성 재료(103) 위에 퇴적된다. 이 예에서, 인시츄 스택(즉, 자기 막대들(102) 및 비-마그넷 비-도전성 층들(103)) 위에 채널을 형성하기 위한 준비가 행해진다.
도 6a 내지 도 6c는 본 개시내용의 일부 실시예들에 따라 비-마그넷 도전성 재료(103)의 선택적 에칭에 의한 스택의 평면도(600) 및 측면도들(620 및 630)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6a 내지 도 6c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 6b의 측면도(620)는 도 6a의 평면도(600)에 도시된 스택의 중앙을 통과하는 "yy" 점선을 따른 것이고, 도 6c의 측면도(630)는 "xx" 점선을 따른 것이다.
일부 실시예들에서, 비-마그넷 도전성 층(103)(즉, 보호층 또는 마그넷 캡)은 (예를 들어, 습식 에칭 또는 건식 에칭 기술들을 이용하여) 선택적으로 에칭되어, 채널 및/또는 패드 포지티브 레지스트(501)의 외부 영역들에 마그넷(102)의 상부의 일부분들을 노출시킨다. 이 예에서, 채널-시드는 마그넷이 스핀 채널 또는 상호접속 패드들과 접촉하지 않는 마그넷 상의 보호 층을 제거하기 위해 에칭된다.
여기서, 103은 마그넷 캡층이다. 일부 실시예들에서, 마그넷 캡층(103)은 채널과 동일한 재료이거나 또는 어쩌면 상이한 어떤 것일 것이다. 일부 실시예들에서, 마그넷 캡층(103)에 대한 재료는 비-자성이다. 일부 실시예들에서, 마그넷 캡층(103)에 대한 재료는 낮은 원자 번호를 가지므로, 스핀 궤도 커플링이 많이 없을 수 있다. 이러한 실시예들에서는, 최소 산화로 가공하면 살아남을 수 있고, 마그넷과 그 자체 사이의 양호한 계면을 보존할 수 있다. 일부 실시예들에서, 에칭 공정은 채널에 대한 패드 콘택트들의 단락을 방지하고, 마그넷을 통한 전류 경로를 션트 아웃시키도록 행해진다. 도 4 내지 도 6을 참조하여 기술된 공정은 비-마그넷 도전성 층(103)의 계면을 규정한다.
도 7a 내지 도 7c는 본 개시내용의 일부 실시예들에 따라 채널 및 패드 레지스트가 제거된 스택의 평면도(700) 및 측면도들(720 및 730)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 7a 내지 도 7c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 7b의 측면도(720)는 "yy" 점선을 따른 것이고, 도 7c의 측면도(730)는 도 7a의 평면도(700)에 도시된 "xx" 점선을 따른 것이다.
이 공정에서, 채널 및 패드들의 기계적 위치는 노출된 인시츄 비-마그넷 도전성 층(103)에 대한 정렬에 의해 규정된다. 일부 실시예들에서, 채널 및/또는 패드 포지티브 레지스트(501)가 제거되어, 형성될 채널 영역과 함께 비-마그넷 도전성 층(103)을 노출시킨다.
도 8a 내지 도 8c는 본 개시내용의 일부 실시예들에 따라, 에칭된 마그넷 측벽들을 통해 채널로 흐르는 전류를 방지하기 위한 컨포멀 유전체층 퇴적을 갖는 스택의 평면도(800) 및 측면도들(820 및 830)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 8a 내지 도 8c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 8b의 측면도(820)는 "yy" 점선을 따른 것이고, 도 8c의 측면도(830)는 도 8a의 평면도(800)에 도시된 "xx" 점선을 따른 것이다. 일부 실시예들에서, 컨포멀 유전체층(ILD)(801)은 에칭된 마그넷 측벽들을 통해 형성될 채널로 흐르는 전류를 방지하기 위해 퇴적된다. 이 예에서, 채널은 점선 "yy"를 따라 형성될 것이다.
도 9a 내지 도 9c는 본 개시내용의 일부 실시예들에 따라 채널 및 패드 레지스트 퇴적을 갖는 스택의 평면도(900) 및 측면도들(920 및 930)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 9a 내지 도 9c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 9b의 측면도(920)는 도 9a의 평면도(900)에 도시된 스택의 중앙을 통과하는 "yy" 점선을 따른 것이고, 도 9c의 측면도(930)는 "xx" 점선을 따른 것이다. 일부 실시예들에서, 채널 및/또는 패드 레지스트(901)가 퇴적된다. 어떤 경우들에는, 네거티브 톤이 전자 빔 작성자들에게 선호될 수 있다.
도 10a 내지 도 10c는 본 개시내용의 일부 실시예들에 따라 마그넷 측벽들을 에칭하지 않고 비-마그넷 도전성 층의 상부 상에 ILD를 노출시키도록 타임 에칭된 스택의 평면도(1000) 및 측면도들(1020 및 1030)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 10a 내지 도 10c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 10b의 측면도(1020)는 도 10a의 평면도(1000)에 도시된 스택의 중앙을 통과하는 "yy" 점선을 따른 것이고, 도 10c의 측면도(1030)는 "xx" 점선을 따른 것이다.
이 공정에서, 인시츄 퇴적된 비-마그넷 도전성 층(103)과 스핀 채널 사이의 계면이 제조된다. 일부 실시예들에서, 인시츄 비-마그넷 도전성 층(103)과 스핀 채널 사이의 계면은 또한 스핀 및 전하 콘택트(contact)를 보장하기 위해 화학적으로 세정된다. 일부 실시예들에서, ILD(801)가 에칭되어 비-마그넷 도전성 층(103)의 상부를 노출시킨다. 일부 실시예들에서, ILD(801)가 에칭될 때, 마그넷(102) 및 비-마그넷 도전성 층(103)의 측벽들은 제거되지 않는다(즉, 측벽들은 ILD(801)로 덮인 채로 남아있다). 일부 실시예들에서, ILD(801)가 타임 에칭됨에 따라, 기판(101)의 일부분들이 노출된다.
여기서, "타임(timed)"이라는 용어는 일반적으로 금속들의 상부 표면들 상의 ILD 재료의 얇은 캡을 제거하기 위해 특정 시간 동안 적용되는 에칭 공정을 지칭한다. 일부 실시예들에서, 에칭 공정은 재료의 플러그(801)가 마그넷의 측벽들을 보호하도록 남겨지게 금속의 상부에 퇴적된 재료의 두께만을 제거하도록 사용될 수 있다. 예를 들어, 임의로 긴 에칭이 수행되면, 측벽(801)을 보호하는 원하는 재료의 플러그를 포함하는 모든 재료가 제거될 수 있다. 이 공정은 ILD 재료가 컨포멀성을 띠지만(즉, 임의의 표면 - 측면, 상부 또는 하부 상에 동일한 두께의 재료를 퇴적함) 그 에칭이 아래로 내려가는 지향성을 띠기 때문에 - 단지 하나의 방향으로부터만 재료를 제거함 - 동작한다. 에칭 공정이 등방성인 경우, 임의의 방향(즉, 측면, 상부 또는 하부)을 따라 동일한 양의 재료를 제거하는 공정이 동작하지 않을 수 있다. 여기서, 1001은 남아있는 레지스트이다. 그것의 일부는 ILD 에칭 중에 소모될 수도 있지만, 원칙적으로는 에칭이 패터닝된 구조체들을 공격하는 곳을 안내하기 위해 여전히 붙어있어야 한다.
도 11a 내지 도 11c는 본 개시내용의 일부 실시예들에 따라 채널 및 패드 퇴적을 갖는 스택의 평면도(1100) 및 측면도들(1120 및 1130)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 11a 내지 도 11c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 11b의 측면도(1120)는 도 11a의 평면도(1100)에 도시된 스택의 중앙을 통과하는 "yy" 점선을 따른 것이고, 도 11c의 측면도(1130)는 "xx" 점선을 따른 것이다.
ILD(801)가 타임 에칭된 후에, 다른 비-마그넷 도전성 재료(1101)(여기서는 제2 비-마그넷 도전성 재료라고도 함)가 퇴적된다. 비-마그넷 도전성 재료(1101)는 채널 및 패드를 형성한다. 일부 실시예들에서, 채널 및 패드들은 기생 접촉 저항들을 감소시키기 위해 동시에 퇴적된다. 일부 실시예들에서, 비-마그넷 도전성 재료(1101)는 비-마그넷 도전성 재료(103)와 동일한 재료이다. 일부 실시예들에서, 비-마그넷 도전성 재료(1101)는 비-마그넷 도전성 재료(103)와 상이한 재료이다. 도 11a 내지 도 11c의 공정은 또한 다른 상호접속부들을 형성하는 데 사용될 수 있다. 일부 실시예들에서, 비-마그넷 도전성 재료들(103 및 1101)의 계면 사이의 파손들 또는 거칠어짐들은 적절한 어닐링을 통해 치유될 수 있다.
도 11d 내지 도 11f는 본 개시내용의 일부 실시예들에 따라 레지스트(1001)의 리프트-오프 후의 스택의 평면도(1140) 및 측면도들(1150 및 1160)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 11d 내지 도 11f의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 11e의 측면도(1150)는 도 11d의 평면도(1140)에 도시된 스택의 중앙을 통과하는 "yy" 점선을 따른 것이고, 도 11f의 측면도(1160)는 "xx" 점선을 따른 것이다.
도 12 내지 도 18은 일부 실시예들에 따른 리프트-오프 공정을 갖는 대안적인 공정 플로우를 함께 설명한다. 이 공정은 또한 일부 실시예들에 따라, 자성 재료(스핀 편극에 사용됨)와 채널(스핀 편극된 전자들의 전송에 사용되는 비-자성 재료) 사이의 계면 품질의 보존(또는 보호)을 허용한다. 각각의 도면은 특정 공정이 완료된 후의 스택의 평면도 및 측면도들을 도시한다.
도 12 내지 도 18이 특정 순서로 도시되어 있지만, 동작들의 순서는 수정될 수 있다. 따라서, 도시된 실시예들은 상이한 순서로 수행될 수 있고, 일부 공정들은 병렬로 수행될 수 있다. 도 12 내지 도 18에 열거된 공정들 및/또는 동작들 중 일부는 특정 실시예들에 따라 임의적이다. 제시되는 도면들의 번호 매김은 명확성을 기하기 위한 것으로, 다양한 공정들이 발생해야 하는 동작들의 순서를 규정하는 것으로 의도되지 않는다. 또한, 다양한 공정 플로우들로부터의 동작들은 다양한 조합들로 이용될 수 있다.
도 12a 내지 도 12c는 본 개시내용의 일부 실시예들에 따라 레지스트 배치를 갖는 기판을 갖는 스택의 평면도(1200) 및 측면도들(1220 및 1230)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 12a 내지 도 12c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 12b의 측면도(1220)는 "yy" 점선을 따른 것이고, 도 12c의 측면도(1230)는 도 12a의 평면도(1200)에 도시된 "xx" 점선을 따른 것이다. 공정은 포토 레지스트(1202)를 퇴적함으로써 기판(1201) 위에 마그넷 패턴을 형성하는 것으로 시작한다. 기판(1201)은 기판(101)을 참조하여 논의된 재료들 중 임의의 것일 수 있다.
도 13a 내지 도 13c는 본 개시내용의 일부 실시예들에 따라 마그넷 및 얇은 채널 퇴적을 갖는 스택의 평면도(1300) 및 측면도들(1320 및 1330)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 13a 내지 도 13c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 13b의 측면도(1320)는 "yy" 점선을 따른 것이고, 도 13c의 측면도(1330)는 도 13a의 평면도(1300)에 도시된 "xx" 점선을 따른 것이다.
일부 실시예들에서, 포토 레지스트(1202)가 퇴적되고 마그넷 패턴이 식별된 후, 마그넷(1302)과 비-마그넷 도전성 재료(1301) 사이의 계면이 보존되도록(즉, 계면이 평탄하도록) 마그넷(1302) 및 비-마그넷 도전성 재료(1301)가 기판(1201) 및 포토 레지스트(1202) 위에 인시츄 퇴적된다. 마그넷(1302)은 마그넷(102)을 참조하여 논의된 재료들 중 임의의 것일 수 있다. 비-마그넷 도전성 재료(1301)는 비-마그넷 도전성 재료(103)를 참조하여 논의된 재료들 중 임의의 것일 수 있다.
도 14a 내지 도 14c는 본 개시내용의 일부 실시예들에 따른 리프트-오프 후의 스택의 평면도(1400) 및 측면도들(1420 및 1430)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 14a 내지 도 14c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 14b의 측면도(1420)는 "yy" 점선을 따른 것이고, 도 14c의 측면도(1430)는 도 14a의 평면도(1400)에 도시된 "xx" 점선을 따른 것이다.
일부 실시예들에서, 리프트-오프의 공정은 마그넷(1302) 및 비-마그넷 도전성 층(1301)을 퇴적한 후에 수행된다. 일부 실시예들에서, 리프트-오프 후에, 규정된 마그넷 영역들 위의 마그넷(1302) 및 비-마그넷 도전성 재료(1302)는 노출된 채로 남는다. 리프트-오프 동안, 레지스트(1202)로 덮인 영역들이 제거되어 기판(1201) 및 규정된 마그넷 "막대" 영역들을 남긴다.
도 15a 내지 도 15c는 본 개시내용의 일부 실시예들에 따라 채널 및 패드를 위한 패턴들을 형성하기 위한 레지스트 퇴적 및 선택적인 에칭 후의 스택의 평면도(1500) 및 측면도들(1520 및 1530)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 15a 내지 도 15c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 15b의 측면도(1520)는 도 15a의 평면도(1500)에 도시된 스택의 중앙을 통과하는 "yy" 점선을 따른 것이고, 도 15c의 측면도(1530)는 "xx" 점선을 따른 것이다.
일부 실시예들에서, 리프트-오프 후, 채널 및/또는 패드 패턴들이 레지스트(1501)에 의해 형성된다. 레지스트(1501)는 비-마그넷 도전성 재료(1301)의 일부 영역들이 패드 및 채널 형성을 위해 노출된 채로 남아있도록 퇴적된다. 이 예에서, 채널은 점선 "yy"를 따라 형성된다.
도 16a 내지 도 16c는 본 개시내용의 일부 실시예들에 따른, 두꺼운 채널 금속 퇴적 후의 스택의 평면도(1600) 및 측면도들(1620 및 1630)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 16a 내지 도 16c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 16b의 측면도(1620)는 "yy" 점선을 따른 것이고, 도 16c의 측면도(1630)는 도 16a의 평면도(1600)에 도시된 "xx" 점선을 따른 것이다.
일부 실시예들에서, 레지스트(1301)를 퇴적한 후에, 다른 비-마그넷 도전성 층(1601)(비-마그넷 도전성 층(1301)과 동일한 재료일 수 있음)의 두꺼운 층이 전체 영역 위에 퇴적된다. 일부 실시예들에서, 비-마그넷 도전성 층(1301)은 비-마그넷 도전성 층(1601)과 상이한 재료로 형성된다. 비-마그넷 도전성 층(1601)은 비-마그넷 도전성 층(1301)보다 두껍다. 예를 들어, 비-마그넷 도전성 층(1601)은 150㎚ 두께이고, 비-마그넷 도전성 층(1301)은 30㎚ 두께이다.
도 17a 내지 도 17c는 본 개시내용의 일부 실시예들에 따라 레지스트 퇴적에 의해 규정되는 영역의 리프트-오프 후의 스택의 평면도(1700) 및 측면도들(1720 및 1730)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 17a 내지 도 17c의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 17b의 측면도(1720)는 "yy" 점선을 따른 것이고, 도 17c의 측면도(1730)는 도 17a의 평면도(1700)에 도시된 "xx" 점선을 따른 것이고, 도 17c의 측면도(1730)는 "xx" 점선을 따른 것이다.
일부 실시예들에서, 비-마그넷 도전성 층(1601)을 퇴적한 후에, 비-마그넷 도전성 층(1301)의 얇은 층이 윤곽이 그려지고(점선 영역), 나머지 영역은 비-마그넷 도전성 층(1601)으로서 식별된다. 일부 실시예들에서, 비-마그넷 도전성 층(1601)을 퇴적한 후, 리프트-오프의 공정이 반복된다. 리프트-오프 후에는(즉, 도 16a와 도 17a 사이에는), 얇은 비-마그넷 도전성 층(1301)과 두꺼운 비-마그넷 도전성 층(1601) 둘 다의 영역들이 각각 있다.
도 18a 내지 도 18c는 본 개시내용의 일부 실시예들에 따른 비-마그넷 도전성 재료의 선택적인 에칭 후의 스택의 평면도(1800) 및 측면도들(1820 및 1830)을 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 18a 내지 도 18b의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다. 여기서, 도 18b의 측면도(1820)는 도 18a의 평면도(1800)에 도시된 스택의 중앙을 통과하는 "yy" 점선을 따른 것이고, 도 18c의 측면도(1830)는 "xx" 점선을 따른 것이다.
일부 실시예들에서, 리프트-오프 후에, 비-마그넷 도전성 층들(1301 및 1601)은 특정 시간을 사용하여 선택적으로 에칭되어 마그넷(1302)의 상부 상의 얇은 비-마그넷 도전성 층(1301) 층의 노출된 부분들만을 완전히 제거한다. 이러한 타임 에칭 공정을 수행하는 비용으로서, 비-자성 재료(1601)(1301에서와 동일한 재료로 된 경우) 또한 일부 실시예들에 따라 동일한 값만큼 두께가 감소될 것이다. 그러나, 비-자성 재료(1601)는 비-자성 재료(1301)보다 훨씬 두꺼운 상태에서 시작했기 때문에, 일부 실시예들에 따르면, 에칭 공정이 완료된 후에 많은 비-자성 재료(1601)가 여전히 존재할 것이다. 나머지 비-자성 재료(1601)는 일부 실시예들에 따라 디바이스의 도전성 채널 및 상호접속 패드들을 형성할 것이다.
집적 회로(IC) 스케일링을 계속하고 연산을 보다 에너지 효율적으로 만드는 방법을 찾기 위해, 스핀트로닉 디바이스들(spintronic devices)이 사용될 수 있다. 스핀트로닉 디바이스들에서, 전자 스핀들은 정보를 운반하고 저장한다. 이러한 디바이스들의 한 특징은 그들의 비휘발성이다(즉, 회로의 전력이 꺼지더라도 연산 상태들은 보존된다). 이 특징은 정적 전력을 훨씬 적게 소모하여, 그에 따라 모바일 시스템에 매우 바람직한 정상적으로-오프되고 순간적으로-온되는 로직 칩들(normally-off, instantly-on logic chips)에 대한 경로를 개방한다. 스핀트로닉 디바이스들의 다른 특징은 (개별적인 전자들보다는) 입자들의 집합 상태가 스위칭을 경험한다는 것이다. 따라서, 스핀트로닉 디바이스들은 훨씬 낮은 한계의 비트당 스위칭 에너지를 갖는다. 스핀트로닉 디바이스의 공급 전압은 누설 전류와 관련되지 않을 수 있고, 수십 밀리 볼트로 감소될 수 있다. 이로 인해 유효 전력이 낮아진다.
스핀트로닉 디바이스들의 일례는 올-스핀 로직(all-spin logic)(ASL) 디바이스이다. 도 19a는 본 개시내용의 일부 실시예들에 따른 측면 스핀 로직 디바이스측이 가능해지는 인시츄 공정 플로우의 측면도(1900)를 도시한다. 측면도(1900)는 도시된 바와 같이 함께 연결되는 비-자성 재료(예를 들어, Cu)의 제1 층(1901), 비아(1902)(예를 들어, Cu), 산화물(1903), 비-자성 재료(예를 들어, Cu)의 제2 층(1904), 비-자성 재료(예를 들어, Cu) 캐핑(1906/1907)과 인시츄 형성되는 강자성층(1905), 및 비-자성 재료(예를 들어, Cu)의 제3 층(1907)을 도시한다.
도 19b는 본 개시내용의 일부 실시예들에 따른 인시츄 공정에 의해 가능해지는 측면 스핀 로직 디바이스(1900)(예를 들어, ASL 디바이스)의 일부 개략도(1920)를 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 19b의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다.
ASL 디바이스(1920)는 각각의 단자들을 갖는 강자성체들(FM)(1921a 및 1921b)를 포함한다. 이 예에서, 각각의 단자들은 전원(Vdd)에 연결된다. FM(1921a) 및 FM(1921b)은 x방향(제1 방향이라고도 함)으로 연장된다. ASL에서, 각각의 FM(예를 들어, 1921a)은 스페이서(1924a)에 의해 분리되는 출력("오른쪽")측(예를 들어, 채널 부분(1922b)과의 계면) 및 입력("왼쪽")측(예를 들어, 채널 부분(1922a)과의 계면)을 가진다. 유사한 구조가 다른 강자성체들(예를 들어,1921b)에도 존재한다. 스페이서들(1924a 및 1924b)은 절연 재료로 제조된다. 도전성 비-자성(NM) 금속 채널들(1922)은 이전 스테이지 FM의 출력측과 다음 스테이지 FM의 입력측을 접속시킨다. 도전성 NM 채널(1922)은 FM들(1921a 및 1921b) 상에 인시츄 퇴적되고, ASL 디바이스는 몇몇 실시예들을 참조하여 설명된 공정을 이용하여 제조된다.
각각의 스페이서의 우측에 연결된 것은 접지(Vss)에 연결되는 다른 NM(1923a) 및 NM(1903b)이다. 일 실시예에서, 제조가 용이하고 스핀 주입 경로에서 보다 작은 저항을 갖는 입력측 상의 터널링 장벽이 제거될 수 있다. ASL 디바이스들은 구동하는 FM의 출력측에서 비-자성 금속 채널을 통해 흐르는 스핀 편극된 전류들에 의해 동작하며, 구동되는 FM의 입력측 상에 가해지는 스핀 전달 토크(spin transfer torque)(STT)를 발생시킨다. 토크들의 크기 및 방향은 구동되는 FM들에서의 최종 자화 상태를 결정한다.
FM(1921a 및/또는 1921b)에서 전자들의 자기 모멘트들의 대부분은 자화 방향을 가리킨다. 도 19b의 x, y 및 z 단위 벡터들은 각각의 축에 대한 양의 방향들을 보여준다. FM 치수들은 그것의 자화 용이축(easy axis)과 자화 곤란축(hard axis)이 각각 x 축과 z 축이 되도록 선택된다. 모든 FM의 자화는 양의(+x) 방향 및 음의(-x) 방향에서 두 가지 안정된 상태들을 갖는다. 그것의 자화가 +x 방향을 가리키면 로직 1로서 처리되고, -x 방향을 가리키면 로직 0으로서 처리된다. 또한, 도 19b에서, 비-자성 금속 와이어들(1922)은 채널들이고, 1923a/1923b는 접지 리드들이다. 스페이서들(1924a/1924b)은 하나의 채널(예를 들어, 제1 부분(1922a))에서 다음 채널(즉, 제2 부분(1922b))로 전류들이 흐르는 것을 방지한다. Vdd 및 Vss는 각각 전원 전압 및 접지 전압이다.
로직 구현을 위한 ASL 디바이스들에서의 비-상반성(non-reciprocity)(즉, 입력/출력 구별)은 접지 리드(예를 들어, 1923a)를 FM들 중 하나의 FM(예를 들어, 1921a)에 더 가깝게 위치시킴으로써 가능해진다. 마찬가지로, FM(1921b)은 접지 리드(1923b)에 더 가깝다. 채널(1922b)의 부분에 있어서, 구동하는 FM은 1921a이고, 구동되는 FM은 1921b이다. 입력측 및 출력측의 영역들이 동일하게 설계될 수 있더라도, 접지 리드(예를 들어, 1923b)는 모든 FM의 출력측(예를 들어, 1921b)에 가깝다. 따라서, Vdd에서 Vss까지의 저항은 입력측(즉, 1921b, 1922b 및 1923b를 통과하는 경로)보다 출력측(즉, 1921a, 1922b 및 1923b를 통과하는 경로) 상에서 더 작고, 전류는 출력측에서 더 크다. 따라서, 스핀 편극 밀도는 입력측보다 출력측 상에서 더 크다. 이것은 구동하는 FM(1921a)의 출력측으로부터 구동되는 FM(1921b)의 입력측까지의 순(net) 스핀 편극된 전류를 생성한다. 이들 수단에 의해, 복수의 ASL 디바이스들이 부가적인 변환 스테이지들없이 입력-출력 간에 캐스케이드될 수 있다(즉, 연쇄성(concatenability)).
또한, FM들(1921a 및 1921b)은 2개의 안정된 저에너지 상태들(예를 들어, +x 및 -x 방향의 자화)을 가지며, 스핀 소산(spin dissipation)은 자화를 안정된 상태들로 진화시킨다. 따라서 각각의 스테이지의 출력은 이러한 안정된 상태들 중 하나의 상태에서 시작된다. 다시 말하면, 스핀 신호는 스테이지별로 저하되지 않고, 스핀 편극된 전류들이 FM 에너지 장벽에 의해 결정된 임계값 이상이면, 상대적으로 작은 스핀 편극된 전류들로부터 재생될 수 있다(즉, 증폭). 이러한 특성들로 인해 ASL 디바이스들이 로직 구현들에 적합하게 된다.
양의 공급 전압들의 경우, 전자들은 Vss에서 Vdd로 이동한다. FM들(1921a/1921b)은 그들의 자화와 동일한 방향으로 편극되는 자기 모멘트들을 갖는 전자들을 1922로부터 추출한다. 이것은 FM들(1921a/1921b) 아래의 1922 내에 반대 자기 모멘트들을 갖는 스핀들을 축적시킨다. 채널(1922) 저항과 접지 리드(1923a)의 위치로 인해, 출력측의 전하 전류는 입력측에서보다 훨씬 더 높다. 따라서, 스핀들의 축적된 밀도는 출력측 상에서 더 높다. 전자들은 출력측에서 입력측으로 확산되고, 구동되는 FM 상에 STT를 인가한다. STT가 특정 임계값을 초과하면, 구동되는 FM 자화는 구동하는 FM 자화와 반대 방향으로 스위칭된다. 따라서, 도 19b에 도시된 ASL 디바이스(1920)는 양의 공급 전압들을 위한 인버터로서 동작한다. 마찬가지로, 음의 공급 전압들의 경우, 디바이스는 버퍼로서 동작하고, 구동되는 FM의 자화는 구동하는 FM의 자화를 따른다("복사한다").
도 20은 본 개시내용의 일부 실시예들에 따라 인시츄 공정에 의해 가능해지는 판독 헤드 센서로서 사용되는 저폭 측면 스핀 밸브(2000)를 도시한다. 이 예에서, 마그넷들로 형성되는 기록 매체는 데이터를 저장하는 데 사용된다. 데이터는 유도성 기입 구성요소를 통해 기록 매체에 기입된다. 데이터를 판독하기 위해, 저폭 측면 스핀 밸브가 판독 헤드 센서로서 사용된다. 일부 실시예들에서, 이 판독 헤드 센서는 다양한 실시예들에서 설명된 인시츄 공정을 사용하여 형성된다.
도 21a 및 도 21b는 투과 전자 현미경(TEM)에 의해 볼 수 있는 자기 텍스쳐의 형성물의 이미지들(2100 및 2120)을 도시한다. 일부 실시예들에서, 각각의 자성 재료 및 기판 선택을 위해 상이한 구조가 타겟으로 된다. 이미지(2100)는 Co2FeGeGa에 대한 것이다. 여기에서, 시도된 결정학은 다음과 같다 : Ag 면심 입방 구조(Face-Centered-Cubic)(FCC) a=4.05 A, 225 공간군, CFGG a=5.737 A a/sqrt(2) = 4.067 A 225 공간군, 여기서 'a'는 격자 상수이다. 각각 특정 방위 및 구조를 가진 이러한 이상적인 계면들이 다수 있다. 일반적인 호이슬러 합금의 경우, 시도되는 구조는 2200에 의해 제공된다.
일부 실시예들에서, 비-마그넷 도전성 재료(예를 들면, Cu Ag, Al, Au, Bi, BiSe, BiAu, Ir, Os, Bi 또는 Si로 합금된 또는 도핑된 Cu 중 하나)의 층의 계면을 형성하는 재료의 격자 상수는 3A 내지 10A의 범위 내에 있다. 일부 실시예들에서, 마그넷의 계면을 형성하는 재료의 격자 상수는 3A 내지 10A의 범위 내에 있다. 일부 실시예들에서, 마그넷의 결정 구조는 X2 YZ 또는 X2 YZ0.5P0.5로 특징 지워지는 호이슬러 상(Heusler phase)에 속한다.
도 22는 일부 실시예들에 따라 인시츄 퇴적된 자기 스택들로부터 형성된 측면 스핀 로직 디바이스들을 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(System-on-Chip)를 도시한다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 22의 그 구성요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 한정되는 것은 아니라는 것에 주의한다.
도 22는 평면 인터페이스 커넥터들이 사용될 수 있는 모바일 디바이스의 실시예의 블록도를 도시한다. 일부 실시예들에서, 컴퓨팅 디바이스(2200)는 컴퓨팅 태블릿, 모바일폰 또는 스마트폰, 무선 인에이블형 e-리더 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 특정 컴포넌트들이 일반적으로 도시되었으며, 그러한 디바이스의 모든 컴포넌트들이 컴퓨팅 디바이스(2200)에 도시되는 것은 아니라는 것을 이해할 것이다.
일부 실시예들에서, 컴퓨팅 디바이스(2200)는 논의된 일부 실시예들에 따라 인시츄 퇴적된 자기 스택들로부터 형성된 측면 스핀 로직 디바이스들을 갖는 제1 프로세서(2210)를 포함한다. 컴퓨팅 디바이스(2200)의 다른 블록들도 또한 일부 실시예들의 인시츄 퇴적된 자기 스택들로부터 형성된 측면 스핀 로직 디바이스들을 또한 포함할 수 있다. 본 개시내용의 다양한 실시예들은 또한 무선 인터페이스와 같이 2270 내에 네트워크 인터페이스를 포함할 수 있어, 시스템 실시예가 무선 디바이스, 예를 들어, 휴대폰 또는 개인 휴대 정보 단말기에 통합될 수 있다.
일 실시예에서, 프로세서(2210)(및/또는 프로세서(2290))는 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로제어기들, 프로그램가능 로직 디바이스들 또는 다른 프로세싱 수단과 같은 하나 이상의 물리적 디바이스들을 포함할 수 있다. 프로세서(2210)에 의해 수행되는 프로세싱 동작들은 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 시스템의 실행을 포함한다. 프로세싱 동작들은 인간 사용자 또는 다른 디바이스들에 의한 I/O(입력/출력)와 관련된 동작들, 전력 관리와 관련된 동작들, 및/또는 컴퓨팅 디바이스(2200)를 다른 디바이스에 접속시키는 것과 관련된 동작들을 포함한다. 프로세싱 동작들은 또한 오디오 I/O 및/또는 디스플레이 I/O와 관련된 동작을 포함할 수 있다.
일 실시예에서, 컴퓨팅 디바이스(2200)는 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 연관된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(2220)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력뿐만 아니라, 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 컴퓨팅 디바이스(2200)에 통합되거나 컴퓨팅 디바이스(2200)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(2210)에 의해 수신되고 처리되는 오디오 커맨드들을 제공함으로써 컴퓨팅 디바이스(2200)와 상호작용한다.
디스플레이 서브시스템(2230)은 컴퓨팅 디바이스(2200)와의 상호작용을 위해 사용자에게 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(2230)은 사용자에게 디스플레이를 제공하는 데 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(2232)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(2232)는 디스플레이와 관련된 적어도 일부의 프로세싱을 수행하기 위해 프로세서(2210)와는 분리된 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(2230)은 출력 및 입력 모두를 사용자에게 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.
I/O 제어기(2240)는 사용자와의 상호작용과 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(2240)는 오디오 서브시스템(2220) 및/또는 디스플레이 서브시스템(2230)의 일부인 하드웨어를 관리하도록 동작 가능하다. 또한, I/O 제어기(2240)는 사용자가 시스템과 상호작용할 수 있는 컴퓨팅 디바이스(2200)에 접속되는 추가의 디바이스들을 위한 접속 포인트를 나타낸다. 예를 들어, 컴퓨팅 디바이스(2200)에 부착될 수 있는 디바이스들은 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스들, 키보드 또는 키패드 디바이스들, 또는 카드 판독기들 또는 다른 디바이스들과 같이 특정 애플리케이션들과 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.
위에서 언급된 바와 같이, I/O 제어기(2240)는 오디오 서브시스템(2220) 및/또는 디스플레이 서브시스템(2230)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(2200)의 하나 이상의 애플리케이션들 또는 기능들에 대한 입력 또는 커맨드들을 제공할 수 있다. 또한, 오디오 출력은 디스플레이 출력 대신에 또는 디스플레이 출력에 부가하여 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템(2230)이 터치 스크린을 포함하는 경우, 디스플레이 디바이스는 또한 I/O 제어기(2240)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서 동작한다. 또한, I/O 제어기(2240)에 의해 관리되는 I/O 기능들을 제공하기 위해 컴퓨팅 디바이스(2200) 상에 추가 버튼들 또는 스위치들이 있을 수 있다.
일 실시예에서, I/O 제어기(2240)는 가속도계들, 카메라들, 광 센서들 또는 다른 환경의 센서들 또는 컴퓨팅 디바이스(2200)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접적인 사용자 상호작용의 일부일뿐만 아니라, (노이즈에 대한 필터링, 밝기 감지를 위한 디스플레이들 조정, 카메라를 위한 플래시 적용 또는 기타 특징들과 같이) 그것의 동작들에 영향을 주기 위해 시스템에 환경 입력을 제공하는 것일 수 있다.
일 실시예에서, 컴퓨팅 디바이스(2200)는 배터리 전력 사용, 배터리의 충전 및 절전 동작과 관련된 특징들을 관리하는 전력 관리부(2250)를 포함한다. 메모리 서브시스템(2260)은 컴퓨팅 디바이스(2200)에 정보를 저장하기 위한 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스에 대한 전력이 차단되면, 상태가 변화하지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 차단되면, 상태가 불확정적임) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(2260)은 컴퓨팅 디바이스(2200)의 애플리케이션들 및 기능들의 실행과 관련된 시스템 데이터(장기든 임시든 간에)뿐만 아니라, 애플리케이션 데이터, 사용자 데이터, 음악, 사진들, 문서들 또는 다른 데이터를 저장할 수 있다.
실시예들의 구성요소들은 또한 컴퓨터 실행 가능 명령어들(예를 들어, 여기서 논의된 임의의 다른 프로세스들을 구현하기 위한 명령어들)을 저장하기 위한 머신 판독 가능 매체(예를 들어, 메모리(2260))로서 제공된다. 머신 판독 가능 매체(예를 들어, 메모리(2260))는 플래시 메모리, 광학 디스크들, CD-ROM들, DVD ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, 상변화 메모리(PCM) 또는 전자 또는 컴퓨터 실행 가능 명령어들을 저장하기에 적합한 다른 유형들의 머신 판독 가능 매체를 포함할 수 있으나, 이에 제한되지 않는다. 예를 들어, 본 개시내용의 실시예들은 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 통해 데이터 신호들에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)로 전송될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.
커넥티비티(connectivity)(2270)는 컴퓨팅 디바이스(2200)가 외부 디바이스들과 통신할 수 있게 하는 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(2200)는 헤드셋들, 프린터들 또는 다른 디바이스들과 같은 주변 디바이스들뿐만 아니라, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들일 수 있다.
커넥티비티(2270)는 복수의 상이한 유형들의 커넥티비티를 포함할 수 있다. 일반화를 위해, 컴퓨팅 디바이스(2200)는 셀룰러 커넥티비티(2272) 및 무선 커넥티비티(2274)를 갖는 것으로 도시된다. 셀룰러 커넥티비티(2272)는 일반적으로 GSM(이동 통신용 글로벌 시스템) 또는 변형물들 또는 파생물들, CDMA(코드 분할 다중 접속) 또는 변형물들 또는 파생물들, TDM(시간 분할 다중화) 또는 변형물들 또는 파생물들, 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 것과 같이, 무선 캐리어들에 의해 제공되는 셀룰러 네트워크 커넥티비티를 지칭한다. 무선 커넥티비티(또는 무선 인터페이스)(2274)는 셀룰러가 아닌 무선 커넥티비티를 지칭하는 것이며, (블루투스, 니어 필드(Near Field) 등과 같은) 개인 영역 네트워크들, (Wi-Fi와 같은) 로컬 영역 네트워크들, 및/또는 (WiMax와 같은) 광역 네트워크들 또는 기타 무선 통신을 포함할 수 있다.
주변 커넥션들(peripheral connections)(2280)은 하드웨어 인터페이스들 및 커넥터들뿐만 아니라, 주변 커넥션들을 만들기 위한 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(2200)는 다른 컴퓨팅 디바이스들에 대한("2282"에 대한) 주변 디바이스일뿐만 아니라, 그것에 접속된 (2284"로부터의") 주변 디바이스들 모두일 수 있다. 컴퓨팅 디바이스(2200)는 흔히 컴퓨팅 디바이스(2200) 상에서 콘텐츠를 관리(예를 들어, 다운로드 및/또는 업로드, 변경, 동기화)하는 것과 같은 목적들을 위해 다른 컴퓨팅 디바이스들에 접속하기 위한 "도킹" 커넥터를 갖는다. 또한, 도킹 커넥터는 컴퓨팅 디바이스(2200)가 특정 주변 디바이스들에 접속하게 할 수 있어, 컴퓨팅 디바이스(2200)가 예를 들어, 시청각 또는 다른 시스템들에 대한 콘텐츠 출력을 제어할 수 있게 한다.
독점적인 도킹 커넥터 또는 다른 독점적인 접속 하드웨어 이외에, 컴퓨팅 디바이스(2200)는 공통 또는 표준 기반 커넥터들을 통해 주변 커넥션들(1680)을 만들 수 있다. 공통 유형들은 범용 직렬 버스(USB) 커넥터(다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 디스플레이포트(DisplayPort), HDMI(High Definition Multimedia Interface), 방화벽 또는 다른 유형들을 포함할 수 있다.
명세서에서 "실시예", "일 실시예", "일부 실시예들" 또는 "다른 실시예들"에 대한 참조는 실시예들과 관련하여 설명된 특정 특징, 구조 또는 특성이 적어도 일부 실시예들에 포함되지만, 반드시 모든 실시예들에 포함되는 것은 아님을 의미한다. "실시예", "일 실시예" 또는 "일부 실시예들"의 다양한 표현들이 모두 반드시 동일한 실시예들을 언급하는 것은 아니다. 명세서가 컴포넌트, 특징, 구조 또는 특성이 포함"될 수 있다(may, might, 또는 could)"고 언급하는 경우, 그 특정 컴포넌트, 특징, 구조 또는 특성이 포함될 것을 요구하는 것은 아니다. 명세서 또는 청구항이 "하나(a 또는 an)"의 구성요소를 언급하는 경우, 이것이 구성요소들 중 하나만이 있다는 것을 의미하는 것은 아니다. 명세서 또는 청구항들이 "추가적인" 구성요소를 언급하는 경우, 이는 추가적인 구성요소 중 둘 이상이 있다는 것을 배제하지 않는다.
또한, 특정 특징들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 결합될 수 있다. 예를 들어, 제1 실시예는 두 실시예들과 연관된 특정 특징들, 구조들, 기능들 또는 특성들이 상호 배타적이지 않은 어느 곳에서든 제2 실시예와 결합될 수 있다.
본 개시내용이 그 특정 실시예들과 관련하여 설명되었지만, 그러한 실시예들의 많은 대안들, 수정들 및 변형들이 전술한 설명에 비추어 본 기술분야의 통상의 기술자에게 명백할 것이다. 예를 들어, 다른 메모리 아키텍처들, 예를 들어, 동적 RAM(DRAM)이 논의된 실시예들을 사용할 수 있다. 본 개시내용의 실시예들은 첨부된 청구범위의 넓은 범위 내에 속하는 모든 그러한 대안들, 수정들 및 변형들을 포함하도록 의도된다.
또한, 집적 회로(IC) 칩들 및 다른 컴포넌트들에 대한 널리 공지된 전력/접지 접속들은 설명 및 논의의 단순화를 위해, 그리고 본 개시내용을 모호하게 하지 않도록, 제시된 도면들 내에 도시되거나 도시되지 않을 수 있다. 또한, 본 개시내용을 모호하게 하는 것을 피하기 위해, 또한 블록도 구성들의 구현에 대한 상세한 특성들이 본 개시내용이 구현되는 플랫폼에 크게 의존한다는 사실을 고려하여, 구성들이 그러한 블록도 형태로 도시될 수 있다(즉, 그러한 세부 사항은 본 기술분야의 통상의 기술자의 이해의 범주 내에 충분히 있어야 한다). 특정 세부 사항들(예를 들어, 회로)이 본 개시내용의 예시적인 실시예들을 설명하기 위해 설명되는 경우, 본 개시내용이 이러한 특정 세부 사항들 없이 또는 그 변형물에 의해 실시될 수 있음은 본 기술 분야의 통상의 기술자에게 명백해야 한다. 따라서, 설명은 제한하는 대신에 예시적인 것으로 간주되어야 한다.
하기 예들은 추가적인 실시예들에 관한 것이다. 예들에서의 상세한 특성들은 하나 이상의 실시예들 어디에서나 사용될 수 있다. 본 명세서에서 설명된 장치의 모든 임의적인 특징들은 또한 방법 또는 프로세스에 대해 구현될 수 있다.
예를 들어, 기판 또는 템플릿 상에 마그넷을 형성하는 단계 - 마그넷은 계면을 가짐 -; 및 마그넷의 계면 상에 비-마그넷 도전성 재료의 제1 층을 형성하되, 마그넷과 비-마그넷 도전성 재료의 층은 인시츄 형성되도록 형성하는 단계를 포함하는 방법 및 장치가 제공된다. 일부 실시예들에서, 방법은 제1 층을 선택적으로 에칭하는 단계를 포함한다. 일부 실시예들에서, 방법은 선택적으로 에칭된 제1 층 상에 스핀 채널 및 액세스 상호접속 구조체들의 위치를 규정하는 단계를 포함한다. 일부 실시예들에서, 방법은 기생 접촉 저항을 감소시키기 위해 스핀 채널 및 액세스 상호접속 구조체들을 동시에 퇴적하는 단계를 포함한다.
일부 실시예들에서, 방법은 제1 층 위에 비-마그넷 도전성 재료의 제2 층을 형성하는 단계를 포함하고, 제2 층은 스핀 채널을 형성한다. 일부 실시예들에서, 방법은 스핀 및 전하 콘택트를 제공하기 위해 비-마그넷 도전성 재료의 제1 층과 제2 층 사이의 계면을 세정하는 단계를 포함한다. 일부 실시예들에서, 방법은, 계면을 세정한 후에, 형성된 마그넷을 어닐링하는 단계를 포함한다. 일부 실시예들에서, 제1 층 및 제2 층은 상이한 마스크들 또는 마스크들의 조합을 사용하여 형성된다.
일부 실시예들에서, 마그넷을 형성하는 단계는 템플릿 상에 마그넷을 에피택셜 성장시키는 단계를 포함한다. 일부 실시예들에서, 기판은 MgO, STO, BFO, Ag, GdSeO3, Nb:STO 또는 DyScO3 중 하나이다. 일부 실시예들에서, 비-마그넷 도전성 재료는 Cu Ag, Al, Au, Bi, BiSe, BiAu, Ir, Os, Bi 또는 Si로 합금된 또는 도핑된 Cu 중 하나이다. 일부 실시예들에서, 마그넷의 계면 상의 비-마그넷 도전성 재료의 제1 층은 마그넷의 계면이 공기 또는 불순물들에 노출되지 않도록 형성된다.
일부 실시예들에서, 마그넷은 결정학적, 전자기적, 또는 열역학적 조건들 하에서 형성된다. 일부 실시예들에서, 방법은, 마그넷의 계면 상에 비-마그넷 도전성 재료의 제1 층을 형성한 후에, 형성된 마그넷을 어닐링하는 단계를 포함한다. 일부 실시예들에서, 비-마그넷 도전성 재료의 제1 층의 계면을 형성하는 재료의 격자 상수는 3A 내지 10A의 범위 내이다. 일부 실시예들에서, 마그넷의 계면을 형성하는 재료의 격자 상수는 3A 내지 10A의 범위 내이다. 일부 실시예들에서, 마그넷의 결정 구조는 X2 YZ 또는 X2 YZ0.5P0.5로 특징 지워지는 호이슬러 상에 속한다.
다른 예에서, 기판 또는 템플릿 상에 형성되는 마그넷 - 마그넷은 결정학적, 전자기적 또는 열역학적 조건들 하에서 형성되고, 마그넷은 계면을 가짐 -; 및 마그넷의 계면 상에 형성된 비-마그넷 도전성 재료의 제1 층 - 마그넷과 비-마그넷 도전성 재료의 층은 인시츄 형성되도록 함 -을 포함하는 장치가 제공된다. 일부 실시예들에서, 제1 층은 마그넷과 함께 선택적으로 에칭된다. 일부 실시예들에서, 장치는 선택적으로 에칭된 제1 층 상에 형성되는 스핀 채널 및 패드를 포함한다. 일부 실시예들에서, 장치는 제1 층 위에 형성되는 비-마그넷 도전성 재료의 제2 층을 포함하고, 제2 층은 스핀 채널을 형성한다. 일부 실시예들에서, 장치는 비-마그넷 도전성 재료의 제1 층과 제2 층 사이의 계면을 세정함으로써 제공되는 스핀 및 전하 콘택트를 포함한다.
일부 실시예들에서, 기판은 MgO, STO, BFO, Ag, GdSeO3, Nb:STO 또는 DyScO3 중 하나이다. 일부 실시예들에서, 비-마그넷 도전성 재료는 Cu Ag, Al, Au, Bi, BiSe, BiAu, Ir, Os, Bi 또는 Si로 합금된 또는 도핑된 Cu 중 하나이다. 일부 실시예들에서, 마그넷의 계면 상의 비-마그넷 도전성 재료의 제1 층은 진공에서 형성된다. 일부 실시예들에서, 비-마그넷 도전성 재료의 제1 층의 계면을 형성하는 재료의 격자 상수는 3A 내지 10A의 범위 내이다. 일부 실시예들에서, 마그넷의 계면을 형성하는 재료의 격자 상수는 3A 내지 10A의 범위 내이다. 일부 실시예들에서, 마그넷의 결정 구조는 X2 YZ 또는 X2 YZ0.5P0.5로 특징 지워지는 호이슬러 상에 속한다.
다른 예에서, 프로세서; 측면 스핀 값 디바이스들을 갖는 메모리 - 적어도 하나의 디바이스는 위에서 설명된 장치에 따른 장치를 포함함 -; 및 프로세서가 다른 디바이스와 통신할 수 있게 하는 무선 인터페이스를 포함하는 시스템이 제공된다. 일부 실시예들에서, 시스템은 디스플레이 유닛에 연결하기 위한 디스플레이 인터페이스를 포함하고, 디스플레이 인터페이스는 디스플레이 유닛에 의한 디스플레이를 위해 프로세서에 의해 처리된 컨텐츠를 제공한다. 일부 실시예들에서, 시스템은 메모리로부터 자기장들을 감지하는 자기 센서를 포함한다. 일부 실시예들에서, 자기 센서는 메모리로부터 데이터를 판독하기 위한 측면 스핀 밸브를 포함한다.
다른 예에서, 기판 또는 템플릿 상에 마그넷을 형성하는 수단 - 마그넷은 계면을 가짐 -; 및 마그넷의 계면 상에 비-마그넷 도전성 재료의 제1 층을 형성하되, 마그넷과 비-마그넷 도전성 재료의 층은 인시츄 형성되도록 형성하는 수단을 포함하는 장치가 제공된다. 일부 실시예들에서, 장치는 제1 층을 선택적으로 에칭하는 수단을 포함한다. 일부 실시예들에서, 장치는 선택적으로 에칭된 제1 층 상에 스핀 채널 및 액세스 상호접속 구조체들의 위치를 규정하는 수단을 포함한다. 일부 실시예들에서, 장치는 기생 접촉 저항을 감소시키기 위해 스핀 채널 및 액세스 상호접속 구조체들을 동시에 퇴적하는 수단을 포함한다.
일부 실시예들에서, 장치는 제1 층 위에 비-마그넷 도전성 재료의 제2 층을 형성하는 수단을 포함하고, 제2 층은 스핀 채널을 형성한다. 일부 실시예들에서, 장치는 스핀 및 전하 콘택트를 제공하기 위해 비-마그넷 도전성 재료의 제1 층과 제2 층 사이의 계면을 세정하는 수단을 포함한다. 일부 실시예들에서, 제1 층 및 제2 층은 상이한 마스크들 또는 마스크들의 조합을 사용하여 형성된다. 일부 실시예들에서, 마그넷을 형성하는 수단은 템플릿 상에 마그넷을 에피택셜 성장시키는 수단을 포함한다. 일부 실시예들에서, 기판은 MgO, STO, BFO, Ag, GdSeO3, Nb:STO 또는 DyScO3 중 하나이다. 일부 실시예들에서, 비-마그넷 도전성 재료는 Cu Ag, Al, Au, Bi, BiSe, BiAu, Ir, Os, Bi 또는 Si로 합금된 또는 도핑된 Cu 중 하나이다.
일부 실시예들에서, 마그넷의 계면 상의 비-마그넷 도전성 재료의 제1 층은 마그넷의 계면이 공기 또는 불순물들에 노출되지 않도록 형성된다. 일부 실시예들에서, 마그넷은 결정학적, 전자기적, 또는 열역학적 조건들 하에서 형성된다. 일부 실시예들에서, 장치는 마그넷의 계면 상에 비-마그넷 도전성 재료의 제1 층을 형성한 후에, 형성된 마그넷을 어닐링하는 수단을 포함한다.
일부 실시예들에서, 비-마그넷 도전성 재료의 제1 층의 계면을 형성하는 재료의 격자 상수는 3A 내지 10A의 범위 내이다. 일부 실시예들에서, 마그넷의 계면을 형성하는 재료의 격자 상수는 3A 내지 10A의 범위 내이다. 일부 실시예들에서, 마그넷의 결정 구조는 X2 YZ 또는 X2 YZ0.5P0.5로 특징 지워지는 호이슬러 상에 속한다.
독자가 기술적 개시내용의 본질 및 요지를 확인할 수 있게 하는 요약서가 제공된다. 요약서는 청구범위의 범주 또는 의미를 제한하는 데 사용되지 않을 것이라는 이해 하에 제출된다. 이하의 청구범위는 여기서 상세한 설명에 포함되며, 각각의 청구항은 별개의 실시예로서 독자적으로 기재된다.

Claims (29)

  1. 방법으로서,
    기판 또는 템플릿 상에 마그넷(magnet)을 형성하는 단계 - 상기 마그넷은 계면(interface)을 가지며, 상기 마그넷의 상기 계면은 3A 내지 10A의 범위 내의 격자 상수를 가짐 -;
    상기 마그넷의 상기 계면 상에 비-마그넷(non-magnet) 도전성 재료의 제1 층을 형성하는 단계;
    상기 제1 층 위에 비-마그넷 도전성 재료의 제2 층을 형성하는 단계 - 상기 제2 층은 스핀 채널을 형성함 -; 및
    상기 제1 층 및 상기 제2 층 사이에 콘택트(contact)를 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 제1 층을 선택적으로 에칭하는 단계를 포함하는 방법.
  3. 제2항에 있어서,
    상기 선택적으로 에칭된 제1 층 상에 스핀 채널 및 액세스 상호접속 구조체들의 위치를 규정하는 단계를 포함하는 방법.
  4. 제3항에 있어서,
    기생 접촉 저항을 감소시키기 위해 상기 스핀 채널 및 상기 액세스 상호접속 구조체들을 동시에 퇴적하는 단계를 포함하는 방법.
  5. 삭제
  6. 제2항에 있어서,
    스핀 및 전하 콘택트(contact)를 제공하기 위해 상기 비-마그넷 도전성 재료의 제1 층과 제2 층 사이의 계면을 세정하는 단계를 포함하는 방법.
  7. 제6항에 있어서, 상기 계면을 세정한 후에, 상기 형성된 마그넷을 어닐링하는 단계를 포함하는 방법.
  8. 제2항에 있어서, 상기 제1 층 및 상기 제2 층은 상이한 마스크들 또는 마스크들의 조합을 사용하여 형성되는 방법.
  9. 제1항에 있어서, 상기 마그넷을 형성하는 단계는 상기 템플릿 상에 상기 마그넷을 에피택셜 성장시키는 단계를 포함하는 방법.
  10. 제1항에 있어서, 상기 기판은 MgO, STO, BFO, Ag, GdSeO3, Nb:STO 또는 DyScO3 중 하나를 포함하는 방법.
  11. 제1항에 있어서, 상기 비-마그넷 도전성 재료는 Cu, Ag, Al, Au, Bi, BiSe, BiAu, 그리고 Ir, Os, Bi 또는 Si로 합금된 또는 도핑된 Cu 중 하나(one of: Cu, Ag, Al, Au, Bi, BiSe, BiAu, Cu alloyed or doped with Ir, Os, Bi, or Si)를 포함하는 방법.
  12. 제1항에 있어서, 상기 마그넷의 상기 계면 상의 상기 비-마그넷 도전성 재료의 제1 층은 상기 마그넷의 상기 계면이 공기 또는 불순물들에 노출되지 않도록 형성되는 방법.
  13. 제1항에 있어서, 상기 마그넷의 결정 구조는 X2 YZ 또는 X2 YZ0.5P0.5로 특징 지워지는 호이슬러 상(Heusler phase)에 속하는 방법.
  14. 제1항에 있어서, 상기 마그넷의 상기 계면 상에 상기 비-마그넷 도전성 재료의 제1 층을 형성한 후에, 상기 형성된 마그넷을 어닐링하는 단계를 포함하는 방법.
  15. 스핀 로직 장치로서,
    기판 또는 템플릿 상의 마그넷 - 상기 마그넷은 계면을 가짐 -;
    상기 마그넷의 상기 계면 상의 비-마그넷 도전성 재료의 제1 층;
    상기 제1 층 위에 비-마그넷 도전성 재료의 제2 층 - 상기 제2 층은 스핀 채널임 -; 및
    상기 제1 및 제2 층 사이에 콘택트(contact)를 포함하며,
    상기 마그넷의 상기 계면은 3A 내지 10A의 범위 내의 격자 상수를 가지는
    스핀 로직 장치.
  16. 제15항에 있어서, 상기 제1 층은 상기 마그넷과 함께 선택적으로 에칭되는 스핀 로직 장치.
  17. 제16항에 있어서, 상기 스핀 로직 장치는 스핀 채널을 포함하고, 상기 스핀 채널 및 패드는 상기 제1 층 상에 있는 스핀 로직 장치.
  18. 제15항에 있어서,
    상기 기판 또는 템플릿은 Si, Mg, B, F, Ag, Gd, Sc, Nb, Dy, 또는 Sc 중에 하나를 포함하는 스핀 로직 장치.
  19. 삭제
  20. 제15항에 있어서, 상기 마그넷은 X2 YZ로 특징 지워지는 호이슬러 상(Heusler phase)을 가지는 결정구조를 가지는 스핀 로직 장치.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
KR1020177013714A 2014-12-18 2014-12-18 인시츄 퇴적된 자기 스택들로부터 스핀 로직 디바이스들을 제조하는 방법 KR102321838B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/071220 WO2016099516A1 (en) 2014-12-18 2014-12-18 Method for fabricating spin logic devices from in-situ deposited magnetic stacks

Publications (3)

Publication Number Publication Date
KR20170099850A KR20170099850A (ko) 2017-09-01
KR102321838B1 true KR102321838B1 (ko) 2021-11-05
KR102321838B9 KR102321838B9 (ko) 2022-01-24

Family

ID=56127162

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177013714A KR102321838B1 (ko) 2014-12-18 2014-12-18 인시츄 퇴적된 자기 스택들로부터 스핀 로직 디바이스들을 제조하는 방법

Country Status (6)

Country Link
US (1) US10600957B2 (ko)
EP (1) EP3235018A4 (ko)
KR (1) KR102321838B1 (ko)
CN (1) CN107004760B (ko)
TW (1) TW201633574A (ko)
WO (1) WO2016099516A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10410658B1 (en) 2017-05-29 2019-09-10 Western Digital Technologies, Inc. Magnetic recording write head with spin-torque oscillator (STO) and extended seed layer
US11170803B1 (en) 2019-04-05 2021-11-09 Western Digital Technologies, Inc. Magnetic recording write head with spin-torque oscillator (STO) and extended seed layer
WO2023162157A1 (ja) * 2022-02-25 2023-08-31 Tdk株式会社 センサチップ及びこれを備えた磁気センサ、並びに、磁気センサの製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060139817A1 (en) * 2003-01-31 2006-06-29 Kouichiro Inomata Cpp-type giant manetoresistance effect element and magnetic component and magnetic device using it
US20110084429A1 (en) * 2001-02-23 2011-04-14 International Business Machines Corporation Compounds and methods of fabricating compounds exhibiting giant magnetoresistence and spin-polarized tunneling
US20140327095A1 (en) * 2013-05-03 2014-11-06 Young-Hyun Kim Magnetic device
JP5639195B2 (ja) * 2010-12-27 2014-12-10 キヤノンアネルバ株式会社 電極膜の加工方法、磁性膜の加工方法、磁性膜を有する積層体、および該積層体の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3235572B2 (ja) 1998-09-18 2001-12-04 日本電気株式会社 磁気抵抗効果素子，磁気抵抗効果センサ及びそれらを利用したシステム
JP2001332781A (ja) * 2000-05-23 2001-11-30 Matsushita Electric Ind Co Ltd 磁気抵抗素子およびそれを用いた磁気ヘッド、メモリー装置
JP4996390B2 (ja) * 2007-08-28 2012-08-08 株式会社東芝 スピンｆｅｔ及び磁気抵抗効果素子
US8735179B2 (en) * 2009-08-27 2014-05-27 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8558571B2 (en) 2011-01-06 2013-10-15 Purdue Research Foundation All-spin logic devices
JP5696990B2 (ja) * 2011-01-07 2015-04-08 独立行政法人物質・材料研究機構 Ｃｏ２Ｆｅ基ホイスラー合金とこれを用いたスピントロニクス素子
US8933521B2 (en) * 2011-03-30 2015-01-13 Intel Corporation Three-dimensional magnetic circuits including magnetic connectors
US8758909B2 (en) 2011-04-20 2014-06-24 Alexander Mikhailovich Shukh Scalable magnetoresistive element
JPWO2013122024A1 (ja) * 2012-02-14 2015-05-11 Tdk株式会社 スピン注入電極構造及びそれを用いたスピン伝導素子
US10953319B2 (en) * 2013-01-28 2021-03-23 Yimin Guo Spin transfer MRAM element having a voltage bias control
KR20160049140A (ko) * 2014-10-24 2016-05-09 삼성전자주식회사 자기 메모리 소자 및 자기 메모리 소자의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110084429A1 (en) * 2001-02-23 2011-04-14 International Business Machines Corporation Compounds and methods of fabricating compounds exhibiting giant magnetoresistence and spin-polarized tunneling
US20060139817A1 (en) * 2003-01-31 2006-06-29 Kouichiro Inomata Cpp-type giant manetoresistance effect element and magnetic component and magnetic device using it
JP5639195B2 (ja) * 2010-12-27 2014-12-10 キヤノンアネルバ株式会社 電極膜の加工方法、磁性膜の加工方法、磁性膜を有する積層体、および該積層体の製造方法
US20140327095A1 (en) * 2013-05-03 2014-11-06 Young-Hyun Kim Magnetic device

Also Published As

Publication number Publication date
WO2016099516A1 (en) 2016-06-23
CN107004760B (zh) 2020-11-03
US10600957B2 (en) 2020-03-24
KR102321838B9 (ko) 2022-01-24
EP3235018A1 (en) 2017-10-25
TW201633574A (zh) 2016-09-16
KR20170099850A (ko) 2017-09-01
EP3235018A4 (en) 2018-08-15
CN107004760A (zh) 2017-08-01
US20170256707A1 (en) 2017-09-07

Similar Documents

Publication Publication Date Title
CN102007614B (zh) 使用两个掩模的磁性隧道结元件的制造方法
CN108055872B (zh) 具有自旋霍尔电极和电荷互连的自旋逻辑
KR101669800B1 (ko) 고속 세차 스위칭 자기 논리
US9166150B2 (en) Electric field enhanced spin transfer torque memory (STTM) device
CN109473544B (zh) 电子设备
US9614146B2 (en) Armature-clad MRAM device
KR102244098B1 (ko) 자벽 로직 디바이스들 및 인터커넥트
TW201719945A (zh) 具有以自旋軌道耦合而切換的磁性絕緣體之自旋邏輯
KR102321838B1 (ko) 인시츄 퇴적된 자기 스택들로부터 스핀 로직 디바이스들을 제조하는 방법
KR102470094B1 (ko) 매칭된 스핀 전달 층으로부터의 높은 스핀 주입 효율을 갖는 스핀 로직 디바이스
US10910556B2 (en) Magnetic and spin logic devices based on Jahn-Teller materials
WO2017111895A1 (en) Spin wave switch apparatus and method
WO2017044132A1 (en) Ultra high magnetic anisotropy planar magnetization with spacer processing
WO2019135743A1 (en) Filter layer for an in-plane top synthetic antiferromagnet (saf) stack for a spin orbit torque (sot) memory
WO2017111877A1 (en) Multi-level spin buffer and inverter
WO2018004550A1 (en) Self-generated barriers with templated metal for efficient electric conduction
WO2017105448A1 (en) Templated metal apparatus for efficient electric conduction

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
G170 Re-publication after modification of scope of protection [patent]