KR102291182B1 - 반도체 장치 - Google Patents

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유키마사 미나미
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에이블릭 가부시키가이샤
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Abstract

고내압을 갖는 반도체 장치를 노이즈나 서지로부터 지키는 ESD 보호 소자에 있어서, 게이트 전극 양단에 형성된 LOCOS 산화막 하에 제 1 의 N 형 저농도 확산층을 전계 완화의 오프셋층으로서 형성하고, 추가로 드레인측의 N 형 고농도 확산층 하에 제 2 의 N 형 저농도 확산층 및 제 3 의 N 형 저농도 확산층을 형성하여 브레이크다운의 포인트를 기판 표면으로부터 기판 깊숙히로 설정함으로써 유지 전압을 동작 전압 이상까지 상승시켜, Vdd 전원 단자에 큰 정전하의 노이즈가 인가된 경우에도, ESD 보호 소자의 소자 사이즈를 크게 하지 않아도, 노이즈를 빠져나가게 하는 것을 가능하게 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 정전기 방전 등을 대표로 하는 서지나 노이즈로부터, 고내압을 갖는 반도체 장치의 파괴를 방지하는 ESD 보호 소자에 관한 것이다.
반도체 장치에는, 정전기 방전 (ElectroStatic Discharge : 이후 ESD 로 약기) 을 대표로 하는 다양한 서지나 노이즈로부터 내부 소자를 보호하기 위해 ESD 보호 소자가 형성되어 있다. ESD 보호 소자의 예로는, 독립적으로 혹은 기생적으로 구성되는 다이오드 소자, 바이폴러 소자, 사이리스터 소자를 들 수 있다. 이들 소자에 요구되는 것은, 정상 상태에 있어서는 항상 오프되어 있고, 서지나 노이즈가 반도체 장치에 인가되었을 때에 내부 소자가 파괴에 이르기 전에 동작하여, 서지나 노이즈에 의해 발생한 대전류를 방출하고, 다시 오프 상태로 되돌아온다는 기능이다.
다른 일반적인 ESD 보호 소자로서, NMOS 오프 트랜지스터를 들 수 있다. 도 2 에 종래의 NMOS 오프 트랜지스터를 나타낸다. P 형 반도체 기판 (11) 에 형성된 NMOS 오프 트랜지스터로서, P 형 반도체 기판 (11) 상에 형성된 게이트 절연막 (22) 상에 게이트 전극 (33) 을 갖고 있다. 드레인 전극 (31) 에는 N 형 고농도 확산층 (15a) 이 접속되어 있고, 소스·기판 전극 (32) 에는 소스가 되는 N 형 고농도 확산층 (15b) 및 P 형 반도체 기판 (11) 의 전위를 취하기 위한 P 형 고농도 확산층 (16) 이 접속되고, N 형 고농도 확산층 (15b) 및 P 형 고농도 확산층 (16) 에는, 추가로 게이트 전극 (33) 이 전기적으로 접합되고, Vss 전위에 결선되어 있다. 드레인 전극 (31) 은, Vdd 전원 단자 혹은 입출력 단자 등에 결선된다.
종래의 NMOS 오프 트랜지스터는, 드레인 전극 (31) 에 부극성의 서지나 노이즈가 인가된 경우, N 형 고농도 확산층 (15a) 과 P 형 반도체 기판 (11) 의 PN 접합에 있어서 순방향 바이어스가 되어, 전하를 Vss 로 빠져나가게 하고, 드레인 전극 (31) 에 정극성의 서지나 노이즈가 인가된 경우에는, 역방향 바이어스에 의해 표면 브레이크다운이 일어나, P 형 반도체 기판 (11) 을 흐르는 전류에 의해 소스-기판-드레인 간에서의 기생적인 NPN 바이폴러 트랜지스터가 동작하여, Vss 로 대전류를 빠져나가게 하는 구조로 되어 있다. 상기 기생 NPN 바이폴러 동작에 있어서, 서지나 노이즈를 방출한 후에 확실히 NMOS 오프 트랜지스터를 오프시키기 위해, 유지 전압은 반도체 장치에 걸리는 최대 동작 전압 이상으로 설정하는 것이 중요해진다. 종래 구조에 있어서는, NMOS 오프 트랜지스터의 채널 길이인 L 길이를 조절함으로써 유지 전압을 설정하는 것이 가능하다.
보호해야 할 반도체 장치의 내압이 높은 경우, 당연히 NMOS 오프 트랜지스터의 표면 브레이크다운 전압 및 유지 전압에도 높은 전압이 요구된다. 도 3 에 드레인 전극이 고내압 구조인 일반적인 NMOS 오프 트랜지스터를 나타낸다. P 형 반도체 기판 (11) 에 형성된 NMOS 오프 트랜지스터로서, P 형 반도체 기판 (11) 상에 형성된 게이트 절연막 (22) 상에 게이트 전극 (33) 을 갖고 있다. 게이트 전극 (33) 의 양단에는 LOCOS 산화막 (21a, 21b) 및 오프셋층인 N 형 저농도 확산층 (13a, 13b) 이 형성된 LOCOS 오프셋 구조이다. 드레인 전극 (31) 에는, N 형 고농도 확산층 (15a) 이 접속되어 있다. 소스·기판 전극 (32) 에는, 소스가 되는 N 형 고농도 확산층 (15b) 및 P 형 반도체 기판 (11) 의 전위를 취하기 위한 P 형 고농도 확산층 (16) 이 접속되고, N 형 고농도 확산층 (15b), P 형 고농도 확산층 (16) 및 게이트 전극 (33) 은 전기적으로 접합되고, Vss 전위에 결선되어 있다. 드레인 전극 (31) 은, Vdd 전원 단자 혹은 입출력 단자에 결선된다. NMOS 오프 트랜지스터의 외주 부분에는 소자 분리를 위한 LOCOS 산화막 (21c, 21d) 이 배치되고, 그 아래에는 N 형 저농도 확산층 (13c) 과 P 형 저농도 확산층 (14) 이 형성되어 있다 (예를 들어, 특허문헌 1 을 참조).
일본 공개특허공보 2004-031805호
드레인 전극에서 본 표면 브레이크다운 내압이나 반도체 기판과의 접합 내압을 상승시킬 필요가 있기 때문에, 반도체 기판 농도는 너무 진하게 할 수는 없다. 요구되는 내압이 높을수록, 이 경향은 강해진다. 도 3 의 NMOS 오프 트랜지스터도 고내압용 보호 소자이기 때문에 P 형 반도체 기판 (11) 의 농도는 매우 옅다. 요컨대 고저항이므로, 드레인 전극 (31) 에 정극성의 서지나 노이즈가 인가되었을 때, 표면 브레이크다운으로 발생하는 전자에 의해 용이하게 N 형 고농도 확산층 (15b) 및 N 형 저농도 확산층 (13b) 하의 P 형 반도체 기판 (11) 의 전위 상승을 일으켜, 기생 NPN 바이폴러 트랜지스터 동작에 들어가기 쉽고, 결과적으로 유지 전압이 극단적으로 낮아진다.
유지 전압의 저하를 억제하는 대책으로서, 도 4 와 같이 드레인측의 N 형 고농도 확산층 (15a) 에 N 형 웰 확산층 (12) 을 형성하고, 채널단으로부터, 드레인측의 N 형 고농도 확산층 (15a) 을 향하여 농도 구배를 부여하여, N 형 고농도 확산층 (15a) 에서의 전계 집중을 완화시킴으로써, P 형 반도체 기판 (11) 의 전위 상승을 방지하는 것은 가능하다. 이 N 형 웰 확산층 (12) 은, 내부 소자의 PMOS 트랜지스터의 웰과 공통으로 하는 것이 일반적이며, 웰 확산되어 있기 때문에, 비교적 P 형 반도체 기판 (11) 표면 부근이 진하고 P 형 반도체 기판 (11) 의 내부로 갈수록 옅다.
그러한 구조에 있어서, 매우 강한 정극성의 서지나 노이즈가 VDD 단자에 인가된 경우, 드레인측의 N 형 고농도 확산층 (15a) 및 LOCOS 하에 N 형 웰 확산층 (12) 을 형성하여 전계를 완화시켜, P 형 반도체 기판 (11) 의 전위 상승을 억제하여, 일시적으로 유지 전압을 동작 전압 이상으로 확보할 수 있었다 (이후, 그 때 발생한 브레이크다운를 1 차 브레이크다운이라고 한다) 고 하더라도, 1 차 브레이크다운에서 발생한 전자는, LOCOS 하의 N 형 웰 확산층 (12) 이 모두 합쳐진 N 형 저농도 확산층 (13a) 표면의 가장 농도가 진한 영역을 통과하기 때문에, 용이하게 N 형 저농도 확산층 (13a) 표면의 농도가 진한 영역과 N 형 고농도 확산층 (15a) 의 경계로 전자 집중의 포인트가 이동한다.
그 결과, 드레인측의 N 형 고농도 확산층 (15a) 과 N 형 저농도 확산층 표면의 농도가 진한 영역의 경계에서 브레이크다운이 발생하고 (이후, 그 때 발생한 브레이크다운를 2 차 브레이크다운이라고 한다), 전자가 집중되어 있는 만큼, P 형 반도체 기판 (11) 의 전위 상승을 1 차 브레이크다운시보다 더욱 크게 일으킨다. 그 결과, 기생 NPN 바이폴러 트랜지스터 동작에 들어가기 쉽고, 도 4 의 구조로 하였다고 하더라도 결과적으로 유지 전압이 극단적으로 낮아진다는 현상이 발생한다. 그 때의 전류 전압 파형을 도 6 에 나타낸다.
도 6 은 종래의 반도체 장치의 TLP 법에 의한 전류 전압 파형을 나타내고 있다. 도 6 의 파형은 NMOS 오프 트랜지스터의 드레인 전극에 전류 주입하였을 때, 요컨대, 상기 서술한 VDD 단자에 매우 강한 정극성의 서지나 노이즈가 인가된 경우의, NMOS 오프 트랜지스터의 상태를 드레인 전류에 의해 나타낸 것이다. 또, 동일한 도 6 에 나타낸 바와 같이, 흐르는 전류를 증대시키기 위해 NMOS 오프 트랜지스터의 W 길이를 증대시켜도, 1 차 브레이크다운 후의 유지 전압은 유지되지만, NMOS 오프 트랜지스터의 사이즈가 증대된다.
그 외에, 종래 방법과 같이, 유지 전압의 조정을 NMOS 오프 트랜지스터의 채널 길이인 L 길이나, LOCOS 오프셋 길이로 유지 전압을 조정하는 것은 가능하지만, 이것도 또한 NMOS 오프 트랜지스터의 사이즈의 증대로 이어진다.
그래서, 고내압을 갖는 반도체 장치에 있어서, 소자 사이즈를 크게 하지 않고, 요구되는 기능을 만족시킨 ESD 보호 소자를 제공한다.
본 발명은 상기 과제를 해결하기 위해, 이하와 같은 수단을 사용하였다.
P 형 반도체 영역의 표면에 배치된 게이트 절연막과,
게이트 절연막 상에 배치된 게이트 전극과,
게이트 전극의 양단의 P 형 반도체 영역의 표면에 배치된 LOCOS 산화막과,
LOCOS 산화막 하부에 배치된 제 1 의 N 형 저농도 확산층과,
제 1 의 N 형 저농도 확산층에 접하여 배치된 제 1 의 N 형 고농도 확산층과,
편측의 제 1 의 N 형 저농도 확산층 및 편측의 제 1 의 N 형 고농도 확산층 하부에 배치된 제 2 의 N 형 저농도 확산층과,
제 2 의 N 형 저농도 확산층 하부에 배치된 제 3 의 N 형 저농도 확산층을 갖는 반도체 장치로 하였다.
제 3 의 N 형 저농도 확산층의 농도는, 제 1 의 N 형 저농도 확산층 및 제 2 의 N 형 저농도 확산층보다 농도가 진하고, 제 2 의 N 형 저농도 확산층의 농도는 제 1 의 N 형 저농도 확산층보다 진하거나 혹은 동등한 농도인 것을 특징으로 하는 반도체 장치로 하였다.
제 3 의 N 형 저농도 확산층의 깊이는, 제 1 의 N 형 저농도 확산층의 길이의 1/4 정도인 것을 특징으로 하는 반도체 장치로 하였다.
고내압을 갖는 반도체 장치를 노이즈나 서지로부터 지키는 ESD 보호 소자에 있어서, 게이트 전극 양단에 형성된 LOCOS 산화막 하에 제 1 의 N 형 저농도 확산층을 전계 완화의 오프셋층으로서 형성하고, 추가로 드레인측의 N 형 고농도 확산층 하에 제 2 의 N 형 저농도 확산층 및 제 3 의 N 형 저농도 확산층을 형성하여 브레이크다운의 포인트를 기판 표면으로부터 기판 깊숙히로 설정함으로써 유지 전압을 동작 전압 이상이 되도록 설정하고, Vdd 전원 단자에 큰 정전하의 노이즈가 인가된 경우에도, 소자 사이즈를 크게 하지 않아도, 노이즈를 빠져나가게 하는 것을 가능하게 한다.
도 1 은 본 발명의 실시예에 의한 반도체 장치를 나타내는 모식적 단면도이다.
도 2 는 종래의 반도체 장치를 나타내는 모식적 단면도이다.
도 3 은 종래의 반도체 장치를 나타내는 모식적 단면도이다.
도 4 는 종래의 반도체 장치를 나타내는 모식적 단면도이다.
도 5 는 본 발명의 실시예에 의한 반도체 장치의 TLP 법에 의한 전류 전압 파형이다.
도 6 은 종래의 반도체 장치의 TLP 법에 의한 전류 전압 파형이다.
이하에 본 발명의 실시형태를 도면에 기초하여 설명한다. 도 1 은 본 발명에 관련된 반도체 장치를 나타낸다. 도 1 에 나타내는 바와 같이 P 형 반도체 기판 (11) 상에 형성된 게이트 절연막 (22) 상에 게이트 전극 (33) 을 갖고 있고, 게이트 전극 (33) 의 양단에는 LOCOS 산화막 (21a, 21b) 이 형성되어 있다. LOCOS 산화막 (21a) 하에 형성된 드레인의 제 1 의 N 형 저농도 확산층 (13a) 을 전계 완화의 오프셋층으로 하고, 드레인의 제 1 의 N 형 저농도 확산층 (13a) 과 인접하도록 드레인의 N 형 고농도 확산층 (15a) 이 형성되어 있다. 드레인의 N 형 고농도 확산층 (15a) 은 드레인 전극 (31) 에 접속되어 있다. LOCOS 산화막 (21b) 하에 형성된 소스의 오프셋층인 소스의 제 1 의 N 형 저농도 확산층 (13b) 은, 소스의 N 형 고농도 확산층 (15b) 과 인접하여 배치되어 있다.
드레인의 N 형 고농도 확산층 (15a) 의 하부에는 제 2 의 N 형 저농도 확산층 (17) 이 형성되고, 또한, 제 2 의 N 형 저농도 확산층 (17) 하부에는, 제 3 의 N 형 저농도 확산층 (18) 이 형성되어 있다. 제 2 의 N 형 저농도 확산층 (17) 및 제 3 의 N 형 저농도 확산층 (18) 은, 드레인의 N 형 고농도 확산층 (15a) 과 접하고 있는 제 1 의 N 형 저농도 확산층 (13a) 에 대하여 평면에서 봤을 때에 중첩되도록 오버랩되어 있어도 상관없다. 도 1 에 나타내는 실시예에 있어서는, 제 2 의 N 형 저농도 확산층 (17) 및 제 3 의 N 형 저농도 확산층 (18) 은, 드레인의 N 형 고농도 확산층 (15a) 과 접하고 있는 제 1 의 N 형 저농도 확산층 (13a) 에 대하여 오버랩된 것을 도시하고 있다.
그리고 소스·기판 전극 (32) 에는, 소스가 되는 N 형 고농도 확산층 (15b), 오프셋층인 제 1 의 N 형 저농도 확산층 (13b) 및 P 형 반도체 기판 (11) 의 전위를 취하기 위한 P 형 고농도 확산층 (16) 이 접속된 구조로 되어 있다. 여기서 LOCOS 산화막 (21a) 하에 형성된 제 1 의 N 형 저농도 확산층 (13a) 은, LOCOS 산화막의 형성 전에 이온 주입에 의해 형성되고, 이온 주입의 도스량 및 에너지는 4e12/㎠, 40 keV 정도로서, 내부 소자 간의 소자 분리에 사용되는 조건과 겸용해도 상관없다.
제 2 의 N 형 저농도 확산층 (17) 및 제 3 의 N 형 저농도 확산층 (18) 은, 제 1 의 N 형 저농도 확산층 (13a) 보다 농도를 진하게 하기 위해 LOCOS 산화막의 형성 후에 이온 주입하는 것이 바람직하고, 제 2 의 N 형 저농도 확산층 (17) 을 형성하기 위한 이온 주입의 도스량 및 에너지는 1e12/㎠ ∼ 4e12/㎠ 정도, 300 keV ∼ 500 keV 가 바람직하다. 또, 제 3 의 N 형 저농도 확산층 (18) 의 도스량은 5e12/㎠ ∼ 1e13/㎠ 정도로 하고, 주입된 이온의 깊이는 제 1 의 N 형 저농도 확산층 (13a) 의 길이 (수평 방향의 길이) 의 1/4 정도가 되도록 하기 위해, 800 keV ∼ 1000 keV 가 바람직하다. 상기 구조의 소자에 있어서, N 형 고농도 확산층 (15b), P 형 고농도 확산층 (16) 및 게이트 전극 (33) 은 전기적으로 접합되고, Vss 전위에 결선된다. 드레인 전극 (31) 은, Vdd 전원 단자에 결선된다.
Vdd 전원 단자에 부전하의 노이즈가 인가된 경우에는, 드레인 전극 (31) 과 P 형 반도체 기판 (11) 의 PN 접합이 순방향 바이어스가 되어, Vss 전위로 노이즈를 빠져나가게 함으로써 내부 소자를 보호한다.
반대로, Vdd 전원 단자에 정전하의 노이즈가 인가된 경우에는, 게이트 전극 (33) 단 하의 채널과 접한 제 1 의 N 형 저농도 확산층 (13a) 과 P 형 반도체 기판 (11) 의 PN 접합에 있어서, 1 차 브레이크다운이 발생하고, P 형 반도체 기판 (11) 내에 전자가 발생하기 시작한다. 그리고, P 형 반도체 기판 (11) 내에 발생한 전자는, N 형의 가장 농도가 진한 영역을 통과한다. 맨 처음에 LOCOS 산화막 (21a) 하에 형성된 제 1 의 N 형 저농도 확산층 (13a) 을 통과하지만, 제 3 의 N 형 저농도 확산층 (18) 의 농도를 제 1 의 N 형 저농도 확산층 (13a) 의 농도보다 진하게 설정해 두므로, 그 후에는, 드레인 전극 (31) 으로의 전자의 통로가, 제 1 의 N 형 저농도 확산층 (13a) 의 표면 부근에서 P 형 반도체 기판 (11) 의 깊숙히에 형성된 제 3 의 N 형 저농도 확산층 (18) 으로 천이된다.
그 결과, 제 1 의 N 형 저농도 확산층 (13a) 의 표면의 농도가 진한 영역과 N 형 고농도 확산층 (15a) 의 경계로의 전자 집중이 억제되고, 2 차 브레이크다운은, 제 3 의 N 형 저농도 확산층 (18) 과 P 형 반도체 기판 (11) 의 PN 접합에 있어서, 제 1 의 N 형 저농도 확산층 (13a) 과 N 형 고농도 확산층 (15a) 의 경계보다 전계가 완화된 상태에서 발생시키는 것이 가능하다. 따라서 제 3 의 N 형 저농도 확산층 (18) 을 형성함으로써, 유지 전압이 극단적으로 낮아진다는 문제는 없어지고, 유지 전압을 동작 전압 이상으로 유지하는 것을 가능하게 한다. 또, 제 3 의 N 형 저농도 확산층 (18) 을 형성함으로써, 1 차 브레이크다운 후의 유지 전압을 유지할 필요는 없어지기 때문에, W 길이를 늘릴 필요가 없어진다. 요컨대 소자 사이즈를 억제하는 효과도 있다.
또, 제 2 의 N 형 저농도 확산층 (17) 을 제 1 의 N 형 저농도 확산층 (13a) 보다 진하거나 혹은 동일하게 하는 것은, 제 3 의 N 형 저농도 확산층 (18) 에서 드레인 전극으로의 전자의 이동을 제 1 의 N 형 저농도 확산층 (13a) 에서 드레인 전극으로의 전자의 이동보다 지배적으로 하기 위해서이다. 도 6 에 나타낸 종래의 반도체 장치의 TLP 법에 의한 전류 전압 파형과 동일하게, 도 5 에 본 발명의 실시예에 의한 반도체 장치의 TLP 법에 의한 전류 전압 파형의 결과를 나타낸다. 상기 서술한 바와 같이 종래의 반도체 장치의 구조에 비해, 유지 전압을 동작 전압 이상까지 상승시켜, Vdd 전원 단자에 큰 정전하의 노이즈가 인가된 경우에도, 소자 사이즈를 크게 하지 않고, 노이즈를 빠져나가게 하는 구조로 되어 있다고 할 수 있다.
11 : P 형 반도체 기판
12 : N 형 웰 확산층
13a, 13b, 13c : 제 1 의 N 형 저농도 확산층
14 : P 형 저농도 확산층
15a, 15b : N 형 고농도 확산층
16 : P 형 고농도 확산층
17 : 제 2 의 N 형 저농도 확산층
18 : 제 3 의 N 형 저농도 확산층
21a, 21b : LOCOS 산화막
22 : 게이트 절연막
31 : 드레인 전극
32 : 소스 전극
33 : 게이트 전극

Claims (3)

  1. 반도체 기판과,
    상기 반도체 기판에 형성된 P 형 반도체 영역과,
    상기 P 형 반도체 영역의 표면에 배치된 게이트 절연막과,
    상기 게이트 절연막 상에 배치된 게이트 전극과,
    상기 게이트 전극의 양단의 상기 P 형 반도체 영역의 표면에 각각 배치된 LOCOS 산화막과,
    상기 LOCOS 산화막 하에 배치된 소스의 제 1 의 N 형 저농도 확산층 및 드레인의 제 1 의 N 형 저농도 확산층과,
    상기 소스의 제 1 의 N 형 저농도 확산층에 접하고, 상기 게이트 절연막과 반대측에 배치된 소스의 N 형 고농도 확산층 및 상기 드레인의 제 1 의 N 형 저농도 확산층에 접하고, 상기 게이트 절연막과 반대측에 배치된 드레인의 N 형 고농도 확산층과,
    상기 드레인의 제 1 의 N 형 저농도 확산층 및 상기 드레인의 N 형 고농도 확산층의 하부에 배치된 제 2 의 N 형 저농도 확산층과,
    상기 제 2 의 N 형 저농도 확산층의 하부에 배치된 제 3 의 N 형 저농도 확산층을 갖고,
    상기 제 3 의 N 형 저농도 확산층의 농도는, 상기 드레인의 제 1 의 N 형 저농도 확산층 및 상기 제 2 의 N 형 저농도 확산층의 농도보다 진하고, 상기 제 2 의 N 형 저농도 확산층의 농도는 상기 드레인의 제 1 의 N 형 저농도 확산층의 농도보다 진하거나 혹은 동등한 농도를 갖는 것을 특징으로 하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 3 의 N 형 저농도 확산층의 깊이는, 상기 제 1 의 N 형 저농도 확산층의 수평 방향의 길이의 1/4 인 것을 특징으로 하는 반도체 장치.
  3. 삭제
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