KR102289111B1 - 고체 촬상 장치 및 제조 방법 및 전자 기기 - Google Patents

고체 촬상 장치 및 제조 방법 및 전자 기기 Download PDF

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Abstract

본 기술은, 미세한 화소 신호를 적절하게 생성할 수 있도록 하는 고체 촬상 장치 및 제조 방법 및 전자 기기에 관한 것이다. 제1의 반도체 기판에 형성되고, 광전 변환된 전하를 축적하는 전하 축적부와, 제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를 유지하는 전하 유지부와, 상기 제1의 반도체 기판 및 상기 제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를, 상기 전하 유지부에 전송하는 전송 트랜지스터를 구비하고, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판과의 접합 계면이, 상기 전송 트랜지스터의 채널 내에 형성되어 있다.

Description

고체 촬상 장치 및 제조 방법 및 전자 기기{SOLID-STATE IMAGE-CAPTURING DEVICE, METHOD FOR MANUFACTURING SAME, AND ELECTRONIC DEVICE}
본 기술은, 고체 촬상 장치 및 제조 방법 및 전자 기기에 관한 것으로, 특히, 미세한 화소 신호를 적절하게 생성할 수 있도록 하는 고체 촬상 장치 및 제조 방법 및 전자 기기에 관한 것이다.
이미지 센서 등의 반도체 장치의 제조 공정에서는, 촬상 소자가 형성된 반도체 기판을, 다른 반도체 기판이나 유리 기판 등에 맞붙이는 공정을 갖는다.
일반적으로, 이미지 센서 등의 반도체 장치는, 입사광을 광전 변환한 포토 다이오드(PD), 광전 변환에 의해 얻어진 전자를 FD(Floating Diffusion)에 전송하는 트랜지스터(TG), PD에 축적된 전하를 리셋하는 트랜지스터(RST), FD로부터 전자에 대응하는 신호 전압을 증폭하는 트랜지스터(AMP), 신호 전압을 후단에 전송하는 트랜지스터(SEL) 등으로 구성되어 있다. RST, AMP, SEL의 각 트랜지스터는, 화소 트랜지스터라고도 칭하여진다.
미세한 화소 신호에서의 노이즈의 발생 등을 억제하기 위해, FD, 화소 트랜지스터 등의 소자는, 단결정의 반도체 재료로 이루어지는 것이 바람직하다.
다결정의 반도체 재료로 한 경우, 입경이 불균일하게 되기 때문에, 많은 트랩이 생성되고, 미세한 화소 신호에 대응하는 전자가 소자의 내부를 통과할 때의 노이즈 등을 유발하기 때문이다.
또한, RST, AMP, SEL의 각 트랜지스터는, 화소 트랜지스터라고 칭하여지고, 화소 신호의 생성에 즈음하여 빈번하게 ON/OFF 된다. 이 때문에, 화소 트랜지스터에는, 양호한 I-V 특성이 요구되는데, 화소 트랜지스터를 단결정의 소자로서 구성할 수 있으면, 보다 양호한 I-V 특성을 얻을 수 있기 때문이다.
반도체 기판상에 FD를 반도체층의 적층 기술을 이용하여, 수광면과 FD와의 사이에 차광부를 마련한 이미지 센서도 제안되어 있다(예를 들면, 특허 문헌 1 참조).
또한, 이미지 센서의 FD에 광이 혼입되는 등 한 경우, 반도체 기판의 FD 영역에서 광전 변환이 행하여져, 노이즈 등의 원인이 되는 일이 있다. 이 때문에 FD는, 차광되도록 하는 것이 바람직하다.
특허 문헌 1 : 일본 특개2010-212668
비특허 문헌 1 : H·Yamamoto, H·Ishihara,S·Furukawa, J·Appl·Phys., 25,667(1986). 비특허 문헌 2 : T·J·Donahue and Rief : J·Electrochem·Soc·, 133,1961(1986). 비특허 문헌 3 : T·Takagi, Jpn·J·Appl., 64,3516(1988). 비특허 문헌 4 : Y·Kunii, M·Tabe, and Y·Sakakibara, Jpn. J. Appl. Phys., 26,1008(1987). 비특허 문헌 5 : L·Csepregi, E·F·Kenedy, T.J.Ga11agher, J.W.Mayer and T.W.Sigmon, J. Appl. Phys., 49,4234(1977). 비특허 문헌 6 : H·Ishihara, A·Tamba, H·Yamamoto, Jpn·J·Appl·Phys., 24,513(1985). 비특허 문헌 7 : T·Dan, Appl·Phys·Lett., 53,2626(1988). 비특허 문헌 8 : H. Hirayama, Y.Tatsumi, and N·Aizaki, Appl·Phys·Lett·, 52,2242(1988) 비특허 문헌 9 : T.Rung, Y.KennethO, and R.Reif, Appl·Phys·Lett·, 52,1797(1988) 비특허 문헌 10 : K. Yoneda, J.Sano, M.Michimoro, Y.Morimoto, S.Nakanishi, and H·Ogata, in proc. 4th Int. on SOI technology and device, D·N·Schmidt, Editor, PV90-6, p·421, 비특허 문헌 11 : Tne Electrochemical Society Proceeding Series, Pennington, NJ(1990) 비특허 문헌 12 : M.Moniwa, K.Kusuwada, E·Murakami, T·Warabisako, and M·Miyao, Appl·Phys·Lett·, 52,1788(1988) 비특허 문헌 13 : Ueno,K. Suzuki, K·Iemura, KKawai, T·MOrisawa, and I·Ohdomari, in Proceeding of the Forth International Symposium on Silicon on Insulator Technology and Devices, PV90-6,427(1990) 비특허 문헌 14 : Y.Morimoto, S.Nakanishi, N.Oda, T.Yam可i, H·Matuda, H·Ogata, and K·Yoneda, J·Electrochem. Soc., 141,188(1994) 비특허 문헌 15 : M.Miyao, M.Moniwa, K·kusukawa, and W·Sike, J·Appl·Phys·, 64,3018(1988)
그러나, 특허 문헌 1의 기술에서는, FD를 완전하게 차광하기가 어려웠다.
이 때문에, 만약, 강한 입사광이 조사되면, FD에 까지 광이 도달하기 때문에, 노이즈 등의 원인이 되고, 글로벌 셔터 구조에는 부적합하였다.
화소와 화소 트랜지스터의 사이에, 차광막을 마련하는 이미지 센서에서, 모든 화소와 화소 트랜지스터 등의 반도체 소자, FD의 특성은, 균일한 것이 바람직하다. 이 때문에, 예를 들면, 화소와 화소 트랜지스터 등의 반도체 소자를, 차광막을 끼우고, 전부 단일 결정의 반도체 재료로 만드는 것이 바람직하지만, 종래 기술에서는, 차광막을 끼운 이미지 센서를, 단일한 반도체 결정으로 제조하는 것은 곤란하였다.
예를 들면, 특허 문헌 1의 기술에서는, 표면 반도체층과 도체층과의 계면, 채널 영역과 FD와의 계면, 채널층과 유전체층의 계면을 마련함으로서, 차광막을 끼운 이미지 센서를, 단일한 반도체 결정에 조금이라도 근접한 기술이 제안되었다(예를 들면, 특허 문헌 1의 도 9 참조).
그러나, 예를 들면, 수십만 화소의 이미지 센서를 제조함에 있어서, 상기 종래 기술을 이용하여 제조하면, 수십만 화소 중, 많은 전송 트랜지스터에서, 표면 반도체층과 도체층과의 접합 계면이 형성되었다. 접합 계면 방향은, 전송 트랜지스터의 게이트에 대해 병행으로 형성되어 있든지, 전송 트랜지스터의 양단에 형성되어 있다.
예를 들면, 가령 접합 계면이, 전송 트랜지스터의 게이트, 및 소스-드레인을 흐르는 채널 전류의 방향에 대해, 병행으로 형성되어 있는 경우, 등가 회로에서는, PD와 병행하게 나열하여 접속된, 저항이 기생 저항으로서 존재하게 된다(예를 들면, 특허 문헌 1의 도 9 참조).
이 경우, PD 내에서 항상 리크 전류가 발생하게 되고, PD로부터 전송되는 신호에 큰 노이즈가 혼입되게 된다. 특히, 화상 중의 어두운 영역에 대응하는 화소는, 노이즈가 눈에 띄게 된다.
종래 기술에서는, 이미지 센서에서의 수십만 화소 중, 많은 표면 반도체층과, 도체층과의 접합 계면의 접합 개소가 원인인 기생 저항에 의한 리크 전류가 발생하였다. 이 때문에, 특성이 균일하게 되는 이미지 센서를 만드는 것이 곤란하였다.
또한, 예를 들면, 수십만 화소의 이미지 센서를 제조함에 있어서, 종래 기술을 이용하여 제조하면, 수십만 화소 중, 많은 화소 트랜지스터나 FD 근변에서, 채널 영역과 FD와의 계면, 또는 이 계면의 근방에서, 결정 결함이나 접합 계면이 형성되었다.
가령 FD 내, 또는 FD 근방 부근에 결정 결함이나 접합 계면이 형성되어 있는 경우, 등가 회로에서는, FD로부터 분기되도록 접속된, 저항이 기생 저항으로서 존재하게 된다.
이 경우, FD 내에서 항상 리크 전류가 발생하게 되고, 역시 화상 중의 어두운 영역에 대응하는 화소는, 노이즈가 눈에 띄게 된다.
또한, 종래 기술에서는, 이미지 센서에서의 수십만 화소 중, 많은 채널 영역과 FD와의 계면, 또는, 이 계면의 근방에서, 결정 결함이나 접합 계면이 원인인 기생 저항에 의한 리크 전류가 발생하였다. 이 때문에, 특성이 균일하게 되는 이미지 센서를 만드는 것이 곤란하였다.
또한, 상술한 바와 같이, 종래 기술에서는, 이미지 센서에서의 수십만 화소 중, 많은 채널층과 유전체층의 계면에서, 계면이 원인인 기생 저항에 의한 리크 전류가 발생하였다(예를 들면, 특허 문헌 1의 도 13, 도 16, 및 도 17 참조).
예를 들면, 특허 문헌 1의 기술에서는, 전송 트랜지스터의 채널 내에는 결정 계면이 존재하지 않지만, 화소 트랜지스터의 채널 내는 TFT로 되어 있어서, 폴리실리콘의 결정 계면이 존재하는 것이 제조되었다.
AMP 등의 화소 트랜지스터 내에 결정 계면이 있으면, AMP는 소스 팔로워로서 사용되기 때문에, 예를 들어 단시간밖에 사용하지 않아도, 트랜지스터의 특성 그 자체가 크게 흐트러지기 때문에, 이미지 센서 특성의 편차가 커진다.
이 때문에, 화소 트랜지스터는 다결정으로 되어, 미세한 화소 신호에도 적응할 수 있는 양호한 I-V 특성을 얻는 것은 어려웠다. 또한, 다결정의 화소 트랜지스터는, 화소마다 성능의 편차가 발생하기 쉽고, 예를 들면, 화상 중의 색의 재현 등의 점에서 화질이 열화되는 일이 있다.
또한, 예를 들면, 특허 문헌 1의 반도체층의 적층 기술을 이용하여, 화소와 화소 트랜지스터의 사이에 차광막을 마련하는 이미지 센서를 제조하면, 모든 화소와 화소 트랜지스터 등의 반도체 소자, FD 등에서, 접합 계면이 전혀 구성되지 않고, 단일한 반도체 결정으로 제조하는 것은 곤란하였다.
도체층으로부터 그 바로 위에 닿는 반도체층을 적층하고, 또한, 유전체층상의 횡방향으로, 반도체층을 적층함으로써, 횡방향으로 넓은 대면적의 반도체층을 형성하고, 또한 결정성 등을 균일하게 만드는 것은, 기술적으로 어렵다(예를 들면, 특허 문헌 1의 도 7, 도 13, 및 도 16 참조).
또한, 비특허 문헌 1 내지 14에 의하면, 특허 문헌 1의 기술을 실용화함에 있어서, 예를 들면, 다음과 같은 문제점도 들 수 있다.
즉, 유전체층과 단결정 반도체층과의 계면에서, 결정내에 적층 결함이 발생한다. 또한, 횡방향으로 단결정 재료끼리가 부딪치는 곳은 결정 결함이 된다, 또한, 적층한 반도체층의 막두께가 불균일하게 된다. 또한, 횡방향으로 적층한 반도체층의 표면은 요철이 된다. 또한, 유전체층과 단결정 반도체층과의 계면에서 결정 결함이 많다. 또한, 유전체층의 표면의 결함이 핵(核)으로 되어, 반도체층 내에 전위(轉位) 루프나 적층 결함이 발생하기 쉽다. 또한, 횡방향의 반도체층의 막두께는 불균일하게 되기 쉽다. 또한, 트랜지스터를 만들기 위해, 횡방향으로 적층한 반도체층을 열산화시키면, 열산화막 내에 결정 결함이 발생하기 쉽다. 또한, 가능한 한 횡방향으로 넓은 대면적의 반도체층을 형성하기 위해, 저온에서 장시간의 제막(製膜)을 행할 필요가 있다.
이와 같이, 종래 기술의 제조 방법으로, FD나 화소 트랜지스터를 전부, 단일한 반도체 결정으로 제조하는 것은 곤란하였다.
또한, 예를 들면, 수십만 화소의 이미지 센서를 제조함에 있어서, 특허 문헌 1에 기재되는 반도체층의 적층 기술을 이용하면, 많은 전송 트랜지스터에서, 채널층의 게이트의 아래에, 우발적인, 설계자가 의도하지 않은 장소에, 비특허 문헌 1 내지 14에서 보고된 결정 계면이나 접합 계면이 형성되었다.
가령 상기 전송 트랜지스터의 내부에서, 결정 계면이나 접합 계면이 형성된 경우, 등가 회로에서는, 채널로부터 분기되도록 접속된 저항이 기생 저항으로서 존재하게 된다. 결정 계면이나 접합 계면이 형성되는 위치는, 설계자가 의도하지 않은 우발적인 위치에 형성되고, 결정 계면과 접합 계면에서의 결정성이 불균일하기 때문에, 여기에 흐르는 채널 전류가 불균일하게 된다. 이에 의해, 전송 트랜지스터의 특성은 크게 흐트러지기 때문에, 이미지 센서 특성의 편차가 커진다.
또한, 특허 문헌 1에서는, 광 블로킹층을, 표면 반도체층 내에 형성함에 의해, 트랜지스터를 제조하였다. 이 경우, 접합 계면은, 표면 반도체층과 도체층의 계면, 또는, 도체층과 반도체층의 계면에 형성된다(특허 문헌 1의 도 16 참조).
만약, 접합 개소가 원인인 기생 저항에 의한 리크 전류가 발생하면, 이미지 센서의 특성은 균일하게는 되기 어렵다.
본 기술은 이와 같은 상황을 감안하여 개시하는 것으로, 미세한 화소 신호를 적절하게 생성할 수 있도록 하는 것이다.
본 기술의 제1의 측면은, 제1의 반도체 기판에 형성되고, 광전 변환된 전하를 축적하는 전하 축적부와, 제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를 유지하는 전하 유지부와, 상기 제1의 반도체 기판 및 상기 제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를, 상기 전하 유지부에 전송하는 전송 트랜지스터를 구비하고, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판과의 접합 계면이, 상기 전송 트랜지스터의 채널 내에 형성되어 있는 고체 촬상 장치이다.
상기 전송 트랜지스터는, 게이트 단자가 상기 제1의 반도체 기판을 관통하여 상기 제2의 반도체 기판에 달하도록 형성되어 있도록 할 수 있다.
상기 전송 트랜지스터의 게이트 단자의, 소스단(端)보다 드레인단에 가까운 위치에 상기 접합 계면이 형성되어 있도록 할 수 있다.
상기 제2의 반도체 기판에는, 적어도 상기 전하 유지부에 유지된 전하에 대응하는 신호 전압을 증폭하는 증폭 트랜지스터, 상기 전하 유지부에 유지된 전하를 리셋하는 리셋 트랜지스터 및 신호선에 송출하여야 할 신호로서, 상기 전하 유지부로부터 판독된 전하에 대응하는 신호를 선택하는 선택 트랜지스터를 포함하는 화소 트랜지스터가 또한 형성되도록 할 수 있다.
상기 증폭 트랜지스터의 게이트 단자와, 상기 전하 유지부가 실리콘에 의해 접속되도록 할 수 있다.
상기 증폭 트랜지스터, 상기 리셋 트랜지스터 및 상기 선택 트랜지스터를 접속한 보디 콘택트로서의 P형 반도체 영역이 형성되도록 할 수 있다.
상기 전하 유지부를 구성하는 N형 반도체 영역의 일부가, 상기 증폭 트랜지스터와 직접 접속되도록 할 수 있다.
단결정 실리콘 기판인 상기 제2의 반도체 기판을, 실리콘 기판인 상기 제1의 반도체 기판과 맞붙여서 구성되도록 할 수 있다.
상기 제2의 반도체 기판은 단결정의 실리콘 기판이고, 상기 제1의 반도체 기판은 실리콘 기판이고, 상기 제2의 반도체 기판과의 접합 계면에 실리콘층이 형성되어 있도록 할 수 있다.
상기 실리콘층은, 에피택셜 성장에 의해 형성되도록 할 수 있다.
상기 실리콘층에 실리콘 이온이 주입되고, 상기 제2의 반도체 기판과 맞붙여지도록 할 수 있다.
상기 제1의 반도체 기판 내에 차광막이 매입되어 있도록 할 수 있다.
상기 전송 트랜지스터의 게이트 단자 부근에서, 상기 차광막이 마련되지 않은 영역이 존재하고, 상기 전송 트랜지스터의 게이트 단자 부근에서, 상기 차광막이 상기 전송 트랜지스터의 게이트 단자의 연재 방향과 병행하는 방향으로 길게 구성되어 있도록 할 수 있다.
상기 차광막은, 텅스텐, 티탄, 탄탈륨, 니켈, 몰리브덴, 크롬, 이리듐, 텅스텐실리콘 화합물에 의해 구성되도록 할 수 있다.
복수의 상기 전하 축적부에 대응하여 하나의 상기 전하 유지부가 마련되도록 할 수 있다.
복수의 상기 전하 축적부가, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되는 방향으로, 다단화되어 있도록 할 수 있다.
플레나형 구조로서 구성되도록 할 수 있다.
메사형 구조로서 구성되도록 할 수 있다.
본 기술의 제1의 측면에서는, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판과의 접합 계면이, 상기 전송 트랜지스터의 채널 내에 형성되어 있다.
본 기술의 제2의 측면은, 광전 변환된 전하를 축적하는 전하 축적부가 형성되는 제1의 반도체 기판과, 상기 전하 축적부에 축적된 전하를 유지하는 전하 유지부가 형성되는 제2의 반도체 기판을 맞붙이는 공정과, 상기 전하 축적부에 축적된 전하를 상기 전하 유지부에 전송하는 전송 트랜지스터를, 상기 제1의 반도체 기판 및 상기 제2의 반도체 기판에 형성하는 공정을 포함하는 고체 촬상 장치의 제조 방법이다.
본 기술의 제2의 측면에서는, 광전 변환된 전하를 축적하는 전하 축적부가 형성되는 제1의 반도체 기판과, 상기 전하 축적부에 축적된 전하를 유지하는 전하 유지부가 형성되는 제2의 반도체 기판이 맞붙여지고, 상기 전하 축적부에 축적된 전하를 상기 전하 유지부에 전송하는 전송 트랜지스터가, 상기 제1의 반도체 기판 및 상기 제2의 반도체 기판에 형성된다.
본 기술의 제3의 측면은, 제1의 반도체 기판에 형성되고, 광전 변환된 전하를 축적하는 전하 축적부와, 제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를 유지하는 전하 유지부와, 상기 제1의 반도체 기판 및 상기 제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를, 상기 전하 유지부에 전송하는 전송 트랜지스터를 가지며, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판과의 접합 계면이, 상기 전송 트랜지스터의 채널 내에 형성되어 있는 고체 촬상 장치를 구비하는 전자 기기이다.
본 기술의 제3의 측면에서는, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판과의 접합 계면이, 상기 전송 트랜지스터의 채널 내에 형성되어 있다.
본 기술에 의하면, 미세한 화소 신호를 적절하게 생성할 수 있다.
도 1은 본 기술을 적용한 이미지 센서의 한 실시의 형태에 관한 구성례를 도시하는 평면도.
도 2는 도 1의 이미지 센서의 단면도.
도 3은 도 2의 TG 부근의 구성을 확대한 도면.
도 4는 폴리실리콘 TFT(Thin Film Transistor)의 결정입계의 위치를 설명하는 도면.
도 5는 TFT의 채널 내의 위치에서의 포텐셜 배리어를 설명하는 도면.
도 6은 TFT의 채널 내의 각 위치에서의 전계의 변화를 설명하는 도면.
도 7은 도 2의 이미지 센서의 제조 공정을 설명하는 도면.
도 8은 도 2의 이미지 센서의 제조 공정을 설명하는 도면.
도 9는 도 2의 이미지 센서의 제조 공정을 설명하는 도면.
도 10은 도 2의 이미지 센서의 제조 공정을 설명하는 도면.
도 11은 도 2의 이미지 센서의 제조 공정을 설명하는 도면.
도 12는 도 2의 이미지 센서의 제조 공정을 설명하는 도면.
도 13은 도 2의 이미지 센서의 제조 공정을 설명하는 도면.
도 14는 도 2의 이미지 센서의 제조 공정을 설명하는 도면.
도 15는 도 2의 이미지 센서의 제조 공정을 설명하는 도면.
도 16은 도 2의 이미지 센서의 제조 공정을 설명하는 도면.
도 17은 도 1의 이미지 센서의 등가 회로를 도시하는 도면.
도 18은 가령 PD 내에 접합 계면이 형성되어 있는 경우의 등가 회로를 도시하는 도면.
도 19는 가령 FD 내에 접합 계면이 형성되어 있는 경우의 등가 회로를 도시하는 도면.
도 20은 본 기술을 적용한 이미지 센서의 다른 실시의 형태에 관한 구성례를 도시하는 평면도.
도 21은 본 기술을 적용한 이미지 센서의 또 다른 실시의 형태에 관한 구성례를 도시하는 평면도.
도 22는 본 기술을 적용한 이미지 센서의 또 다른 실시의 형태에 관한 구성례를 도시하는 단면도.
도 23은 본 기술을 적용한 이미지 센서의 또 다른 실시의 형태에 관한 구성례를 도시하는 평면도.
도 24는 도 23에 도시되는 이미지 센서에서의 제2 반도체 기판상에 형성되는 회로도.
도 25는 본 기술을 적용한 이미지 센서의 또 다른 실시의 형태에 관한 구성례를 도시하는 평면도.
도 26은 도 25의 이미지 센서의 단면도.
도 27은 도 26의 이미지 센서의 제조 공정을 설명하는 도면.
도 28은 도 26의 이미지 센서의 제조 공정을 설명하는 도면.
도 29는 도 26의 이미지 센서의 제조 공정을 설명하는 도면.
도 30은 도 26의 이미지 센서의 제조 공정을 설명하는 도면.
도 31은 도 26의 이미지 센서의 제조 공정을 설명하는 도면.
도 32는 도 26의 이미지 센서의 제조 공정을 설명하는 도면.
도 33은 도 26의 이미지 센서의 제조 공정을 설명하는 도면.
도 34는 도 26의 이미지 센서의 제조 공정을 설명하는 도면.
도 35는 도 26의 이미지 센서의 제조 공정을 설명하는 도면.
도 36은 도 26의 이미지 센서의 제조 공정을 설명하는 도면.
도 37은 도 26의 이미지 센서의 제조 공정을 설명하는 도면.
도 38은 도 26의 이미지 센서의 제조 공정을 설명하는 도면.
도 39는 도 26의 이미지 센서의 제조 공정을 설명하는 도면.
도 40은 도 26의 이미지 센서의 제조 공정을 설명하는 도면.
도 41은 도 26의 이미지 센서의 제조 공정을 설명하는 도면.
도 42는 본 기술을 적용한 이미지 센서의 또 다른 실시의 형태에 관한 구성례를 도시하는 평면도.
도 43은 본 기술을 적용한 이미지 센서의 또 다른 실시의 형태에 관한 구성례를 도시하는 단면도.
도 44는 도 2의 TG 부근의 구성의 다른 예를 도시하는 도면.
도 45는 본 기술을 적용한 이미지 센서의 또 다른 실시의 형태에 관한 구성례를 도시하는 단면도.
도 46은 본 기술이 적용된 고체 촬상 장치의 개략을 도시하는 시스템 구성도.
도 47은 본 기술을 적용한 전자 기기로서의, 촬상 장치의 구성례를 도시하는 블록도.
이하, 도면을 참조하여, 여기서 개시하는 기술의 실시의 형태에 관해 설명한다.
도 1은, 본 기술을 적용한 이미지 센서의 한 실시의 형태에 관한 구성례를 도시하는 평면도이다. 동 도면에 도시되는 이미지 센서(10)에서, 플레나형 구조의 반도체 기판상에 형성된 1화소분의 영역이 도시되어 있다.
플레나형 구조에서는, 동일 평면상에 단자용 전극이 형성되고, 전류 경로를 단축하는 것이 가능하다.
이미지 센서(10)의 각 화소는, 포토 다이오드에 축적된 전하를, 플로팅 디퓨전(FD)에 전송하고, FD에 유지된 전하에 대응하는 신호 전압을, 증폭 트랜지스터(AMP)를 통하여 판독하도록 되어 있다. 또한, 신호 전압은, 수직 신호선(VSL)상에 판독되고, VSL은 선택 트랜지스터(SEL)를 통하여 AMP와 접속되어 있다.
또한, 이미지 센서(10)의 각 화소에는, FD에 유지되어 있는 전하를 배출하(리셋하)기 위한 리셋 트랜지스터(RST)가 마련되어 있다.
또한, RST, AMP, SEL의 각 트랜지스터는, 화소 트랜지스터라고도 칭하여진다. 또한, 도면 중에서 양단이 원(圓)으로 된 검은 선에 의해 메탈 배선이 도시되어 있다. 예를 들면, AMP의 게이트 단자(지면(紙面)의 표면측)와 FD가 메탈 배선에 의해 접속되어 있다.
또한, 도 1 중의 좌우에 마련된 원에 「P++」의 문자 및 기호가 붙여진 부분에는 피닝 단자가 마련된다.
이 이미지 센서(10)는, 적어도 2개의 반도체 기판을 적층하여 구성되는 구조를 갖고 있고, 도 1에서, 이미지 센서(10)의 PD의 수광면은 이면에 배치되게 된다. 또한, 도 1에는, 상술한 2개의 반도체 기판 중, 주로 FD와 화소 트랜지스터가 마련된 반도체 기판의 표면이 도시되어 있다.
즉, 이미지 센서(10)는, 실제로는, 복수의 화소를 갖는 이미지 센서로서 구성되고, 예를 들면, 도 1의 이면에 배치되는 수광부가 2차원 행렬형상으로 배치된 화소 어레이가, 카메라의 렌즈 등에 의해 집광된 광이 결상하는 위치에 배치된다.
그리고, 이미지 센서(10)에는, PD와 FD를 전기적으로 접속하기 위해, 전송 게이트 트랜지스터(TG)가 마련되어 있다. 즉, TG는, 지면의 깊이 방향으로 반도체 기판을 관통하여 마련되어 있다.
도 2는, 도 1의 이미지 센서(10)의 단면도이다. 동 도면에 도시되는 바와 같이, 이미지 센서(10)는, 제1 반도체 기판(21), 제2 반도체 기판(22), 및 로직층(23)에 의해 구성되어 있다. 도면 중의 「P」 및 「N」의 기호는, 각각 P형 반도체 영역 및 N형 반도체 영역을 나타내고 있다. 또한, 「P+」 및 「P-」 및 「N+」 및 「N-」의 기호는, 각각 진한 P형 및 묽은 P형 및 진한 N형 및 묽은 N형을 나타내고 있고, 「+」 또는 「-」의 수에 의해, 그 진함과 묽음이 표현되어 있다. 또한, 도 2에서, 도면 중 하측이 이미지 센서(10)의 수광면이 된다.
제1 반도체 기판(21)은, 주로 PD가 형성되는 반도체 기판이 된다. 즉, 도 2의 하측부터 입사한 광에 대응하여 생성된 전하가 제1 반도체 기판(21)의 PD에 축적되게 된다.
제2 반도체 기판(22)은, 주로 화소 트랜지스터와 FD가 형성되는 반도체 기판이 된다. 도 2의 예에서는, FD와 함께 화소 트랜지스터의 하나인 RST가 제2 반도체 기판(22)상에 형성되어 있다. 또한, 제2 반도체 기판(22)의 도면 중 좌측 단부 부근에는 피닝 단자가 마련되어 있다.
로직층(23)은, 예를 들면, 아날로그 디지털 변환 회로(ADC) 등이 형성되는 층이 된다. 또한, 도면 중에는, 가로로 길다란 장방형에 의해, ADC 등의 회로에 관한 배선만이 로직층(23) 내에 나타나 있다.
도 2에 도시되는 바와 같이, 본 기술을 적용한 이미지 센서(10)에서는, TG가 제1 반도체 기판(21)의 PD와 제2 반도체 기판(22)의 FD를 전기적으로 접속하고 있다. 즉, TG는, 제2 반도체 기판(22)을 관통하여 제1 반도체 기판(21)에 달하도록 마련되어 있다. 즉, 동 도면에서, 도면 중 우측에 도시된 트랜지스터인 TG는, 게이트 단자가 도면 중 수직 방향으로 길게 신장하고 있다.
TG는, 그들로 한정되는 것은 아니지만, 제1 반도체 기체(21)와 제2 반도체 기체(22)에 관통하는 형상에 의해, 단면으로 보아 T자형이나 L자형으로 구성될 수 있다. 예시적이지만, 한정적이 아닌 예로는, 도 3과 같은 T자형의 형상이나, 도시하지 않지만 L자형으로 구성할 수 있다. 또한 TG의 상부에서 보아, 도넛 형상이나, 채널을 둘러싸는 ㄷ자형 등에 의해 구성할 수도 있다.
또한, 도면 중 좌측에 도시된 트랜지스터는 RST이고, 도면 중에서 RST의 좌측에는 피닝 단자가 도시되어 있다.
또한, TG 및 RST의 좌우 양측에는, 각각 사이드 월이 형성되어 있다.
또한, 상세는 후술하지만, 제2 반도체 기판(22)의 저부는, 단결정 기판으로서 구성되어 있다. 즉, 이미지 센서(10)는, 예를 들면, 실리콘 기판상에 절연막을 형성하여 구성되는 제1 반도체 기판(21)과 실리콘 단결정 기판으로서 구성되는 제2 반도체 기판(22)을 맞붙여서 구성된다.
또한, 화소 트랜지스터 및 FD를 단결정 기판으로서 구성되는 제2 반도체 기판(22)상에 형성함에 의해, 미세한 화소 신호에도 적응할 수 있는 양호한 I-V 특성을 얻을 수 있고, 화소마다의 성능의 편차를 억제할 수 있다.
또한, 상술한 바와 같이, 이미지 센서(10)는, 제1 반도체 기판(21)과 제2 반도체 기판(22)을 맞붙여서 구성되기 때문에, 제1 반도체 기판과 제2 반도체 기판과의 맞붙임면이 접합 계면이 된다.
트랜지스터인 TG는, 게이트 단자의 도면 중 하측에 접하여 있는 제1 반도체 기판(21)의 「N--」의 영역의 일부가 소스단(端)이 되고, 게이트 단자의 도면 중 상측에서 좌측에 접하여 있는 제2 반도체 기판(22)의 「N」의 영역의 일부가 드레인단(端)이 된다. 즉, 게이트 단자 내의 소스단부터 드레인단까지의 부분에 트랜지스터의 채널이 형성되게 된다.
따라서 본 기술을 적용한 이미지 센서(10)에서는, 도 3에 도시되는 바와 같이, 트랜지스터의 채널 내에 접합 계면이 존재하게 된다.
도 3은, 도 2의 TG 부근의 구성을 확대한 도면이다. 동 도면에 도시되는 바와 같이, TG의 게이트 단자의 도면 중 하측에 접하여 있는 「N--」의 영역의 일부가 소스(Source)단이 되고, 게이트 단자의 도면 중 상측에서 좌측에 접하여 있는 「N+」의 영역의 일부가 드레인(Drain)단으로 되어 있다.
접합 계면의 방향은, 소스와 드레인을 흐르는 전류의 방향에 대해 수직 방향으로 설계할 수 있다.
접합 계면의 드레인단부터의 거리는, 설계자가 의도하는 임의의 위치에 설치할 수 있다. 또한, 접합 계면의 드레인단부터의 거리는, 이미지 센서의 모든 화소에 있어서, 설계자가 의도한 임의의 위치에 설계할 수 있다.
접합 계면에서는, 밴드 갭이 생기기 때문에, 예를 들면, 전하의 전송할 때의 방해가 되기 쉽다.
또한, 접합 계면이 형성된 부분에서는, 결정의 방향이 변화하고, 결정입계(粒界結晶)가 발생한다. 결정입계에서는, 결정 내부에 새로운 격자 결함이 형성되는 것도 있고, 결정입계 부근에서는 격자 결함 농도가 커진다. 이 때문에, 접합 계면이 형성된 부분에서는, 전계가 높아지고, 이른바 핫 캐리어가 발생하기 쉬워지기 때문에, 트랜지스터의 성능 열화를 초래하기 쉬워진다.
도 4는, 접합 계면의 결정입계와, 그 전기 특성의 영향을 설명하는 도면으로서, 폴리실리콘 TFT(Thin Film Transistor)의 결정입계의 위치를 설명하는 도면이다. 동 도면에 도시되는 바와 같이, 드레인과 소스의 사이에 결정입계가 위치하고 있다.
도 5는, 폴리실리콘 TFT(Thin Film Transistor)의 채널 내의 위치에서의 포텐셜 배리어를 설명하는 도면이다. 동 도면은, 횡축이 TFT의 채널 내의 위치가 되고, 종축이 전위가 되고, 선(51)에 의해, 채널 내의 위치에 응한 전위가 도시되어 있다. 또한, 동 도면의 횡축에 도시된 Pd는, 채널의 드레인단의 위치를 나타내고 있고, Ps는, 채널의 소스단의 위치를 나타내고 있다.
채널 내에서, 소스단의 전위보다 높은 전위가 되는 위치가 존재하면, 소스로부터 드레인에의 전하의 전송을 할 수가 없게 된다. 또한, 채널 내의 어딘가의 위치에서 전위가 높아지면, 트랩이 형성되어, 전하 전송 성능이 저하되기 쉽다.
도 5에 도시되는 바와 같이, 채널의 소스단은 전위가 높고 드레인단은 전위가 낮다. 이 때문에, TFT의 채널 내에 접합 계면이 형성되는 경우, 드레인단에 가까운 위치에 형성되는 것이 바람직하다. 드레인단에 가까운 위치에서, 접합 계면이 형성되어 전위가 높아졌다고 하여도, 소스단의 전위에 비하여 충분히 낮은 전위로 되기 때문에, 전하 전송 성능에의 영향은 적다고 생각되기 때문이다. 즉, TFT의 채널 내에 접합 계면이 형성되는 경우, 도 5의 점선의 타원이 기재된 부분에 형성되는 것이 이상적이라고 생각된다.
도 6은, TFT(Thin Film Transistor)의 채널 내의 각 위치에서의 전계의 변화를 설명하는 도면이다. 동 도면은, 횡축이 TFT의 채널 내의 위치가 되고, 종축이 전계의 높이가 되고, 선(52)에 의해 채널 내의 위치에 응한 전계의 높이가 도시되어 있다. 또한, 동 도면의 횡축에 도시된 Pd는, 채널의 드레인단의 위치를 나타내고 있고, Ps는, 채널의 소스단의 위치를 나타내고 있다. 동 도면에 도시되는 바와 같이, 선(52)에는, 피크(P41) 내지 피크(P47)가 형성되어 있다.
도 6에 도시되는 바와 같이, 피크(P41)는 높은 피크로 되어 있고, 피크(P42) 내지 피크(P47)는 피크(P41)와 비교하여 낮은 피크로 되어 있다. 즉, 드레인단(횡축의 위치(Pd))에 접합 계면이 형성되면, 그 부분에서 채널 내의 전계가 현저하게 높아진다. 이와 같이, 채널 내의 전계가 현저하게 높아지면, 핫 캐리어가 발생하고, 소자의 수명이나 게이트 산화막의 내성(耐性) 등에 악영향을 준다.
이 때문에, TFT의 채널 내에 접합 계면이 형성되는 경우, 드레인단(도면 중의 피크(P41))의 위치는 피하면서도, 드레인단에 가까운 위치(도면 중의 피크(P43) 부근)에 형성되는 것이 바람직하다. 즉, TFT의 채널 내에 접합 계면이 형성되는 경우, 도 6의 점선의 타원이 기재된 부분에 형성되는 것이 이상적이라고 생각된다.
본 기술의 이미지 센서(10)에서는, TG의 게이트 단자의 드레인단에 가까운 위치에 접합 계면이 형성되도록 한다. 적어도, TG의 게이트 단자에서 소스단보다 드레인단에 가까운 위치에 접합 계면이 형성되도록 한다.
다음에, 도 2에 도시되는 이미지 센서(10)의 제조 공정에 관해 설명한다.
최초에 도 7에 도시되는 바와 같이, 실리콘 기판으로서 구성되는 제1 반도체 기판(21)상에 SiO2막(21a)이 형성된 것을 준비하다. 또한, 도 7에는, 제1 반도체 기판 내에 「P」의 기호가 표시된 P형 반도체 영역과, 「N--」의 기호가 표시된 N형 반도체 영역이 형성되어 있고, N형 반도체 영역의 부분이 PD의 전하 축적 영역이 된다.
그리고, 도 8에 도시되는 바와 같이, SiO2막(21a)을 드라이 에칭한다. 이에 의해, 후의 공정에서 TG가 형성되는 부분과 피닝 단자가 형성되는 부분에 대응하는 위치의 SiO2막(21a)이 제거된다.
또한, 도 9에 도시되는 바와 같이, 도 8의 상태의 제1 반도체 기판(21)상에 실리콘층(21b)을 에피택셜 성장시킨다.
그 후, 실리콘층(21b)의 표면을, 예를 들면, CMP법에 의해 연마하고, 도 10에 도시되는 바와 같이, 실리콘 이온을 주입한다. 이에 의해, 제1 반도체 기판(21)과 제2 반도체 기판(22)을 맞붙일 때에, 실리콘 기판의 접합성이 향상한다.
또한, 실리콘 이온을 주입하는 대신에, 인, 비소, 또는 붕소를 열확산(熱擴散)시키도록 하여도 좋다.
그 후, 도 11에 도시되는 바와 같이, 실리콘층(21b)상에 진한 P형 이온을 주입한다. 이에 의해, 접촉 저항이 저하된다. 또한, TG가 삽입되는 부분에는, 진한 P형 이온은 주입되지 않는다. 이 부분은, TG의 채널을 형성하기 때문이다.
그리고, 도 12에 도시되는 바와 같이, 제2 반도체 기판(22)이 맞붙여진다. 이 때, 제1 반도체 기판(21)과 제2 반도체 기판(22)의 접합 계면이 형성되게 된다.
또한, 제1 반도체 기판(21)과 제2 반도체 기판(22)과의 맞붙임은, 그들로 한정되는 것은 아니지만, 예를 들면, SOI 기판의 접합에서 쓰여지는 기술을 이용할 수 있다. 예를 들면, 플라즈마 접합, 반데발스 결합을 이용한 직접 접합, 진공 분위기에서 접합, 맞붙인 후에 열 어닐 처리를 행하는 것 등이다.
또한, 제1 반도체 기판(21)과 제2 반도체 기판(22)과의 맞붙임 전의 표면 처리에는, 그들로 한정되는 것은 아니지만, 친수성이나 소수성이 되는 처리를 함에 의해, 접합 계면의 보이드를 줄이고, 접합 강도를 올릴 수 있다.
예를 들면, 제1 반도체 기체(21)와 제2 반도체 기체(22)의 각각의 표면을 불산의 약액에 담그고 건조시키고 나서 접합하는, 각각의 표면을 암모니아와 과산화수소수의 약액에 담그고 건조시키고 나서 접합하는, 각각의 표면을 염산 또는 황산과 과산화수소수의 약액에 담그고 건조시키고 나서 접합하는, 각각의 표면을 진공 중에서 플라즈마 조사하고 나서 접합하는, 암모니아나 수소 분위기 내에서 플라즈마 조사하고 나서 접합하는, 등이다.
또한, 나중에 제2 반도체 기판(22)을 연마할 때에 기판의 두께를 조정할 수 있도록, 미리 제2 반도체 기판(22) 내에 SiN 스토퍼를 삽입하여 두어도 좋다. 예를 들면, 제2 반도체 기판(22) 내에 SiN 스토퍼를 삽입하여 둠에 의해, 제2 반도체 기판(22)이 필요 이상으로 연마되는 것을 억제할 수 있다.
또한, 나중에 제2 반도체 기판(22)을 연마할 때에 기판의 두께를 조정할 수 있도록, 미리 제2 반도체 기판(22) 내에 수소 이온을 주입하여 두어도 좋다. 예를 들면, 제2 반도체 기판(22) 내에 수소 이온을 주입하여 둠에 의해, 맞붙임 후의 열 어닐에 의해, 수소 이온이 주입된 층에서, 제2 반도체 기판(22)이 제1 반도체 기체(21)와 맞붙여진 일부를 남기고, 박리할 수 있다.
또한, 나중에 제2 반도체 기판(22)을 연마할 때에 기판의 두께를 조정할 수 있도록, 미리 제2 반도체 기판(22) 내에 산소 이온을 주입하여 두어도 좋다. 예를 들면, 제2 반도체 기판(22) 내에 수소 이온을 주입하여 둠에 의해, 맞붙임 후의 열 어닐에 의해, 산소 이온이 주입된 층이 실리콘과 산소의 화합물이 됨에 의해, 제2 반도체 기판(22)이 필요 이상으로 연마되는 것을 억제할 수 있다.
또한, 나중에 제2 반도체 기판(22)을 연마할 때에 기판의 두께를 조정할 수 있도록, 미리 제2 반도체 기판(22) 내를 SOI 기판(실리콘·온·인슐레이터 기판)으로 하여도 좋다. 예를 들면, 제2 반도체 기판(22)을 SOI 기판으로 함에 의해, 제2 반도체 기판(22)이 필요 이상으로 연마되는 것을 억제할 수 있다.
그 후, 도 13에 도시되는 바와 같이, 화소 트랜지스터, TG의 채널을 형성하도록, 제2 반도체 기판(22)에 불순물 이온을 주입한다.
또한, 도 14에 도시되는 바와 같이, TG의 게이트 단자가 배치되는 부분에 구멍이 형성된다. 이 구멍은, 예를 들면, 드라이 에칭이나 웨트 에칭에 의해 형성된다.
그리고, 도 14에 도시되는 상태의 제2 반도체 기판(22)상에 SiO2막(21a)을 형성하여 게이트 산화막으로 하고, 도 15에 도시되는 바와 같이, 화소 트랜지스터(RST)와 TG가 형성된다.
즉, 게이트 산화막상에 CVD에 의해 폴리실리콘을 성장시키고, 이 폴리실리콘의 일부가 에칭에 의해 제거되어, 도 15에 도시되는 바와 같이, TG의 게이트 단자, RST의 게이트 단자가 된다. 이 후, 사이드 월이 형성된다.
또한, 도 15에 도시되는 바와 같이, 제1 반도체 기판(21)과 제2 반도체 기판(22)의 접합 계면은, TG의 게이트 단자의 드레인단에 가까운 위치가 된다.
그 후, 도 16에 도시되는 바와 같이, 화소 트랜지스터(RST) 및 TG에 접속된 배선, 피닝 단자 등이 형성되고, 제2 반도체 기판(22)상에 로직층(23)이 형성된다. 또한, 제1 반도체 기판(21) 아래에는 온 칩 렌즈가 형성된다. 이에 의해, 이미지 센서(10)가 완성된다.
이와 같이 하여, 본 기술을 적용한 이미지 센서(10)가 제조된다.
상술한 바와 같이, 본 기술을 적용한 이미지 센서(10)에서는, 화소 트랜지스터 및 FD가 단결정 기판으로서 구성되는 제2 반도체 기판(22) 내에 형성된다.
예를 들면, 종래 기술의 특허 문헌 1에 기재되는 반도체층(32)의 적층 기술을 이용함으로써, PD, FD, 및 전송 트랜지스터를 단결정의 반도체 기판 내에 형성하는 것이 가능할 가능성이 높다. 그렇지만 이 방법에서는, 상기 비특허 문헌 1 내지 14에 의하면, 의도하지 않은 결정 결함이 반도체 기판 내에 많이 존재하기 때문에, 상기 PD, FD, 및 전송 트랜지스터는, 예를 들면 이미지 센서의 화소수가 많을수록, 모든 화소에 대해, 완전한 무결함의 단결정을 제조하는 것이 극히 곤란한 것과, 절연물상의 반도체는 다결정이 형성되기 쉽다. 이 때문에, 화소 트랜지스터는, 단결정이 아니라, 다결정이 된다. 그러면, 화소 트랜지스터를 단결정의 반도체 기판에 형성할 수가 없기 때문에, 예를 들면, 미세한 화소 신호에도 적응할 수 있는 양호한 I-V 특성을 얻을 수가 없다.
또한, 화소 트랜지스터가 형성되는 반도체 기판을 다결정으로 한 경우, 입경이 불균일하게 되기 때문에, 많은 트랩이 생성되고, 미세한 화소 신호에 대응하는 전자가 소자의 내부를 통과할 때의 노이즈 등을 유발한다.
이에 대해, 본 기술에서는, 화소 트랜지스터 및 FD가 단결정 기판으로서 구성되는 제2 반도체 기판(22) 내에 형성된다. 즉, 단결정 기판으로서 구성되는 제2 반도체 기판(22)을 제1 반도체 기판(21)과 맞붙이도록 하였기 때문에, 화소 트랜지스터 및 FD를 단결정 기판 내에 형성할 수 있다.
따라서 미세한 화소 신호에도 적응할 수 있는 양호한 I-V 특성을 얻을 수 있고, 화소마다의 성능의 편차를 억제할 수 있다.
또한, 상술한 바와 같이, 본 기술에서는, 제1 반도체 기판(21)의 PD와 제2 반도체 기판(22)의 FD가 TG에 의해 전기적으로 접속된다. 즉, PD와 FD의 전기적 접속에, 메탈 배선 등을 이용할 필요는 없고, 쇼트 키 접합을 회피할 수 있고, 그 결과, 노이즈의 발생이 억제된다.
또한, 본 기술에서는, 제1 반도체 기판(21)과 제2 반도체 기판(22)의 접합 계면이 TG의 채널의 드레인단 가까이에 형성된다. 따라서, 전하 전송 성능의 열화가 억제되고, 소자의 수명이나 게이트 산화막의 내성을 향상시킬 수 있다.
또한, 접합 계면에는, 기생 저항이 생기고, 기생 저항은 리크 전류의 원인이 된다.
도 17은, 도 1에 도시한 이미지 센서(10)의 등가 회로를 나타내고 있다. 상술한 바와 같이, 본 기술에서는, TG의 채널 내에 제1 반도체 기판(21)과 제2 반도체 기판(22)의 접합 계면이 형성된다. 이 때문에 도 17의 등가 회로에는, TG에 접속된, PD와 병렬의 저항(Rp)이 기생 저항으로서 표시되어 있다.
도 17의 등가 회로의 경우, TG 내에서 리크 전류가 발생하게 되지만, TG가 OFF 되어 있는 경우, PD로부터 전송되는 신호에 노이즈가 혼입되는 일은 없다. 한편, TG가 ON 되어 있는 경우, PD로부터 전송되는 신호에 노이즈가 혼입될 수 있다. 그러나, TG의 채널을 HAD(Hole-Accumulation Diode) 구조로 하는 것, 또한, TG의 스위칭 속도를 높임에 의해 PD로부터 전송되는 신호가 노이즈에 대해 충분히 큰 것으로 된다. 따라서 TG의 채널의 구조와 스위칭 속도를 개량하는 등에 의해, 리크 전류에 의한 노이즈의 영향을 충분히 작게 할 수 있다.
예를 들면, 가령 PD 내에 접합 계면이 형성되어 있는 경우, 등가 회로는 도 18에 도시되는 바와 같이 된다. 도 18의 등가 회로에는, PD와 병행하게 나열하여 접속된, 저항(Rp)이 기생 저항으로서 표시되어 있다.
도 18의 등가 회로의 경우, PD 내에서 항상 리크 전류가 발생하게 되고, PD로부터 전송되는 신호에 큰 노이즈가 혼입되게 된다. 특히, 화상 중의 어두운 영역에 대응하는 화소는, 노이즈가 눈에 띄게 된다.
또한, 예를 들면, 가령 FD 내에 접합 계면이 형성되어 있는 경우, 등가 회로는 도 19에 도시되는 바와 같이 된다. 도 19의 등가 회로에는, FD로부터 분기되도록 접속된, 저항(Rp)이 기생 저항으로서 표시되어 있다.
도 19의 등가 회로의 경우, FD 내에서 항상 리크 전류가 발생하게 되고, 역시 화상 중의 어두운 영역에 대응하는 화소는, 노이즈가 눈에 띄게 된다.
도 17 내지 도 19로부터도 알 수 있는 바와 같이, 제1 반도체 기판(21)과 제2 반도체 기판(22)의 접합 계면이 형성된 장소는, 역시 TG의 채널의 드레인 입구 구가 되는 것이 바람직하다.
본 기술을 이용하면, 이미지 센서의 모든 화소에 대해, 제1 반도체 기판(21)과 제2 반도체 기판(22)의 접합 계면을, TG의 채널 내에만, 또한 설계자가 의도하는 장소에 마련할 수 있는 것이고, 또한, PD 내와 FD 내, 또는, TG 이외의 화소 트랜지스터 내에는 접합 계면이 없는 이미지 센서를 만드는 것이 가능해진다.
예를 들면, 수십만개 이상의 화소수의 이미지 센서에서, 그 모든 TG의 채널 내에, 설계자가 설계하는 의도적으로 전부 동일한 위치에, 제1 반도체 기판(21)과 제2 반도체 기판(22)의 접합 계면이 형성되고, 또한, PD 내와 FD 내, 또는, TG 이외의 화소 트랜지스터 내에는 접합 계면이 없는 이미지 센서를 만드는 것이 가능해진다.
이에 의해, 도 17의 등가 회로에 도시한 TG 내접합 개소가 원인인 기생 저항에 의한 리크 전류는 발생하지만, 도 18과 도 19에서 도시한 PD 내 접합 개소와 FD 내 접합 개소가 원인인 기생 저항에 의한 리크 전류는 발생하지 않는다. 이에 의해, 화소와 화소 트랜지스터 등의 반도체 소자를, 차광막을 끼우고, 균일한 결정의 반도체 재료로 이미지 센서를 만드는 것이 가능해진다.
도 20은, 본 기술을 적용한 이미지 센서의 다른 실시의 형태에 관한 구성례를 도시하는 평면도이다. 동 도면에 도시되는 이미지 센서(10)에서, 플레나형 구조의 반도체 기판상에 형성된 1화소분의 영역이 도시되어 있다.
도 20의 이미지 센서(10)의 각 화소도, 도 1의 경우와 마찬가지로, 포토 다이오드에 축적된 전하를, 플로팅 디퓨전(FD)에 전송하고, FD에 유지된 전하에 대응하는 신호 전압을, 증폭 트랜지스터(AMP)를 통하여 판독하도록 되어 있다. 또한, 신호 전압은, 수직 신호선(VSL)상에 판독되고, VSL은 선택 트랜지스터(SEL)를 통하여 AMP와 접속되어 있다.
또한, 이미지 센서(10)의 각 화소에는, FD에 유지되어 있는 전하를 배출하(리셋하)기 위한 리셋 트랜지스터(RST)가 마련되어 있다.
또한, 도 1 중의 좌우에 마련된 원에 「P++」의 문자 및 기호가 붙여진 부분에는 피닝 단자가 마련된다.
도 20의 이미지 센서(10)도, 역시 적어도 2개의 반도체 기판을 적층하여 구성되는 구조를 갖고 있고, 도 20에서, 이미지 센서(10)의 PD의 수광면은 이면에 배치되게 된다. 또한, 동 도면에서는 상술한 2개의 반도체 기판 중, 주로 FD와 화소 트랜지스터가 마련된 반도체 기판의 표면이 도시되어 있다.
즉, 도 20의 경우도, 이미지 센서(10)는, 실제로는, 복수의 화소를 갖는 이미지 센서로서 구성되고, 예를 들면, 도 20의 이면에 배치되는 수광부를 2차원 행렬형상으로 배치한 화소 어레이가, 카메라의 렌즈 등에 의해 집광된 광이 결상하는 위치에 배치된다.
도 20에 도시되는 이미지 센서(10)는, 도 1의 경우와는 달리, AMP의 게이트 단자와 FD가 메탈 배선에 의한 접속이 아니라, 고농도의 불순물이 주입된 폴리실리콘에 의해 접속되어 있다. 즉, AMP의 일부가 FD에 접속되어 있다.
예를 들면, 도 1의 경우와 같이, AMP의 게이트 단자와 FD가 메탈 배선에 의해 접속된 경우, 금속과 반도체와의 접합(쇼트 키 접합)이 필요해지고, 화소 신호에 노이즈가 혼입되기 쉬워진다. 도 20에 도시되는 바와 같이, AMP의 게이트 단자와 FD가, 고농도의 불순물이 주입된 폴리실리콘에 의해 접속되도록 함으로써, 쇼트 키 접합은 불필요하게 되어, 화소 신호에의 노이즈의 혼입을 억제할 수 있다.
또는 또한, 본 기술을 적용한 이미지 센서는, 도 21에 도시되는 바와 같이 구성되어도 좋다.
도 21은, 본 기술을 적용한 이미지 센서의 또 다른 실시의 형태에 관한 구성례를 도시하는 평면도이다. 동 도면에 도시되는 이미지 센서(10)에서, 플레나형 구조의 반도체 기판상에 형성된 1화소분의 영역이 도시되어 있다.
도 21의 이미지 센서(10)의 각 화소도, 도 1의 경우와 마찬가지로, 포토 다이오드에 축적된 전하를, 플로팅 디퓨전(FD)에 전송하고, FD에 유지된 전하에 대응하는 신호 전압을, 증폭 트랜지스터(AMP)를 통하여 판독하도록 되어 있다. 또한, 신호 전압은, 수직 신호선(VSL)상에 판독되고, VSL은 선택 트랜지스터(SEL)를 통하여 AMP와 접속되어 있다.
또한, 이미지 센서(10)의 각 화소에는, FD에 유지되어 있는 전하를 배출하(리셋하)기 위한 리셋 트랜지스터(RST)가 마련되어 있다.
또한, 도 21 중의 좌우에 마련된 원에 「P++」의 문자 및 기호가 붙여진 부분에는 피닝 단자가 마련된다.
도 21의 이미지 센서(10)도, 역시 적어도 2개의 반도체 기판을 적층하여 구성되는 구조를 갖고 있고, 도 21에서, 이미지 센서(10)의 PD의 수광면은 이면에 배치되게 된다. 또한, 동 도면에서는 상술한 2개의 반도체 기판 중, 주로 FD와 화소 트랜지스터가 마련된 반도체 기판의 표면이 도시되어 있다.
즉, 도 21의 경우도, 이미지 센서(10)는, 실제로는, 복수의 화소를 갖는 이미지 센서로서 구성되고, 예를 들면, 도 21의 이면에 배치되는 수광부가 2차원 행렬형상으로 배치되는 화소 어레이가, 카메라의 렌즈 등에 의해 집광된 광이 결상하는 위치에 배치된다.
도 21에 도시되는 이미지 센서(10)에는, 진한 P형 반도체 영역으로서, AMP와, RST 및 SEL을 접속하는 보디 콘택트가 마련된다. 보디 콘택트에 의해, AMP, RST, 및 SEL의 채널의 전위가 고정되기 때문에, 화소 트랜지스터의 동작이 안정된다.
도 22는, 본 기술을 적용한 이미지 센서의 또 다른 실시의 형태에 관한 구성례를 도시하는 단면도이다. 동 도면은, 도 2에 대응하는 단면도이다.
도 22의 예에서도, 역시, 이미지 센서(10)는, 제1 반도체 기판(21)과 제2 반도체 기판(22)을 맞붙여서 구성되기 때문에, 제1 반도체 기판과 제2 반도체 기판과의 맞붙임면이 접합 계면이 된다.
또한, 트랜지스터인 TG는, 게이트 단자의 도면 중 하측에 접하여 있는 「N--」의 영역의 일부가 소스단이 되고, 게이트 단자의 도면 중 상측에서 좌측에 접하여 있는 「N」의 영역의 일부가 드레인단이 된다. 즉, 게이트 단자 내의 소스단부터 드레인단까지의 부분에 트랜지스터의 채널이 형성되게 된다. 따라서, 도 22의 경우도, 이미지 센서(10)에서는, 트랜지스터의 채널 내에 계면이 존재하게 된다.
또한, 도 22의 예에서는, 도 2의 경우와는 달리, 도면 중의 제1 반도체 기판과 제2 반도체 기판과의 접합 계면의 아래에 차광막(41-0) 내지 차광막(41-2)이 마련되어 있다. 차광막을 구성하는 부재로서는, 그들로 한정되는 것은 아니지만, 특정한 금속, 금속 합금, 금속 질화물 및 금속 실리사이드를 포함하는 재료로 구성될 수 있다. 예를 들면, 텅스텐, 티탄, 탄탈륨, 니켈, 몰리브덴, 크롬, 이리듐, 백금이리듐, 티탄나이트라이드, 텅스텐실리콘 화합물 등을 이용할 수 있다.
상술한 바와 같이, 이미지 센서(10)는, 도면 중 하측이 수광면이 되기 때문에, 예를 들면, 수광한 광이 트랜지스터의 내부나 FD의 내부에 누입되면 캐리어(전자)가 발생하고, 노이즈의 원인이 된다. 도 22에 도시되는 바와 같이, 차광막(41-1)이 마련됨에 의해, RST의 내부, 또는, FD의 내부에 광이 누입되는 일은 없다.
또한, 도 22에 도시되는 바와 같이, 도면 중의 TG의 아래에는 차광막이 마련되지 않는다. TG의 게이트 단자를 수직 방향으로 연재시킬 필요가 있기 때문이다.
그러나, TG가 OFF 되어 있는 경우, TG 내에 광이 누입되어도 캐리어는 발생하지 않는다. 또한, TG가 ON 되어 있는 경우, TG에 광이 누입되면 캐리어가 발생하지만, TG가 ON 되어 있는 시간은 충분히 짧다고 생각되기 때문에, 캐리어 발생에 의한 노이즈는 거의 무시할 수 있을 정도의 것으로 된다.
또한, 차광막(41-1)의 도면 중 우측의 단부 및 차광막(41-2)의 도면 중 좌측의 단부는 T자형(옆 T자형)으로 형성되어 있기 때문에, TG 내에 누입되는 광을 최소한으로 억제할 수 있다.
즉, 본 기술을 적용한 이미지 센서(10)에서는, TG의 게이트 단자가 제2 반도체 기판을 관통하여 제1 반도체 기판(21)에 달하도록 형성되어 있기 때문에, 차광막(41-1)을 도면 중 우측에 연재시킬 수가 없다. 이 때문에, TG의 게이트 단자 부근에는, 차광막이 마련되지 않은 부분이 존재하게 된다.
그러나, 도 22에 도시되는 바와 같이, TG의 게이트 단자 부근에서, 차광막의 단부가 수직 방향(TG의 게이트 단자의 연재 방향과 병행하는 방향)으로 길어지도록 구성함으로써, 차광막이 마련되지 않은 부분을 통과하여, 제2 반도체 기판(22)에 도달한 광을 최소한으로 억제하는 것이 가능해진다.
이와 같이 차광막을 마련함에 의해, 이미지 센서(10)의 화소 신호의 노이즈를 저감시킬 수 있다.
도 23은, 본 기술을 적용한 이미지 센서의 또 다른 실시의 형태에 관한 구성례를 도시하는 평면도이다. 동 도면에 도시되는 이미지 센서(10)에서, 플레나형 구조의 반도체 기판상에 형성된 4화소분의 영역이 도시되어 있다.
단, 도 1 등의 경우와는 달리, 도 23에 도시되는 이미지 센서(100)는, 4화소 공유 방식의 구성으로 되어 있다. 즉, 동 도면에 도시되는 이미지 센서(100)에서, 반도체 기판상에 형성된 4화소분의 영역이 도시되어 있다.
이미지 센서(100)에서는, 4개의 화소마다 포토 다이오드에 축적된 전하를, 플로팅 디퓨전(FD)에 전송하고, FD에 유지된 전하에 대응하는 신호 전압을, 증폭 트랜지스터(AMP)를 통하여 판독하도록 되어 있다. 또한, 신호 전압은, 수직 신호선(VSL)상에 판독되고, VSL은 선택 트랜지스터(SEL)를 통하여 AMP와 접속되어 있다.
또한, 이미지 센서(100)의 각 화소에는, FD에 유지되어 있는 전하를 배출하(리셋하)기 위한 리셋 트랜지스터(RST)가 마련되어 있다. 또한, 도 23 중의 상하의 좌우 양단에 마련된 원에 「P++」의 문자 및 기호가 붙여진 부분에는 피닝 단자가 마련된다.
또한, 동 도면에 도시되는 TR(1) 내지 TR(8)은, 각각 ADC(아날로그 디지털 변환)회로를 구성하는 트랜지스터가 된다.
이 이미지 센서(100)는, 도 1의 이미지 센서(10)와 마찬가지로, 적어도 2개의 반도체 기판을 적층하여 구성되는 구조를 갖고 있고, 도 23에서, 이미지 센서(100)의 PD의 수광면은 이면에 배치되게 된다.
즉, 도 23의 경우도, 이미지 센서(100)는, 실제로는, 복수의 화소를 갖는 이미지 센서로서 구성되고, 예를 들면, 도 23의 이면에 배치되는 수광부가 2차원 행렬형상으로 배치된 화소 어레이가, 카메라의 렌즈 등에 의해 집광된 광이 결상하는 위치에 배치된다.
또한, 도 23에는, 상술한 2개의 반도체 기판 중, 주로 FD와 화소 트랜지스터가 마련된 반도체 기판의 표면이 도시되어 있다. 또한, 도 23에는, 수광면과 FD의 사이에 마련된 차광막의 일부가 도시되어 있다.
그리고, PD와 FD를 전기적으로 접속하기 위해, 전송 게이트 트랜지스터(TG)가 마련되어 있다. 즉, TG는, 지면의 깊이 방향으로 반도체 기판을 관통하여 마련되어 있다. 도 23의 예에서는, 도 1의 경우와는 달리, 4개의 화소의 각각에 대응하는 4개의 TG가 마련되어 있다.
도 24는, 도 23에 도시되는 이미지 센서(100)에서의 제2 반도체 기판상에 형성되는 회로도이다. 동 도면에 도시되는 바와 같이, 4개의 화소에 대응하는 PD의 각각으로부터 TG를 통하여 FD에 전하가 전송되는 구성으로 되어 있다. 또한, TR(1) 내지 TR(8)에 의해 ADC 회로가 구성되어 있다.
이미지 센서(100)의 경우도, 이미지 센서(10)의 경우와 마찬가지로, 화소 트랜지스터 및 FD가 단결정 기판으로서 구성되는 제2 반도체 기판(22) 내에 형성된다.
따라서 미세한 화소 신호에도 적응할 수 있는 양호한 I-V 특성을 얻을 수 있고, 화소마다의 성능의 편차를 억제할 수 있다.
또한, 이미지 센서(100)의 경우도, 이미지 센서(10)의 경우와 마찬가지로, 제1 반도체 기판(21)의 PD와 제2 반도체 기판(22)의 FD가 TG에 의해 전기적으로 접속되고, 또한, 제1 반도체 기판(21)과 제2 반도체 기판(22)의 접합 계면이 TG의 채널의 드레인단 가까이에 형성된다. 따라서, 전하 전송 성능이 열화되는 일도 없고, 소자의 수명이나 게이트 산화막의 내성에도 문제는 없다.
이상에서는, 플레나형 구조의 반도체 기판상에 형성된 이미지 센서의 예에 관해 설명하였지만, 본 기술은, 메사형 구조의 반도체 기판상에 형성되는 이미지 센서에 적용할 수도 있다. 도 25는, 본 기술을 적용한 이미지 센서의 또 다른 실시의 형태에 관한 구성례를 도시하는 평면도이다.
도 25에 도시되는 이미지 센서(10)는, 메사형 구조를 갖는 구성으로 되어 있다. 메사형 구조는, 단면이 대지(臺地)(메사)형상으로, 두께 방향으로 전류를 흘리는 것이다. 메사형 구조를 채용함에 의해, 트랜지스터끼리가 완전하게 절연되어, 노이즈의 혼입 등을 억제하는 것이 가능해진다.
도 25의 경우도, 이미지 센서(10)는, 실제로는, 복수의 화소를 갖는 이미지 센서로서 구성되고, 예를 들면, 도 25의 이면에 배치되는 수광부를 2차원 행렬형상으로 배치한 화소 어레이가, 카메라의 렌즈 등에 의해 집광된 광이 결상하는 위치에 배치된다.
도 26은, 도 25의 이미지 센서(10)의 단면도이다. 동 도면에 도시되는 바와 같이, 이미지 센서(10)는, 제1 반도체 기판(21), 제2 반도체 기판(22), 및 로직층(23)에 의해 구성되어 있다. 도면 중의 「P」 및 「N」의 기호는, 각각 P형 반도체 영역 및 N형 반도체 영역을 나타내고 있다. 또한, 「P+」 및 「P-」 및 「N+」 및 「N-」의 기호는, 각각 진한 P형 및 묽은 P형 및 진한 N형 및 묽은 N형을 나타내고 있고, 「+」 또는 「-」의 수에 의해, 그 진함과 묽음이 표현되어 있다. 또한, 도 26에서, 도면 중 하측이 이미지 센서(10)의 수광면이 된다.
제1 반도체 기판(21)은, 주로 PD가 형성되는 반도체 기판이 된다. 즉, 도 26의 하측부터 입사한 광에 대응하는 전하가 제1 반도체 기판(21)의 PD에 축적되게 된다.
제2 반도체 기판(22)은, 주로 화소 트랜지스터와 FD가 형성되는 반도체 기판이 된다. 도 26의 예에서는, FD와 함께 화소 트랜지스터의 하나인 RST가 제2 반도체 기판(22)상에 형성되어 있다. 또한, 제2 반도체 기판(22)의 도면 중 좌측 단부 부근에는 피닝 단자가 마련되어 있다.
로직층은, 예를 들면, 아날로그 디지털 변환 회로(ADC) 등이 형성되는 층이 된다.
도 26에 도시되는 이미지 센서(10)는, 도 2의 구성의 경우와 마찬가지로, TG가 제1 반도체 기판(21)의 PD와 제2 반도체 기판(22)의 FD를 전기적으로 접속하고 있다. 즉, TG는, 제2 반도체 기판(22)을 관통하여 제1 반도체 기판(21)에 달하도록 마련되어 있다. 즉, 동 도면에서, 도면 중 우측에 도시된 트랜지스터인 TG는, 게이트 단자가 도면 중 수직 방향으로 길게 신장하고 있다.
또한, 도면 중 좌측에 도시된 트랜지스터는 RST이고, 도면 중에서 RST의 좌측에는 피닝 단자가 도시되어 있다.
또한, TG 및 RST의 좌우 양측에는, 각각 사이드 월이 형성되어 있다.
또한, 도 26의 구성에서도, 역시 제2 반도체 기판(22)의 저부는, 단결정 기판으로서 구성되어 있다. 즉, 이미지 센서(10)는, 예를 들면, 실리콘 기판상에 절연막을 형성하여 구성되는 제1 반도체 기판(21)과 실리콘 단결정 기판으로서 구성되는 제2 반도체 기판(22)을 맞붙여서 구성된다.
단, 도 26의 구성의 경우, 도 2의 경우와는 달리, TG 및 RST를 갖는 메사가 형성되어 있고, 메사의 좌우 양측에는, 각각 사이드 월이 형성되어 있다.
또한, 상술한 바와 같이, 이미지 센서(10)는, 제1 반도체 기판(21)과 제2 반도체 기판(22)을 맞붙여서 구성되기 때문에, 제1 반도체 기판과 제2 반도체 기판과의 맞붙임면이 접합 계면이 된다.
또한, 트랜지스터인 TG는, 게이트 단자의 도면 중 하측에 접하여 있는 「N--」의 영역의 일부가 소스단이 되고, 게이트 단자의 도면 중 상측에서 좌측에 접하여 있는 「N」의 영역의 일부가 드레인단이 된다. 즉, 게이트 단자 내의 소스단부터 드레인단까지의 부분에 트랜지스터의 채널이 형성되게 된다. 따라서, 도 22의 경우도, 이미지 센서(10)에서는, 트랜지스터의 채널 내에 접합 계면이 존재하게 된다.
다음에, 도 26에 도시되는 이미지 센서(10)의 제조 공정에 관해 설명한다.
최초에 도 27에 도시되는 바와 같이, 실리콘 기판으로서 구성되는 제1 반도체 기판(21)상에 SiO2막(21a) 및 SiN막(21c)이 형성된 것을 준비하다. 또한, 도 27에는, 제1 반도체 기판 내에 「P」의 기호가 표시된 P형 반도체 영역과, 「N--」의 기호가 표시된 N형 반도체 영역이 형성되어 있고, N형 반도체 영역의 부분이 PD의 전하 축적 영역이 된다.
그리고, 도 28에 도시되는 바와 같이, SiO2막(21a) 및 SiN막(21c), 및 실리콘 기판을 드라이 에칭한다. 이에 의해, 후의 공정에서 TG가 형성되는 부분과 피닝 단자가 형성되는 부분에 대응하는 위치를 제외하고, SiO2막(21a) 및 SiN막(21c), 및 실리콘 기판이 제거된다.
그 후, SiO2막(21a) 및 SiN막(21c)은 제거되고, 도 29에 도시되는 바와 같이, 피닝막(21d), SiO2막(21e), 및 절연막(21f)이 형성된다.
그 후, 도 30에 도시되는 바와 같이, 차광막으로서의 텅스텐막(21g)이, 예를 들면, 스퍼터법에 의해 형성되고, 도 31에 도시되는 바와 같이, 텅스텐막(21g)의 불필요한 부분이 에칭 등에 의해 제거된다.
또한, 텅스텐막(21g)은, 차광막으로서 이용되는 것이기 때문에, 예를 들면, 도 22를 참조하여 상술한 경우와 마찬가지로, 단부가 T자형(가로 T자형)으로 형성되도록 하여도 좋다. 즉, TG의 게이트 단자 부근에서, 차광막의 단부가 수직 방향(TG의 게이트 단자의 연재 방향과 병행하는 방향)으로 길어지도록 구성함으로써, 차광막이 마련되지 않은 부분을 통과하여, 제2 반도체 기판(22)에 도달하는 광을 최소한으로 억제하는 것이 가능해진다.
그리고, 도 32에 도시되는 바와 같이, 절연막(21f)과 텅스텐막(21g)의 위에, 또한 SiO2막(21h)을 성장시킨 후, 도 33에 도시되는 바와 같이, SiO2막(21h)을 연마하고, 그 위에 실리콘층(21i)을 에피택셜 성장시킨다.
그 후, 실리콘층(21b)의 표면을, 예를 들면, CMP법에 의해 연마하고, 도 34에 도시되는 바와 같이, 실리콘 이온을 주입한다. 이에 의해, 제1 반도체 기판(21)과 제2 반도체 기판(22)을 맞붙일 때에, 실리콘 기판의 접합성이 향상한다.
또한, 실리콘 이온을 주입하는 대신에, 인, 비소, 또는 붕소를 열확산시키도록 하여도 좋다.
그 후, 도 35에 도시되는 바와 같이, 실리콘층(21b)상에 진한 P형 이온을 주입한다. 이에 의해, 접촉 저항이 저하된다. 또한, TG가 삽입되는 부분에는, 진한 P형 이온은 주입되지 않는다. 이 부분은, TG의 채널을 형성하기 때문이다.
그리고, 도 36에 도시되는 바와 같이, 제2 반도체 기판(22)이 맞붙여진다. 이 때, 제1 반도체 기판(21)과 제2 반도체 기판(22)의 접합 계면이 형성되게 된다.
또한, 제1 반도체 기판(21)과 제2 반도체 기판(22)과의 맞붙임은, 예를 들면, 플라즈마 접합, 열 어닐 처리 등에 의해 행하여진다. 또한, 나중에 제2 반도체 기판(22)을 연마할 때에 기판의 두께를 조정할 수 있도록, 미리 제2 반도체 기판(22) 내에 SiN 스토퍼를 삽입하여 두어도 좋다. 예를 들면, 제2 반도체 기판(22) 내에 SiN 스토퍼를 삽입하여 둠에 의해, 제2 반도체 기판(22)이 필요 이상으로 연마되는 것을 억제할 수 있다.
그 후, 도 37에 도시되는 바와 같이, 화소 트랜지스터, TG의 채널을 형성하도록, 제2 반도체 기판(22)에 이온이 주입된다.
또한, 도 38에 도시되는 바와 같이, TG의 게이트 단자가 배치되는 부분에 구멍이 형성됨과 함께, 메사형의 형상이 되도록, 제2 반도체 기판(22)의 일부가 드라이 에칭에 의해 제거된다.
그리고, 도 38에 도시되는 상태의 제2 반도체 기판(22)상에 SiO2막(21a)을 형성하고 게이트 산화막으로 하여, 도 39에 도시되는 바와 같이, 게이트 산화막상에 CVD에 의해 폴리실리콘을 성장시킨다.
이 폴리실리콘의 일부가 에칭에 의해 제거되어, 도 40에 도시되는 바와 같이, TG의 게이트 단자, RST의 게이트 단자가 된다. 또한, 이 때, 사이드 월도 형성된다. 또한, 도 40에 도시되는 바와 같이, 제1 반도체 기판(21)과 제2 반도체 기판(22)의 접합 계면은, TG의 게이트 단자의 드레인단에 가까운 위치가 된다.
그 후, 도 41에 도시되는 바와 같이, 화소 트랜지스터(RST) 및 TG에 접속되는 배선, 피닝 단자 등이 형성되고, 제2 반도체 기판(22)상에 로직층(23)이 형성된다. 또한, 제1 반도체 기판(21) 아래에는 온 칩 렌즈가 형성된다. 이에 의해, 메사형의 이미지 센서(10)가 완성된다.
도 25 내지 도 41을 참조하여 상술한 메사형의 이미지 센서(10)의 경우도, 플레나형의 이미지 센서(10)의 경우와 마찬가지로, 화소 트랜지스터 및 FD가 단결정 기판으로서 구성되는 제2 반도체 기판(22) 내에 형성된다.
따라서 미세한 화소 신호에도 적응할 수 있는 양호한 I-V 특성을 얻을 수 있고, 화소마다의 성능의 편차를 억제할 수 있다.
또한, 메사형의 이미지 센서(10)의 경우도, 플레나형의 이미지 센서(10)의 경우와 마찬가지로, 제1 반도체 기판(21)의 PD와 제2 반도체 기판(22)의 FD가 TG에 의해 전기적으로 접속되고, 또한, 제1 반도체 기판(21)과 제2 반도체 기판(22)의 접합 계면이 TG의 채널의 드레인단 가까이에 형성된다. 따라서, 전하 전송 성능이 열화되는 일도 없고, 소자의 수명이나 게이트 산화막의 내성에도 문제는 없다.
도 42는, 본 기술을 적용한 이미지 센서의 또 다른 실시의 형태에 관한 구성례를 도시하는 평면도이다. 동 도면에 도시되는 이미지 센서(10)에서, 플레나형 구조의 반도체 기판상에 형성된 1화소분의 영역이 도시되어 있다.
도 42의 이미지 센서(10)의 각 화소도, 도 1의 경우와 마찬가지로, 포토 다이오드에 축적된 전하를, 플로팅 디퓨전(FD)에 전송하고, FD에 유지된 전하에 대응하는 신호 전압을, 증폭 트랜지스터(AMP)를 통하여 판독하도록 되어 있다. 또한, 신호 전압은, 수직 신호선(VSL)상에 판독되고, VSL은 선택 트랜지스터(SEL)를 통하여 AMP와 접속되어 있다.
또한, 이미지 센서(10)의 각 화소에는, FD에 유지되어 있는 전하를 배출하(리셋하)기 위한 리셋 트랜지스터(RST)가 마련되어 있다.
또한, 도 42 중의 좌우에 마련된 원에 「P++」의 문자 및 기호가 붙여진 부분에는 피닝 단자가 마련된다.
도 42의 이미지 센서(10)도, 역시 적어도 2개의 반도체 기판을 적층하여 구성되는 구조를 갖고 있고, 도 42에서, 이미지 센서(10)의 PD의 수광면은 이면에 배치되게 된다. 또한, 동 도면에서는 상술한 2개의 반도체 기판 중, 주로 FD와 화소 트랜지스터가 마련된 반도체 기판의 표면이 도시되어 있다.
즉, 도 42의 경우도, 이미지 센서(10)는, 실제로는, 복수의 화소를 갖는 이미지 센서로서 구성되고, 예를 들면, 도 21의 이면에 배치되는 수광부를 2차원 행렬형상으로 배치한 화소 어레이가, 카메라의 렌즈 등에 의해 집광된 광이 결상하는 위치에 배치된다.
이 예에서는, 이미지 센서(10)의 FD가 AMP의 일부와 직접 접속되어 있다. 예를 들면, 도 1을 참조하여 상술한 예에서는, FD와 AMP는 메탈 배선에 의해 접속되어 있다. 또한, 도 20을 참조하여 상술한 예에서는, AMP의 게이트 단자와 FD가 메탈 배선에 의한 접속이 아니라, 고농도의 불순물이 주입된 폴리실리콘에 의해 접속되어 있다. 이에 대해, 도 42의 예에서는, FD를 구성하는 N형 반도체 영역이 AMP 아래까지 연재되고, 그 일부가 AMP와 직접 접속되어 있다.
도 42에 도시되는 바와 같이, FD가 AMP의 일부와 직접 접속되도록 함으로써, FD에 유지된 전하에 대응하는 신호 전압을, 보다 정확하게 판독할 수 있다.
도 20, 도 21, 도 25, 도 42 등에 예시한, 제2 반도체 기판(22)상에 형성하는 화소 트랜지스터와 로직 회로 등에서 이용하는 트랜지스터는, 종래 기술에서 제안되어 있는 예를 들면, FIN FET형의 트랜지스터로 형성하여도 좋다.
도 43은, 본 기술을 적용한 이미지 센서의 또 다른 실시의 형태에 관한 구성례를 도시하는 단면도이다. 동 도면은 도 2에 대응하는 단면도가 된다.
도 43의 예에서도, 이미지 센서(10)는, 제1 반도체 기판(21)과 제2 반도체 기판(22)을 맞붙여서 구성되기 때문에, 제1 반도체 기판과 제2 반도체 기판과의 맞붙임면이 접합 계면이 된다.
또한, 트랜지스터인 TG는, 게이트 단자의 도면 중 하측에 접하여 있는 「N--」의 영역의 일부가 소스단이 되고, 게이트 단자의 도면 중 상측에서 좌측에 접하여 있는 「N」의 영역의 일부가 드레인단이 된다. 즉, 게이트 단자 내의 소스단부터 드레인단까지의 부분에 트랜지스터의 채널이 형성되게 된다. 따라서, 도 43의 경우도, 이미지 센서(10)에서는, 트랜지스터의 채널 내에 계면이 존재하게 된다.
이 예에서는, 이미지 센서(10)에서, 제1 반도체 기판(21)의 하부에 PD를 형성하는 N형 반도체 영역(61)이 형성되어 있고, 그 상측에 PD를 형성하는 N형 반도체 영역(62) 및 PD를 형성하는 N형 반도체 영역(63)이 형성되어 있다.
그리고, N형 반도체 영역(63)의 위에는, 피닝층(65-1)이 형성되고, N형 반도체 영역(62)의 위에는, 피닝층(65-2)이 형성되고, N형 반도체 영역(61)의 위에는, 피닝층(65-3)이 형성되어 있다.
또한, 각 피닝층을 전기적으로 접속하기 위해, 피닝 단자하의 진한 P형 반도체 영역이, 피닝층(65-3)에 도달할 때까지 이온 주입된다.
도 43에 도시되는 구성의 경우, 도면 중 수직 방향으로 연재되는 TG의 게이트 단자의 도면 중 좌측에 PD가 다단(多段)으로 형성되게 된다. 즉, TG의 채널 부근에 PD가 복수 마련되게 된다.
이와 같이, PD를 다단화함에 의해, 이미지 센서(10)에서의 PD 전체의 용량을 증가시키는 것이 가능해진다.
또한, N형 반도체 영역(61) 내지 N형 반도체 영역(63)의 표면적이 각각 다르도록 하여도 좋다. 예를 들면, 제1 반도체 기판(21)과 제2 반도체 기판(22)의 접합 계면 부근의 N형 반도체 영역(63)은, N형 반도체 영역(61) 및 N형 반도체 영역(62)보다 표면적이 커지도록 되어도 좋다. 이와 같이 함으로써, 이미지 센서(10)에 있어서 PD 전체의 용량을 더욱 증가시키는 것이 가능해진다.
상술한 실시의 형태에서는, 본 기술을 적용한 이미지 센서를, 실리콘 반도체 기판을 이용하여 구성하는 예에 관해 설명하였지만, 예를 들면, 화합물 반도체 기판을 이용하여 구성되는 이미지 센서에도 본 기술을 적용할 수 있다.
또한, 상술한 실시의 형태에서는, 제1 반도체 기판(21)과 제2 반도체 기판(22)과의 접속부분에는, 실리콘층이 형성되도록 하였지만, 접합 부재를 구성하는 부재로서는, 그들로 한정되는 것은 아니지만, 특정한 반도체 및, 화합물 반도체로 형성할 수 있다. 예를 들면, 실리콘층의 결정 형태에 의해, 단결정 실리콘, 다결정 실리콘, 어모퍼스 실리콘이 형성되도록 하여도 좋다. 또한, 게르마늄 등의 특정 반도체로 하여도 좋다. 또한, GaAs, GaN, SiGe, InGaAs, InGaN, InGaZnO 등의 화합물 재료로 형성되도록 하여도 좋다.
이러한 화합물 반도체의 결정 형태는, 단결정, 다결정, 어모퍼스가 형성되도록 하여도 좋다.
또한, 상술한 실시의 형태에서는, 제1 반도체 기판(21)과 제2 반도체 기판(22)의 결정 면방위는, 달라도 좋다. 면방위를 구성하는 부재로서는, 그들로 한정되는 것은 아니지만, 특정한 면방위와 다른 면방위로 형성할 수 있다. 예를 들면, 제1 반도체 기판(21)을 (111)의 면방위로 하고, 제2 반도체 기판(22)을 (100)의 면방위로 하는 등이다. 이에 의해, 전송 트랜지스터 내의 채널이나 화소 트랜지스터 내의 채널의 이동도를 최적으로 할 수 있도록 된다.
또한, 상술한 실시의 형태에서는, 도 3과 같이, 전송 트랜지스터의 드레인 부분이 N+로 되어 있지만, 예를 들면, 도 44에 도시되는 바와 같이, 이곳을 P형의 영역으로 하여도 좋다.
또한, 예를 들면, 도 45에 도시되는 바와 같이, TG의 게이트 하측의 전송 부분을 P-로 하고, 전송 트랜지스터에 인접하도록, N++의 FD를 구성하도록 하여도 좋다. 이와 같이 함으로써, 차광성을 더욱 높이는 것이 가능하게 가능하다.
도 46은, 본 기술이 적용되는 고체 촬상 장치의 개략을 도시하는 시스템 구성도이다. 여기서는, 본 기술을 적용한 고체 촬상 장치(200)의 구성의 개략을 도시하는 시스템 구성도가 도시되어 있다. 여기서, 고체 촬상 장치(200)는, 상술한 실시의 형태에 관한 이미지 센서(10), 또는, 이미지 센서(100)를 화소 어레이(211)의 하나의 화소로서 갖는 것으로 된다.
도 46에 도시되는 바와 같이, 고체 촬상 장치(200)는, 도시하지 않은 반도체 칩 위에 형성된 화소 어레이(211)와, 주변 회로부를 갖는 구성으로 되어 있다. 이 예에서는, 주변 회로부가, 수직 구동 회로(212), 칼럼 ADC 회로(213), 수평 구동 회로(214) 및 시스템 제어부(215)에 의해 구성되어 있다.
고체 촬상 장치(200)는 또한, 신호 처리부(218) 및 데이터 격납부(219)를 구비하고 있다. 신호 처리부(218) 및 데이터 격납부(219)에 관해서는, 본 고체 촬상 장치(200)와는 다른 기판에 마련된 외부 신호 처리부, 예를 들면 DSP(Digital Signal Processor)나 소프트웨어에 의한 처리라도 상관없고, 본 고체 촬상 장치(200)와 동일한 기판상에 탑재하여도 상관없다.
화소 어레이(211)에는, 광전 변환 소자(예를 들면, 포토 다이오드 : PD)를 갖는 화소가 행렬형상으로 2차원 배치되어 있다. 즉, 상술한 실시의 형태에 관한 구성의 이미지 센서(10), 또는, 이미지 센서(100)의 수광부에 의해 화소 어레이(211)가 구성된다.
화소 어레이(211)에는 또한, 행렬형상의 화소 배열에 대해 행마다 화소 구동선(216)이 도면의 좌우 방향(화소행의 화소의 배열 방향)에 따라 형성되고, 열마다 수직 신호선(217)이 도면의 상하 방향(화소열의 화소의 배열 방향)에 따라 형성되어 있다. 도 45에서는, 화소 구동선(216)에 관해 1개로서 나타내고 있지만, 1개로 한정되는 것이 아니다. 화소 구동선(216)의 일단은, 수직 구동 회로(212)의 각 행에 대응한 출력단에 접속되어 있다.
수직 구동 회로(212)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 화소 어레이(211)의 각 화소를, 전 화소 동시 또는 행 단위 등으로 구동하는 화소 구동 회로이다.
수직 구동 회로(212)에 의해 선택 주사된 화소행의 각 단위 화소로부터 출력되는 신호는, 수직 신호선(217)의 각각을 통하여 칼럼 ADC 회로(213)에 공급된다. 칼럼 ADC 회로(213)는, 화소 어레이(211)의 화소열마다, 선택행의 각 단위 화소로부터 수직 신호선(217)을 통하여 출력되는 신호에 대해 소정의 신호 처리를 행함과 함께, 신호 처리후의 화소 신호를 일시적으로 유지한다.
수평 구동 회로(214)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 칼럼 ADC 회로(213)의 화소열에 대응하는 단위 회로를 순번대로 선택한다. 이 수평 구동 회로(214)에 의한 선택 주사에 의해, 칼럼 ADC 회로(213)에서 신호 처리된 화소 신호가 순번대로 출력된다.
시스템 제어부(215)는, 각종의 타이밍 신호를 생성하는 타이밍 제너레이터 등에 의해 구성되고, 당해 타이밍 제너레이터에서 생성된 각종의 타이밍 신호를 기초로 수직 구동 회로(212), 칼럼 ADC 회로(213) 및 수평 구동 회로(214) 등의 구동제어를 행한다.
신호 처리부(218)는, 칼럼 ADC 회로(213)로부터 출력되는 화소 신호에 대해 가산 처리 등의 여러가지의 신호 처리를 행한다. 또한, 신호 처리부(218)에는, 로직부가 마련되고, 로직부에는, 신호 보정 회로가 마련되어 있다.
데이터 격납부(219)는, 신호 처리부(218)에서의 신호 처리에 있어서, 그 처리에 필요한 데이터를 일시적으로 격납한다.
도 47은, 본 기술을 적용한 전자 기기로서의, 촬상 장치의 구성례를 도시하는 블록도이다.
도 47의 촬상 장치(600)는, 렌즈군 등으로 이루어지는 광학부(601), 고체 촬상 장치(촬상 디바이스)(602), 및 카메라 신호 처리 회로인 DSP 회로(603)를 구비한다. 또한, 촬상 장치(600)는, 프레임 메모리(604), 표시부(605), 기록부(606), 조작부(607), 및 전원부(608)도 구비한다. DSP 회로(603), 프레임 메모리(604), 표시부(605), 기록부(606), 조작부(607) 및 전원부(608)는, 버스 라인(609)을 통하여 상호 접속되어 있다.
광학부(601)는, 피사체로부터의 입사광(상광)을 취입하여 고체 촬상 장치(602)의 촬상면상에 결상한다. 고체 촬상 장치(602)는, 광학부(601)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. 이 고체 촬상 장치(602)로서, 상술한 실시의 형태에 관한 고체 촬상 장치(200) 등의 고체 촬상 장치를 이용할 수 있다.
표시부(605)는, 예를 들면, 액정 패널이나 유기 EL(Electro Luminescence) 패널 등의 패널형 표시 장치로 이루어지고, 고체 촬상 장치(602)에서 촬상된 동화 또는 정지화를 표시한다. 기록부(606)는, 고체 촬상 장치(602)에서 촬상된 동화 또는 정지화를, 비디오 테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.
조작부(607)는, 유저에 의한 조작하에, 촬상 장치(600)가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원부(608)는, DSP 회로(603), 프레임 메모리(604), 표시부(605), 기록부(606) 및 조작부(607)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
또한, 상술한 실시 형태에서는, 가시광의 광량에 응한 신호 전하를 물리량으로서 검지한 단위 화소가 행렬형상으로 배치되어 이루어지는 이미지 센서에 적용한 경우를 예로 들어 설명하였다. 그러나, 본 기술은 이미지 센서에의 적용으로 한정되는 것이 아니고, 화소 어레이의 화소열마다 칼럼 처리부를 배치하여 이루어지는 칼럼 방식의 고체 촬상 장치 전반에 대해 적용 가능하다.
또한, 본 기술은, 가시광의 입사광량의 분포를 검지하여 화상으로서 촬상하는 고체 촬상 장치에의 적용으로 한하지 않고, 적외선이나 X선, 또는 입자 등의 입사량의 분포를 화상으로서 촬상하는 고체 촬상 장치나, 광의의 의미로서, 압력이나 정전용량 등, 다른 물리량의 분포를 검지하여 화상으로서 촬상하는 지문 검출 센서 등의 고체 촬상 장치(물리량 분포 검지 장치) 전반에 대해 적용 가능하다.
또한, 본 기술을, 예를 들면, 온도 센서, 습도 센서, 가속도 센서, 냄새 센서(sensor) 등의 각종의 센서에 적용하는 것도 가능하다.
또는 또한, 본 기술을 반도체 레이저에 적용하는 것도 가능하다.
또는 또한, MEMS(Micro Electro Mechanical Systems)에서, 본 기술을 채용하는 것도 가능하다.
또한, 본 기술의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 제1의 반도체 기판에 형성되고, 광전 변환된 전하를 축적하는 전하 축적부와, 제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를 유지하는 전하 유지부와, 상기 제1의 반도체 기판 및 상기 제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를, 상기 전하 유지부에 전송하는 전송 트랜지스터를 구비하고, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판과의 접합 계면이, 상기 전송 트랜지스터의 채널 내에 형성되어 있는 고체 촬상 장치.
(2) 상기 전송 트랜지스터는, 게이트 단자가 상기 제1의 반도체 기판을 관통하여 상기 제2의 반도체 기판에 달하도록 형성되어 있는 (1)에 기재된 고체 촬상 장치.
(3) 상기 전송 트랜지스터의 게이트 단자의, 소스단보다 드레인단에 가까운 위치에 상기 접합 계면이 형성되어 있는 (2)에 기재된 고체 촬상 장치.
(4) 상기 제2의 반도체 기판에는, 적어도 상기 전하 유지부에 유지된 전하에 대응하는 신호 전압을 증폭하는 증폭 트랜지스터, 상기 전하 유지부에 유지된 전하를 리셋하는 리셋 트랜지스터 및 신호선에 송출하여야 할 신호로서, 상기 전하 유지부로부터 판독된 전하에 대응하는 신호를 선택하는 선택 트랜지스터를 포함하는 화소 트랜지스터가, 또한 형성되는 (1)에 기재된 고체 촬상 장치.
(5) 상기 증폭 트랜지스터의 게이트 단자와, 상기 전하 유지부가 실리콘에 의해 접속되는 (4)에 기재된 고체 촬상 장치.
(6) 상기 증폭 트랜지스터, 상기 리셋 트랜지스터 및 상기 선택 트랜지스터를 접속하는 보디 콘택트로서의 P형 반도체 영역이 형성되는 (4)에 기재된 고체 촬상 장치.
(7) 상기 전하 유지부를 구성하는 N형 반도체 영역의 일부가, 상기 증폭 트랜지스터와 직접 접속되는 (4)에 기재된 고체 촬상 장치.
(8) 단결정 실리콘 기판인 상기 제2의 반도체 기판을, 실리콘 기판인 상기 제1의 반도체 기판과 맞붙여서 구성되는 (4)에 기재된 고체 촬상 장치.
(9) 상기 제1의 반도체 기판과 상기 제2의 반도체 기판과의 접합 계면에 실리콘층이 형성되어 있는 (8)에 기재된 고체 촬상 장치.
(10) 상기 실리콘층은, 에피택셜 성장에 의해 형성되는 (9)에 기재된 고체 촬상 장치.
(11) 상기 실리콘층에 실리콘 이온이 주입되고, 상기 제2의 반도체 기판과 맞붙여지는 (10)에 기재된 고체 촬상 장치.
(12) 상기 제1의 반도체 기판 내에 차광막이 매입되어 있는 (1)에 기재된 고체 촬상 장치.
(13) 상기 전송 트랜지스터의 게이트 단자 부근에서, 상기 차광막이 마련되지 않은 영역이 존재하고, 상기 전송 트랜지스터의 게이트 단자 부근에서, 상기 차광막이 상기 전송 트랜지스터의 게이트 단자의 연재 방향과 병행하는 방향으로 길게 구성되어 있는 (12)에 기재된 고체 촬상 장치.
(14) 상기 차광막은, 텅스텐, 티탄, 탄탈륨, 니켈, 몰리브덴, 크롬, 이리듐, 또는, 텅스텐실리콘 화합물에 의해 구성되는 (12)에 기재된 고체 촬상 장치.
(15) 복수의 상기 전하 축적부에 대응하여 하나의 상기 전하 유지부가 마련되는 (1)에 기재된 고체 촬상 장치.
(16) 복수의 상기 전하 축적부가, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되는 방향으로, 다단화되어 있는 (1)에 기재된 고체 촬상 장치.
(17) 플레나형 구조로서 구성되는 (1)에 기재된 고체 촬상 장치.
(18) 메사형 구조로서 구성되는 (1)에 기재된 고체 촬상 장치.
(19) 광전 변환된 전하를 축적하는 전하 축적부가 형성되는 제1의 반도체 기판과, 상기 전하 축적부에 축적된 전하를 유지하는 전하 유지부가 형성되는 제2의 반도체 기판을 맞붙이는 공정과, 상기 전하 축적부에 축적된 전하를 상기 전하 유지부에 전송하는 전송 트랜지스터를, 상기 제1의 반도체 기판 및 상기 제2의 반도체 기판에 형성하는 공정을 포함하는 고체 촬상 장치의 제조 방법.
(20) 제1의 반도체 기판에 형성되고, 광전 변환된 전하를 축적하는 전하 축적부와, 제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를 유지하는 전하 유지부와, 상기 제1의 반도체 기판 및 상기 제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를, 상기 전하 유지부에 전송하는 전송 트랜지스터를 가지며, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판과의 접합 계면이, 상기 전송 트랜지스터의 채널 내에 형성되어 있는 고체 촬상 장치를 구비하는 전자 기기.
10 : 이미지 센서 21 : 제1 반도체 기판
21a : 실리콘층 22 : 제2 반도체 기판
41-0 내지 41-2 : 차광막 200 : 고체 촬상 장치
211 : 화소 어레이 212 : 수직 구동 회로
213 : 칼럼 ADC 회로 214 : 수평 구동 회로
215 : 시스템 제어부 218 : 신호 처리부
600 : 촬상 장치 602 : 고체 촬상 장치

Claims (20)

  1. 제1의 반도체 기판에 형성되고, 광전 변환된 전하를 축적하는 전하 축적부와,
    제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를 유지하는 전하 유지부와,
    상기 제1의 반도체 기판 및 상기 제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를, 상기 전하 유지부에 전송하는 전송 트랜지스터를 구비하고,
    상기 제1의 반도체 기판과 상기 제2의 반도체 기판과의 접합 계면이, 상기 전송 트랜지스터의 채널 내에 형성되어 있고,
    상기 제2의 반도체 기판에는, 적어도 상기 전하 유지부에 유지된 전하에 대응하는 신호 전압을 증폭하는 증폭 트랜지스터, 상기 전하 유지부에 유지된 전하를 리셋하는 리셋 트랜지스터 및 신호선에 송출하여야 할 신호로서, 상기 전하 유지부로부터 판독된 전하에 대응하는 신호를 선택하는 선택 트랜지스터를 포함하는 화소 트랜지스터가 형성되고,
    상기 증폭 트랜지스터, 상기 리셋 트랜지스터 및 상기 선택 트랜지스터를 접속하는 보디 콘택트로서의 P형 반도체 영역이 형성되는 것을 특징으로 하는 고체 촬상 장치.
  2. 제 1항에 있어서,
    상기 전송 트랜지스터는,
    게이트 단자가 상기 제1의 반도체 기판을 관통하여 상기 제2의 반도체 기판에 달하도록 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  3. 제 2항에 있어서,
    상기 전송 트랜지스터의 게이트 단자의, 소스단보다 드레인단에 가까운 위치에 상기 접합 계면이 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  4. 제 1항에 있어서,
    상기 증폭 트랜지스터의 게이트 단자와, 상기 전하 유지부가 실리콘에 의해 접속되는 것을 특징으로 하는 고체 촬상 장치.
  5. 제 1항에 있어서,
    상기 전하 유지부를 구성하는 N형 반도체 영역의 일부가, 상기 증폭 트랜지스터와 직접 접속되는 것을 특징으로 하는 고체 촬상 장치.
  6. 제 1항에 있어서,
    단결정 실리콘 기판인 상기 제2의 반도체 기판을, 실리콘 기판인 상기 제1의 반도체 기판과 맞붙여서 구성되는 것을 특징으로 하는 고체 촬상 장치.
  7. 제 6항에 있어서,
    상기 제1의 반도체 기판과 상기 제2의 반도체 기판과의 접합 계면에 실리콘층이 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  8. 제 7항에 있어서,
    상기 실리콘층은, 에피택셜 성장에 의해 형성되는 것을 특징으로 하는 고체 촬상 장치.
  9. 제 8항에 있어서,
    상기 실리콘층에 실리콘 이온이 주입되고, 상기 제2의 반도체 기판과 맞붙여지는 것을 특징으로 하는 고체 촬상 장치.
  10. 제1의 반도체 기판에 형성되고, 광전 변환된 전하를 축적하는 전하 축적부와,
    제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를 유지하는 전하 유지부와,
    상기 제1의 반도체 기판 및 상기 제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를, 상기 전하 유지부에 전송하는 전송 트랜지스터를 구비하고,
    상기 제1의 반도체 기판과 상기 제2의 반도체 기판과의 접합 계면이, 상기 전송 트랜지스터의 채널 내에 형성되어 있고,
    단결정 실리콘 기판인 상기 제2의 반도체 기판을, 실리콘 기판인 상기 제1의 반도체 기판과 맞붙여서 구성되고,
    상기 제1의 반도체 기판과 상기 제2의 반도체 기판과의 접합 계면에 에피택셜 성장에 의해 형성되는 실리콘층이 형성되어 있고,
    상기 실리콘층에 실리콘 이온이 주입되고, 상기 제2의 반도체 기판과 맞붙여지는 것을 특징으로 하는 고체 촬상 장치.
  11. 제 1항에 있어서,
    상기 제1의 반도체 기판 내에 차광막이 매입되어 있는 것을 특징으로 하는 고체 촬상 장치.
  12. 제 11항에 있어서,
    상기 전송 트랜지스터의 게이트 단자 부근에서, 상기 차광막이 마련되지 않은 영역이 존재하고,
    상기 전송 트랜지스터의 게이트 단자 부근에서, 상기 차광막이 상기 전송 트랜지스터의 게이트 단자의 연재 방향과 병행하는 방향으로 길게 구성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  13. 제 11항에 있어서,
    상기 차광막은,
    텅스텐, 티탄, 탄탈륨, 니켈, 몰리브덴, 크롬, 이리듐, 또는, 텅스텐실리콘 화합물에 의해 구성되는 것을 특징으로 하는 고체 촬상 장치.
  14. 제 1항에 있어서,
    복수의 상기 전하 축적부에 대응하여 하나의 상기 전하 유지부가 마련되는 것을 특징으로 하는 고체 촬상 장치.
  15. 제 1항에 있어서,
    복수의 상기 전하 축적부가, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되는 방향으로, 다단화되어 있는 것을 특징으로 하는 고체 촬상 장치.
  16. 제 1항에 있어서,
    플레나형 구조로서 구성되는 것을 특징으로 하는 고체 촬상 장치.
  17. 제 1항에 있어서,
    메사형 구조로서 구성되는 것을 특징으로 하는 고체 촬상 장치.
  18. 제1의 반도체 기판에 형성되고, 광전 변환된 전하를 축적하는 전하 축적부와,
    제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를 유지하는 전하 유지부와,
    상기 제1의 반도체 기판 및 상기 제2의 반도체 기판에 형성되고, 상기 전하 축적부에 축적된 전하를, 상기 전하 유지부에 전송하는 전송 트랜지스터를 가지며,
    상기 제1의 반도체 기판과 상기 제2의 반도체 기판과의 접합 계면이, 상기 전송 트랜지스터의 채널 내에 형성되어 있고,
    상기 제2의 반도체 기판에는, 적어도 상기 전하 유지부에 유지된 전하에 대응하는 신호 전압을 증폭하는 증폭 트랜지스터, 상기 전하 유지부에 유지된 전하를 리셋하는 리셋 트랜지스터 및 신호선에 송출하여야 할 신호로서, 상기 전하 유지부로부터 판독된 전하에 대응하는 신호를 선택하는 선택 트랜지스터를 포함하는 화소 트랜지스터가 형성되고,
    상기 증폭 트랜지스터, 상기 리셋 트랜지스터 및 상기 선택 트랜지스터를 접속하는 보디 콘택트로서의 P형 반도체 영역이 형성되는 고체 촬상 장치를 구비하는 것을 특징으로 하는 전자 기기.
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