KR102282998B1 - 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 - Google Patents

박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 Download PDF

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Abstract

본 발명의 일 실시예는 기판과, 기판 상에 형성되며, 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막트랜지스터와, 기판 상에 형성되는 아이디 마크, 및 아이디 마크의 상부면과 접촉하는 금속층을 포함하는, 박막트랜지스터 기판을 개시한다.

Description

박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법{Thin film transistor substrate, display apparatus, method for manufacturing thin film transistor substrate and method for manufacturing display apparatus}
본 발명의 실시예들은 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법에 관한 것이다.
디스플레이 장치는 이미지를 표시하는 장치로서, 최근 유기 발광 표시 장치(organic light emitting diode display)가 주목받고 있다.
유기 발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
유기 발광 표시 장치나 액정 표시 장치와 같은 디스플레이 장치는 제조 공정 중 또는 제조 이후에 검사를 수행하며, 검사 대상이 되는 화소나 디스플레이 장치에는 식별 마크가 구비된다.
본 발명의 실시예들은 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 제공한다.
본 발명의 일 실시예는 기판; 상기 기판 상에 형성되며, 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막트랜지스터; 상기 기판 상에 형성되는 아이디 마크; 및 상기 아이디 마크의 상부면과 접촉하는 금속층;을 포함하는, 박막트랜지스터 기판을 제공한다.
본 실시예에서, 상기 아이디 마크를 덮는 적어도 하나의 절연층을 포함하고, 상기 적어도 하나의 절연층은 상기 아이디 마크의 상부면을 노출시키는 홀을 포함하며, 상기 금속층은 상기 홀을 통해 상기 아이디 마크의 상부면과 접촉할 수 있다.
본 실시예에서, 상기 아이디 마크는 상기 박막트랜지스터의 상기 활성층과 동일층에 형성될 수 있다.
본 실시예에서, 상기 활성층은 채널 영역을 중심으로 양측에 배치되며 불순물이 도핑된 소스 영역 및 드레인 영역을 포함하고, 상기 아이디 마크는 상기 소스 영역 및 상기 드레인 영역과 동일물질을 포함할 수 있다.
본 실시예에서, 상기 금속층은 상기 박막트랜지스터의 상기 소스 전극 및 상기 드레인 전극과 동일층에 동일물질로 형성될 수 있다.
본 실시예에서, 상기 아이디 마크는 화소마다 형성될 수 있다.
본 실시예에서, 상기 금속층은 상기 아이디 마크의 크기와 동일하거나 그 보다 클 수 있다.
본 발명의 또 다른 실시예는, 기판; 상기 기판 상에 형성되며, 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막트랜지스터; 상기 활성층과 상기 게이트 전극 사이에 개재되는 제1 절연층; 상기 소스 전극 및 상기 드레인 전극 아래에 형성되는 제2 절연층; 상기 소스 전극 및 상기 드레인 전극 중 어느 하나에 전기적으로 연결된 화소전극; 상기 기판 상에 형성되는 아이디 마크; 및 상기 아이디 마크의 상부면과 접촉하는 금속층;을 포함하는, 디스플레이 장치를 제공한다.
본 실시예에서, 상기 제1 절연층 및 상기 제2 절연층을 관통하는 홀을 포함하며, 상기 금속층은 상기 홀을 통해 상기 아이디 마크의 상부면과 접촉할 수 있다.
본 실시예에서, 상기 아이디 마크는 제1 정보를 갖도록 패터닝되고, 상기 패터닝된 상기 아이디 마크의 일부 영역은 상기 제1 절연층의 물질로 채워질 수 있다.
본 실시예에서, 상기 아이디 마크는 화소마다 형성되며, 상기 제1 정보는 상기 아이디 마크가 형성된 화소에 관한 정보를 포함할 수 있다.
본 실시예에서, 상기 아이디 마크는 상기 활성층과 동일층에 형성될 수 있다.
본 실시예에서, 상기 금속층은 상기 소스 전극 및 상기 드레인 전극과 동일층에 동일물질로 형성될 수 있다.
본 발명의 또 다른 실시예는, 기판 상에 활성층을 형성하는 공정; 상기 기판 상에 아이디 마크를 형성하는 공정; 상기 활성층 및 상기 아이디 마크 상에 제1 절연층을 형성하는 공정; 상기 활성층 상에 게이트 전극을 형성하는 공정; 상기 게이트 전극을 덮는 제2 절연층을 형성하는 공정; 상기 활성층과 접속하는 소스 전극과 드레인 전극을 형성하는 공정; 및 상기 아이디 마크의 상부면과 접촉하는 금속층을 형성하는 공정;를 포함하는, 박막트랜지스터 기판의 제조방법을 제공한다.
본 실시예에서, 상기 소스 전극과 드레인 전극을 형성하는 공정 및 상기 금속층을 형성하는 공정 이전에, 상기 활성층의 일부를 노출시키도록 상기 제1 절연층과 상기 제2 절연층을 관통하는 콘택홀을 형성하는 공정; 및 상기 아이디 마크의 상부면을 노출시키도록 상기 제1 절연층과 상기 제2 절연층을 관통하는 홀을 형성하는 공정;를 더 포함할 수 있다.
본 실시예에서, 상기 홀은 상기 아이디 마크의 상부면의 크기와 동일하거나 그보다 클 수 있다.
본 실시예에서, 상기 아이디 마크는 상기 활성층과 동일층에 형성될 수 있다.
본 실시예에서, 상기 금속층은 상기 소스 전극 및 상기 드레인 전극과 동일층에 동일물질로 형성될 수 있다.
본 발명의 또 다른 실시예는, 앞서 언급한 방법들 중 어느 하나의 방법을 이용하여 박막트랜지스터 기판을 제조하는 공정; 및 상기 소스 전극 및 상기 드레인 전극 중 어느 하나와 전기적으로 연결되는 화소전극을 형성하는 공정;를 포함하는, 디스플레이 장치의 제조방법을 제공한다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법은 아이디 마크의 인식률을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 기판을 포함하는 디스플레이 장치를 나타낸 단면도이다.
도 2는 본 발명의 비교예에 따른 박막트랜지스터 기판을 갖는 디스플레이 장치를 나타낸 단면도이다.
도 3a는 도 1의 Ⅲa를 확대한 단면도이다.
도 3b는 도 2의 Ⅲb를 확대한 단면도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조 방법에 따른 단면도이다.
도 4h는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법에 따른 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 기판을 포함하는 디스플레이 장치를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(1)는 박막트랜지스터 기판(10), 박막트랜지스터 기판(10)의 화소전극(170) 상에 형성되며 유기발광층을 포함하는 중간층(20), 및 중간층(20) 상에 형성되는 상대전극(30)을 포함한다.
박막트랜지스터 기판(10)은, 화소회로 영역(PCA)과 아이디마크 영역(IDA)을 포함한다. 화소회로 영역(PCA) 상에는 다수의 박막트랜지스터(200), 및 커패시터(300)가 형성되어 있으며, 아이디마크 영역(IDA)에는 아이디 마크(410) 및 금속층(420)이 형성되어 있다.
기판(110)은 광투광성을 가지며, 유리재, 또는 플라스틱재로 형성될 수 있다. 플라스틱재는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 와 같은 다양한 재료로 형성될 수 있다.
버퍼층(120)은 평활한 면을 형성하고 불순 원소가 침투하는 것을 차단하도록 기판(110) 상에 형성된다. 버퍼층(120)은 실리콘질화물(SiNx) 및/또는 실리콘산화물(SiOx)과 같은 무기물로 단층 또는 복수층으로 형성될 수 있다.
다수의 박막트랜지스터(200)는 각각 활성층(210), 게이트 전극(220), 소스 전극(230s) 및 드레인 전극(230d)을 포함한다. 다수의 박막트랜지스터(200) 중 어느 하나는 스위칭 박막트랜지스터이고 또 다른 하나는 구동 박막트랜지스터일 수 있다.
각각의 활성층(210)은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체로 형성될 수 있다. 활성층(210)은 채널 영역(210c)과, 채널 영역(210c)을 가운데 두고 양측에 배치되는 소스 영역(210s) 및 드레인 영역(210d)을 포함한다. 소스 영역(210s) 및 드레인 영역(210d)은 이온 불순물이 도핑된 상태이다. 본 실시예에서는 활성층(210)이 비정질 실리콘 또는 결정질 실리콘로 형성되는 경우를 설명하였으나 본 발명은 이에 한정되지 않으며, 또 다른 실시예로서 활성층(210)은 산화물 반도체를 포함할 수 있다.
활성층(210) 상에는 게이트 절연막인 제1 절연층(130)을 사이에 두고 활성층(210)의 채널 영역(210c)에 대응되는 위치에 게이트 전극(220)이 구비된다. 제1 절연층(130)은 예를 들어, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 와 같은 무기물로 형성할 수 있다. 게이트 전극(220)은 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 복수층으로 형성될 수 있다.
게이트 전극(220) 상에는 제2 절연층(140) 및 층간 절연막인 제3 절연층(150)이 개재될 수 있다. 제2 절연층(140)은 예를 들어, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 와 같은 무기물로 형성할 수 있다. 제3 절연층(150)은 일 실시예로, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 와 같은 무기물의 단일 층 또는 복수 층으로 형성될 수 있다.
커패시터(300)는 복수의 박막트랜지스터(200) 중 어느 하나의 박막트랜지스터(200)와 중첩되게 형성될 수 있다. 이 때, 복수의 박막트랜지스터(200) 중 어느 하나의 게이트 전극(220) 상에는 제2 절연층(140)을 가운데 개재한 채 게이트 전극(220)과 대향하는 금속 전극층이 배치되어 커패시터(300)의 상부 전극(320)를 형성할 수 있다. 복수의 박막트랜지스터(200) 중 어느 하나의 게이트 전극(220)은 커패시터(300)의 하부 전극(310)의 기능을 함께 수행할 수 있으며, 제2 절연층(140)이 용량을 결정할 수 있다.
게이트 전극(220) 상에는 제2 절연층(140) 및 제3 절연층(150)을 사이에 두고 활성층(210)의 소스 영역(210s) 및 드레인 영역(210d)에 각각 접속하는 소스 전극(230s) 및 드레인 전극(230d)이 배치된다. 소스 전극(230s) 및 드레인 전극(230d)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 복수층으로 형성될 수 있다. 복수의 박막트랜지스터(200) 중 커패시터(300)와 중첩된 박막트랜지스터(200)는 도 1에 도시되어 있지 않으나 소스 전극 및 드레인 전극을 포함한다. 커패시터(300)와 중첩된 박막트랜지스터(200)의 소스 전극 및 드레인 전극은 도 1에 도시된 위치가 아닌 다른 위치에서 활성층(210)의 소스 영역 및 드레인 영역과 접속된다.
도 1에는 전술한 바와 같이 커패시터(300)가 복수의 박막트랜지스터(200)와 중첩되게 형성되고, 커패시터(300)의 하부 전극(310)이 박막트랜지스터(200)의 게이트 전극(220)으로 기능을 수행하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 커패시터(300)는 박막트랜지스터(200)와 중첩되지 않도록 형성될 수 있다. 이 경우 게이트 전극(220)과 소스 전극(230s) 및 드레인 전극(230d) 사이에는 제2 절연층(140)이 개재되지 않을 수 있다.
소스 전극(230s) 및 드레인 전극(230d) 상에는 제4 절연층(160)이 형성된다. 제4 절연층(160)은 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드와 같은 유기물을 포함할 수 있다. 화소전극(170)은 제4 절연층(160)에 형성된 콘택홀을 통해 소스 전극(230s) 및 드레인 전극(230d) 중 어느 하나와 전기적으로 연결될 수 있다.
화소전극(170) 상에는 화소전극(170)의 가장자리를 덮으며 각 화소 영역을 정의하는 개구를 갖는 화소정의막(180)이 제4 절연층(160) 상에 형성된다. 화소정의막(180)의 개구에는 중간층(20)이 형성될 수 있다.
중간층(20)은 적색 녹색, 청색의 빛을 방출하는 유기물을 포함하는 유기발광층을 포함할 수 있다. 중간층(20)은 유기발광층을 포함하는 다층 구조일 수 있다. 예를 들어, 유기물은 저분자 또는 고분자 유기물일 수 있으며, 유기발광층에 포함되는 유기물에 따라 중간층(20)은 정공 수송층, 정공 주입층, 전자 수송층 및 전자 주입층 중 적어도 어느 하나를 포함할 수 있다. 도 1에는 중간층(20)이 화소정의막(180)의 개구에만 형성된 경우를 도시하지만 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서 중간층(20)을 이루는 일부 층이 기판(110)의 전면(全面)에 대응하도록 형성될 수 있고, 다른 일부 층은 개구에 대응하도록 패터닝될 수 있다. 상대전극(30)은 중간층(20) 상에 형성되며 기판(110)의 전면(全面)에 대응하도록 형성된 공통전극일 수 있다.
아이디마크 영역(IDA)에 형성된 아이디 마크(410)는 제1 정보를 갖도록 패터닝될 수 있다. 예컨대, 아이디 마크(410)는 화소 마다 형성될 수 있으며, 이 경우 제1 정보는 화소에 관한 정보, 예컨대 화소의 위치 정보를 포함할 수 있다. 아이디 마크(410)는 바코드, QR 코드, Data Matrix, Maxi 코드, Veri 코드, Codablock, Aztec 코드와 같은 패턴으로 형성될 수 있으나, 그 종류를 한정할 것은 아니다. 아이디 마크(410)는 박막트랜지스터(200)의 활성층(210)과 동일층에 형성될 수 있다. 아이디 마크(410)는 박막트랜지스터(200)의 활성층(210)의 형성시 함께 형성될 수 있으며, 활성층(210)의 소스 영역(210s) 및 드레인 영역(210d)과 동일물질을 포함할 수 있다. 아이디 마크(410)가 패터닝되면서 형성된 아이디 마크(410)의 일부 영역은 제1 절연층(130)을 이루는 물질로 채워질 수 있다.
금속층(420)은 아이디 마크(410) 바로 위에 형성될 수 있다. 아이디 마크(410)는 아이디 마크(410)를 덮는 적어도 하나의 절연층, 예컨대 제1 내지 제3 절연층(130, 140, 150)에 형성된 홀(H)을 통해 노출될 수 있고, 금속층(420)은 홀(H)을 통해 노출된 아이디 마크(410)의 상부면과 직접적으로 접촉할 수 있다. 금속층(420)의 크기는 아이디 마크(410)의 크기와 동일하거나 그보다 크게 형성되어 아이디 마크(410)를 인식하기 위해 조사되는 빛을 반사시킬 수 있다.
금속층(420)은 반사성을 갖는 금속으로 형성되며, 예컨대 박막트랜지스터(200)의 소스 전극(230s) 및 드레인 전극(230d)과 동일층에 동일물질로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 금속층(420)이 아이디 마크(410) 상에 바로 형성되므로 아이디 마크(410)를 인식하기 위해 조사되는 빛을 바로 반사시킬 수 있어 아이디 마크(410)의 인식률을 향상시킬 수 있다. 이하에서는 도 2 내지 도 3b를 참조하여 아이디 마크(410) 및 금속층(420)에 대하여 자세하게 설명한다.
도 2는 본 발명의 비교예에 따른 박막트랜지스터 기판을 갖는 디스플레이 장치를 나타낸 단면도이고, 도 3a는 도 1의 Ⅲa를 확대한 단면도이고, 도 3b는 도 2의 Ⅲb를 확대한 단면도이다.
도 2 및 도 3b를 참조하면, 본 발명의 비교예에 따른 박막트랜지스터 기판(10')(또는 디스플레이 장치 1')의 경우 아이디 마크(410')와 금속층(420') 사이에 복수의 절연층들(140, 150)이 개재되어 있다.
아이디 마크(410, 410')를 인식하기 위해서는, 기판(110)의 배면에서 아이디 마크(410, 410')를 향해 입사된 빛 중 금속층(420, 420')에서 반사된 빛을 수신하여 아이디 마크(410, 410')에 담긴 정보를 인식하는 방식을 사용할 수 있다. 본 발명의 비교예의 경우, 아이디 마크(410')와 금속층(420') 사이에 복수의 절연층들(140, 150)이 개재되어 있으므로, 빛이 절연층들(140, 150)을 이동하면서 굴절되거나 절연층들(140, 150)에 의해 일부 소멸되어 아이디 마크(410')의 인식률이 저하되는 문제가 있다.
그러나, 본 발명의 일 실시예에 따르면 아이디 마크(410) 바로 위에 금속층(420)이 형성되어 있으므로, 아이디 마크(410)를 향해 진행한 빛은 바로 금속층(420)에 반사된다. 즉, 아이디 마크(410)와 금속층(420) 사이에 절연층이 개재되어 있지 않으므로, 아이디 마크(410)의 인식률을 향상시킬 수 있다.
도 4a 내지 도4g는 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조 방법에 따른 단면도이고, 도 4h는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법에 따른 단면도를 나타낸다.
도 4a를 참조하면, 기판(110) 상에 버퍼층(120)을 형성한다. 기판(110)은 광투광성을 갖는 유리재 또는 플라스틱재로 형성될 수 있으며, 버퍼층(120)은 SiNx 및/또는 SiOx와 같은 무기물로 단층 또는 복수층으로 형성될 수 있다.
기판(110) 상에 반도체층을 형성하고 이를 패터닝하여, 화소회로 영역(PCA) 상에 활성층(210)을 형성하고 아이디마크 영역(IDA) 상에 아이디 마크(410)를 형성한다(제1 마스크 공정). 아이디 마크(410)는 활성층(210)과 동일층에 형성될 수 있다. 활성층(210)과 아이디 마크(410)는 동일 마스크 공정에서 동시에 형성될 수 있다. 반도체층은 결정질 실리콘으로 형성될 수 있으나 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 반도체층은 비정질 실리콘 또는 산화물 반도체를 포함할 수 있다.
아이디 마크(410)는 화소 마다 형성되며, 화소에 관한 정보, 예컨대 화소의 위치 정보를 포함할 수 있다. 아이디 마크(410)는 바코드, QR 코드, Data Matrix, Maxi 코드, Veri 코드, Codablock, Aztec 코드와 같은 패턴으로 형성될 수 있으나, 그 종류를 한정할 것은 아니다.
도 4b를 참조하면, 게이트 절연막인 제1 절연층(130)을 형성하고, 금속층(미도시)을 형성한 후 패터닝하여 게이트 전극(220)을 형성한다(제2 마스크 공정). 제1 절연층(130)은 예를 들어, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 와 같은 무기물로 형성할 수 있다. 아이디 마크(410)는 제1 정보를 갖도록 패터닝되며, 패터닝되면서 형성된 아이디 마크(410)의 일부 영역, 예컨대 버퍼층(120)을 노출시키도록 형성된 일부 영역에는 제1 절연층(130)을 이루는 물질이 채워질 수 있다.
이 후, 게이트 전극(220)을 셀프-마스크로 이온 불순물을 도핑한다. 이온 불순물은 P 이온 또는 B 이온을 도핑할 수 있다. 활성층(210)은 미도핑 영역인 채널 영역(210c), 및 채널 영역(210c)을 중심으로 양측에 위치하고 이온 불순물로 도핑된 소스 영역(210s) 및 드레인 영역(210d)을 포함할 수 있다. 활성층(210)은 게이트 전극(220)을 셀프 얼라인 마스크로 사용하여 도핑되므로, 별도의 마스크 공정이 추가되지 않는다. 아이디 마크(410) 상에는 마스크로서의 기능을 수행하는 층이 없으므로 아이디 마크(410)도 이온 불순물로 도핑되어, 활성층(210)의 소스 영역(210s) 및 드레인 영역(210d)과 동일물질을 포함하게 될 수 있다.
도 4c를 참조하면, 게이트 전극(220) 상에 제2 절연층(140)이 형성되고, 금속층(미도시)을 형성한 후 이를 패터닝하여 복수의 박막트랜지스터(200) 중 어느 하나의 박막트랜지스터(200)의 게이트 전극(220)과 오버랩되도록 금속 전극층을 형성한다(제3 마스크 공정). 제2 절연층(140)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 와 같은 무기물로 형성할 수 있다. 박막트랜지스터(200)의 게이트 전극(220)은 커패시터(300)의 하부 전극(310)이 되고, 금속 전극층은 커패시터(300)의 상부 전극(320)이 되며, 제2 절연층(140)이 커패시터(300)의 용량을 결정할 수 있다.
본 실시예에서는, 도 4c를 참조하여 설명한 공정을 통해 제2 절연층(140) 및 커패시터(300)가 형성되는 공정을 설명하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 도 4c를 참조하여 설명한 제3 마스크 공정은 생략될 수 있다. 이 경우 커패시터(300)의 하부 전극(310)과 상부 전극(320)은 각각 활성층(210) 및 게이트 전극(220)이 형성되는 공정에서 함께 형성될 수 있으며, 이 경우 제2 절연층(140)은 형성되지 않는다.
도 4d를 참조하면, 층간 절연막인 제3 절연층(150)을 형성하고, 활성층(210)의 소스 영역(210s)과 드레인 영역(210d)이 노출되도록 콘택홀(CH)을 형성하고, 아이디 마크(410)의 상부면이 노출되도록 홀(H)을 형성한다(제4 마스크 공정). 콘택홀(CH)과 홀(H)은 동일 공정에서 형성된다. 제3 절연층(150)은 일 실시예로, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 와 같은 무기물의 단일층 또는 복수 층으로 형성될 수 있다.
콘택홀(CH) 및 홀(H)은 제1 내지 제3 절연층(130, 140, 150)이 식각되면서 형성되며, 특히 아이디 마크(410) 바로 위에 형성된 제1 절연층(130)이 일부 식각되면서 아이디 마크(410)의 상부면이 노출될 수 있다. 아이디 마크(410)를 노출시키는 홀(H)의 크기는 아이디 마크(410)의 크기와 같거나 그보다 크게 형성될 수 있다. 예컨대 홀(H)의 폭(W2)은 아이디 마크(410)의 폭(W1)과 같거나 그보다 크게 형성될 수 있다.
도 4e를 참조하면, 금속층(미도시)을 형성하고 이를 패터닝하여 소스 전극(230s) 및 드레인 전극(230d)을 형성하고, 아이디 마크(410) 바로 위에 위치하는 금속층(420)을 형성할 수 있다(제5 마스크 공정). 소스 전극(230s) 및 드레인 전극(230d)은 콘택홀(CH)을 통해 활성층(210)과 전기적으로 연결되며, 금속층(420)은 홀(H)을 통해 아이디 마크(410)의 상부면과 접촉한다. 금속층(420)과 소스 전극(230s) 및 드레인 전극(230d)은 동일층에 동일물질로 동일 공정에 의해 형성될 수 있다. 금속층(420)의 크기는 아이디 마크(410)의 크기와 같거나 그보다 크게 형성될 수 있다. 예컨대 금속층(420)의 하부면의 폭(W3)은 아이디 마크(410)의 상부면의 폭(W1)과 같거나 그보다 크게 형성될 수 있다.
도 4f를 참조하면, 제4 절연층(160)을 형성한 후 소스 전극(230s) 및 드레인 전극(230d) 중 어느 하나를 노출시키는 비아홀을 형성한다(제6 마스크 공정), 제4 절연층(160)은 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드와 같은 유기물을 포함할 수 있다.
이 후, 전극층(미도시)을 형성한 후 이를 패터닝하여 화소전극(170)을 형성한다(제7 마스크 공정). 화소전극(170)은 제4 절연층(160)에 형성된 비아홀을 통해 소스 전극(230s) 및 드레인 전극(230d) 중 어느 하나와 전기적으로 연결될 수 있다.
도 4g를 참조하면, 절연층(미도시)을 형성한 후 이를 패터닝하여 화소정의막(180)을 형성한다. 화소정의막(180)은 화소전극(170)의 가장자리를 덮으며 화소 영역을 정의하는 개구를 포함할 수 있다. 화소정의막(180)은 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드와 같은 유기물을 포함할 수 있다.
도 4a 내지 도 4g를 참조하여 설명한 공정을 통해 형성된 박막트랜지스터 기판(10) 상에 중간층(20) 및 상대전극(30)을 형성하여 디스플레이 장치를 제조할 수 있다.
도 4h를 참조하면, 화소정의막(180)의 개구를 통해 노출된 화소전극(170)상에 중간층(20)을 형성한다. 중간층(20)은 적색 녹색, 청색의 빛을 방출하는 유기물을 포함하는 유기발광층을 포함할 수 있다. 중간층(20)은 유기발광층을 포함하는 다층 구조일 수 있다. 예를 들어, 유기물은 저분자 또는 고분자 유기물일 수 있으며, 유기발광층에 포함되는 유기물에 따라 중간층(20)은 정공 수송층, 정공 주입층, 전자 수송층 및 전자 주입층 중 적어도 어느 하나를 포함할 수 있다.
도 4h는 중간층(20)이 화소정의막(180)의 개구에 형성된 경우를 도시하지만 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서 중간층(20)을 이루는 일부 층이 기판(110)의 전면(全面)에 대응하도록 형성될 수 있고, 다른 일부 층은 개구에 대응하도록 패터닝될 수 있다. 상대전극(30)은 중간층(20) 상에 형성되며 기판(110)의 전면(全面)에 대응하도록 형성된 공통전극일 수 있다.
도 6h를 참조한 디스플레이 장치의 제조 방법에서는 박막트랜지스터 기판(10) 상에 중간층(20)과 상대전극(30)을 포함된 유기 발광 표시 장치에 대하여 설명하였으나, 본 발명은 이에 한정되지 않는다. 전술한 바와 같은 아이디 마크(410)와 금속층(420)을 갖는 박막트랜지스터 기판(10)을 갖는 디스플레이 장치라면 본 발명의 범위에 속한다고 할 것이다. 예를 들어, 박막트랜지스터 기판(10) 상에 형성된 액정층 및 상대전극(30)을 포함하는 액정디스플레이 장치도 본 발명의 범주에 속함은 물론이다.
상술한 바와 같은 본 발명의 일 실시예에 따른 박막트랜지스터 기판(10) 또는 디스플레이 장치(1)는 아이디 마크(410) 및 금속층(420)이 화소마다 형성된 경우를 설명하였으나, 본 발명은 이에 한정하지 않는다. 또 다른 실시예로서, 화소가 아닌 박막트랜지스터 기판(10) 또는 디스플레이 장치(1) 자체의 정보를 인식하는 식별 마크도 전술한 바와 같은 본 발명의 일 실시예에 따른 아이디 마크(410)와 금속층(420)의 구조를 가질 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 디스플레이 장치
10: 박막트랜지스터 기판
20: 중간층
30: 상대전극
110: 기판
120: 버퍼층
130: 제1 절연층
140: 제2 절연층
150: 제3 절연층
160: 제4 절연층
170: 화소전극
180: 화소정의막
200: 박막트랜지스터
210: 활성층
220: 게이트 전극
230s: 소스 전극
230d: 드레인 전극
300: 커패시터
310: 하부 전극
320: 상부 전극
410: 아이디 마크
420: 금속층

Claims (19)

  1. 기판;
    상기 기판 상에 형성되며, 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막트랜지스터;
    상기 활성층과 상기 게이트 전극 사이에 개재되는 제1 절연층;
    상기 소스 전극 및 상기 드레인 전극 아래에 형성되는 제2 절연층;
    상기 기판 상에 형성되는 아이디 마크; 및
    상기 아이디 마크의 상부면과 접촉하는 금속층;을 포함하고,
    상기 제1 절연층 및 상기 제2 절연층을 관통하는 홀을 포함하며, 상기 금속층은 상기 홀을 통해 상기 아이디 마크의 상부면과 접촉하는, 박막트랜지스터 기판.
  2. 삭제
  3. 제1항에 있어서,
    상기 아이디 마크는 상기 박막트랜지스터의 상기 활성층과 동일층에 형성되는, 박막트랜지스터 기판.
  4. 제1항에 있어서,
    상기 활성층은 채널 영역을 중심으로 양측에 배치되며 불순물이 도핑된 소스 영역 및 드레인 영역을 포함하고,
    상기 아이디 마크는 상기 소스 영역 및 상기 드레인 영역과 동일물질을 포함하는, 박막트랜지스터 기판.
  5. 제1항에 있어서,
    상기 금속층은 상기 박막트랜지스터의 상기 소스 전극 및 상기 드레인 전극과 동일층에 동일물질로 형성되는, 박막트랜지스터 기판.
  6. 제1항에 있어서,
    상기 아이디 마크는 화소마다 형성된, 박막트랜지스터 기판.
  7. 제1항에 있어서,
    상기 금속층은 상기 아이디 마크의 크기와 동일하거나 그 보다 큰, 박막트랜지스터 기판.
  8. 기판;
    상기 기판 상에 형성되며, 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막트랜지스터;
    상기 활성층과 상기 게이트 전극 사이에 개재되는 제1 절연층;
    상기 소스 전극 및 상기 드레인 전극 아래에 형성되는 제2 절연층;
    상기 소스 전극 및 상기 드레인 전극 중 어느 하나에 전기적으로 연결된 화소전극;
    상기 기판 상에 형성되는 아이디 마크; 및
    상기 아이디 마크의 상부면과 접촉하는 금속층;을 포함하고,
    상기 제1 절연층 및 상기 제2 절연층을 관통하는 홀을 포함하며, 상기 금속층은 상기 홀을 통해 상기 아이디 마크의 상부면과 접촉하는, 디스플레이 장치.
  9. 삭제
  10. 제8항에 있어서,
    상기 아이디 마크는 제1 정보를 갖도록 패터닝되고, 상기 패터닝된 상기 아이디 마크의 일부 영역은 상기 제1 절연층의 물질로 채워지는, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 아이디 마크는 화소마다 형성되며, 상기 제1 정보는 상기 아이디 마크가 형성된 화소에 관한 정보를 포함하는, 디스플레이 장치.
  12. 제8항에 있어서,
    상기 아이디 마크는 상기 활성층과 동일층에 형성된, 디스플레이 장치.
  13. 제8항에 있어서,
    상기 금속층은 상기 소스 전극 및 상기 드레인 전극과 동일층에 동일물질로 형성된, 디스플레이 장치.
  14. 기판 상에 활성층을 형성하는 공정;
    상기 기판 상에 아이디 마크를 형성하는 공정;
    상기 활성층 및 상기 아이디 마크 상에 제1 절연층을 형성하는 공정;
    상기 활성층 상에 게이트 전극을 형성하는 공정;
    상기 게이트 전극을 덮는 제2 절연층을 형성하는 공정;
    상기 활성층과 접속하는 소스 전극과 드레인 전극을 형성하는 공정;
    상기 아이디 마크의 상부면과 접촉하는 금속층을 형성하는 공정;
    상기 소스 전극과 드레인 전극을 형성하는 공정 및 상기 금속층을 형성하는 공정 이전에, 상기 활성층의 일부를 노출시키도록 상기 제1 절연층과 상기 제2 절연층을 관통하는 콘택홀을 형성하는 공정; 및
    상기 아이디 마크의 상부면을 노출시키도록 상기 제1 절연층과 상기 제2 절연층을 관통하는 홀을 형성하는 공정;을 포함하는, 박막트랜지스터 기판의 제조방법.
  15. 삭제
  16. 제14항에 있어서,
    상기 홀은 상기 아이디 마크의 상부면의 크기와 동일하거나 그보다 큰, 박막트랜지스터 기판의 제조방법.
  17. 제14항에 있어서,
    상기 아이디 마크는 상기 활성층과 동일층에 형성되는, 박막트랜지스터 기판의 제조방법.
  18. 제14항에 있어서,
    상기 금속층은 상기 소스 전극 및 상기 드레인 전극과 동일층에 동일물질로 형성되는, 박막트랜지스터 기판의 제조방법.
  19. 제14항, 제16항 내지 제18항 중 어느 한 항의 방법을 이용하여 박막트랜지스터 기판을 제조하는 공정; 및
    상기 소스 전극 및 상기 드레인 전극 중 어느 하나와 전기적으로 연결되는 화소전극을 형성하는 공정;를 포함하는, 디스플레이 장치의 제조방법.
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