KR102279502B1 - 어레이 리셋 모드 작동을 위한 시스템 및 방법 - Google Patents

어레이 리셋 모드 작동을 위한 시스템 및 방법 Download PDF

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패트릭 멀라키
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마이크론 테크놀로지, 인크.
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Abstract

어레이 리셋 모드를 구현하기 위한 시스템 및 방법이 제공된다. 예시적인 시스템은 어레이 리셋 모드를 인에이블 하도록 구성된 적어도 하나의 모드 레지스터, 하나 이상의 감지 증폭기를 포함하는 메모리 셀 어레이 및 제어 로직을 포함한다. 하나 이상의 감지 증폭기 각각은 제1 비트 라인에 결합된 제1 단자 및 제2 비트 라인에 결합된 제2 단자를 포함할 수 있다. 제어 로직은 메모리 셀 어레이에 결합될 수 있고, 적어도 하나의 모드 레지스터와 통신할 수 있다. 제어 로직은, 어레이 리셋 모드가 인에이블된 것에 응답하여, 감지 증폭기의 제1 및 제2 단자 각각을 제1 및 제2 비트 라인 각각과 연관된 각각의 메모리 셀에 기록될 비트 값에 대응되는 비트-라인 프리차지 전압으로 구동하도록 구성될 수 있다.

Description

어레이 리셋 모드 작동을 위한 시스템 및 방법
동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM) 디바이스는 휘발성 메모리 디바이스이다. 따라서 DRAM 디바이스에서 전원을 제거하면 일반적으로 컨텐츠와 작동 구성이 유지되지 않는다. DRAM 디바이스의 전원을 켤 때마다 DRAM 디바이스의 내부 상태 머신을 초기화하고 사용자 정의 작동 파라미터를 구성하려면 미리 정의된 단계 시퀀스가 필요하다.
그러나, 종래의 주 메모리 서브 시스템은 초기화 동작을 수행하기 위해 프로세서와 같은 외부 제어기에 의존한다. 따라서, 초기화를 수행하기 위해 제어기와 메모리 사이에서 많은 양의 데이터가 통상적으로 통신되어야 한다. 이러한 배열로 인해, 초기화는 많은 양의 데이터가 메모리 버스를 통해 전송될 때 대기 시간이 길어지고 더 많은 대역폭과 전력을 소비한다.
따라서, 어레이 초기화 모드를 구현하기 위한 보다 효율적인 방법 및 장치가 DRAM 초기화 어플리케이션에 바람직하다.
특정 실시 예의 특성 및 장점에 대한 추가 이해는 명세서 및 도면의 나머지 부분을 참조하여 실현될 수 있고, 유사한 참조 번호는 유사한 구성 요소를 지칭하기 위해 사용된다. 일부 사례에서, 서브-라벨은 다수의 유사한 구성 요소 중 하나를 나타내기 위해 참조 번호와 연관된다. 기존의 서브-라벨을 지정하지 않고 참조 번호를 참조할 때, 그러한 다수의 유사한 구성 요소를 모두 참조하도록 의도된다.
도 1은 다양한 실시 예에 따른 반도체 디바이스의 개략적인 블록도이다.
도 2는 다양한 실시 예에 따른 모드 레지스터의 개략도이다.
도 3은 다양한 실시 예에 따른 반도체 디바이스의 어레이 리셋 회로의 개략적인 블록도이다.
도 4는 다양한 실시 예에 따른 어레이 리셋 회로의 회로도이다.
도 5는 다양한 실시 예에 따른 어레이 리셋 모드 작동을 구현하는 방법의 흐름도이다.
다음의 상세한 설명은 당업자가 이러한 실시 예들을 실시할 수 있도록 몇 가지 예시적인 실시 예들을 더 상세하게 도시한다. 설명된 예는 예시적인 목적으로 제공되며 본 발명의 범위를 제한하려는 것은 아니다. 다음의 설명에서, 설명의 목적으로, 설명된 실시 예들의 철저한 이해를 제공하기 위해 다수의 특정 세부 사항들이 설명된다. 그러나, 본 발명의 다른 실시 예들은 이러한 특정 세부 사항들 없이도 실시될 수 있다는 것이 명백 할 것이다.
여러 실시 예들이 여기에서 설명되고, 다양한 특징들이 다른 실시 예들에 기인하지만, 일 실시 예와 관련하여 설명된 특징들은 다른 실시 예들과 통합될 수 있음을 이해해야 한다. 그러나, 동일한 토큰(token)에 의해, 본 발명의 다른 실시 예가 그러한 특징을 생략할 수 있으므로, 설명된 실시 예의 단일 특징 또는 특징들이 본 발명의 모든 실시 예에 필수적인 것으로 간주되어서는 안 된다.
달리 지시되지 않는 한, 수량, 치수 등을 표현하기 위해 본원에 사용된 모든 숫자는 "약"이라는 용어에 의해 모든 경우에 변형되는 것으로 이해되어야 한다. 본 출원에서, 단수형의 사용은 구체적으로 다르게 언급되지 않는 한, 복수형을 포함하며, "그리고" 및 "또는"이라는 용어의 사용은 달리 지시되지 않는 한 "및/또는"을 의미한다. 더욱이, "포함하다" 및 "포함된"과 같은 다른 형태뿐만 아니라 "포함하는"이라는 용어의 사용은 비-배타적인 것으로 간주되어야 한다. 또한, "요소" 또는 "구성 요소"와 같은 용어는 달리 구체적으로 언급되지 않는 한 하나의 단위를 포함하는 요소 및 구성 요소 및 하나 이상의 단위를 포함하는 요소 및 구성 요소 모두를 포함한다.
도 1은 다양한 실시 예에 따른 반도체 디바이스(100)의 개략적인 블록도를 도시한다. 반도체 디바이스(100)는 메모리 다이를 포함한다. 메모리 다이는 어드레스/커맨드 입력 회로(105), 클록 입력 회로(110), 어드레스 디코더(115), 커맨드 디코더(120), 모드 레지스터(125), 로우 디코더(130), 어레이 리셋 제어 로직(135), 컬럼 디코더(140), 감지 증폭기(150)를 포함하는 메모리 셀 어레이(145), 판독/기록 증폭기(155), I/O 회로(160), ZQ 교정 회로(165), 전압 생성기(170), 내부 클록 생성기(175), 타이밍 생성기(180) 및 리프레시 카운터(185)를 포함한다.
일부 실시 예에서, 반도체 디바이스(100)는, 예를 들어 DDR3 및 DDR4 디바이스를 포함하지만 이에 제한되지 않는, 현재 및 미래 세대 DRAM 디바이스를 포함할 수 있다. 다이는 외부 기판, 예를 들어 메모리 모듈 기판, 마더 보드 등에 장착될 수 있다. 반도체 디바이스(100)는 메모리 셀 어레이(145)를 더 포함할 수 있다. 메모리 셀 어레이(145)는 복수의 뱅크(뱅크0-7), 여기서 각각의 뱅크는 복수의 워드 라인(WL)을 포함하고, 복수의 비트 라인들(BL) 및 복수의 워드 라인(WL)과 복수의 비트 라인(BL)의 교차에 배열된 복수의 메모리 셀들(MC)을 포함한다. 워드 라인(WL)의 선택은 로우 디코더(140)에 의해 수행되고 비트 라인(BL)의 선택은 컬럼 디코더(140)에 의해 수행된다. 감지 증폭기(SA)(150)는 대응하는 비트 라인(BL)에 대해 위치되고 적어도 하나의 각각의 로컬 I/O 라인에 연결되며, 이는 전송 게이트(TG)를 통해 적어도 2 개의 메인 I/O 라인 쌍 중 하나에 각각 연결되고, 이는 스위치로 기능한다. 감지 증폭기(150)는 감지 및 차동 입력 전압 또는 전류를 포함할 수 있다. 반도체 메모리 애플리케이션에서, 감지 증폭기는 MC와 같은 메모리 셀로부터의 판독 동작 동안 차동 입력 전압 또는 전류를 증폭시키기 위해 사용될 수 있다. 감지 증폭기 각각은 메모리 셀로부터 입력 전압 또는 전류를 전달하도록 구성된 BL 쌍에 연결될 수 있다.
반도체 디바이스(100)는 커맨드/어드레스 버스(C/A), 클록 단자(CK 및 /CK), 데이터 단자(DQ, DQS 및 DM), 전원 공급 단자(VDD, VSS, VDDQ 및 VSSQ), ZQ 교정 단자(ZQ)에 연결된 어드레스 및 커맨드 단자를 포함하는 복수의 외부 단자를 사용할 수 있다.
커맨드/어드레스 단자에는 외부로부터 어드레스 신호 및 뱅크 어드레스 신호가 공급될 수 있다. 어드레스 단자에 공급된 어드레스 신호 및 뱅크 어드레스 신호는 어드레스/커맨드 입력 회로(105)를 통해 어드레스 디코더(115)로 전송된다. 어드레스 디코더(115)는 어드레스 신호를 수신하여 디코딩된 로우 어드레스 신호를 로우 디코더(130)에 공급하고, 디코딩된 컬럼 어드레스 신호를 컬럼 디코더(140)에 공급한다. 어드레스 디코더(115)는 또한 뱅크 어드레스 신호를 수신하고 뱅크 어드레스 신호를 로우 디코더(130), 컬럼 디코더(140)에 공급한다.
커맨드/어드레스 단자에는 예를 들어 메모리 제어기와 같은 외부로부터 커맨드 신호가 더 제공될 수 있다. 커맨드 신호는 C/A 버스를 통해 커맨드 디코더(120)에 어드레스/커맨드 입력 회로(105)를 통해 제공될 수 있다. 커맨드 디코더(115)는 워드 라인을 선택하기 위한 로우 커맨드 신호 및 비트 라인을 선택하기 위한 판독 커맨드 또는 기록 커맨드와 같은 컬럼 커맨드 신호를 포함하는 다양한 내부 커맨드를 생성하기 위해 커맨드 신호를 디코딩한다. 일부 실시 예들에서, 커맨드/어드레스 입력 회로(105)는 또한 로드 모드 레지스터 커맨드를 수신할 수 있다. 대안적인 실시 예에서, 로드 모드 레지스터 커맨드는 커맨드 디코더(120)에 발행될 수 있다. 로드 모드 레지스터 커맨드는 하나 이상의 모드 레지스터(들)(125)가 커맨드에 의해 지시된 바와 같이 로딩되게 할 수 있으며, 이는 아래에서 더 상세히 논의 될 것이다. 모드 레지스터(들)(125)의 상태에 기초하여, 어레이 리셋 제어 로직(135)은 반도체 디바이스(100)가 어레이 리셋 모드로 진입하게 할 수 있다. 어레이 리셋 모드 동안, 메모리 셀 어레이 (145)는 리셋되고, 예를 들어, 메모리 셀 어레이(145)의 메모리 셀들은 로직 하이(1) 또는 로직 로우(0)와 같은 원하는 비트 값으로 설정될 수 있다. 일부 실시 예들에서, 이것은 어레이 리셋 모드 전용일 수 있는 별개의 모드 레지스터(125)를 로딩하는 것을 포함할 수 있거나, 대안적으로 다른 기존 모드 레지스터들(125)에서 구현될 수 있다.
예를 들어, 일부 실시 예에서, 초기화 시퀀스의 일부로서, 디바이스 작동 파라미터가 설정된다. 일부 DRAM 및 SDRAM 디바이스에서, 모드 레지스터(들)(125)는 모드 레지스터(MR) 및 확장 모드 레지스터(EMR), 또는 다중 모드 레지스터(MR0, MR1, MR2, MR3 등)와 같은 두 개 이상의 내부 레지스터를 포함할 수 있다. 도 2는 다양한 실시 예에 따른 모드 레지스터(200)의 개략도를 도시한다. 도시된 실시 예들에서, 모드 레지스터(200)는 17 비트 길이일 수 있으며, 각 비트는 각각의 비트 위치 M[16:0](285-205)에 대응된다. 따라서, 일부 실시 예들에서, 최하위 유효 비트는 비트 위치 M[0](205)에 대응될 수 있고, 최상위 유효 비트는 비트 위치 M[16](285)에 대응될 수 있다. 이하의 설명은 모드 레지스터와 로드 모드 레지스터 작동을 설명하는 도 1 및 2를 모두 참조한다. 로드 모드 레지스터 커맨드는 모드 레지스터(200, 125)를 프로그래밍하는데 사용될 수 있다. 일부 실시 예들에서, 로드 모드 레지스터 커맨드는 MR 또는 EMR을 선택하기 위해 DRAM 뱅크 어드레스들 BA[2:0]과 동시에 발행될 수 있다. DRAM 로우 어드레스(A[13:0])는 선택된 모드 레지스터(200, 125)에 기록될 op-코드를 제공할 수 있다. 최하위 로우 어드레스(A0)는 모드 레지스터(200, 125) 내의 최하위 비트 M[0](205)에 대응할 수 있다. 일부 실시 예들에서, MR은 변화하는 시스템 요구 사항을 반영하도록 동적으로 업데이트 될 수 있는 7 개의 구성 가능한 비트를 가질 수 있다. 여기에는 버스트 길이 설정, 버스트 유형 설정, CAS 대기 시간 정의 및 지연-잠금 루프(DLL) 리셋 수행이 포함될 수 있다. EMR은 2 개의 구성 가능한 비트를 포함할 수 있다. 디바이스 DLL을 인에이블하기 위해 제1 비트가 사용될 수 있고, 출력 구동 강도를 정의하기 위해 제2 비트가 사용될 수 있다.
다른 반도체 디바이스(100)에서, 모드 레지스터들(200, 125)은 모드 레지스터 0(MR0), 모드 레지스터 1(MR1), 모드 레지스터 2(MR2) 및 모드 레지스터 3(MR3)과 같은 다중 모드 레지스터들을 포함할 수 있다. 일부 실시 예들에서, 모드 레지스터는 초기화 동안 미리 정의된 시퀀스에 따라 로딩될 수 있다. 예를 들어, 일부 실시 예들에서, MR2가 로딩되고 이어서 MR3, MR1 및 MR0이 로딩될 수 있다. 일부 실시 예들에서, 모드 레지스터는 비트 M[15:14](280, 275)를 통해 식별될 수 있고 뱅크 어드레스 BA[1:0]을 통해 로딩될 수 있다.
MR0은 예를 들어 DDR3 디바이스에 대한 베이스 레지스터일 수 있다. 모드 레지스터(MR0)는 전술한 바와 같이 유사한 기능성 모드 레지스터(MR)를 가질 수 있다. 따라서, MR0을 사용하여 버스트 길이, READ 버스트 유형, CAS 대기 시간, DLL 리셋, 기록 복구 및 사전 충전 전원 차단을 정의할 수 있다. 일부 실시 예들에서, 초기화 동안, DLL은 MR0에서 DLL 리셋을 수행하기 전에 MR1을 이용하여 인에이블된다. 일부 실시 예에서, MR1은 DLL 인에이블 또는 디스에이블, 출력 구동 강도 조정, CAS 추가 대기 시간 정의, 기록 레벨링 설정, 온-다이 터미네이션(ODT)에 대한 Rtt_nom 값 설정, 터미네이션 데이터 스트로브(TDQS) 설정, 및 출력 디스에이블(Q off)을 위해 사용된다. 초기화하는 동안, ZQ 교정을 수행하여 MR1에서 선택한 출력 드라이브 임피던스 및 Rtt_nom 값의 엄격한 허용 오차를 확보해야 한다.
일부 실시 예들에서, MR2는 CAS 기록 레이턴시, 자동 자체-리프레시, 자체-리프레시 온도 및 동적 ODT를 설정하는데 사용될 수 있다. MR3은 미리 정의된 시스템 타이밍 교정 비트 시퀀스를 출력하는데 사용될 수 있다.
정상 작동 중에는, 판독 커맨드가 발행되고 판독 커맨드와 함께 로우 어드레스와 컬럼 어드레스가 적시에 제공되면, 판독 데이터는 이들 로우 어드레스 및 컬럼 어드레스에 의해 지정된 메모리 셀 어레이(145) 내의 메모리 셀로부터 판독된다. 판독 데이터(DQ)는 판독/기록 증폭기(155) 및 I/O 회로(160)를 통해 데이터 단자(DQ, DQS 및 DM)로부터 외부로 출력된다. 유사하게, 기록 커맨드가 발행되고 이 커맨드와 함께 로우 어드레스와 컬럼 어드레스가 적시에 제공되고, 그 후 기록 데이터는 데이터 단자(DQ, DQS, DM)에 공급될 때, 기록 데이터는 입력/출력 회로(160)에서 데이터 수신기에 의해 수신된다. 그리고, 기록 데이터는 입력/출력 회로(160) 및 판독/기록 증폭기(155)를 통해 메모리 셀 어레이(145)에 공급되어 로우 어드레스 및 컬럼 어드레스에 의해 지정된 메모리 셀에 기록된다.
반도체 디바이스(100)에 포함된 외부 단자에 대한 설명을 참조하면, 클록 단자(CK 및 /CK)에는 각각 외부 클록 신호 및 상보적인 외부 클록 신호가 공급된다. 외부 클록 신호(상보적인 외부 클록 신호 포함)는 클록 입력 회로(110)에 공급될 수 있다. 클록 입력 회로(110)는 외부 클록 신호를 수신하여 내부 클록 신호(ICLK)를 생성할 수 있다. 내부 클록 신호(ICLK)는 내부 클록 생성기(175)에 공급되어 위상 제어된 내부 클록 신호(LCLK)는 어드레스/명령 입력 회로(105)로부터의 클록 인에이블 신호(CKE) 및 수신된 내부 클록 신호(ICLK)에 기초하여 생성된다. 내부 클럭 생성기(175)로는 DLL 회로가 사용될 수 있으나, 이에 제한되는 것은 아니다. 위상 제어된 내부 클록 신호(LCLK)는 입력 출력 회로(160)에 공급되고 판독 데이터의 출력 타이밍을 결정하기 위한 타이밍 신호로서 사용된다. 내부 클록 신호(ICLK)는 또한 타이밍 생성기(180)에 공급되어 다양한 내부 클록 신호가 생성되어 어레이 리셋 제어 논리 회로(135)를 포함하는 존중된 회로에 공급될 수 있고, 이에 대해서는 나중에 자세히 설명한다.
전원 공급 단자에는 전원 공급 전위(VDD 및 VSS)가 제공된다. 이들 전원 전위(VDD 및 VSS)는 내부 전압 생성 회로(170)에 공급된다. 내부 전압 생성 회로(170)는 전원 공급 전위(VDD 및 VSS)에 기초하여 다양한 내부 전위(VPP, VOD, VARY, VPERI 등) 및 기준 전위(ZQVREF)를 생성한다. 내부 전위(VPP)는 주로 로우 디코더(140)에서 사용되며, 내부 전위(VOD 및 VARY)는 주로 메모리 어레이(150)에 포함된 감지 증폭기에 사용되며, 내부 전위(VPERI)는 다른 많은 회로 블록에 사용된다. 기준 전위(ZQVREF)는 ZQ 교정 회로(165)에서 사용된다. 전원 공급 전위 및 내부 전위는 회로(135)에 공급된다.
전원 공급 단자에는 또한 전원 공급 전위(VDDQ 및 VSSQ)가 공급된다. 이들 전원 공급 전위(VDDQ 및 VSSQ)는 입력/출력 회로(160)에 공급된다. 전원 공급 전위(VDDQ 및 VSSQ)는 각각 전원 공급 전위(VDD 및 VSS)와 동일한 전위이다. 그러나, 전용된 전원 공급 전위(VDDQ 및 VSSQ)는 입력/출력 회로(160)에 사용되어 입력/출력 회로(160)에 의해 생성된 전원 공급 노이즈는 다른 회로 블록으로 전파되지 않는다.
교정 단자(ZQ)는 ZQ 교정 회로(165)에 연결된다. ZQ 교정 회로(165)는, ZQ 교정 명령 신호(ZQ_com)에 의해 활성화 될 때, RZQ의 임피던스 및 기준 전위(ZQVREF)를 참조하여 교정 동작을 수행한다. 교정 동작에 의해 획득된 임피던스 코드(ZQCODE)는 입력/출력 회로(160)에 공급되어 입력/출력 회로(160)에 포함된 출력 버퍼(미 도시)의 임피던스가 특정된다.
전술 한 바와 같이, 어레이 리셋 모드는 예를 들어 메모리 셀 어레이(145)의 메모리 셀을 원하는 전위(즉, 로직 하이(1) 또는 로직 로우(0))로 리셋하기 위해 메모리 셀 어레이(145)를 리셋하는데 사용될 수 있다. 어레이 리셋 모드로 들어가기 위해, 커맨드 디코더(120)는 예를 들어 초기화 동안 또는 사용자가 어레이 리셋 모드로 들어가기 위한 입력에 응답하여 어레이 리셋 모드 커맨드를 수신할 수 있다. 커맨드 디코더(120)는 어레이 리셋 모드 커맨드를 디코딩하고 어레이 리셋 모드 동작을 수행하기 위한 다양한 내부 커맨드를 생성한다. 일부 실시 예들에서, 어레이 리셋 모드 커맨드는 먼저 프리차지(PRECHARGE) 커맨드를 포함할 수 있다. 프리차지 커맨드를 사용하여 특정 뱅크 또는 이 경우 모든 뱅크에서 오픈 로우를 비활성화할 수 있다. 프리차지 커맨드가 발행된 후 지정된 시간에 후속 로우 액세스에 대한 뱅크를 사용할 수 있다. 뱅크가 사전 충전된 후, 유휴 상태이다.
다음으로, 커맨드 디코더(120)는 어레이 리셋 커맨드에 응답하여 모드 레지스터를 로딩할 수 있고, 이는 로드 모드 레지스터 커맨드를 포함할 수 있다. 모드 레지스터(들)(125)가 어레이 리셋 모드를 인에이블 하도록 설정되면, 어레이 리셋 제어 로직(135)은 신호(어레이 리셋)에 의해 활성화될 수 있고, 따라서 반도체 디바이스(100)가 어레이 리셋 모드로 진입하게 한다. 일부 실시 예들에서, 어레이 리셋 제어 로직(135)은 반도체 디바이스(100)가 어레이 리셋 모드로 들어가도록 하는 모드 레지스터(들)(125)의 부분들을 포함할 수 있다. 다른 실시 예들에서, 어레이 리셋 제어 로직(135)은 어레이 리셋 동작을 제어하기 위한 개별 칩 또는 디바이스를 포함할 수 있다.
어레이 리셋 모드 활성화에 응답하여, 어레이 리셋 제어 로직(135)은 어레이의 모든 비트 라인이, 로직 하이(1) 또는 로직 로우(0)와 같은, 원하는 비트 값에 대응하는 전압으로 설정되도록 구성될 수 있고, -이는 도 3 및 4와 관련하여 아래에서 더 상세히 논의될 것이다. 일부 실시 예들에서, 어레이 리셋 모드에서의 비트 라인 전압은 공급 전압, VDD 또는 접지 VSS로 설정될 수 있다. 일부 실시 예에서, 모든 비트 라인을 로직 로우로 강제하기 위한 안정화 시간은 약 1ms 일 수 있으며, 피크 공급 전류는 50mA 미만이다. 로드 모드 레지스터 커맨드가 실행되면 일반적으로 클럭 인에이블 신호(CKE)는 약 8-16 클럭 사이클 동안 낮게 유지되어야 한다. 예를 들어, 일부 실시 예들에서, CKE는 어레이 리셋 신호가 어서트(assert)되기 전에 적어도 10ns 동안 낮게 유지되어야 한다.
모든 비트 라인이 원하는 비트 값에 대응되는 전압으로 구동되면, 내부 셀프-리프레시 펄스는 내부 셀프-리프레시 동작을 시작하기 위해 카운터(185)를 리프레시하기 위해 어레이 리셋 제어 로직(135)에 의해 생성될 수 있다. 동시에, 리프레시 카운터(185)는 내부 셀프-리프레시 펄스가 생성될 때마다 리셋 및 업데이트될 수 있다. 따라서, 내부 셀프-리프레시 펄스는 메모리 셀 어레이(145)의 각 로우를 리프레시하기 위해 주기적으로 생성될 수 있다. 셀프-리프레시 모드에서, 리프레시 카운터(185)는 리프레시 동작으로서 특정 로우 어드레스를 활성화 할 수 있다. 따라서, 주어진 로우 어드레스에 대응하는 로우는 각각의 메모리 셀 어레이(145)에 대해 활성화 될 수 있다. 로우가 활성화되면, 리프레시 카운터(185)는 활성화를 위한 후속 로우 어드레스를 생성하기 위해 이용될 수 있다. 따라서, 각 어레이의 모든 비트 라인이 원하는 비트 값으로 구동되므로 셀프-리프레시를 통해 로우가 활성화 될 때마다 원하는 비트 값은 각각의 각 로우의 각 비트 라인에 대응되는 메모리 셀들에, 그것이 활성화 될 때, 기록 될 수 있다. 일부 실시 예에서, 모든 비트 라인은 로직 로우로 유지될 수 있는 반면, 다른 실시 예에서 모든 비트 라인은 로직 하이로 유지될 수 있다. 다른 실시 예에서, 비트의 패턴 또는 다른 시퀀스가 메모리 셀 어레이(145)에 기록될 수 있다.
제1 로우가 리프레시 될 때, 리프레시 카운터 비교기에 의해 유효한 데이터 레지스터 비트가 설정될 수 있다(이는 도 3을 참조하여 설명될 것이다). 이것은 메모리 셀 어레이(145)의 데이터가 아직 완전히 초기화되지 않았음을 나타낼 수 있다. 결국, 모든 로우가 리프레시된 후, 리프레시 카운터(185)는 랩핑되어 리프레시된 제1 로우의 로우 어드레스를 제공할 것이다. 이런 일이 발생하면, 리프레시 카운터 비교기는 메모리 셀 어레이(145) 각각의 모든 행이 초기화되어 원하는 비트 값으로 설정되었음을 나타내는 유효 데이터 레지스터를 리셋하도록 구성될 수 있다. 이 경우, CKE가 높게 설정될 수 있다. 어레이 리셋 제어 로직(135)은 비트 라인 전압이 공칭 프리차지 전압 레벨로 복귀하기 위해 1ms 정착 지속 시간을 기다릴 수 있다.
어레이 리셋 모드 동작의 세부 사항이 이제 도 3을 참조하여 설명될 것이다. 도 3은 다양한 실시 예에 따른 반도체 디바이스의 어레이 리셋 회로(300)의 개략적인 블록도이다. 일부 실시 예들에서, 어레이 리셋 회로(300)는 도 1의 어레이 리셋 제어 로직(135)의 전부 또는 일부를 포함할 수 있다. 다른 실시 예에서, 어레이 리셋 제어 로직(305)은 도 1의 어레이 리셋 제어 로직(135)에 대응될 수 있다. 어레이 리셋 회로(300)는 어레이 리셋 제어 로직(305), 감지 증폭기(315)를 갖는 메모리 셀 어레이(320), 및 평형(또는 등화) 회로(310), 로우 디코더(325), 리프레시 카운터(330) 및 리프레시 카운터 비교기(335)를 포함한다. 도 1과 관련하여, 리프레시 카운터(330)는 리프레시 카운터(185)에 대응될 수 있고, 컬럼 디코더(325)는 컬럼 디코더(130)에 대응할 수 있고, 메모리 셀 어레이(320)는 메모리 셀 어레이(145)에 대응될 수 있다.
어레이 리셋 제어 로직(305)은 도 1을 참조하여 설명된 전력 전압(VDD, VSS 및 VPP)뿐만 아니라 어레이 리셋 신호를 수신할 수 있다. 어레이 리셋 제어 로직(305)은 정상 데이터 판독 및 기록 동작에서 전압 생성기(170)(도 1)에 의해 생성된 프리차지 전압(DVC), 즉 VDD의 절반(VDD/2)을 수신할 수 있다. 어레이 리셋 제어 로직(305)은 여전히타이밍 신호들(Eq0, RnIF0 및 ACT0)을 수신할 수 있고, 이는 정상적인 데이터 판독 및 기록 동작에서 타이밍 생성기(180)에 의해 생성될 수 있다. 타이밍 신호(Eq1)는 회로(301)의 활성화 및 비활성화를 제어하는데 사용될 수 있고, 타이밍 신호(RnIF0 및 ACT0)는 감지 증폭기(315)의 인에이블 및 디스에이블을 제어하기 위해 사용될 수 있다. 어레이 리셋 제어 로직(305)은 네 개의 스위치 회로(SW1 내지 SW4)를 포함할 수 있다. 어레이 리셋 모드에서(즉, 어레이 리셋 신호가 활성 레벨을 취할 때), SW1 내지 SW4는 각각 VDD(또는 GND) 레벨, VPP 레벨, 디스에이블 1 레벨 및 디스에이블 2 레벨을 선택하도록 스위칭되도록 구성된다. 디스에이블 1 및 디스에이블 2 레벨은 어레이 리셋 동작 동안 각 메모리 셀에 기록되는 리셋 데이터에 따라 VDD 또는 VSS를 취할 수 있다. 정상 작동 모드(즉, 어레이 리셋 신호가 비활성 레벨을 취할 때)에서, 반면에, SW1 내지 SW4는 각각 DVC 레벨, Eq0 신호, RnIF0 신호 및 ACT0 신호를 선택하도록 전환되도록 구성된다. SW1 및 SW2로부터의 출력(Veq 및 Eq1)은 평형 회로(301)에 공급되고, SW3 및 SW4의 출력은 감지 증폭기(315)에 공급된다.
동작 시, 감지(또는 입력/출력) 증폭기(315)의 감지 단자(Da 및 Db)는 메모리 동작, 예를 들어 판독, 기록 또는 프리차지 동작의 준비에서 DVC 레벨의 프리차지 전압(Veq)으로 프리차지되고 평형된다. 단자(Da 및 Db)는 프리차지 전압으로 프리차지될 수 있다. 단자(Da 및 Db)는 또한 평형 회로(310)를 활성화함으로써 동일한 전압을 갖도록 평형화될 수 있다. 감지 증폭기(315)는 단자들(Da 및 Db)에서의 전압 차이를 검출하고 단자(Da 및 Db)를 상보적인 전압(예를 들어, VDD 및 접지)으로 구동함으로써 차이를 증폭하도록 구성된다. 선택된 메모리 셀을, 단자(Da 및 Db)에 각각 연결된, 비트 라인(BLa 또는 BLb) 중 하나에 연결함으로써 단자(Da 및 Db)에 전압 차이가 생성된다. 판독 동작 동안, 선택된 메모리 셀에 저장된 데이터에 대응되는 상보 전압은 감지 증폭기(315)에 의해 메모리 셀 어레이(320)의 입력/출력 라인에 제공된다(도 3에는 도시되지 않음). 기록 동작 동안, 단자(Da 및 Db)에서의 전압 차의 증폭에 이어, 감지 증폭기(315)는 단자(Da 및 Db)를 메모리 셀에 기록될 데이터에 대응하는 전압으로 구동한다. 예를 들어, 비트 라인(BLa)에 결합되고 결과적으로 단자(Da)에 결합된 메모리 셀은 단자(Da)를 메모리 셀에 기록될 데이터에 대응하는 전압으로 구동함으로써("1"을 기록하기 위한 VDD 및 "0"을 기록하기 위한 접지) 감지 증폭기(315)에 의해 기록된다. 비트 라인(BLb)은 감지 증폭기(315)에 의해 상보 전압으로 구동된다.
예를 들어 모드 레지스터를 로딩하여, 어레이 리셋 신호를 활성화하여 어레이 리셋 신호가 어서트되면, 어레이 리셋 제어 로직(305)은 VDD 레벨을 Veq로 출력하면서 출력(Eq1)을 VPP 레벨로 변경할 수 있다. 어레이 리셋 제어 로직(305)은 또한 출력(RnIF1 및 ACT1)을 각각 디스에이블 1 및 디스에이블 2 레벨로 가져올 수 있다. 따라서, 평형 회로(310)는 감지 증폭기(315)(및 따라서 비트 라인(BLa, BLb))의 감지 단자(Da 및 Db)를 VDD 레벨로 설정하기 위해 활성화되는 반면, 감지 증폭기(315)는 비활성화된다. 감지 증폭기(315)(및 따라서 비트 라인(BLa, BLb))의 감지 단자(Da 및 Db)는 어레이 리셋 모드에서 VDD 레벨 대신 접지, VSS 레벨로 설정될 수 있음을 이해해야 한다. 단일 감지 증폭기, 평형 회로 및 비트 라인 쌍이 설명을 위해 기술되었지만, 메모리 셀 어레이(320)는 하나 이상의 감지 증폭기(315) 및 하나 이상의 비트 라인과 각각 관련된 평형 회로(310)를 포함할 수 있음을 추가로 이해해야 한다.
평형 회로(310)와 감지 증폭기(315) 사이의 통신은 도 4와 관련하여 아래에서 더 상세히 설명될 것이다.
모든 비트 라인이 원하는 비트 값(예를 들어, VDD 또는 VSS)에 해당하는 전압으로 구동되면, 내부 셀프-리프레시 펄스(Refresh Pulse)는 예를 들어, 내부 셀프 리프레시 동작을 시작하기 위해 어레이 리셋 제어 로직(305)에 의해 생성될 수 있고, 리프레시 카운터(330)는 리셋될 수 있다. 셀프-리프레시 모드에서, 메모리 셀 어레이(320)의 로우(WL)는 리프레시 카운터(330)에 의해 로우 디코더(325)에 제공되는 바와 같이, 로우 어드레스에 의해 순차적으로 활성화될 수 있다. 로우 디코더(325)는 리프레시 카운터(330)에 의해 제공된 로우 어드레스를 디코딩하여 활성화될 메모리 셀 어레이(320)의 물리적 로우에 대응되는 로우 선택 신호를 출력하도록 구성 될 수 있다. 따라서, 각 메모리 셀 어레이(320)의 대응하는 로우가 활성화될 수 있다. 로우가 활성화되면, 리프레시 카운터(330)는 활성화를 위한 후속 로우 어드레스를 생성하기 위해 증가될 수 있다. 따라서, 로우가 셀프-리프레시를 통해 활성화될 때마다, 원하는 비트 값은 활성화될 때 각각의 각 로우의 각 비트 라인에 대응하는 메모리 셀에 기록될 수 있다.
제1 로우가 리프레시될 때, 유효 데이터 레지스터 비트는 리프레시 카운터 비교기(335)에 의해 설정될 수 있다. 리프레시 어드레스 비교기(335)는 유효 데이터 레지스터를 먼저 설정하기 위해 제1 로우 어드레스 A(0)를 이용할 수 있다. 이것은 메모리 셀 어레이(145)의 데이터가 아직 완전히 초기화되지 않았음을 나타낼 수 있다. 리프레시 카운터(330)가 제1 로우 어드레스를 다시 출력하기 위해 랩핑할 때, 메모리 셀 어레이(320)의 모든 로우가 리프레시 되었다는 표시이다. 이것이 발생하면, 리프레시 카운터 비교기(335)는 유효 데이터 레지스터를 리셋하도록 구성될 수 있으며, 이는 각 메모리 셀 어레이(320)의 모든 로우가 초기화되고 원하는 비트 값으로 설정되었음을 나타낸다. 이 경우 CKE가 높게 설정되어 정상 작동이 발생할 수 있음을 나타낸다. 어레이 리셋 제어 로직(305)은 비트 라인 전압이 공칭 프리차지 전압 레벨로 복귀하기 위해 1ms 정착 지속 시간을 기다릴 수 있다.
도 4는 다양한 실시 예에 따른 어레이 리셋 회로(400)의 회로도이다. 일부 실시 예들에서, 어레이 리셋 회로(400)는 평형 회로(405), 감지 증폭기(410) 및 판독/기록 동작을 위한 I/O 경로(415)를 포함할 수 있다. 어레이 리셋 모드 동안, I/O 경로(415)가 2 개의 N-채널 트랜지스터를 포함하기 때문에, 신호(CS1)를 로우 레벨로 변경함으로써 I/O 경로(415)가 비활성화 될 수 있다. 도 3에는 표시되지 않았지만, 어레이 리셋 제어 로직(305)은 I/O 경로(415)의 활성화 및 비활성화를 제어하는데 사용되는 원래의 신호(CS)를 더 수신할 수 있고, 어레이 리셋 신호에 의해 제어되는 제5 SW 회로를 더 포함하여 작동 모드, 어레이 리셋 모드 및 정상 작동 모드에 따라 출력(CS1)을 원래 신호(CS)와 로우 레벨 사이에 스위칭 한다. 단자(Da)는 제1 비트 라인, 예를 들어 비트 라인(BLa)에 연결될 수 있는 반면, 단자(Db)는 제2 비트 라인, 예를 들어 비트 라인(BLb)에 연결될 수 있다.
통상적으로, 리프레시 동작이 수행될 때, 메모리 셀에 초기에 저장된 것과 동일한 값이 메모리 셀에 다시 기록될 수 있다. 다시 기록될 메모리 셀에 저장된 비트 값을 정확하게 판독하기 위해, Da 및 Db에 연결된 상보적 비트 라인은 저장된 비트 값을 판독하기 전에 프리차지되고 평형화되어야 한다. Da 및 Db는 Veq 라인을 DVC2의 공급 전압, 또는 동작 전압 VDD의 대략 절반으로 구동함으로써 프리차지될 수 있고, Da 및 Db는 Da와 Db를 결합함으로써 동일한 전압을 갖도록 평형화될 수 있다. 그러나, 일부 실시 예들에서, DVC2에서 Da 및 Db를 프리차지하는 대신, Veq 라인을 리셋 레벨(VDD 또는 VSS)로 구동함으로써, 어레이 리셋 제어 로직(205)은 Da 및 Db에 제공된 전압을 리셋 레벨로 야기할 수 있다. 따라서, 로우가 리프레시될 때, 리셋 레벨과 연관된 비트 값은 메모리 셀에 의해 미리 저장된 비트 값에 관계없이 각각의 메모리 셀에 기록될 수 있다.
일부 실시 예에서, 평형 회로(405)는 Da와 관련된 비트 라인(BLa)에 연결된 제1 소스, Veq에 연결된 제1 드레인 및 제1 게이트를 갖는 제1 트랜지스터를 포함할 수 있다. 평형 회로(405)는 Veq에 연결된 제2 소스, Db와 연관된 비트 라인(BLb)에 연결된 제2 드레인 및 제2 게이트를 갖는 제2 트랜지스터를 포함할 수 있다. 평형 회로(405)는 제2 드레인에 연결된 제3 소스(또는 드레인), 제1 소스에 연결된 제3 드레인(또는 소스) 및 제3 게이트를 갖는 제3 트랜지스터를 더 포함할 수 있다. 제1, 제2 및 제3 게이트 각각은 Eq1 신호를 수신하기 위해 함께 연결될 수 있다. 일부 실시 예에서, 이들 트랜지스터 각각은 N-채널 타입일 수 있다. 따라서, Eq1 신호가 어서트될 때, Da와 Db 사이에 단락이 형성되어 Da 및 Db와 관련된 각각의 비트 라인(BLa, BLb) 각각에 제공된 신호를 평형화 한다. 특히, Eq1 신호가 어레이 리셋 모드에서 VPP 레벨을 취함에 따라, Da 및 Db와 연관된 각각의 비트 라인(BLa, BLb)은 VDD 레벨로 설정될 수 있다.
일부 실시 예들에서, 감지 증폭기(410)는 플립-플롭 회로를 형성하기 위해 교차-결합되는 2 개의 N-채널 트랜지스터 및 2 개의 P-채널 트랜지스터를 포함할 수 있다. 따라서, 어레이 리셋 모드에서, RnIF1 및 ACT1 신호는 감지 증폭기(410)를 비활성화 하기 위해 각각 디스에이블 1 및 디스에이블 2 레벨로 보내진다.
도 5는 다양한 실시 예에 따른 어레이 리셋 모드 동작을 구현하는 방법(500)의 흐름도이다. 방법(500)은 블록(505)에서 어레이 리셋 모드 커맨드를 수신함으로써 시작된다. 일부 실시 예들에서, 어레이 리셋 모드 커맨드는 파워 업 및 초기화에 응답하거나, 또는 사용자 커맨드에 응답하여 제어기에 의해 발행될 수 있다.
블록(510)에서, 어레이 리셋 모드 커맨드는 프리차지 커맨드가 발행되게 할 수 있다. 일부 실시 예에서, 프리차지 커맨드는 이후 어레이 리셋 모드 커맨드와 별도로 발행될 수 있고, 반면 다른 실시 예들에서, 메모리 셀 어레이의 프리차지는 별도의 프리차지 커맨드가 발행될 필요 없이 발생할 수 있다.
블록(515)에서, 로드 모드 레지스터 커맨드가 발행되어 어레이 리셋 모드를 활성화 한다. 일부 실시 예들에서, 모드 레지스터들이 로딩되는 것에 응답하여, 블록(520)에서, VBLPE/O는 접지로 설정될 수 있다. 방법(500)이 VBLPE/O를 접지로 설정하는 것으로 설명되어 있지만, 이는 제한적인 것으로 간주되어서는 안 된다. 다른 실시 예들에서, 다른 전압들이 이용될 수 있음을 이해해야 한다. 전압은 각각의 메모리 셀에 저장될 원하는 비트 값에 기초하여 선택될 수 있다. 따라서, VDD(DVC2)의 절반보다 크거나 작은 전압에서 비트 라인을 프리차지함으로써, 원하는 비트 값이 각각의 메모리 셀에 저장될 수 있다.
블록(525)에서, 셀프-리프레시 모드가 활성화된다. 모든 비트 라인을 원하는 VBLPE/O로 프리차지함으로써 리프레시 작업을 위해 로우가 활성화되면 VBLPE/O에 대응하는 비트 값은 활성화된 로우의 각 메모리 셀에 기록될 수 있다. 셀프-리프레시 로우를 활성화함으로써, 리프레시 카운터는 각 어레이의 모든 로우가 활성화될 때까지 메모리 셀 어레이의 각 행을 순환하는데 이용될 수 있으며, 각 메모리 셀에 원하는 비트 값을 유지하도록 메모리 셀 어레이를 리셋한다.
일부 실시 예들에서, 선택적 블록(530)에서, 리프레시 카운터 비교기가 유효한 데이터 레지스터를 설정하는데 사용될 수 있다. 유효한 데이터 레지스터는 리셋 모드 작동이 여전히 진행중인 시기와 완료된 시기를 표시할 수 있다. 셀프 리프레시 동안 제1 로우 어드레스가 활성화되면, 설정된 유효 데이터 레지스터가 설정될 수 있다.
블록(535)에서, 비트 값은 현재 로우 어드레스에서 로직 값 로우로 설정될 수 있다. 이것은 리프레시 동작을 위해 로우 어드레스를 활성화함으로써 달성될 수 있다. 그러나, 비트-라인은 VSS 또는 VDD인 Veq 레벨로 유지되기 때문에, VSS 또는 VDD에 대응되는 비트 값이 활성화된 로우의 각 메모리 셀에 기록될 수 있다. 이 경우, 비트 값은 로직 로우(VSS)에 해당할 수 있다. 본 실시 예는 비트 값을 로직 로우로 설정하는 것으로 설명되었지만, 이는 제한적인 것으로 간주되어서는 안 된다. 다른 실시 예들에서, 당업자는 로직 하이(VDD)에 대응하는 전압으로 Veq 레벨을 조정함으로써 비트 값은 유사하게 로직 하이로 설정될 수 있음을 이해할 것이다.
블록(540)에서, 로우가 리프레시되면, 리프레시 어드레스 카운터는 다음 로우 어드레스를 제공하도록 업데이트된다. 리프레시 카운터가 로우 주소를 순환하면서 모든 로우 어드레스가 리프레시되면, 리프레시 카운터가 다시 제1 로우 어드레스로 랩핑할 수 있다. 따라서, 결정 블록(545)에서, 로우 어드레스가 이전에 리프레시되었는지 여부가 결정된다. 일부 실시 예들에서, 이것은 전술한 바와 같이 리프레시 카운터 비교기를 통해 결정될 수 있다. 로우 어드레스가 이전에 리프레시되지 않은 경우, 방법(400)은 블록(535)에서 리프레시 카운터에 의해 표시된 현재 로우 어드레스를 활성화함으로써 계속된다. 또한, 전술한 바와 같이, 비트 값은 도시된 실시 예에서 로직 로우에 대응하는, VBLPE/O에 대응하여 설정될 수 있다.
그러나, 로우 어드레스가 이전에 리프레시된 것으로 결정되면, 블록(450)에서, 어레이 리셋 모드가 종료된다. 일부 실시 예들에서, 어레이 리셋 모드를 종료하는 것은 모든 로우가 원하는 비트 값으로 리셋되었음을 표시하기 위해 유효 데이터 레지스터를 리셋하는 것을 포함할 수 있다. 일부 실시 예들에서, 모든 로우를 리프레시하는 시간 및 이에 대응하여 모든 메모리 셀들을 리셋하는 것은 내부 셀프-리프레시 펄스의 주기에(앞서 설명한대로), 리프레시될 로우의 수를 곱하고, 여기에 안정화 시간(settling time)을 더하여 계산될 수 있다. 따라서, 일 실시 예에서, 어레이의 모든 메모리 셀을 리셋하는 시간은 350ns의 내부 셀프-리프레시 펄스의 주기에 8G 디바이스의 로우(8192 로우)의 수를 곱하고, 1ms의 안정화 시간을 더한 기초하여 대략 3.87ms 일 수 있다. 안정화 시간은 정상 작동을 재개하기 전에 기다려야 하는 시간일 수 있다. 이것은 Veq가, VDD의 절반인, DVC로 설정되고 비트 라인이 DVC로 리턴되도록 할 수 있다. 어레이 리셋 모드와 관련된 모드 레지스터도 리셋될 수 있고 CKE 신호는 하이로 설정될 수 있다.
예시적인 실시 예들과 관련하여 특정 특징들 및 양태들이 설명되었지만, 당업자는 본 발명의 범위를 벗어나지 않고 논의된 실시 예들에 다양한 수정 및 추가가 이루어질 수 있음을 인식할 것이다. 전술한 실시 예는 특정 특징을 언급하지만, 또한, 본 발명의 범위는 상이한 특징들의 조합을 갖는 실시 예들 및 전술한 특징들 모두를 포함하지 않는 실시 예들을 포함한다. 예를 들어, 본원에 설명된 방법 및 프로세스는 하드웨어 구성 요소, 소프트웨어 구성 요소 및/또는 이들의 임의의 조합을 사용하여 구현될 수 있다. 더욱이, 본 명세서에 설명된 다양한 방법 및 프로세스는 설명의 편의를 위해 특정 구조적 및/또는 기능적 구성 요소에 대해 설명될 수 있지만, 다양한 실시 예에 의해 제공되는 방법은 임의의 특정 구조적 및/또는 기능적 아키텍처로 제한되지 않고, 대신 임의의 적합한 하드웨어, 펌웨어 및/또는 소프트웨어 구성으로 구현될 수 있다. 비슷하게, 문맥이 달리 지시하지 않는 한, 특정 기능은 특정 시스템 구성 요소에 귀속되는 반면, 이 기능은 몇몇 실시 예들에 따라 다양한 다른 시스템 구성 요소들 사이에 분배될 수 있다.
또한, 본 명세서에 기술된 방법 및 프로세스의 절차는 설명의 용이성을 위해 특정 순서로 기술되지만, 다양한 절차는 다양한 실시 예에 따라 재정렬, 추가 및/또는 생략될 수 있다. 하나의 방법 또는 프로세스와 관련하여 설명된 절차는 다른 설명된 방법 또는 프로세스 내에 포함될 수 있다; 마찬가지로, 특정 구조 아키텍처에 따라 및/또는 하나의 시스템과 관련하여 설명된 하드웨어 구성 요소는 대안적인 구조 아키텍처로 구성될 수 있고 및/또는 다른 설명된 시스템 내에 통합될 수 있다. 따라서, 다양한 실시 예는 설명의 편의를 위해 특정 특징의 유무에 관계없이 설명되지만, 특정 실시 예와 관련하여 본 명세서에 설명된 다양한 구성 요소 및/또는 특징은 다른 설명된 실시 예 중에서 결합, 대체, 추가 및/또는 감산될 수 있다.
본 개시의 실시 예에서, 장치는 어레이 리셋 모드를 인에이블 하도록 구성된 적어도 하나의 모드 레지스터를 포함한다. 장치는 하나 이상의 감지 증폭기를 포함하는 메모리 셀 어레이를 포함하고, 하나 이상의 감지 증폭기 각각은 적어도 제1 비트 라인에 연결된 제1 단자 및 제2 비트 라인에 연결된 제2 단자를 포함한다. 장치는 메모리 셀 어레이에 결합되고 적어도 하나의 모드 레지스터와 통신하는 제어 로직을 더 포함하고, 제어 로직은: 어레이 리셋 모드가 가능해지는 것에 따라, 감지 증폭기의 제1 및 제2 단자 각각을 비트 라인 프리차지 전압으로 구동하도록 구성되고, 비트 라인 프리차지 전압은 제1 및 제2 비트 라인 각각과 연관된 각각의 메모리 셀에 기록될 비트 값에 대응한다.
추가로 또는 대안적으로, 적어도 하나의 모드 레지스터는 셀프-리프레시 모드를 인에이블 하도록 추가로 구성되며, 제어 로직은, 셀프-리프레시 모드가 인에이블된 것에 응답하여, 내부 셀프-리프레시 펄스를 내부적으로 생성하도록 구성되고, 내부 셀프-리프레시 펄스는 메모리 셀 어레이의 현재 로우 어드레스가 활성화되도록 한다.
추가적으로 또는 대안적으로, 장치는 리프레시 카운터를 더 포함하고, 리프레시 카운터는 내부 셀프-리프레시 펄스가 생성될 때마다 현재 로우 어드레스를 후속 로우 어드레스로 업데이트하도록 구성된다.
추가적으로 또는 대안적으로, 비트 라인 프리차지 전압과 연관된 비트 값은 제1 또는 제2 비트 라인 각각과 연관된 현재 로우 어드레스의 각각의 메모리 셀에 기록된다.
추가적으로 또는 대안적으로, 리프레시 카운터 비교기를 더 포함하고, 적어도 하나의 모드 레지스터는 유효 데이터 레지스터를 더 포함하고, 리프레시 카운터 비교기는, 리프레시 카운터의 제1 로우 어드레스에서, 유효 데이터 레지스터를 메모리 셀 어레이의 모든 메모리 셀이 리셋되지 않았음을 나타내는 제1 상태로 설정하고, 리프레시 카운터가 제1 로우 어드레스를 두 번째로 출력할 때, 유효 데이터 레지스터를 메모리 셀 어레이의 모든 메모리 셀이 리셋되었음을 나타내는 제2 상태로 리셋한다.
추가적으로 또는 대안적으로, 비트-라인 프리차지 전압은 공급 전압 또는 접지 중 하나이다.
추가적으로 또는 대안적으로, 감지 증폭기는 제1 단자 및 제2 단자 상의 신호를 평형화하도록 구성된 평형 회로를 더 포함하고, 제어 로직은 제1 및 제2 단자가 비트 라인 프리차지 전압으로 구동되는 평형 회로를 인에이블 하도록 더 구성된다.
추가적으로 또는 대안적으로, 메모리 셀 어레이의 모든 메모리 셀이 비트 라인 프리차지 전압과 관련된 비트 값으로 기록되는 것에 응답하여, 제어 로직은 제1 및 제2 단자가 공칭 비트 라인 전압으로 복귀할 수 있도록 비트 라인 프리차지 전압을 디스에이블하도록 구성된다.
추가적으로 또는 대안적으로, 동일한 비트 값이 제1 및 제2 비트 라인과 연관된 각각의 메모리 셀에 기록된다.
본 개시의 다른 양태에서, 장치는 어레이 리셋 모드 커맨드를 수신하도록 구성된 제어 로직을 포함한다. 제어 로직은, 어레이 리셋 모드 커맨드를 수신한 것에 응답하여, 감지 증폭기의 제1 단자 및 제2 단자 각각을 비트 라인 프리차지 전압으로 구동하도록 더 구성되고, 제1 단자는 제1 비트 라인에 연결되고 제2 단자는 제2 비트 라인에 연결되며, 비트 라인 프리차지 전압은 제1 및 제2 비트 라인 각각과 연관된 각각의 메모리 셀에 기록될 비트 값에 대응한다. 제어 로직은, 어레이 리셋 모드 커맨드를 수신한 것에 응답하여, 주기적으로 내부 셀프 리프레시 펄스를 생성하도록 구성된다.
추가로 또는 대안으로 제어 로직은 어레이 리셋 모드 커맨드를 수신한 것에 응답하여 모드 레지스터를 로딩하도록 더 구성되고, 모드 레지스터는 비트 라인 프리차지 전압이 제1 및 제2 단자에 인가될 수 있게 하고, 내부 셀프-리프레시 모드를 인에이블 하도록 구성된다.
추가적으로 또는 대안적으로 제어 로직은 또한 리프레시 카운터에 의해 지시된 현재 로우 어드레스를 활성화시키도록 구성되고, 여기서 현재 로우 어드레스를 활성화함으로써, 비트 라인 프리차지 전압과 연관된 비트 값은 현재 로우 어드레스에서 제1 및 제2 비트 라인 각각과 연관된 각각의 메모리 셀에 기록된다.
추가적으로 또는 대안적으로, 제어 로직은 리프레시 카운터의 현재 로우 어드레스를 후속 어드레스로 업데이트하도록 더 구성된다.
추가적으로 또는 대안적으로, 모드 레지스터는 유효 데이터 레지스터를 더 포함하고, 제어 로직은 리프레시 카운터의 제1 로우 어드레스에서 유효 데이터 레지스터를 메모리 셀 어레이의 모든 메모리 셀이 리셋되지 않았음을 나타내는 제1 상태로 설정하고; 및 리프레시 카운터가 제1 로우 어드레스를 두 번째로 출력할 때, 유효 데이터 레지스터를 메모리 셀 어레이의 모든 메모리 셀이 리셋되었음을 나타내는 제2 상태로 설정하도록 더 구성된다.
추가적으로 또는 대안적으로 비트 라인 프리차지 전압은 공급 전압 또는 접지 중 하나이다.
추가적으로 또는 대안적으로 제어 로직은 비트 라인 프리차지 전압으로 구동되는 제1 및 제2 단자에 응답하여 제1 단자 및 제2 단자 상의 신호를 평형화하도록 추가로 구성된다.
추가적으로 또는 대안적으로, 메모리 셀 어레이의 모든 메모리 셀이 비트 라인 프리차지 전압과 관련된 비트 값으로 기록되는 것에 응답하여, 제어 로직은 비트 라인 프리차지 전압을 디스에이블하여 제1 및 제2 단자가 공칭 비트 라인 전압으로 복귀할 수 있도록 더 구성된다.
본 개시의 다른 양태에서, 방법은 어레이 리셋 모드 커맨드를 수신하는 단계 및 어레이 리셋 모드 커맨드를 수신하는 것에 적어도 부분적으로 응답하여 어레이 리셋 모드를 인에이블하는 단계를 포함한다. 어레이 리셋 모드를 인에이블하는 단계는 적어도 비트-라인 프리차지 전압을 인에이블하는 단계, 감지 증폭기의 제1 단자를 비트-라인 프리차지 전압으로 구동하는 단계, 감지 증폭기의 제2 단자를 비트-라인 프리차지 전압으로 구동하는 단계를 포함하고 여기서 제1 단자는 제1 비트-라인에 연결되고 제2 단자는 제2 비트 라인에 연결된다.
추가적으로 또는 대안적으로 셀프-리프레시 펄스를 생성하는 단계, 셀프 리프레시 펄스에 응답하여, 리프레시 카운터에 의해 지시된 현재 로우 어드레스를 활성화시키는 단계, 현재 로우 어드레스에서 제1 및 제2 비트 라인 중 적어도 하나와 연관된 각각의 메모리 셀에 비트 라인 프리차지 전압에 대응하는 비트 값을 기록하는 단계, 및 후속 로우 어드레스를 출력하도록 리프레시 카운터를 업데이트하는 단계를 포함한다.
추가적으로 또는 대안적으로 유효한 데이터 레지스터를 메모리 셀 어레이의 모든 메모리 셀이 리셋되지 않았음을 나타내는 제1 상태로 설정하는 단계와 유효 데이터 레지스터를 메모리 셀 어레이의 모든 메모리 셀이 리셋되었음을 나타내는 제2 상태로 설정하는 단계를 포함한다.
따라서, 여러 예시적인 실시 예들이 위에서 설명되었지만, 본 발명은 다음의 청구 범위의 범주 내에서 모든 수정 및 균등물을 포함하도록 의도된 것으로 이해될 것이다.

Claims (20)

  1. 장치에 있어서,
    어레이 리셋 모드(array reset mode)를 인에이블(enable) 하도록 구성된 적어도 하나의 모드 레지스터(mode register);
    하나 이상의 감지 증폭기(sense amplifier)를 포함하는 메모리 셀 어레이 - 상기 하나 이상의 감지 증폭기 각각은 적어도 제1 비트 라인에 결합된 제1 단자 및 제2 비트 라인에 결합된 제2 단자를 포함함 -;
    상기 메모리 셀 어레이에 결합되고 상기 적어도 하나의 모드 레지스터와 통신하는 제어 로직(control logic) - 상기 제어 로직은, 어레이 리셋 모드가 인에이블되는 것에 응답하여, 상기 감지 증폭기의 상기 제1 및 제2 단자 각각을 비트-라인 프리차지 전압(precharge voltage)으로 구동하도록 구성되고, 상기 비트-라인 프리차지 전압은 상기 제1 및 제2 비트 라인 각각과 연관된 각각의 메모리 셀에 기록될 비트 값에 대응되며, 상기 적어도 하나의 모드 레지스터는 셀프-리프레시 모드(self-refresh mode)를 인에이블 하도록 더 구성되며, 상기 제어 로직은, 셀프-리프레시 모드가 인에이블되는 것에 응답하여, 내부 셀프-리프레시 펄스를 내부적으로 생성하도록 더 구성되고, 상기 내부 셀프-리프레시 펄스는 상기 메모리 셀 어레이의 현재 로우 어드레스가 활성화되도록 함 -; 및
    리프레시 카운터 비교기(refresh counter comparator) - 상기 적어도 하나의 모드 레지스터는 유효 데이터 레지스터를 포함하고, 상기 리프레시 카운터 비교기는, 리프레시 카운터의 제1 로우 어드레스에서 상기 유효 데이터 레지스터를 상기 메모리 셀 어레이의 모든 메모리 셀이 리셋되지 않았음을 나타내는 제1 상태로 설정하고, 상기 리프레시 카운터가 상기 제1 로우 어드레스를 두 번째 출력할 때 상기 유효 데이터 레지스터를 상기 메모리 셀 어레이의 모든 메모리 셀이 리셋되었음을 나타내는 제2 상태로 리셋하도록 구성됨 -
    를 포함하는, 장치.
  2. 삭제
  3. 제1항에 있어서, 리프레시 카운터를 더 포함하고, 상기 리프레시 카운터는 상기 내부 셀프-리프레시 펄스가 생성될 때마다 상기 현재 로우 어드레스를 후속 로우 어드레스로 업데이트하도록 구성되는, 장치.
  4. 제1항에 있어서, 상기 비트-라인 프리차지 전압과 연관된 상기 비트 값은 상기 제1 또는 제2 비트 라인 각각과 연관된 상기 현재 로우 어드레스의 각각의 메모리 셀에 기록되는, 장치.
  5. 삭제
  6. 제1항에 있어서, 상기 비트-라인 프리차지 전압은 공급 전압 또는 접지 중 하나인, 장치.
  7. 제1항에 있어서, 상기 감지 증폭기는 상기 제1 단자 및 제2 단자 상의 신호를 평형화하도록 구성된 평형 회로(equilibrate circuit)를 더 포함하고, 상기 제어 로직은 상기 제1 및 제2 단자가 상기 비트-라인 프리차지 전압으로 구동되는 것에 응답하여 평형 회로를 인에이블 하도록 더 구성되는, 장치.
  8. 장치에 있어서,
    어레이 리셋 모드를 인에이블 하도록 구성된 적어도 하나의 모드 레지스터;
    하나 이상의 감지 증폭기를 포함하는 메모리 셀 어레이 - 상기 하나 이상의 감지 증폭기 각각은 적어도 제1 비트 라인에 결합된 제1 단자 및 제2 비트 라인에 결합된 제2 단자를 포함함 -;
    상기 메모리 셀 어레이에 결합되고 상기 적어도 하나의 모드 레지스터와 통신하는 제어 로직 - 상기 제어 로직은, 어레이 리셋 모드가 인에이블되는 것에 응답하여, 상기 감지 증폭기의 상기 제1 및 제2 단자 각각을 비트-라인 프리차지 전압으로 구동하도록 구성되고, 상기 비트-라인 프리차지 전압은 상기 제1 및 제2 비트 라인 각각과 연관된 각각의 메모리 셀에 기록될 비트 값에 대응되고, 상기 메모리 셀 어레이의 모든 메모리 셀이 상기 비트-라인 프리차지 전압과 연관된 상기 비트 값으로 기록되면 상기 제어 로직은 상기 제1 및 제2 단자가 공칭 비트-라인 전압으로 복귀할 수 있도록 상기 비트-라인 프리차지 전압을 디스에이블(disable)하도록 구성됨 -
    을 포함하는, 장치.
  9. 제1항에 있어서, 동일한 비트 값이 상기 제1 및 제2 비트 라인과 연관된 상기 각각의 메모리 셀에 기록되는, 장치
  10. 장치에 있어서,
    제어 로직을 포함하고, 상기 제어 로직은,
    어레이 리셋 모드 커맨드를 수신하고;
    상기 어레이 리셋 모드 커맨드를 수신하는 것에 응답하여, 감지 증폭기의 제1 단자 및 제2 단자 각각을 비트-라인 프리차지 전압으로 구동하고 - 상기 제1 단자는 제1 비트-라인에 결합되고 상기 제2 단자는 제2 비트 라인에 결합되며, 상기 비트-라인 프리차지 전압은 상기 제1 및 제2 비트 라인 각각과 연관된 메모리 셀 어레이의 각각의 메모리 셀에 기록될 비트 값에 대응됨 -; 그리고
    상기 어레이 리셋 모드 커맨드를 수신한 것에 응답하여, 주기적으로 내부 셀프-리프레시 펄스를 생성하도록 구성되고,
    상기 메모리 셀 어레이의 모든 메모리 셀이 상기 비트-라인 프리차지 전압과 연관된 비트 값으로 기록되면, 상기 제어 로직은 상기 제1 및 제2 단자가 공칭 비트-라인 전압으로 복귀할 수 있도록 상기 비트-라인 프리차지 전압을 디스에이블하도록 더 구성되는, 장치.
  11. 제10항에 있어서, 상기 제어 로직은,
    상기 어레이 리셋 모드 커맨드를 수신한 것에 응답하여, 모드 레지스터를 로딩하도록 더 구성되고, 상기 모드 레지스터는 비트-라인 프리차지 전압이 상기 제1 및 제2 단자에 인가되는 것을 인에이블 하도록 구성되고 내부 셀프-리프레시 모드를 인에이블 하도록 구성되는, 장치.
  12. 제10항에 있어서, 상기 제어 로직은,
    리프레시 카운터에 의해 지시된 현재 로우 어드레스를 활성화하도록 더 구성되고, 상기 현재 로우 어드레스를 활성화함으로써, 상기 비트-라인 프리차지 전압과 연관된 상기 비트 값은 상기 현재 로우 어드레스에서 상기 제1 및 제2 비트 라인 각각과 연관된 상기 각각의 메모리 셀에 기록되는, 장치.
  13. 제12항에 있어서, 상기 제어 로직은,
    상기 리프레시 카운터의 상기 현재 로우 어드레스를 후속 어드레스로 업데이트하도록 더 구성되는, 장치.
  14. 장치에 있어서,
    모드 레지스터; 및
    제어 로직을 포함하고, 상기 제어 로직은,
    어레이 리셋 모드 커맨드를 수신하고;
    상기 어레이 리셋 모드 커맨드를 수신하는 것에 응답하여, 감지 증폭기의 제1 단자 및 제2 단자 각각을 비트-라인 프리차지 전압으로 구동하고 - 상기 제1 단자는 제1 비트-라인에 결합되고 상기 제2 단자는 제2 비트 라인에 결합되며, 상기 비트-라인 프리차지 전압은 상기 제1 및 제2 비트 라인 각각과 연관된 메모리 셀 어레이의 각각의 메모리 셀에 기록될 비트 값에 대응함 -;
    상기 어레이 리셋 모드 커맨드를 수신한 것에 응답하여, 주기적으로 내부 셀프-리프레시 펄스를 생성하고;
    상기 어레이 리셋 모드 커맨드를 수신한 것에 응답하여, 모드 레지스터를 로딩하고 - 상기 모드 레지스터는 비트-라인 프리차지 전압이 상기 제1 및 제2 단자에 인가되는 것을 인에이블 하도록 구성되고 내부 셀프-리프레시 모드를 인에이블 하도록 구성됨 -; 그리고
    리프레시 카운터에 의해 지시된 현재 로우 어드레스를 활성화하도록 구성되고 - 현재 로우 어드레스를 활성화함으로써, 상기 비트-라인 프리차지 전압과 연관된 상기 비트 값이 상기 현재 로우 어드레스에서 상기 제1 및 제2 비트 라인 각각과 연관된 상기 각각의 메모리 셀에 기록됨 -,
    상기 모드 레지스터는 유효 데이터 레지스터를 포함하며, 상기 제어 로직은,
    상기 리프레시 카운터의 제1 로우 어드레스에서 상기 유효 데이터 레지스터를 상기 메모리 셀 어레이의 모든 메모리 셀이 리셋되지 않았음을 나타내는 제1 상태로 설정하고; 그리고
    상기 리프레시 카운터가 상기 제1 로우 어드레스를 두 번째로 출력할 때, 상기 유효 데이터 레지스터를 상기 메모리 셀 어레이의 모든 메모리 셀이 리셋되었음을 나타내는 제2 상태로 설정하도록 더 구성되는, 장치.
  15. 제10항에 있어서, 상기 비트-라인 프리차지 전압은 공급 전압 또는 접지 중 하나인, 장치.
  16. 제10항에 있어서, 상기 제어 로직은,
    상기 제1 및 제2 단자가 상기 비트-라인 프리차지 전압으로 구동되는 것에 응답하여 상기 제1 단자 및 제2 단자 상의 신호를 평형화하도록 더 구성되는, 장치.
  17. 삭제
  18. 방법에 있어서,
    어레이 리셋 모드 커맨드를 수신하는 단계; 및
    상기 어레이 리셋 모드 커맨드를 수신하는 것에 적어도 부분적으로 응답하여 어레이 리셋 모드를 인에이블하는 단계를 포함하고, 어레이 리셋 모드를 인에이블하는 단계는 적어도,
    비트-라인 프리차지 전압을 인에이블하는 단계;
    감지 증폭기의 제1 단자를 상기 비트-라인 프리차지 전압으로 구동하는 단계 - 상기 제1 단자는 제1 비트-라인에 결합됨 -;
    감지 증폭기의 제2 단자를 상기 비트-라인 프리차지 전압으로 구동하는 단계 - 상기 제2 단자는 제2 비트-라인에 결합됨 -;
    셀프-리프레시 펄스를 생성하는 단계;
    상기 셀프-리프레시 펄스에 응답하여, 리프레시 카운터에 의해 지시된 현재 로우 어드레스를 활성화하는 단계;
    상기 현재 로우 어드레스에서 상기 제1 및 제2 비트 라인 중 적어도 하나와 연관된 각각의 메모리 셀에 상기 비트-라인 프리차지 전압에 대응하는 비트 값을 기록하는 단계;
    후속 로우 어드레스를 출력하기 위해 상기 리프레시 카운터를 업데이트하는 단계;
    유효 데이터 레지스터를 메모리 셀 어레이의 모든 메모리 셀이 리셋되지 않았음을 나타내는 제1 상태로 설정하는 단계; 및
    상기 유효 데이터 레지스터를 상기 메모리 셀 어레이의 모든 메모리 셀이 리셋되었음을 나타내는 제2 상태로 설정하는 단계를 포함하는, 방법.
  19. 삭제
  20. 삭제
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