KR102244200B1 - Mosfet device and method thereof - Google Patents

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김광수
김정훈
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서강대학교산학협력단
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Abstract

According to an embodiment of the present invention, provided is a MOSFET element which comprises: a semiconductor substrate including a first metal layer; a p-type pillar formed on the semiconductor substrate; a p-type polysilicon layer formed on the p-type pillar; first and second gate patterns formed on both edge portions of the p-type polysilicon layer; and a second metal layer buried between the first and second gate patterns and in contact with the p-type pillar. Therefore, reverse recovery characteristics of the element can be improved.

Description

MOSFET 소자 및 그 제조 방법{MOSFET DEVICE AND METHOD THEREOF}MOSFET device and its manufacturing method TECHNICAL FIELD

본 발명은 MOSFET 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 이종 접합 다이오드(Hetero junction diode)를 추가한 MOSFET 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a MOSFET device and a method of manufacturing the same, and more particularly, to a MOSFET device to which a hetero junction diode is added, and a method of manufacturing the same.

슈퍼 접합 구조의 트렌치 MOSFET은 반도체 산업에서 주로 사용되는 물질인 실리콘(Si)보다 큰 에너지 대역, 높은 열 전도성, 낮은 저항을 가지고 있는 물질인 탄화규소(SiC)를 이용하여 파워 MOSFET에 적합한 성능을 얻을 수 있다. 이때, 기존의 트렌치 MOSFET과 비교하여 수퍼 접합 구조의 트렌치 MOSFET은 저저항 특성을 실현시키기 위한 소자로 알려져 있다. 수퍼 접합 구조는 드리프트(Drift)층 영역에서의 반복적인 pn 칼럼(column)을 통해 소자 내부 전계를 일정하게 유지시키면서 도핑 농도를 높일 수 있는 특징을 갖는다. 이때, pn 칼럼은 p-base 영역 아래에 위치한다. The super junction structure trench MOSFET uses silicon carbide (SiC), a material that has a larger energy band, high thermal conductivity, and low resistance than silicon (Si), a material mainly used in the semiconductor industry, to obtain suitable performance for power MOSFETs. I can. At this time, compared to the conventional trench MOSFET, a trench MOSFET having a super junction structure is known as a device for realizing low resistance characteristics. The super junction structure has a characteristic of increasing the doping concentration while maintaining a constant electric field inside the device through repetitive pn columns in the drift layer region. At this time, the pn column is located under the p-base region.

일반적으로 파워 MOSFET 소자는 소스/드레인 영역 사이에 바디 다이오드로서 기생 pn 다이오드가 형성되어 있다. 이러한 기생 pn 다이오드는 DC-DC 컨버터등의 스위치 회로에서 환류 다이오드(Freewheeling diode)로서 이용된다. 그러나, 수퍼 접합 구조에서 pn 접합 면적이 넓어지게 되므로 기존의 MOSFET 소자에 비해 바디 다이오드의 역 회복 특성이 저하되는 단점을 가지고 있다. 이를 해결하기 위해 쇼트키 다이오드를 병렬로 연결할 수 있으나, 추가적인 쇼트키 다이오드는 누설 전류를 증가시키고 추가 인덕턴스를 발생시켜 고주파 작동을 제한할 수 있다. In general, in a power MOSFET device, a parasitic pn diode is formed as a body diode between the source/drain regions. Such a parasitic pn diode is used as a freewheeling diode in a switch circuit such as a DC-DC converter. However, since the pn junction area is widened in the super junction structure, the reverse recovery characteristic of the body diode is deteriorated compared to the conventional MOSFET device. To solve this problem, Schottky diodes can be connected in parallel, but additional Schottky diodes increase leakage current and generate additional inductance to limit high-frequency operation.

한국공개특허 제10-2008-0044805호Korean Patent Publication No. 10-2008-0044805

본 발명의 일 실시예는 게이트 패턴 하부에 p-타입 폴리실리콘층과 n-타입 필라로 구성된 이종 접합 다이오드(HJD, Hetro Junction Diode)를 집적하여 역회복 전하 및 역회복 시간을 감소시켜 소자의 역회복 특성을 향상시키는 MOSFET 소자 및 그 제조 방법을 제공하고자 한다.According to an embodiment of the present invention, a heterojunction diode (HJD) composed of a p-type polysilicon layer and an n-type pillar is integrated under the gate pattern to reduce reverse recovery charge and reverse recovery time. It is intended to provide a MOSFET device that improves recovery characteristics and a method of manufacturing the same.

본 발명의 일 실시예는 p-타입 폴리실리콘층과 p-타입 필라 사이에 p-타입 쉴딩 패턴을 형성하여 p-타입 폴리실리콘층과 게이트 산화막에 높은 전계가 가해지는 것을 방지함으로써 소자의 신뢰성을 향상시키는 MOSFET 소자 및 그 제조 방법을 제공하고자 한다.According to an embodiment of the present invention, a p-type shielding pattern is formed between the p-type polysilicon layer and the p-type pillar to prevent high electric fields from being applied to the p-type polysilicon layer and the gate oxide film, thereby improving the reliability of the device. It is intended to provide an improved MOSFET device and a method of manufacturing the same.

본 발명의 일 실시예에 따른 MOSFET 소자는 제1 금속층을 포함하는 반도체 기판과, 상기 반도체 기판 상부에 형성된 p-타입 필라와, 상기 p-타입 필라 상에 형성된 p-타입 폴리실리콘층과, 상기 p-타입 폴리실리콘층 양측 에지부 상부에 형성된 제1 및 제2 게이트 패턴과, 상기 제1 및 제2 게이트 패턴들 사이에 매립되며, 상기 p-타입 필라와 접촉하는 제2 금속층을 포함하는 것을 특징으로 한다. The MOSFET device according to an embodiment of the present invention includes a semiconductor substrate including a first metal layer, a p-type pillar formed on the semiconductor substrate, a p-type polysilicon layer formed on the p-type pillar, and First and second gate patterns formed on both edge portions of the p-type polysilicon layer, and a second metal layer buried between the first and second gate patterns and in contact with the p-type pillar. It is characterized.

상기 p-타입 필라 양측에 상기 p-타입 필라와 접촉하는 n-타입 필라를 더 포함하되, 상기 n-타입 필라 상측은 상기 p-타입 필라 상측에 비해 높은 위치에 형성되는 것을 특징으로 한다. It further includes an n-type pillar contacting the p-type pillar on both sides of the p-type pillar, wherein the upper side of the n-type pillar is formed at a higher position than the upper side of the p-type pillar.

상기 p-타입 필라 및 상기 p-타입 폴리실리콘층 사이에 p-타입 쉴딩(Shieding) 패턴을 더 포함하는 것을 특징으로 한다. It characterized in that it further comprises a p-type shielding (Shieding) pattern between the p-type pillar and the p-type polysilicon layer.

상기 제1 및 제2 게이트 패턴 외측에 게이트 산화막을 더 포함하는 것을 특징으로 한다. It characterized in that it further comprises a gate oxide film outside the first and second gate patterns.

상기 반도체 기판은 n-타입 기판인 것을 특징으로 한다.The semiconductor substrate is characterized in that it is an n-type substrate.

상기 제1 금속층은 드레인(Drain) 금속 라인이며, 제2 금속층은 소스(Source) 금속 라인인 것을 특징으로 한다. The first metal layer is a drain metal line, and the second metal layer is a source metal line.

한편, 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법은 반도체 기판 상부에 p-타입 필라 및 상기 p-타입 필라를 포함하는 전체 상부에 n- 타입 필라를 형성하는 단계와, 상기 n-타입 필라를 식각하여 상기 p-타입 필라 상측을 노출시키는 트렌치를 형성하는 단계와, 상기 트렌치 저부에 일정 두께의 p-타입 폴리실리콘층을 증착하는 단계와, 상기 트렌치 양측에 스페이서 형태의 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴들 사이의 상기 트렌치 내에 금속층을 매립하는 단계를 포함하는 것을 특징으로 한다. On the other hand, a method of manufacturing a MOSFET device according to an embodiment of the present invention includes forming an n-type pillar on the entire upper portion including a p-type pillar and the p-type pillar on a semiconductor substrate, and the n-type Etching a pillar to form a trench exposing the upper side of the p-type pillar, depositing a p-type polysilicon layer having a predetermined thickness on the bottom of the trench, and forming a spacer-shaped gate pattern on both sides of the trench And filling a metal layer in the trench between the gate patterns.

상기 반도체 기판은 n-타입 기판이며, 하부에 금속층을 더 포함하는 것을 특징으로 한다.The semiconductor substrate is an n-type substrate, and further includes a metal layer underneath.

상기 p-타입 필라 및 n-타입 필라를 형성하는 단계는 에피텍셜 성장 기법으로 진행하는 것을 특징으로 한다.The step of forming the p-type pillar and the n-type pillar is characterized in that it proceeds with an epitaxial growth technique.

상기 n-타입 필라 상부에 더블 디퓨젼 이온 주입 공정을 진행하여 n-타입 영역 및 p-타입 영역을 형성하는 것을 특징으로 한다.A double diffusion ion implantation process is performed on the n-type pillar to form an n-type region and a p-type region.

상기 p-타입 폴리실리콘층을 증착하는 단계 이전에, 상기 트렌치 저부에 p-타입 필라와 접촉하는 쉴딩 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.Before the step of depositing the p-type polysilicon layer, the method further comprises forming a shielding pattern in contact with the p-type pillar at the bottom of the trench.

상기 게이트 패턴을 형성하는 단계는 상기 트렌치를 포함하는 전체 표면에 제1 게이트 산화막을 증착하는 단계와, 상기 제1 게이트 산화막을 표면에 게이트 물질을 형성하는 단계와, 등방석 식각 공정으로 상기 게이트 물질을 식각하여 상기 트렌치 내벽에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 상기 트렌치를 포함하는 전체 표면에 제2 게이트 산화막을 증착하는 단계와, 상기 트렌치 저부 및 상기 p-타입 영역 표면에 형성된 상기 제2 게이트 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.The forming of the gate pattern includes depositing a first gate oxide layer on the entire surface including the trench, forming a gate material on the surface of the first gate oxide layer, and forming the gate material through an isotropic etching process. Etching to form a gate pattern on the inner wall of the trench, depositing a second gate oxide layer on the entire surface including the trench on which the gate pattern is formed, and formed on the bottom of the trench and on the surface of the p-type region. And removing the second gate oxide layer.

개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.The disclosed technology can have the following effects. However, since it does not mean that a specific embodiment should include all of the following effects or only the following effects, it should not be understood that the scope of the rights of the disclosed technology is limited thereby.

본 발명의 일 실시예에 따른 MOSFET 소자 및 그 제조 방법은 게이트 패턴 하부에 p-타입 폴리실리콘층과 n-타입 필라로 구성된 이종 접합 다이오드(HJD, Hetro Junction Diode)를 집적하여 역회복 전하 및 역회복 시간을 감소시켜 소자의 역회복 특성을 향상시키는 기술을 제공한다. The MOSFET device according to an embodiment of the present invention and a method of manufacturing the same are provided by integrating a heterojunction diode (HJD) composed of a p-type polysilicon layer and an n-type pillar under a gate pattern to provide reverse recovery charge and reverse charge. It provides a technology to improve the reverse recovery characteristics of the device by reducing the recovery time.

본 발명의 일 실시예에 따른 MOSFET 소자 및 그 제조 방법은 p-타입 폴리실리콘층과 p-타입 필라 사이에 p-타입 쉴딩 패턴을 형성하여 p-타입 폴리실리콘층과 게이트 산화막에 높은 전계가 가해지는 것을 방지함으로써 소자의 신뢰성을 향상시키는 기술을 제공한다.In the MOSFET device and its manufacturing method according to an embodiment of the present invention, a high electric field is applied to the p-type polysilicon layer and the gate oxide layer by forming a p-type shielding pattern between the p-type polysilicon layer and the p-type pillar. It provides a technology to improve the reliability of the device by preventing loss.

도 1은 종래 기술에 대한 MOSFET 소자를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 MOSFET 소자를 도시한 단면도이다.
도 3a 내지 3j는 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법을 도시한 단면도이다.
도 4 및 도 5는 종래 기술의 MOSFET 소자 및 본 발명의 일 실시예에 따른 MOSFET 소자의 소수 캐리어 농도 분포도를 도시한 도면이다.
도 6은 종래 기술의 MOSFET 소자 및 본 발명의 일 실시예에 따른 MOSFET 소자의 역회복 특성을 도시한 그래프이다.1 is a cross-sectional view showing a MOSFET device according to the prior art.
2 is a cross-sectional view showing a MOSFET device according to an embodiment of the present invention.
3A to 3J are cross-sectional views illustrating a method of manufacturing a MOSFET device according to an embodiment of the present invention.
4 and 5 are diagrams showing a distribution of minority carrier concentrations of a conventional MOSFET device and a MOSFET device according to an embodiment of the present invention.
6 is a graph showing reverse recovery characteristics of a conventional MOSFET device and a MOSFET device according to an embodiment of the present invention.

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.Since the description of the present invention is merely an embodiment for structural or functional description, the scope of the present invention should not be construed as being limited by the embodiments described in the text. That is, since the embodiments can be variously changed and have various forms, the scope of the present invention should be understood to include equivalents capable of realizing the technical idea. In addition, since the object or effect presented in the present invention does not mean that a specific embodiment should include all or only such effects, the scope of the present invention should not be understood as being limited thereto.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.Meanwhile, the meaning of terms described in the present application should be understood as follows.

"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.Terms such as "first" and "second" are used to distinguish one component from other components, and the scope of rights is not limited by these terms. For example, a first component may be referred to as a second component, and similarly, a second component may be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being "connected" to another component, it should be understood that although it may be directly connected to the other component, another component may exist in the middle. On the other hand, when it is mentioned that a component is "directly connected" to another component, it should be understood that there is no other component in the middle. On the other hand, other expressions describing the relationship between components, that is, "between" and "just between" or "neighboring to" and "directly neighboring to" should be interpreted as well.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Singular expressions are to be understood as including plural expressions unless the context clearly indicates otherwise, and terms such as "comprises" or "have" refer to implemented features, numbers, steps, actions, components, parts, or It is to be understood that it is intended to designate that a combination exists and does not preclude the presence or addition of one or more other features, numbers, steps, actions, components, parts, or combinations thereof.

각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.In each step, the identification code (e.g., a, b, c, etc.) is used for convenience of explanation, and the identification code does not describe the order of each step, and each step has a specific sequence clearly in the context. Unless otherwise stated, it may occur differently from the stated order. That is, each of the steps may occur in the same order as the specified order, may be performed substantially simultaneously, or may be performed in the reverse order.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.All terms used herein have the same meaning as commonly understood by one of ordinary skill in the field to which the present invention belongs, unless otherwise defined. Terms defined in commonly used dictionaries should be construed as having meanings in the context of related technologies, and cannot be construed as having an ideal or excessively formal meaning unless explicitly defined in the present application.

도 1은 종래 기술에 따른 MOSFET 소자를 도시한 단면도이다.1 is a cross-sectional view showing a MOSFET device according to the prior art.

도 1을 참조하면, 드레인 금속 라인(10)을 포함하는 반도체 기판(20) 상부에 n-타입 필라(30)가 형성되고, n-타입 필라(30) 양측에 p-타입 필라(40)가 형성된다. Referring to FIG. 1, an n-type pillar 30 is formed on a semiconductor substrate 20 including a drain metal line 10, and p-type pillars 40 are formed on both sides of the n-type pillar 30. Is formed.

그리고, n-타입 필라(30) 상부에 n-타입 필라(30)와 접촉하는 게이트 패턴(80)이 형성되고, 게이트 패턴(80) 외측에 게이트 산화막(90)이 형성된다. 이때, 게이트 패턴(80)은 트렌치 형태로 형성될 수 있다. In addition, a gate pattern 80 in contact with the n-type pillar 30 is formed on the n-type pillar 30, and a gate oxide film 90 is formed outside the gate pattern 80. In this case, the gate pattern 80 may be formed in a trench shape.

그리고, 게이트 패턴(80) 양측에 p-타입 영역(50)이 형성되고, 게이트 패턴(80) 양측의 p-타입 영역(50) 상부에 n-타입 영역(70) 및 p-타입 영역(90)이 배치된다. In addition, p-type regions 50 are formed on both sides of the gate pattern 80, and n-type regions 70 and p-type regions 90 are formed above the p-type regions 50 on both sides of the gate pattern 80. ) Is placed.

또한, 게이트 패턴(80), n-타입 영역(70) 및 p-타입 영역(90)을 포함하는 전체 상부에 소스 금속 라인(95)이 형성된다. 이러한 MOSFET 소자는 소수 캐리어의 농도에 따라 역회복 특성이 저하되는 문제점이 있다. 이는 후술되는 도 4를 통해 더욱 자세히 설명하도록 한다.In addition, a source metal line 95 is formed over the entire region including the gate pattern 80, the n-type region 70, and the p-type region 90. Such a MOSFET device has a problem in that the reverse recovery characteristic is deteriorated depending on the concentration of minority carriers. This will be described in more detail with reference to FIG. 4 to be described later.

도 2는 본 발명의 일 실시예에 따른 MOSFET 소자를 도시한 단면도이다2 is a cross-sectional view showing a MOSFET device according to an embodiment of the present invention

도 2를 참조하면, 제1 금속층(100)을 포함하는 반도체 기판(110) 상부에 p-타입 필라(130)가 구비된다. 이때, 제1 금속층(100)은 드레인(Drain) 금속 라인이며, 반도체 기판(110)은 n-타입 기판인 것이 바람직하다. Referring to FIG. 2, a p-type pillar 130 is provided on a semiconductor substrate 110 including a first metal layer 100. In this case, it is preferable that the first metal layer 100 is a drain metal line, and the semiconductor substrate 110 is an n-type substrate.

그리고, p-타입 필라(130) 상에 p-타입 폴리실리콘층(170)이 구비된다. p-타입 필라(130) 및 p-타입 폴리실리콘층(170)의 측면에 n-타입 필라(120)가 구비된다. n-타입 필라(120)는 SiC 물질로 형성하는 것이 바람직하며, n-타입 필라(120)는 p-타입 필라(130)보다 높게 형성되어 p-타입 필라(130)가 n-타입 필라(120) 내측에 위치되도록 하는 것이 바람직하다. In addition, a p-type polysilicon layer 170 is provided on the p-type pillar 130. An n-type pillar 120 is provided on side surfaces of the p-type pillar 130 and the p-type polysilicon layer 170. The n-type pillar 120 is preferably formed of a SiC material, and the n-type pillar 120 is formed higher than the p-type pillar 130 so that the p-type pillar 130 is formed of an n-type pillar 120 ) It is desirable to be located inside.

여기서, p-타입 필라(130) 상부에 형성된 p-타입 폴리실리콘층(170)과 n-타입 필라(120)가 이종 접합 다이오드(HJD, Hetro Junction Diode)로 구성된다. 이때, 이종 접합 다이오드는 쇼트키 다이오드와 마찬가지로 다수 캐리어 소자(Majority carrier device)이므로 역회복 시 소자 내에서 소수 캐리어가 저장되지 않아 역회복 특성이 향상되는 효과를 얻을 수 있다. Here, the p-type polysilicon layer 170 and the n-type pillar 120 formed on the p-type pillar 130 are formed of a heterojunction diode (HJD). At this time, since the heterojunction diode is a Majority carrier device like the Schottky diode, minority carriers are not stored in the device during reverse recovery, thereby improving reverse recovery characteristics.

그리고, p-타입 필라(130) 상부에 구비된 p-타입 폴리실리콘층(170)의 양측 상부에 스페이서 형태의 게이트 패턴(190a)들이 구비되고, 각각의 게이트 패턴(190a)들 외측에 제1 게이트 산화막(180)이 구비된다. In addition, gate patterns 190a in the form of spacers are provided on both sides of the p-type polysilicon layer 170 provided on the p-type pillar 130, and the first gate patterns 190a are outside each of the gate patterns 190a. A gate oxide layer 180 is provided.

또한, p-타입 필라(130)과 p-폴리실리콘층(170) 사이에 p-타입 쉴딩 패턴(160)을 더 포함할 수 있다. p-타입 쉴딩 패턴(160)은 기존의 n-타입 필라(120)에 이온 주입 공정을 통하여 형성된다. In addition, a p-type shielding pattern 160 may be further included between the p-type pillar 130 and the p-polysilicon layer 170. The p-type shielding pattern 160 is formed in the conventional n-type pillar 120 through an ion implantation process.

p-타입 쉴딩 패턴(160)을 추가함에 따라 제1 게이트 산화막(180)과 p-타입 폴리실리콘(170)에 높은 전계가 집중되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있다. 이때, 소자의 정적 특성은 저하되지 않는다.As the p-type shielding pattern 160 is added, the high electric field is prevented from being concentrated on the first gate oxide layer 180 and the p-type polysilicon 170, thereby improving the reliability of the device. At this time, the static characteristics of the device do not deteriorate.

또한, 게이트 패턴(190a) 양측의 n-타입 필라(120) 상부에 p-타입 영역(140)이 구비되고, p타입 영역(140) 상부에 n-타입 영역(150)이 구비된다. n-타입 영역(150)은 n+ 소스 영역으로 금속층과 저항성 접촉을 형성한다. In addition, a p-type region 140 is provided above the n-type pillars 120 on both sides of the gate pattern 190a, and an n-type region 150 is provided above the p-type region 140. The n-type region 150 is an n+ source region and forms an ohmic contact with the metal layer.

그리고, 게이트 패턴(190a)들 사이에 p-타입 폴리실리콘층(170)과 접촉하는 제2 금속층(230)이 구비된다. 제2 금속층(230)은 소스 금속 라인인 것이 바람직하다. In addition, a second metal layer 230 in contact with the p-type polysilicon layer 170 is provided between the gate patterns 190a. It is preferable that the second metal layer 230 is a source metal line.

도 3a 내지 3j는 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법을 도시한 단면도이다.3A to 3J are cross-sectional views illustrating a method of manufacturing a MOSFET device according to an embodiment of the present invention.

도 3a를 참조하면, 제1 금속층(100)을 포함하는 반도체 기판(110) 상부에 n-타입 필라(120) 및 p-타입 필라(130)를 형성한다. 이때, n-타입 필라(120)는 p-타입 필라(130)보다 높은게 형성되어 p-타입 필라(130)가 n-타입 필라(120) 내측에 위치되도록 하는 것이 바람직하다. Referring to FIG. 3A, an n-type pillar 120 and a p-type pillar 130 are formed on the semiconductor substrate 110 including the first metal layer 100. In this case, it is preferable that the n-type pillar 120 is formed higher than the p-type pillar 130 so that the p-type pillar 130 is located inside the n-type pillar 120.

n-타입 필라(120) 및 p-타입 필라(130)는 에피텍셜 성장(Epitaxy growth) 방법으로 형성할 수 있다. n-타입 필라(120) 및 p-타입 필라(130)는 동시에 성장이 진행되도록 형성할 수 있다. 예컨대, 반도체 기판(110) 상부에 n-타입 필라(120)를 성장시키는 시드층을 형성하고, n-타입 필라(120)가 성장되는 부분에 일정 높이 간격으로 p-타입 필라(130)가 성장되는 시드층을 형성한다. 이렇게 하면 p-타입 필라(130)가 형성되는 높이 조절이 가능하며, n-타입 필라(130) 내부에 p-타입 필라(130)를 형성할 수 있다. n-타입 필라(120) 및 p-타입 필라(130)는 에피텍셜 성장 방법 이외에도 다양한 방법을 이용하여 형성할 수 있으며, 그 방법을 제한하지는 않는다. The n-type pillar 120 and the p-type pillar 130 may be formed by an epitaxy growth method. The n-type pillar 120 and the p-type pillar 130 may be formed so that growth proceeds at the same time. For example, a seed layer for growing the n-type pillar 120 is formed on the semiconductor substrate 110, and the p-type pillar 130 is grown at a predetermined height interval in the portion where the n-type pillar 120 is grown. To form a seed layer. In this way, the height at which the p-type pillar 130 is formed can be adjusted, and the p-type pillar 130 can be formed inside the n-type pillar 130. The n-type pillar 120 and the p-type pillar 130 may be formed using various methods other than the epitaxial growth method, and the method is not limited thereto.

제1 금속층(100)은 드레인(Drain) 금속 라인이며, 반도체 기판(110)은 n-타입 기판인 것이 바람직하다. It is preferable that the first metal layer 100 is a drain metal line, and the semiconductor substrate 110 is an n-type substrate.

도 3b를 참조하면, n-타입 필라(120)를 포함하는 전체 상부에 이온 주입 공정을 진행하여 p-타입 영역(140) 및 n-타입 영역(150)을 형성한다. 이때, 상기 이온주입 공정은 더블 디퓨전(Double Diffusion) 방식으로 진행된다. 더블 디퓨전 방식은 주입된 이온들의 확산 거리(Diffusion length)의 차이를 이용한 방식으로, p-타입 이온은 확산 거리가 길어 깊은 영역까지 p-타입 영역(140)이 형성되고, n-타입 이온은 확산 거리가 짧아 상측의 일부에만 n-타입 영역(150)이 형성된다. 이때 p-타입 이온은 알루미늄(aluminum), n-타입 이온은 질소(nitrogen) 이온을 이용하는 것이 바람직하다. Referring to FIG. 3B, an ion implantation process is performed on the entire upper portion including the n-type pillar 120 to form the p-type region 140 and the n-type region 150. In this case, the ion implantation process is performed in a double diffusion method. The double diffusion method is a method using the difference in the diffusion length of the implanted ions, and the p-type ions have a long diffusion distance so that the p-type region 140 is formed to a deep region, and the n-type ions diffuse. Due to the short distance, the n-type region 150 is formed only in a part of the upper side. At this time, it is preferable to use aluminum as the p-type ions and nitrogen ions as the n-type ions.

도 3c를 참조하면, p-타입 영역(140) 및 n-타입 영역(150)을 포함하는 전체 상부에 p-타입 필라(130)을 노출시키는 마스크 패턴(미도시)을 형성한다. 이후, 상기 마스크 패턴을 식각 마스크로 p-타입 필라(130) 상측으로부터 쉴딩 패턴이 형성될 만큼 남겨두고 n-타입 필라(120)를 식각한다. 남겨진 n-타입 필라(120)에 이온 주입 공정을 진행하여 p-타입 쉴딩(Shielding) 패턴(160)을 형성한다. Referring to FIG. 3C, a mask pattern (not shown) exposing the p-type pillar 130 is formed on the entire top including the p-type region 140 and the n-type region 150. Thereafter, the n-type pillar 120 is etched while leaving the mask pattern as an etching mask to form a shielding pattern from the upper side of the p-type pillar 130. An ion implantation process is performed on the remaining n-type pillar 120 to form a p-type shielding pattern 160.

도 3d를 참조하면, 상기 트렌치 내의 p-타입 쉴딩 패턴(160) 상부에 p-타입 폴리실리콘층(170)을 형성한다. 이후, 상기 마스크 패턴을 제거한다. Referring to FIG. 3D, a p-type polysilicon layer 170 is formed on the p-type shielding pattern 160 in the trench. Thereafter, the mask pattern is removed.

도 3e를 참조하면, p-폴리실리콘층(170)이 형성된 트렌치를 포함하는 전체 상부에 산화 공정(Oxidation)을 진행하여 제1 게이트 산화막(180)을 증착한다. 이후, 제1 게이트 산화막(180) 상부에 일정 두께의 게이트 물질(190)을 증착한다. 게이트 물질(190)은 n-타입 폴리실리콘으로 형성하는 것이 바람직하다.Referring to FIG. 3E, the first gate oxide layer 180 is deposited by performing an oxidation process (Oxidation) over the entire top including the trench in which the p-polysilicon layer 170 is formed. Thereafter, a gate material 190 having a predetermined thickness is deposited on the first gate oxide layer 180. The gate material 190 is preferably formed of n-type polysilicon.

도 3f를 참조하면, 등방성 식각 공정을 진행하여 게이트 물질(190)을 식각하여 트렌치 측벽에만 게이트 물질(190)을 남겨 게이트 패턴(190a)을 형성한다. Referring to FIG. 3F, the gate material 190 is etched by performing an isotropic etching process, leaving the gate material 190 only on the sidewalls of the trench to form the gate pattern 190a.

도 3g를 참조하면, 제1 게이트 산화막(180) 및 게이트 물질(190)을 포함하는 전체 상부에 추가적인 산화 공정을 진행하여 제2 게이트 산화막(200)을 증착한다. Referring to FIG. 3G, an additional oxidation process is performed on the entire top including the first gate oxide layer 180 and the gate material 190 to deposit the second gate oxide layer 200.

도 3h를 참조하면, 게이트 패턴(190a)이 형성된 영역의 제2 게이트 산화막(200) 상부를 덮는 마스크 패턴(210)을 형성한다. 마스크 패턴(210)은 포토레지스트로 형성할 수 있다. Referring to FIG. 3H, a mask pattern 210 covering an upper portion of the second gate oxide layer 200 in a region in which the gate pattern 190a is formed is formed. The mask pattern 210 may be formed of a photoresist.

도 3i를 참조하면, 마스크 패턴(210)을 식각 마스크로 노출된 제2 게이트 산화막(200)을 식각한다. 이때, 제2 게이트 산화막(200)의 식각으로 트렌치 저부의 p-타입 폴리실리콘층(170)이 노출된다. 이후, 마스크 패턴(210)을 제거한다. Referring to FIG. 3I, the second gate oxide layer 200 exposed by the mask pattern 210 as an etching mask is etched. At this time, the p-type polysilicon layer 170 at the bottom of the trench is exposed by etching the second gate oxide layer 200. Thereafter, the mask pattern 210 is removed.

도 3j를 참조하면, 트렌치를 포함하는 전체 상부에 제2 금속층(230)을 형성한다. 이때, 제2 금속층(230)은 소스(Source) 금속 라인이며, 하부의 p-타입 폴리실리콘층(170)과 접촉되도록 형성한다. Referring to FIG. 3J, a second metal layer 230 is formed on the entire top including the trench. In this case, the second metal layer 230 is a source metal line, and is formed to contact the p-type polysilicon layer 170 underneath.

도 4 및 도 5는 일반적인 MOSFET 소자 및 본 발명의 일 실시예에 따른 MOSFET 소자의 소수 캐리어 농도 분포도를 도시한 것으로, 소스 라인과 드레인 라인에 순방향 전압이 가해졌을 때 일반적인 MOSFET 소자 및 본 발명의 일 실시예에 따른 MOSFET 소자의 소수 캐리어 농도 분포를 도시한 것이다.4 and 5 illustrate a general MOSFET device and a minority carrier concentration distribution diagram of a MOSFET device according to an embodiment of the present invention. When a forward voltage is applied to a source line and a drain line, a typical MOSFET device and an embodiment of the present invention It shows the minority carrier concentration distribution of the MOSFET device according to the embodiment.

도 4는 일반적인 MOSFET 소자를 도시한 것으로, n-타입 필라(400)에서의 소수 캐리어가 p- 타입 영역(410)으로 주입되어 소수 캐리어 소자로 동작하게 된다. 이에 따라 소자의 역회복 시 소수 캐리어가 재결합될 때까지 추가적인 역회복 전류가 흐르게 되며, 역회복 시간 또한 증가되는 현상이 발생한다. 4 shows a typical MOSFET device, in which minority carriers from the n-type pillar 400 are injected into the p-type region 410 to operate as a minority carrier device. Accordingly, during reverse recovery of the device, an additional reverse recovery current flows until the minority carriers are recombined, and the reverse recovery time also increases.

이에 비해, 도 5에서는 p-타입 폴리실리콘층(520)과 n-타입 필라(510)로 구성된 이종 접합 다이오드(HJD, Hetro Junction Diode)로 인해 n-타입 필라(510)에 소수 캐리어가 주입되는 현상이 발생하지 않는 것을 알 수 있다. 이로 인해 다수 캐리어 디바이스로 동작하게 된다. 이때, 소자의 역회복 시 n-타입 필라(120)에서 소수 캐리어의 재결합 현상이 발생하지 않기 때문에 역회복 전류가 낮아지고, 역회복 시간이 감소되는 효과를 얻을 수 있다. In contrast, in FIG. 5, minority carriers are injected into the n-type pillar 510 due to a heterojunction diode (HJD) composed of a p-type polysilicon layer 520 and an n-type pillar 510. It can be seen that the phenomenon does not occur. As a result, it operates as a multi-carrier device. In this case, since recombination of minority carriers does not occur in the n-type pillar 120 during reverse recovery of the device, the reverse recovery current is lowered and the reverse recovery time is reduced.

도 6은 일반적인 MOSFET 소자 및 본 발명의 일 실시예에 따른 MOSFET 소자의 역회복 특성을 도시한 그래프로, 도 4 및 도 5의 소자에 대한 역회복 특성을 나타낸 것이다. 6 is a graph showing reverse recovery characteristics of a typical MOSFET device and a MOSFET device according to an embodiment of the present invention, and shows the reverse recovery characteristics of the devices of FIGS. 4 and 5.

도 6을 참조하면, 종래의 MOSFET 소자(A)에 비해 이종 접합 다이오드 MOSFET 소자(B)의 역회복 전하(Reverse-Recovery Charge) 및 역회복 시간(Reverse-Recovery Time)이 감소된 것을 알 수 있다. 따라서, 본 발명의 일 실시예에 따른 이종 접합 다이오드 MOSFET 소자(B)의 역회복 특성이 향상되었음을 알 수 있다. Referring to FIG. 6, it can be seen that the reverse-recovery charge and reverse-recovery time of the heterojunction diode MOSFET device B are reduced compared to the conventional MOSFET device A. . Accordingly, it can be seen that the reverse recovery characteristic of the heterojunction diode MOSFET device B according to an embodiment of the present invention is improved.

상술한 바와 같이, 본 발명에 따른 MOSFET 소자 및 그 제조 방법은 게이트 패턴 하부에 p-타입 폴리실리콘층과 n-타입 필라로 구성된 이종 접합 다이오드(HJD, Hetro Junction Diode)를 집적하여 역회복 전하 및 역회복 시간을 감소시켜 소자의 역회복 특성이 향상되는 효과를 얻을 수 있다. As described above, the MOSFET device and its manufacturing method according to the present invention integrate a heterojunction diode (HJD, Hetro Junction Diode) composed of a p-type polysilicon layer and an n-type pillar under a gate pattern to generate reverse recovery charge and By reducing the reverse recovery time, the effect of improving the reverse recovery characteristics of the device can be obtained.

또한, p-타입 폴리실리콘층과 p-타입 필라 사이에 p-타입 쉴딩 패턴을 형성하여 p-타입 폴리실리콘층과 게이트 산화막에 높은 전계가 가해지는 것을 방지함으로써 소자의 신뢰성이 향상되는 효과를 얻을 수 있다. In addition, by forming a p-type shielding pattern between the p-type polysilicon layer and the p-type pillar, high electric fields are prevented from being applied to the p-type polysilicon layer and the gate oxide film, thereby improving the reliability of the device. I can.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Although the above has been described with reference to preferred embodiments of the present invention, those skilled in the art will variously modify and change the present invention within the scope not departing from the spirit and scope of the present invention described in the following claims. You will understand that you can do it.

100 : 제1 금속층
110 : 반도체 기판
120: n-타입 필라
130 : p-타입 필라
140 : p-타입 영역
150 : n-타입 영역
160 : p-타입 쉴딩 패턴
170 : p-타입 폴리실리콘층
180 : 제1 게이트 산화막
190 : 게이트 물질
190a: 게이트 패턴
200 : 제2 게이트 산화막100: first metal layer
110: semiconductor substrate
120: n-type pillar
130: p-type pillar
140: p-type area
150: n-type region
160: p-type shielding pattern
170: p-type polysilicon layer
180: first gate oxide film
190: gate material
190a: gate pattern
200: second gate oxide film

Claims (15)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 반도체 기판 상부에 p-타입 필라 및 상기 p-타입 필라를 포함하는 전체 상부에 n- 타입 필라를 형성하는 단계;
상기 n-타입 필라를 식각하여 상기 p-타입 필라 상측을 노출시키는 트렌치를 형성하는 단계;
상기 트렌치 저부에 일정 두께의 p-타입 폴리실리콘층을 증착하는 단계;
상기 트렌치 양측에 스페이서 형태의 게이트 패턴을 형성하는 단계; 및
상기 게이트 패턴들 사이의 상기 트렌치 내에 금속층을 매립하는 단계
를 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
Forming a p-type pillar over a semiconductor substrate and an n-type pillar over the entire top including the p-type pillar;
Etching the n-type pillar to form a trench exposing the upper side of the p-type pillar;
Depositing a p-type polysilicon layer having a predetermined thickness on the bottom of the trench;
Forming a spacer-shaped gate pattern on both sides of the trench; And
Filling a metal layer in the trench between the gate patterns
Method of manufacturing a MOSFET device comprising a.
 제7 항에 있어서,
상기 반도체 기판은 n-타입 기판이며, 하부에 금속층을 더 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
The method of claim 7,
The semiconductor substrate is an n-type substrate, the method of manufacturing a MOSFET device, characterized in that it further comprises a metal layer underneath.
 제7 항에 있어서,
상기 p-타입 필라 및 n-타입 필라를 형성하는 단계는 에피텍셜 성장 기법으로 진행하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
The method of claim 7,
The step of forming the p-type pillar and the n-type pillar proceeds with an epitaxial growth technique.
 제7 항에 있어서,
상기 n-타입 필라 상부에 더블 디퓨젼 이온 주입 공정을 진행하여 n-타입 영역 및 p-타입 영역을 형성하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
The method of claim 7,
A method of manufacturing a MOSFET device, wherein the n-type region and the p-type region are formed by performing a double diffusion ion implantation process on the n-type pillar.
 제7 항에 있어서, 상기 p-타입 폴리실리콘층을 증착하는 단계 이전에,
상기 트렌치 저부에 p-타입 필라와 접촉하는 쉴딩 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
The method of claim 7, prior to the step of depositing the p-type polysilicon layer,
And forming a shielding pattern in contact with the p-type pillar at the bottom of the trench.
 제10 항에 있어서, 상기 게이트 패턴을 형성하는 단계는
상기 트렌치를 포함하는 전체 표면에 제1 게이트 산화막을 증착하는 단계;
상기 제1 게이트 산화막을 표면에 게이트 물질을 형성하는 단계;
등방석 식각 공정으로 상기 게이트 물질을 식각하여 상기 트렌치 내벽에 게이트 패턴을 형성하는 단계;
상기 게이트 패턴이 형성된 상기 트렌치를 포함하는 전체 표면에 제2 게이트 산화막을 증착하는 단계; 및
상기 트렌치 저부 및 상기 p-타입 영역 표면에 형성된 상기 제2 게이트 산화막을 제거하는 단계
를 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.

The method of claim 10, wherein forming the gate pattern
Depositing a first gate oxide film over the entire surface including the trench;
Forming a gate material on a surface of the first gate oxide layer;
Forming a gate pattern on the inner wall of the trench by etching the gate material through an isotropic etching process;
Depositing a second gate oxide layer on the entire surface including the trench where the gate pattern is formed; And
Removing the second gate oxide layer formed on the bottom of the trench and the surface of the p-type region
Method of manufacturing a MOSFET device comprising a.

 제7항 내지 제12항 중 어느 한항에 따른 제조 방법에 의해 제조되는 MOSFET 소자.
A MOSFET device manufactured by the manufacturing method according to any one of claims 7 to 12.
 제13항에 있어서,
제1 금속층을 포함하는 반도체 기판;
상기 반도체 기판 상부에 형성된 p-타입 필라;
상기 p-타입 필라 양측에 상기 p-타입 필라와 접촉하며, 상측이 상기 p-타입 필라 상측에 비해 높은 위치에 형성된 n-타입 필라;
상기 p-타입 필라 상에 형성된 p-타입 폴리실리콘층;
상기 p-타입 필라 및 상기 p-타입 폴리실리콘층 사이에 형성된 p-타입 쉴딩(Shieding) 패턴;
상기 p-타입 폴리실리콘층 양측 에지부 상부에 형성된 제1 및 제2 게이트 패턴;
상기 제1 및 제2 게이트 패턴 외측에 형성된 게이트 산화막; 및
상기 제1 및 제2 게이트 패턴들 사이에 매립되며, 상기 p-타입 필라와 접촉하는 제2 금속층을 포함하는 것을 특징으로 하는 MOSFET 소자.
The method of claim 13,
A semiconductor substrate including a first metal layer;
A p-type pillar formed on the semiconductor substrate;
N-type pillars formed on both sides of the p-type pillar in contact with the p-type pillar, and an upper side thereof formed at a position higher than that of the p-type pillar;
A p-type polysilicon layer formed on the p-type pillar;
A p-type shielding pattern formed between the p-type pillar and the p-type polysilicon layer;
First and second gate patterns formed on both edge portions of the p-type polysilicon layer;
A gate oxide film formed outside the first and second gate patterns; And
And a second metal layer buried between the first and second gate patterns and in contact with the p-type pillar.
 제14항에 있어서,
상기 제1 금속층은 드레인(Drain) 금속 라인이며, 제2 금속층은 소스(Source) 금속 라인인 것을 특징으로 하는 MOSFET 소자.
The method of claim 14,
The first metal layer is a drain metal line, and the second metal layer is a source metal line.
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