KR102515335B1 - Mosfet device and method thereof - Google Patents
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Abstract
본 발명의 일 실시예에 따른 MOSFET 소자는 반도체 기판 상에 구비된 드리프트층과, 상기 드리프트층 상부에 구비된 게이트 트렌치와, 상기 게이트 트렌치 내에 적층되며, 서로 다른 도전형의 폴리실리콘으로 구성된 제1 게이트 패턴 및 제2 게이트 패턴과, 상기 제1 게이트 패턴 하부에 구비되며, 일정 간격 이격된 분리된 형태의 쉴딩 패턴과, 상기 분리된 쉴딩 패턴들 사이의 상기 제1 게이트 패턴 하부에 구비된 전류 확산층을 포함하는 것을 특징으로 한다.A MOSFET device according to an embodiment of the present invention includes a drift layer provided on a semiconductor substrate, a gate trench provided on top of the drift layer, and a first layer formed of polysilicon of different conductivity types stacked in the gate trench. A gate pattern and a second gate pattern, a shielding pattern provided under the first gate pattern and separated by a predetermined interval, and a current diffusion layer provided under the first gate pattern between the separated shielding patterns. It is characterized in that it includes.
Description
본 발명은 MOSFET 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 P+폴리실리콘으로 구성된 분할 게이트를 포함하는 MOSFET 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a MOSFET device and a method for manufacturing the same, and more particularly, to a MOSFET device including a split gate made of P + polysilicon and a method for manufacturing the same.
SiC(탄화규소)는 반도체 산업에서 주로 사용되는 물질인 실리콘(Si) 보다 큰 에너지대역을 가져 높은 열 전도성, 높은 항복 전압, 낮은 온저항 등을 가져 고전압의 파워 MOSFET에 적합하다. Double Trench MOSFET(DTMOSFET)은 이러한 파워 MOSFET 구조 중 하나인데, 게이트 부분과 소스 부분의 트렌치를 통해 JFET 영역을 최소화하여 온 저항을 줄이고 게이트 산화막이 받는 전계를 분산시켜 주는 역할을 한다.SiC (silicon carbide) has a larger energy band than silicon (Si), a material mainly used in the semiconductor industry, and is suitable for high-voltage power MOSFETs because of its high thermal conductivity, high breakdown voltage, and low on-resistance. Double Trench MOSFET (DTMOSFET) is one of these power MOSFET structures. It minimizes the JFET area through the trench of the gate and source parts to reduce the on-resistance and distribute the electric field received by the gate oxide film.
분할 게이트 DTMOSFET(SG-DTMOSFET)은 기존 DTMOSFET의 게이트 부분을 분할시켜 게이트 바이어스가 가해지는 액티브 채널(active channel) 게이트 영역과 소스 바이어스와 연결된 소스 분할 게이트의 구조로 이루어져 있다. 액티브 채널 게이트의 영역이 줄어들었기 때문에 accumulation 영역이 감소하여 온 저항이 다소 증가하지만, 입력 캐패시턴스 및 게이트-드레인 간 캐패시턴스 등이 크게 감소하여 게이트-드레인 차지(charge) 등이 감소하게 되고 결과적으로 스위칭 시간이 짧아져 기존의 DTMOSFET보다 더 낮은 스위칭 손실을 갖는다.A split gate DTMOSFET (SG-DTMOSFET) consists of a structure of an active channel gate region to which a gate bias is applied by dividing a gate portion of a conventional DTMOSFET and a source split gate connected to a source bias. Since the area of the active channel gate is reduced, the accumulation region is reduced and the on-resistance is slightly increased, but the input capacitance and gate-to-drain capacitance are greatly reduced, so the gate-to-drain charge is reduced and consequently the switching time is shorter, resulting in lower switching losses than conventional DTMOSFETs.
한국 등록특허 제10-1386132호는 트렌치 구조를 갖는 SiC MOSFET 및 그 제조방법에 관한 것으로, 트렌치 게이트 구조를 갖는 SiC MOSFET의 제조방법에 있어서, 트렌치 식각을 위한 트렌치 식각 마스크를 형성하고, SiC 기판에 트렌치를 식각하 는 제 1단계와; 상기 트렌치 식각 마스크를 활용하고, 트렌치 하부 방향에 SiC 기판에 수직인 방향으로 바나듐을 이온주입하는 제 2단계와; 상기 트렌치 식각마스크를 활용하고, SiC 기판의 수직방향에서 α°각도만큼 기울어지 게 트렌치 측벽에 질소를 이온주입하는 제 3단계; 및, 게이트 절연막을 형성하고, 트렌치에 전도성 물질을 채워 넣어 트렌치 게이트 구조를 형성시키는 제 4단계;를 포함한다.Korean Patent Registration No. 10-1386132 relates to a SiC MOSFET having a trench structure and a manufacturing method thereof. In the manufacturing method of a SiC MOSFET having a trench gate structure, a trench etching mask for trench etching is formed, and a SiC substrate is formed. a first step of etching the trench; a second step of utilizing the trench etching mask and implanting vanadium ions into the lower portion of the trench in a direction perpendicular to the SiC substrate; a third step of implanting nitrogen ions into sidewalls of the trenches using the trench etch mask and inclined at an angle of α° from the vertical direction of the SiC substrate; and a fourth step of forming a gate insulating layer and filling the trench with a conductive material to form a trench gate structure.
한국공개특허 제10-2012-0010538호는 실리콘 카바이드 트렌치 모스펫의 제작 방법에 관한 것으로, 실리콘 카바이드에 트렌치를 형성하고, 상기 트렌치에 실리콘 박막을 형성한 후, 상기 실리콘 박막이 형성된 실 리콘 카바이드를 산화시켜 트렌치 측면과 바닥면에 실리콘 산화막을 형성하여 게이트 절연막을 제조하는 것을 특징으로 한다.Korean Patent Publication No. 10-2012-0010538 relates to a method for manufacturing a silicon carbide trench MOSFET, which involves forming a trench in silicon carbide, forming a silicon thin film in the trench, and then oxidizing the silicon carbide on which the silicon thin film is formed. to form a silicon oxide film on the side surface and bottom surface of the trench to manufacture a gate insulating film.
본 발명의 일 실시예는 소스와 연결되는 분할 게이트를 P+ 폴리실리콘으로 구성하여, P+ 폴리실리콘과 N타입 드리프트층에 의한 이종 접합(Hetro-junction)으로 바디 다이오드가 동작되도록 함으로써, 역방향 회복 전하가 거의 없고, 이로 인해 스위칭 손실을 크게 감소시킬 수 있는 MOSFET 소자 및 그 제조 방법을 제공하고자 한다.An embodiment of the present invention configures a split gate connected to a source with P+ polysilicon, and operates a body diode with a hetero-junction by P+ polysilicon and an N-type drift layer, so that reverse recovery charges are generated. It is intended to provide a MOSFET device and a method for manufacturing the same, which can significantly reduce switching loss.
본 발명의 일 실시예는 분할 게이트 하부에 분리된 쉴딩 패턴을 형성하여 분리된 쉴딩 패턴이 생성하는 공핍 영역을 통해 P+ 폴리실리콘에 큰 전계가 가해지는 것을 방지함으로써, 폴리실리콘의 절연 파괴와 누설 전류를 감소시키는 MOSFET 소자 및 그 제조 방법을 제공하고자 한다.An embodiment of the present invention forms a separate shielding pattern under the split gate to prevent a large electric field from being applied to P+ polysilicon through a depletion region generated by the separated shielding pattern, thereby preventing dielectric breakdown and leakage current of the polysilicon. It is intended to provide a MOSFET device and a manufacturing method for reducing
본 발명의 일 실시예에 따른 MOSFET 소자는 반도체 기판 상에 구비된 드리프트층과, 상기 드리프트층 상부에 구비된 게이트 트렌치와, 상기 게이트 트렌치 내에 적층되며, 서로 다른 도전형의 폴리실리콘으로 구성된 제1 게이트 패턴 및 제2 게이트 패턴과, 상기 제1 게이트 패턴 하부에 구비되며, 일정 간격 이격된 분리된 형태의 쉴딩 패턴과, 상기 분리된 쉴딩 패턴들 사이의 상기 제1 게이트 패턴 하부에 구비된 전류 확산층을 포함하는 것을 특징으로 한다.A MOSFET device according to an embodiment of the present invention includes a drift layer provided on a semiconductor substrate, a gate trench provided on top of the drift layer, and a first layer formed of polysilicon of different conductivity types stacked in the gate trench. A gate pattern and a second gate pattern, a shielding pattern provided under the first gate pattern and separated by a predetermined interval, and a current diffusion layer provided under the first gate pattern between the separated shielding patterns. It is characterized in that it includes.
상기 제1 게이트 패턴 및 상기 제2 게이트 패턴 사이에 형성된 게이트 산화막과, 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴 측벽에 형성된 측벽 산화막을 더 포함하는 것을 특징으로 한다.It may further include a gate oxide layer formed between the first gate pattern and the second gate pattern, and a sidewall oxide layer formed on sidewalls of the first gate pattern and the second gate pattern.
상기 게이트 트렌치 양측의 상기 드리프트층 내에 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴과 오버랩되도록 구비된 전류 확산층 영역과, 상기 전류 확산층 영역 상단부에 위치한 베이스 영역과, 상기 베이스 영역 상단부에 위치한 소스 영역으로 구성된 적층 패턴을 더 포함하는 것을 특징으로 한다.A current diffusion layer region provided to overlap the first gate pattern and the second gate pattern in the drift layer at both sides of the gate trench, a base region positioned at an upper end of the current diffusion layer region, and a source region positioned at an upper end of the base region. It is characterized in that it further comprises a configured laminated pattern.
상기 제1 게이트 패턴은 분할 게이트로 P타입 폴리실리콘으로 형성되며, 제2 게이트 패턴은 활성 채널 게이트로 N타입 폴리실리콘으로 형성된 것을 특징으로 한다.The first gate pattern is formed of P-type polysilicon as a split gate, and the second gate pattern is formed of N-type polysilicon as an active channel gate.
상기 적층 패턴 측벽에 구비되어, 베이스 영역과 오버랩되도록 형성된 쉴딩 영역과, 상기 쉴딩 영역 및 상기 소스 영역 상부에 형성된 소스 메탈 라인과, 상기 제2 게이트 패턴 상부에 형성된 게이트 메탈 라인과, 상기 반도체 기판 하부에 형성된 드레인 메탈 라인을 더 포함하는 것을 특징으로 한다.A shielding region provided on sidewalls of the stacked pattern and formed to overlap a base region, a source metal line formed on the shielding region and the source region, a gate metal line formed on the second gate pattern, and a lower portion of the semiconductor substrate It is characterized in that it further comprises a drain metal line formed on.
상기 쉴딩 패턴의 선폭과 상기 전류 확산층의 선폭이 약 3 : 4의 비를 갖는 것을 특징으로 한다.A line width of the shielding pattern and a line width of the current diffusion layer may have a ratio of about 3:4.
본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법은 반도체 기판 상부에 드리프트층을 형성하는 단계와, 상기 드리프트층 내에 전류 확산층 영역, 베이스 영역 및 소스 영역을 순차적으로 형성하는 단계와, 상기 소스 영역, 베이스 영역 및 전류 확산층이 형성된 상기 드리프트층을 식각하여 게이트 트렌치를 형성하는 단계와, 상기 게이트 트렌치에 의해 노출된 전류 확산층의 일부 영역에 불순물 이온을 도핑하여 일정 간격 이격되어 분리된 형태의 쉴딩 패턴을 형성하는 단계와, 상기 쉴딩 패턴이 형성된 상기 게이트 트렌치 내에 제1 게이트 패턴 및 상기 제1 게이트 패턴과 다른 도전형을 갖는 제2 게이트 패턴을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a MOSFET device according to an embodiment of the present invention includes forming a drift layer on a semiconductor substrate, sequentially forming a current diffusion layer region, a base region, and a source region in the drift layer, and the source region. , etching the drift layer on which the base region and the current diffusion layer are formed to form a gate trench, and doping impurity ions in a partial region of the current diffusion layer exposed by the gate trench to separate shielding patterns at regular intervals. and sequentially forming a first gate pattern and a second gate pattern having a different conductivity type from the first gate pattern in the gate trench on which the shielding pattern is formed.
상기 제1 게이트 패턴 및 상기 제2 게이트 패턴 사이에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming a gate oxide layer between the first gate pattern and the second gate pattern.
상기 제1 게이트 패턴은 분할 게이트로 P타입 폴리실리콘으로 형성하며, 제2 게이트 패턴은 활성 채널 게이트로 N타입 폴리실리콘으로 형성하는 것을 특징으로 한다.The first gate pattern is formed of P-type polysilicon as a split gate, and the second gate pattern is formed of N-type polysilicon as an active channel gate.
상기 쉴딩 패턴을 형성하는 단계는 상기 게이트 트렌치에 의해 노출된 상기 전류 확산층을 중앙부에 마스크 패턴을 형성하여 상기 전류 확산층 양측을 오픈시키는 단계와, 상기 마스크 패턴에 의해 오픈된 상기 전류 확산층 양측에 불순물 이온을 주입하는 단계와, 상기 마스크 패턴을 제거하여 분리된 쉴딩 패턴 및 상기 쉴딩 패턴들 사이에 위치한 전류 확산층의 구조를 형성하는 단계를 더 포함하는 것을 특징으로 한다. The forming of the shielding pattern may include forming a mask pattern at the center of the current diffusion layer exposed by the gate trench to open both sides of the current diffusion layer, and impurity ions on both sides of the current diffusion layer opened by the mask pattern. It is characterized in that it further comprises the step of injecting and the step of removing the mask pattern to form a structure of a separated shielding pattern and a current diffusion layer positioned between the shielding patterns.
상기 쉴딩 패턴의 선폭과 상기 전류 확산층의 선폭이 약 3 : 4의 비를 갖도록 형성하는 것을 특징으로 한다.It is characterized in that the line width of the shielding pattern and the line width of the current diffusion layer are formed to have a ratio of about 3:4.
상기 소스 영역, 상기 베이스 영역 및 상기 전류 확산층 영역을 식각하여 소스 트렌치를 형성하는 단계와, 상기 소스 트렌치 내에 임플란트 공정을 통해 쉴딩 영역을 형성하는 단계와, 상기 소스 트렌치를 매립하며, 상기 소스 영역과 접속하는 소스 메탈 라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.Forming a source trench by etching the source region, the base region, and the current diffusion layer region; forming a shielding region in the source trench through an implant process; filling the source trench; It is characterized in that it further comprises the step of forming a connecting source metal line.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.The disclosed technology may have the following effects. However, it does not mean that a specific embodiment must include all of the following effects or only the following effects, so it should not be understood that the scope of rights of the disclosed technology is limited thereby.
본 발명의 일 실시예에 따른 MOSFET 소자 및 그 제조 방법은 소스와 연결되는 분할 게이트를 P+ 폴리실리콘으로 구성하여, P+ 폴리실리콘과 N타입 드리프트층에 의한 이종 접합(Hetro-junction)으로 바디 다이오드가 동작되도록 함으로써, 역방향 회복 전하가 거의 없고, 이로 인해 스위칭 손실을 크게 감소시킬 수 있는 효과가 있다. A MOSFET device and method for manufacturing the same according to an embodiment of the present invention configures a split gate connected to a source with P+ polysilicon, and forms a body diode with a hetero-junction by P+ polysilicon and an N-type drift layer. By operating, there is almost no reverse recovery charge, and thus there is an effect of greatly reducing switching loss.
본 발명의 일 실시예에 따른 MOSFET 소자 및 그 제조 방법은 분할 게이트 하부에 분리된 쉴딩 패턴을 형성하여 드레인에 큰 전압이 걸리는 오프 상태일 때 큰 전계가 P+ 폴리실리콘에 가해지는 것을 방지함으로써, 폴리실리콘의 절연 파괴와 누설 전류를 감소시키는 효과가 있다.A MOSFET device and method of manufacturing the same according to an embodiment of the present invention form a separated shielding pattern under a split gate to prevent a large electric field from being applied to P+ polysilicon when a large voltage is applied to the drain in an off state, thereby preventing polysilicon from being applied. It has the effect of reducing dielectric breakdown and leakage current of silicon.
도 1은 본 발명의 일 실시예에 따른 MOSFET 소자를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법을 도시한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 MOSFET 소자의 온 저항 및 항복 전압의 특성을 비교한 그래프이다.
도 4는 본 발명의 일 실시예에 따른 MOSFET의 누설 전류를 나타내는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 MOSFET 소자의 전계 분포를 나타내는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 MOSFET 소자의 커패시턴스를 나타낸 그래프이다.
도 7은 본 발명의 일 실시예에 따른 MOSFET 소자의 게이트 차지를 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 MOSFET 소자의 순방향 바디 다이오드 특성을 나타낸 그래프이다.
도 9는 일 실시예에 따른 MOSFET의 바디 다이오드 시 순방향 전압에서 전자(electron) 전류 밀도를 나타내고, 도 10은 홀(Hole) 전류 밀도를 나타낸 그림이다.
도 11은 소자의 역방향 회복 특성 및 스위칭 특성을 시뮬레이션 하기 위한 회로 및 Con-DTMOSFET, SG-DTMOSFET, SHG-DTMOSFET의 바디 다이오드 역방향 회복 특성을 비교한 그래프이다.
도 12는 DTMOSFET 소자들의 바디 다이오드 사용 시 스위칭 손실 비교 그래프이다. 1 is a cross-sectional view showing a MOSFET device according to an embodiment of the present invention.
2 is cross-sectional views illustrating a method of manufacturing a MOSFET device according to an embodiment of the present invention.
3 is a graph comparing on-resistance and breakdown voltage characteristics of a MOSFET device according to an embodiment of the present invention.
4 is a graph showing leakage current of a MOSFET according to an embodiment of the present invention.
5 is a graph showing electric field distribution of a MOSFET device according to an embodiment of the present invention.
6 is a graph showing capacitance of a MOSFET device according to an embodiment of the present invention.
7 is a graph showing gate charge of a MOSFET device according to an embodiment of the present invention.
8 is a graph showing forward body diode characteristics of a MOSFET device according to an embodiment of the present invention.
9 shows an electron current density at a forward voltage at the time of a body diode of a MOSFET according to an embodiment, and FIG. 10 is a diagram showing a hole current density.
11 is a graph comparing body diode reverse recovery characteristics of Con-DTMOSFET, SG-DTMOSFET, and SHG-DTMOSFET and a circuit for simulating reverse recovery characteristics and switching characteristics of devices.
12 is a switching loss comparison graph when body diodes of DTMOSFET devices are used.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.Since the description of the present invention is only an embodiment for structural or functional description, the scope of the present invention should not be construed as being limited by the embodiments described in the text. That is, since the embodiment can be changed in various ways and can have various forms, it should be understood that the scope of the present invention includes equivalents capable of realizing the technical idea. In addition, since the object or effect presented in the present invention does not mean that a specific embodiment should include all of them or only such effects, the scope of the present invention should not be construed as being limited thereto.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.Meanwhile, the meaning of terms described in this application should be understood as follows.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.Terms such as "first" and "second" are used to distinguish one component from another, and the scope of rights should not be limited by these terms. For example, a first element may be termed a second element, and similarly, a second element may be termed a first element.
어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It should be understood that when an element is referred to as being “connected” to another element, it may be directly connected to the other element, but other elements may exist in the middle. On the other hand, when an element is referred to as being "directly connected" to another element, it should be understood that no intervening elements exist. Meanwhile, other expressions describing the relationship between components, such as “between” and “immediately between” or “adjacent to” and “directly adjacent to” should be interpreted similarly.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Expressions in the singular number should be understood to include plural expressions unless the context clearly dictates otherwise, and terms such as “comprise” or “having” refer to an embodied feature, number, step, operation, component, part, or these. It should be understood that it is intended to indicate that a combination exists, and does not preclude the possibility of the presence or addition of one or more other features, numbers, steps, operations, components, parts, or combinations thereof.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.In each step, the identification code (eg, a, b, c, etc.) is used for convenience of explanation, and the identification code does not describe the order of each step, and each step clearly follows a specific order in context. Unless otherwise specified, it may occur in a different order than specified. That is, each step may occur in the same order as specified, may be performed substantially simultaneously, or may be performed in the reverse order.
본 발명은 컴퓨터가 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현될 수 있고, 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.The present invention can be implemented as computer readable code on a computer readable recording medium, and the computer readable recording medium includes all types of recording devices storing data that can be read by a computer system. . Examples of computer-readable recording media include ROM, RAM, CD-ROM, magnetic tape, floppy disk, and optical data storage devices. In addition, the computer-readable recording medium may be distributed to computer systems connected through a network, so that computer-readable codes may be stored and executed in a distributed manner.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.All terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs, unless defined otherwise. Terms defined in commonly used dictionaries should be interpreted as consistent with meanings in the context of the related art, and cannot be interpreted as having ideal or excessively formal meanings unless explicitly defined in the present application.
도 1은 본 발명의 일 실시예에 따른 MOSFET 소자를 도시한 단면도이다.1 is a cross-sectional view showing a MOSFET device according to an embodiment of the present invention.
도 1을 참조하면, 반도체 기판(100) 상부에 드리프트층(105)이 구비된다. 반도체 기판(100)은 제1 도전형을 가지며, 바람직하게는 N타입으로 형성될 수 있다. 드리프트층(105)은 반도체 기판(100)과 동일한 제1 도전형을 가지며, 바람직하게는 N타입으로 형성될 수 있다. 드리프트층(105)은 반도체 기판(100)에 비해여 낮은 도핑 농도를 갖는다. 드리프트층(105)은 반도체 소자의 항복 전 압을 결정짓는 역할을 한다.Referring to FIG. 1 , a
드리프트층(105) 상부에 일정 깊이의 게이트 트렌치가 구비되고, 게이트 트렌치 내에 제1 게이트 패턴(155), 게이트 산화막(160) 및 제2 게이트 패턴(165)이 순차적으로 적층되어 구비된다. 이때, 제1 게이트 패턴(155)과 제2 게이트 패턴(165)은 서로 다른 도전형 폴리실리콘으로 구성된다. A gate trench having a predetermined depth is provided on the
더욱 구체적으로 설명하면, 제1 게이트 패턴(155)은 분할 게이트로 제2 도전형 폴리실리콘으로 형성되며, 제2 도전형은 P타입인 것이 바람직하다. 제1 게이트 패턴(155)은 소스와 연결되어 게이트-드레인 캐패시턴스를 감소시키는 역할을 한다. 제2 게이트 패턴(165)은 활성 채널 게이트로 제1 도전형 폴리실리콘으로 형성되며, 제1 도전형은 N타입인 것이 바람직하다. 제2 게이트 패턴(165)은 게이트 바이어스와 연결되어 채널 형성을 컨트롤 한다. More specifically, the
게이트 트렌치 저부에는 쉴딩 패턴(140)이 구비된다. 쉴딩 패턴(140)은 제1 게이트 패턴(155) 하부에 위치하며, 전류 확산층(145)에 의해 일정 간격 이격되어 분리된 형태로 형성된다. 분리된 형태의 쉴딩 패턴(140)은 제2 도전형으로 형성되며, P타입으로 형성하는 것이 바람직하다. 쉴딩 패턴(140)의 선폭이 너무 짧으면 Vf는 개선되지만 항복 전압이 감소하게 되므로, 쉴딩 패턴(140)은 적절한 선폭을 갖도록 하며, 바람직하게는 쉴딩 패턴(140)의 선폭(W2) 및 전류 확산층(145)의 선폭(W1)은 약 3 : 4의 비를 갖도록 한다. 쉴딩 패턴(140)은 드레인 전압으로 인해 산화막에 높은 전계가 걸리는 것을 막아주는 역할을 한다. 또한, 오프 상태 시 공핍 영역이 확장되어 드레인의 높은 전계로부터 제1 게이트 패턴(155)인 P타입 폴리실리콘을 보호하여 절연 파괴와 누설 전류를 방지한다. 소스에 순방향 전압을 가해 주는 경우에는 공핍 영역이 축소되어 전류가 P타입 폴리실리콘으로부터 드레인으로 흐를 수 있는 통로를 형성할 수 있다. A
그리고, 분리된 쉴딩 패턴(140)들 사이에는 전류 확산층(145)이 구비된다. 전류 확산층(145)은 드리프트층(105)보다 약간 높은 농도의 불순물 도핑이 되어 전류가 잘 흐를 수 있도록 보조하는 역할을 한다. A current spreading
게이트 트렌치 내측벽에는 측벽 산화막(150)이 구비되며, 게이트 트렌치 양측으로는 전류 확산층(110), 베이스 영역(115) 및 소스 영역(120)의 적층 패턴이 구비된다. 소스 영역(120)은 제1 도전형으로 형성되며, 바람직하게는 N타입으로 형성된다. 소스 영역(120)은 드리프트층(105)보다 높은 도핑 농도를 갖는다. 베이스 영역(115)은 채널이 형성되는 부분으로 제2 도전형으로 형성되며, 바람직하게는 P타입으로 형성할 수 있다. 전류 확산층(110)은 N타입으로 형성되며, 드리프트층보다 약간 높은 도핑 농도를 갖는다. A
적층 패턴 일측으로 소스 트렌치가 구비되며, 전류 확산층(110), 베이스 영역(115) 및 소스 영역(120) 일측벽과 소스 트렌치 저부에 쉴딩 영역(130)이 구비된다. A source trench is provided on one side of the stacked pattern, and a
또한, 쉴딩 영역(130) 및 소스 영역(120) 상부에 소스 메탈 라인(170)이 구비되고, 제2 게이트 패턴(165) 상부에는 게이트 메탈 라인(175)이 구비되며, 반도체 기판(100) 하부에는 드레인 메탈 라인(180)이 구비된다. 여기서, 쉴딩 영역(130)은 P타입으로 형성되며, 소스 메탈 라인(170)과 저항성 접촉을 형성하여 드레인 전압에 의해 높은 전계가 집중되는 것을 방지하며 리치쓰루(reach through)가 발생하지 않도록 도와준다.In addition, a
도 2는 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법을 도시한 단면도들이다.2 is cross-sectional views illustrating a method of manufacturing a MOSFET device according to an embodiment of the present invention.
먼저, 도 2a를 참조하면, 반도체 기판(200) 상부에 드리프트층(205)을 형성한다. 반도체 기판(200)은 N타입인 제1 도전형 SiC 기판일 수 있으며, 일반적으로 SiC 기판은 4H-SiC를 사용한다. 드리프트층(205)은 반도체 기판(200)으로부터 에피택셜 성장(Epitaxy Growth) 방법을 통해 형성된다. 드리프트층(205)은 반도체 기판(200)과 동일한 제1 도전형을 가지며, 바람직하게는 N타입으로 형성될 수 있다. 드리프트층(205)은 반도체 기판(200)에 비해여 낮은 도핑 농도로 형성되며, 이러한 드리프트층(205)은 반도체 소자의 항복 전압을 결정짓는 역할을 한다. First, referring to FIG. 2A , a
이후, 드리프트층(205) 상부에 전류 확산층(CSL; Current Spreading Layer)(210)을 형성한다. 전류 확산층(210)은 에피택셜 성장 방법을 통해 형성되며, 드리프트층(205)보다 약간 높은 농도로 도핑되어 전류가 잘 흐를 수 있도록 돕는 역할을 한다. 다음으로, 전류 확산층(210) 상부에 이중 임플란트(double implantation) 공정을 진행하여 P형 베이스 영역(215)과 N+ 소스 영역(220)을 형성한다. 이중 임플란트 공정은 전체 상부에 일정 농도의 불순물을 도핑하여 진행할 수 있다. 여기에서, N형 불순물은 질소(nitrogen), 비소(As), 인(P), 비스무스(Bi) 및 안티몬(Sb) 중 적어도 어느 하나를 포함할 수 있고, P형 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중 적어도 어느 하나를 포함할 수 있다.Thereafter, a current spreading layer (CSL) 210 is formed on the
도 2b를 참조하면, 소스 영역(220), 베이스 영역(215) 및 전류 확산층(210)을 순차적으로 식각하여 소스 트렌치(225)를 형성하고, 소스 트렌치(225)에 대해 틸트 임플란트 공정을 진행하여 소스 트렌치(225) 측벽 및 하부면에 일정 두께의 쉴딩 영역(230)을 형성한다. 쉴딩 영역(230)은 제2 도전형으로 형성되며, P타입으로 형성하는 것이 바람직하다. Referring to FIG. 2B , the
도 2c를 참조하면, 소스 영역(220), 베이스 영역(215) 및 전류 확산층(210)의 중앙부를 순차적으로 식각하여 게이트 트렌치(235)를 형성한다. 이때, 게이트 트렌치(235)는 전류 확산층이 일정 두께 남겨지도록 형성할 수 있으며, 남겨진 전류 확산층에 대해 임플란트 공정을 진행하여 게이트 트렌치(235) 저부에 양측에 쉴딩 패턴(240)을 형성한다. 쉴딩 패턴(240)은 제2 도전형으로 형성되며, P타입으로 형성하는 것이 바람직하다. 쉴딩 패턴(240)은 게이트 트렌치(235) 저부에 남겨진 전류 확산층(245)에 의해 서로 분리되어 일정 간격 이격된 형태로 형성된다. 이때, 쉴딩 패턴(240)의 선폭(W2)이 너무 짧으면 Vf는 개선되지만 항복 전압이 감소하게 되므로, 쉴딩 패턴(240)은 적절한 선폭을 갖도록 형성하며, 바람직하게는 쉴딩 패턴(240)의 선폭(W2)과 전류 확산층(245)의 선폭(W1)이 약 3 : 4의 비를 갖도록 형성된다.Referring to FIG. 2C , the
쉴딩 패턴(240)은 게이트 트렌치(235)에 의해 노출된 전류 확산층 중앙부에 마스크 패턴을 형성하여 전류 확산층 양측을 오픈시킨 후 마스크 패턴에 의해 오픈된 전류 확산층 양측에 불순물 이온을 주입하고, 마스크 패턴을 제거하여 분리된 쉴딩 패턴(240) 및 쉴딩 패턴(240)들 사이에 위치한 전류 확산층(245)의 구조를 형성할 수 도 있다.In the
도 2d를 참조하면, 게이트 트렌치(235) 내벽에 산화막(250)을 형성한다. 산화막(250)은 건식 열 산화(Dry thermal oxidation) 공정을 통해 형성할 수 있다. 이어서 도 2e를 참조하면, 게이트 트렌치(235) 바닥면에 형성된 산화막(250)을 식각하여 제거하여 게이트 트렌치(235) 측벽에만 산화막(250)이 남겨지도록 한다. 산화막(250)의 식각은 RIE-CIP 식각 방법을 통해 진행할 수 있다. Referring to FIG. 2D , an
다음으로, 도 2f를 참조하면, 게이트 트렌치(235) 내에 제2 도전형 폴리실리콘층을 형성한다. 여기서, 제2 도전형은 P타입인 것이 바람직하다. 이후, 제2 도전형 폴리실리콘층을 일정 깊이만큼 식각하여 게이트 트렌치(235) 저부에만 제2 도전형 폴리실리콘층이 남겨 제1 게이트 패턴(255)을 형성한다. 이때, 게이트 트렌치(235) 측벽의 산화막(250)도 일부 식각된다. 제2 도전형 폴리실리콘층의 식각은 RIE-CIP 식각 방법을 통해 진행할 수 있다. 이후, 제1 게이트 패턴(255) 상부에 게이트 산화막(260)을 형성한다. 게이트 산화막(260)은 CVD 방법을 통해 형성하고, 게이트 산화막(260) 형성 후 일정 두께만큼 식각하여 원하는 높이의 게이트 산화막(260)을 형성할 수 있다.Next, referring to FIG. 2F , a second conductive polysilicon layer is formed in the
도 2g를 참조하면, 게이트 산화막(260)이 형성된 게이트 트렌치(235) 측벽에 측벽 산화막(252)을 형성한다. 측벽 산화막(252)은 건식 열산화 공정을 사용하여 진행할 수 있다. 이후, 게이트 트렌치(235)를 포함하는 전체 상부에 제1 도전형 폴리실리콘층을 형성한다. 여기서, 제1 도전형은 N타입인 것이 바람직하다. 이어서, 소스 영역(220)이 노출될때까지 에치백 공정을 진행하여 게이트 트렌치(235)의 게이트 산화막(260) 상부에 제2 게이트 패턴(265)을 형성한다. 제2 게이트 패턴(265)은 활성 게이트로 게이트 바이어스와 연결되어 채널 형성을 컨트롤 한다.Referring to FIG. 2G , a
도 2h를 참조하면, 소스 트렌치(225)에 소스 메탈 라인(270)을 형성하고, 제2 게이트 패턴(265) 상부에 게이트 메탈라인(275), 기판 하부에 드레인 메탈 라인(280)을 각각 형성한다. Referring to FIG. 2H , a
도 3은 본 발명의 일 실시예에 따른 MOSFET 소자의 온 저항 및 항복 전압의 특성을 비교한 그래프이다.3 is a graph comparing on-resistance and breakdown voltage characteristics of a MOSFET device according to an embodiment of the present invention.
도 3을 참조하면, 일 실시예에 따른 분할 이종 접합 게이트 MOSFET(SHG-DTMOSFET)과 일반적인 더블 트렌치 게이트 MOSFET(Con-DTMOSFET) 및 분할 게이트 MOSFET(SG-DTMOSFET)의 온 저항 특성을 나타낸 것으로, (a)는 온 저항 특성, (b)는 항복 전압 특성을 나타내는 것이다.Referring to FIG. 3, on-resistance characteristics of a split heterojunction gate MOSFET (SHG-DTMOSFET), a general double trench gate MOSFET (Con-DTMOSFET), and a split gate MOSFET (SG-DTMOSFET) according to an embodiment are shown, ( a) represents the on-resistance characteristic, and (b) represents the breakdown voltage characteristic.
SG-DTMOSFET 및 SHG-DTMOSFET 의 분할 게이트에 의해 축적층(accumulation layer)이 형성되지 않으므로, 각각 5.55mΩ·cm2, 5.45mΩ·cm2의 온저항을 갖는다. 4.74mΩ·cm2의 온 저항을 갖는 Con-DTMOSFET보다 다소 큰 것을 알 수 있다. SHG-DTMOSFET의 항복 전압은 Con-DTMOSFET 및 SG-DTMOSFET의 항복 전압에 비해 약간 낮은 값을 나타내고 있으나, 큰 차이가 없는 것을 알 수 있다. Since an accumulation layer is not formed by the split gates of the SG-DTMOSFET and the SHG-DTMOSFET, they have on-resistances of 5.55 mΩ·cm 2 and 5.45 mΩ·cm 2 , respectively. It can be seen that it is slightly larger than that of the Con-DTMOSFET having an on-resistance of 4.74 mΩ·cm 2 . The breakdown voltage of SHG-DTMOSFET shows a slightly lower value than that of Con-DTMOSFET and SG-DTMOSFET, but it can be seen that there is no significant difference.
도 4는 본 발명의 일 실시예에 따른 MOSFET의 누설 전류를 나타내는 그래프이다.4 is a graph showing leakage current of a MOSFET according to an embodiment of the present invention.
도 4를 참조하면, 본 발명의 SHG-DTMOSFET소자는 분할 게이트인 P+ 폴리실리콘층이 드레인 바이어스와 직접 연결된 전류 확산층(CSL)과 맞닿아 있음에도 P+폴리실리콘층 하부에 형성된 쉴딩 패턴의 depletion 영향으로 역방향 누설 전류가 다른 두 소자와 거의 차이가 없는 것을 알 수 있다.Referring to FIG. 4, in the SHG-DTMOSFET device of the present invention, even though the P+ polysilicon layer, which is a split gate, is in contact with the current spreading layer (CSL) directly connected to the drain bias, the reverse direction is affected by the depletion of the shielding pattern formed under the P+ polysilicon layer. It can be seen that there is almost no difference in leakage current from the other two devices.
도 5는 본 발명의 일 실시예에 따른 MOSFET 소자의 전계 분포를 나타내는 그래프이다.5 is a graph showing electric field distribution of a MOSFET device according to an embodiment of the present invention.
도 5는 OFF 상태에서 SHG-DTMOSFET의 전계 분포를 나타낸 것으로 전류 확산층(CSL)과 맞닿는 영역에서의 P+ 폴리실리콘의 전계는 약 0.34 MV/ cm로, 분리된 게이트 P+ 쉴딩 패턴에 의해 off 상태일 때 넓어진 공핍 영역이 드레인의 높은 전계로부터 P+ 폴리실리콘을 보호해 주기 때문에 고농도로 도핑된 폴리실리콘층의 항복 전압보다 낮게 나타난다.5 shows the electric field distribution of the SHG-DTMOSFET in the OFF state. The electric field of P+ polysilicon in the region in contact with the current spreading layer (CSL) is about 0.34 MV/cm, when the gate is off by the P+ shielding pattern. Since the widened depletion region protects the P+ polysilicon from the high electric field of the drain, it appears lower than the breakdown voltage of the highly doped polysilicon layer.
도 6은 본 발명의 일 실시예에 따른 MOSFET 소자의 커패시턴스를 나타낸 그래프이다.6 is a graph showing capacitance of a MOSFET device according to an embodiment of the present invention.
도 6을 참조하면, 길이가 감소된 활성 채널 게이트와 분할 게이트로 인해 SG-DTMOSFET과 SHG-DT MOSFET의 입력 커패시턴스 (Ciss)와 게이트-드레인 간 커패시턴스 (Crss)는 Con-DTMOSFET 대비 훨씬 더 감소한 것을 알 수 있다.Referring to FIG. 6, the input capacitance (C iss ) and the gate-to-drain capacitance (C rss ) of the SG-DTMOSFET and the SHG-DT MOSFET are much higher than those of the Con-DTMOSFET due to the active channel gate and the split gate with reduced lengths. it can be seen that the decrease
도 7은 본 발명의 일 실시예에 따른 MOSFET 소자의 게이트 차지를 나타내는 그래프이다.7 is a graph showing gate charge of a MOSFET device according to an embodiment of the present invention.
도 7을 참조하면, SG-DTMOSFET과 SHG-DTMOSFET의 게이트 차지(charge)의 크기와 게이트-드레인 차지의 크기는 Con-DTMOSFET에 비해 크게 감소한 것을 알 수 있다. 차지는 커패시턴스에 비례하기 때문에 낮은 게이트-드레인 커패시턴스를 갖는 분할 게이트 소자들이 게이트-드레인 차지의 크기도 작게 된다. 따라서 SG-DTMOSFET과 SHG-DTMOSFET은 Con-DTMOS FET 대비 다소 높은 온 저항을 가짐에도 훨씬 낮은 게이트-드레인 차지를 가져 스위칭 시간이 크게 줄어들어 스위칭 시 에너지 손실이 감소되는 효과를 얻을 수 있다.Referring to FIG. 7 , it can be seen that the size of gate charge and gate-drain charge of SG-DTMOSFET and SHG-DTMOSFET are greatly reduced compared to Con-DTMOSFET. Since the charge is proportional to the capacitance, the size of the gate-drain charge of split-gate devices having low gate-drain capacitance is also small. Therefore, SG-DTMOSFET and SHG-DTMOSFET have a slightly higher on-resistance than Con-DTMOS FET, but have a much lower gate-drain charge, so the switching time is greatly reduced, resulting in reduced energy loss during switching.
도 8은 본 발명의 일 실시예에 따른 MOSFET 소자의 순방향 바디 다이오드 특성을 나타낸 그래프이다.8 is a graph showing forward body diode characteristics of a MOSFET device according to an embodiment of the present invention.
도 8을 참조하면, SG-DTMOSFET과 Con-DTMOSFET은 P+ 쉴딩영역과 N- 드리프트, N+ 기판의 PiN 구성이므로 순방향 턴온(turn on) 전압 VF가 높다. 하지만 SHG-DTMOSFET은 P+ 폴리실리콘과 전류 확산층(N- drift)의 이종 접합 구성이므로 VF가 상대적으로 낮아 전력 소모가 적은 것을 알 수 있다. Referring to FIG. 8, since the SG-DTMOSFET and Con-DTMOSFET are composed of P+ shielding region, N- drift, and PiN of N+ substrate, the forward turn on voltage V F is high. However, since the SHG-DTMOSFET is a heterojunction configuration of P+ polysilicon and a current diffusion layer (N- drift), V F is relatively low, resulting in low power consumption.
도 9는 일 실시예에 따른 MOSFET 의 바디 다이오드 시 순방향 전압에서 전자(electron) 전류 밀도를 나타내고, 도 10은 홀(Hole) 전류 밀도를 나타낸 그림이다. 9 shows an electron current density at a forward voltage in case of a body diode of a MOSFET according to an embodiment, and FIG. 10 is a diagram showing a hole current density.
Con-DTMOSFET 및 SG-DTMOSFET은 PiN 다이오드로 구성되므로 턴온 시 전자와 홀이 이동하며 의해 전류가 흐른다. 반면에 SHG-DTMOSFET은 게이트 P+ 쉴딩 영역에 의해 공핍 영역이 감소하며 전류 통로가 형성되고 소스 연결된 P+ 폴리실리콘층에서 드레인 연결된 N+ 기판 방향으로 전류가 흐른다. SHG-DTMOSFET의 바디 다이오드는 이종 접합에 의해 턴 온시 전자만이 전류 흐름에 관여하며 홀은 전류 흐름에 관여하지 않는 것을 볼 수 있다. Since Con-DTMOSFET and SG-DTMOSFET are composed of PiN diodes, when turned on, electrons and holes move and current flows. On the other hand, in the SHG-DTMOSFET, the depletion region is reduced by the gate P+ shielding region, a current path is formed, and current flows from the source-connected P+ polysilicon layer to the drain-connected N+ substrate. When the body diode of the SHG-DTMOSFET is turned on due to the heterojunction, only electrons participate in current flow, and holes do not participate in current flow.
도 11은 소자의 역방향 회복 특성 및 스위칭 특성을 시뮬레이션 하기 위한 회로 및 Con-DTMOSFET, SG-DTMOSFET, SHG-DTMOSFET의 바디 다이오드 역방향 회복 특성을 비교한 그래프이다.11 is a graph comparing body diode reverse recovery characteristics of Con-DTMOSFET, SG-DTMOSFET, and SHG-DTMOSFET and a circuit for simulating reverse recovery characteristics and switching characteristics of devices.
도 11 (a)는 소자의 역방향 회복 특성 및 스위칭 특성을 시뮬레이션 하기 위한 회로 구성이며, 도 11 (b)는 Con-DTMOSFET, SG-DTMOSFET, SHG-DTMOSFET의 바디 다이오드 역방향 회복 특성을 비교한 그래프로, 바디 다이오드가 턴 온에서 턴 오프가 될 때, Con-DTMOSFET과 SG-DT MOSFET은 N-drift 영역에 남아있던 소수 캐리어인 홀(hole)들이 많이 남아있기 때문에 큰 역방향 회복 전류, 시간 및 차지를 갖는다. 반면에 SHG-DTMOSFET은 N-drift 영역에 홀들이 거의 없으므로 훨씬 더 작은 역방향 회복 전류, 시간 및 차지를 갖는다.11 (a) is a circuit configuration for simulating reverse recovery characteristics and switching characteristics of a device, and FIG. 11 (b) is a graph comparing body diode reverse recovery characteristics of Con-DTMOSFET, SG-DTMOSFET, and SHG-DTMOSFET. , When the body diode is turned off from turn-on, Con-DTMOSFET and SG-DT MOSFET have a large reverse recovery current, time, and charge because many minority carrier holes remain in the N-drift region. have On the other hand, the SHG-DTMOSFET has much smaller reverse recovery current, time and charge because there are few holes in the N-drift region.
도 12는 DTMOSFET 소자들의 바디 다이오드 사용 시 스위칭 손실 비교 그래프이다. Con-DTMOSFET, SG-DTMOSFET, SHG-DTMOSFET의 바디 다이오드가 턴온에서 턴 오프될 때, 즉 MOSFET이 턴 오프에서 턴 온이 될 때 SH-DTMOSFET은 분할 게이트 구조로 con-DTMOSFET 대비 낮은 게이트-드레인 차지를 가져 스위칭 시간이 짧지만, 역방향 회복 차지가 크기 때문에 스위칭 손실이 con-DTMOSFET과 차이가 별로 없는 것을 볼 수 있다. 하지만 SHG-DTMOSFET은 분할 게이트에 의한 짧은 스위칭 시간 뿐만 아니라 적은 역방향 회복 차지에 의해 스위칭 손실이 훨씬 더 줄어들게 된다. 12 is a switching loss comparison graph when body diodes of DTMOSFET devices are used. When the body diode of Con-DTMOSFET, SG-DTMOSFET, and SHG-DTMOSFET is turned off from turn-on, that is, when the MOSFET is turned-on from turn-off, SH-DTMOSFET has a split gate structure and has a lower gate-drain charge than con-DTMOSFET. , the switching time is short, but the switching loss is not much different from that of con-DTMOSFET because the reverse recovery charge is large. However, the switching loss of the SHG-DTMOSFET is much reduced due to the small reverse recovery charge as well as the short switching time due to the split gate.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Although the above has been described with reference to preferred embodiments of the present invention, those skilled in the art will variously modify and change the present invention within the scope not departing from the spirit and scope of the present invention described in the claims below. You will understand that it can be done.
100, 200 : 반도체 기판 105, 205 : 드리프트층
110, 210, 145, 245 : 전류 확산층 115, 215 : 베이스 영역
120, 220 : 소스 영역 225 : 소스 트렌치
130, 230 : 쉴딩 영역 235 : 게이트 트렌치
140, 240 : 쉴딩 패턴 150, 250 : 산화막
252 : 측벽 산화막 155, 255 : 제1 게이트 패턴
160, 260 : 게이트 산화막 165, 265 : 제2 게이트 패턴
170, 270 : 소스 메탈 라인 175, 275 : 게이트 메탈라인
180, 280 : 드레인 메탈 라인 100, 200:
110, 210, 145, 245:
120, 220: source region 225: source trench
130, 230: shielding area 235: gate trench
140, 240: shielding
252:
160, 260:
170, 270:
180, 280: drain metal line
Claims (12)
상기 드리프트층 상부에 구비된 게이트 트렌치;
상기 게이트 트렌치 내에 적층되며, 서로 다른 도전형의 폴리실리콘으로 구성된 제1 게이트 패턴 및 제2 게이트 패턴;
상기 제1 게이트 패턴 하부에 구비되며, 일정 간격 이격된 분리된 형태의 쉴딩 패턴; 및
상기 분리된 쉴딩 패턴들 사이의 상기 제1 게이트 패턴 하부에 구비된 전류 확산층
을 포함하는 것을 특징으로 하는 MOSFET 소자.
a drift layer provided on a semiconductor substrate;
a gate trench provided on the drift layer;
a first gate pattern and a second gate pattern stacked in the gate trench and made of polysilicon having different conductivity types;
a shielding pattern provided under the first gate pattern and separated by a predetermined interval; and
A current spreading layer provided under the first gate pattern between the separated shielding patterns.
A MOSFET device comprising a.
상기 제1 게이트 패턴 및 상기 제2 게이트 패턴 사이에 형성된 게이트 산화막; 및
상기 제1 게이트 패턴 및 상기 제2 게이트 패턴 측벽에 형성된 측벽 산화막
을 더 포함하는 것을 특징으로 하는 MOSFET 소자.
According to claim 1,
a gate oxide layer formed between the first gate pattern and the second gate pattern; and
A sidewall oxide layer formed on sidewalls of the first gate pattern and the second gate pattern.
A MOSFET device further comprising a.
상기 게이트 트렌치 양측의 상기 드리프트층 내에 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴과 오버랩되도록 구비된 전류 확산층 영역;
상기 전류 확산층 영역 상단부에 위치한 베이스 영역; 및
상기 베이스 영역 상단부에 위치한 소스 영역으로 구성된 적층 패턴
을 더 포함하는 것을 특징으로 하는 MOSFET 소자.
According to claim 1,
a current diffusion layer region overlapping the first gate pattern and the second gate pattern in the drift layer at both sides of the gate trench;
a base region positioned at an upper end of the current diffusion layer region; and
A stacked pattern composed of a source region located at an upper portion of the base region
A MOSFET device further comprising a.
상기 제1 게이트 패턴은 분할 게이트로 P타입 폴리실리콘으로 형성되며, 제2 게이트 패턴은 활성 채널 게이트로 N타입 폴리실리콘으로 형성된 것을 특징으로 하는 MOSFET 소자.
According to claim 1,
The first gate pattern is formed of P-type polysilicon as a split gate, and the second gate pattern is formed of N-type polysilicon as an active channel gate.
상기 쉴딩 패턴의 선폭과 상기 전류 확산층의 선폭이 3 : 4의 비를 갖는 것을 특징으로 하는 MOSFET 소자.
According to claim 1,
The MOSFET device, characterized in that the line width of the shielding pattern and the line width of the current diffusion layer have a ratio of 3:4.
상기 적층 패턴 측벽에 구비되어, 베이스 영역과 오버랩되도록 형성된 쉴딩 영역;
상기 쉴딩 영역 및 상기 소스 영역 상부에 형성된 소스 메탈 라인;
상기 제2 게이트 패턴 상부에 형성된 게이트 메탈 라인; 및
상기 반도체 기판 하부에 형성된 드레인 메탈 라인
을 더 포함하는 것을 특징으로 하는 MOSFET 소자.
According to claim 3,
a shielding area provided on a sidewall of the stacked pattern and formed to overlap a base area;
a source metal line formed over the shielding region and the source region;
a gate metal line formed over the second gate pattern; and
Drain metal line formed under the semiconductor substrate
A MOSFET device further comprising a.
상기 드리프트층 내에 전류 확산층 영역, 베이스 영역 및 소스 영역을 순차적으로 형성하는 단계;
상기 소스 영역, 베이스 영역 및 전류 확산층이 형성된 상기 드리프트층을 식각하여 게이트 트렌치를 형성하는 단계;
상기 게이트 트렌치에 의해 노출된 전류 확산층의 일부 영역에 불순물 이온을 도핑하여 일정 간격 이격되어 분리된 형태의 쉴딩 패턴을 형성하는 단계; 및
상기 쉴딩 패턴이 형성된 상기 게이트 트렌치 내에 제1 게이트 패턴 및 상기 제1 게이트 패턴과 다른 도전형을 갖는 제2 게이트 패턴을 순차적으로 형성하는 단계
를 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
forming a drift layer on the semiconductor substrate;
sequentially forming a current diffusion layer region, a base region, and a source region in the drift layer;
forming a gate trench by etching the drift layer in which the source region, the base region, and the current diffusion layer are formed;
doping impurity ions in a partial region of the current diffusion layer exposed by the gate trench to form separated shielding patterns; and
sequentially forming a first gate pattern and a second gate pattern having a different conductivity type from the first gate pattern in the gate trench where the shielding pattern is formed;
Method for manufacturing a MOSFET device comprising a.
상기 제1 게이트 패턴 및 상기 제2 게이트 패턴 사이에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
According to claim 7,
The method of manufacturing a MOSFET device according to claim 1, further comprising forming a gate oxide film between the first gate pattern and the second gate pattern.
상기 제1 게이트 패턴은 분할 게이트로 P타입 폴리실리콘으로 형성하며, 제2 게이트 패턴은 활성 채널 게이트로 N타입 폴리실리콘으로 형성하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
According to claim 7,
The first gate pattern is formed of P-type polysilicon as a split gate, and the second gate pattern is formed of N-type polysilicon as an active channel gate.
상기 게이트 트렌치에 의해 노출된 상기 전류 확산층을 중앙부에 마스크 패턴을 형성하여 상기 전류 확산층 양측을 오픈시키는 단계;
상기 마스크 패턴에 의해 오픈된 상기 전류 확산층 양측에 불순물 이온을 주입하는 단계; 및
상기 마스크 패턴을 제거하여 분리된 쉴딩 패턴 및 상기 쉴딩 패턴들 사이에 위치한 전류 확산층의 구조를 형성하는 단계
를 더 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
The method of claim 7 , wherein forming the shielding pattern comprises
forming a mask pattern at the center of the current diffusion layer exposed by the gate trench to open both sides of the current diffusion layer;
implanting impurity ions into both sides of the current diffusion layer opened by the mask pattern; and
Forming a structure of a separated shielding pattern and a current diffusion layer positioned between the shielding patterns by removing the mask pattern.
Method for manufacturing a MOSFET device, characterized in that it further comprises.
상기 쉴딩 패턴의 선폭과 상기 전류 확산층의 선폭이 3 : 4의 비를 갖도록 형성하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
According to claim 10,
The method of manufacturing a MOSFET device, characterized in that the line width of the shielding pattern and the line width of the current diffusion layer are formed to have a ratio of 3:4.
상기 소스 영역, 상기 베이스 영역 및 상기 전류 확산층 영역을 식각하여 소스 트렌치를 형성하는 단계;
상기 소스 트렌치 내에 임플란트 공정을 통해 쉴딩 영역을 형성하는 단계; 및
상기 소스 트렌치를 매립하며, 상기 소스 영역과 접속하는 소스 메탈 라인을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
According to claim 7,
forming a source trench by etching the source region, the base region, and the current diffusion layer region;
forming a shielding region in the source trench through an implant process; and
Filling the source trench and forming a source metal line connected to the source region
Method for manufacturing a MOSFET device, characterized in that it further comprises.
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