KR102244132B1 - 듀얼포토다이오드의 제조방법, 그에 따른 듀얼포토다이오드, 듀얼포토다이오드를 이용한 파장 및 세기 측정방법 - Google Patents

듀얼포토다이오드의 제조방법, 그에 따른 듀얼포토다이오드, 듀얼포토다이오드를 이용한 파장 및 세기 측정방법 Download PDF

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Abstract

본 발명은 듀얼포토다이오드의 제조방법에 관한 것으로, 제1 도전형으로 도핑된 제1 도전형 반도체층의 위에 i형 반도체층과 제2 도전형으로 도핑된 제2 도전형 반도체층을 순차로 적층하는 단계; 제2 도전형 반도체층과 i형 반도체층을 관통하는 트렌치를 형성하여 제1 도전형 반도체층을 공유하고 i형 반도체층과 제2 도전형 반도체층은 분리된 제1 소자와 제2 소자로 분리하는 단계; 제1 소자에 대해서 제2 도전형 반도체층을 적어도 일부를 식각하여 제거하는 단계; 제2 도전형 반도체층이 적어도 일부 제거된 제1 소자에 제2 도전형 도펀트를 주입하여 i형 반도체층의 두께를 감소시키는 단계; 및 상기 제1 도전형 반도체층의 하면에 전극을 형성하고, 제1 소자와 제2 소자 각각의 제2 도전형 반도체층 상면에 전극을 형성하여 2개의 포토다이오드를 구성하는 단계를 포함한다.
본 발명은, 하나의 에피구조를 형성한 뒤에 i층의 두께가 다른 2개의 PIN 포토다이오드로 구성된 듀얼포토다이오드를 제조할 수 있는 효과가 있다.
또한, 포토다이오드의 흡수량 차이를 이용하면, 별도의 광학필터를 사용하지 않고도 입사된 빛의 파장을 도출하거나 빛의 세기를 계산할 수 있는 효과가 있다.

Description

듀얼포토다이오드의 제조방법, 그에 따른 듀얼포토다이오드, 듀얼포토다이오드를 이용한 파장 및 세기 측정방법{MANUFACTURING METHOD FOR DUAL-PHOTODIODE, DUAL-PHOTODIODE MANUFACTURED BY THE METHOD, MEASURING METHOD FOR WAVELENGTH AND INTENSITY USING THE SAME}
본 발명은 포토다이오드에 관한 것으로, 더욱 자세하게는 입사광의 파장과 세기를 측정할 수 있는 포토다이오드에 관한 것이다.
일반적으로 포토다이오드(photodiode)는 빛에너지를 전기에너지로 변환하는 장치로서, 전기에너지를 빛에너지로 전환하는 발광다이오드(LED: light emitting diode)와 유사하게 생겼으나 반대의 기능을 한다.
포토다이오드는 입사되는 빛에 따라서 전기가 발생하기 때문에 센서로서 적용될 수 있으며, 입사되는 빛의 세기를 측정하는 용도로 적용할 수 있다.
다만, 레이저와 같이 파장이 정해진 단파장의 빛에 대한 측정을 수행하거나, 광학필터를 통해서 특정 파장의 빛만 입사되도록 처리된 이후에 생성되는 광전류와 광반응도 특성으로부터 입사광의 세기를 측정할 수 있다. 이때, 포토다이오드 만으로 파장을 측정할 수는 없으며, 광학 필터를 포토다이오드의 표면에 추가하거나 패키지 레벨에서 광학필터를 적용하는 것이 일반적이다.
대한민국 공개특허 10-2018-0058248
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서 별도의 광학필터 없이 입사광의 파장과 세기를 측정할 수 있는 포토다이오드 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 의한 듀얼포토다이오드의 제조방법은, 제1 도전형으로 도핑된 제1 도전형 반도체층의 위에 i형 반도체층과 제2 도전형으로 도핑된 제2 도전형 반도체층을 순차로 적층하는 단계; 제2 도전형 반도체층과 i형 반도체층을 관통하는 트렌치를 형성하여 제1 도전형 반도체층을 공유하고 i형 반도체층과 제2 도전형 반도체층은 분리된 제1 소자와 제2 소자로 분리하는 단계; 제1 소자에 대해서 제2 도전형 반도체층을 적어도 일부를 식각하여 제거하는 단계; 제2 도전형 반도체층이 적어도 일부 제거된 제1 소자에 제2 도전형 도펀트를 주입하여 i형 반도체층의 두께를 감소시키는 단계; 및 상기 제1 도전형 반도체층의 하면에 전극을 형성하고, 제1 소자와 제2 소자 각각의 제2 도전형 반도체층 상면에 전극을 형성하여 2개의 포토다이오드를 구성하는 단계를 포함한다.
제1 소자에 대해서 제2 도전형 반도체층을 식각하는 과정에서, 제1 소자에 포함된 제2 도전형 반도체층을 모두 제거하는 것이 바람직하다.
제2 도전형 반도체층이 적어도 일부 제거된 제1 소자에 제2 도전형 도펀트를 주입하는 과정에서, 제1 소자의 i형 반도체층이 소정의 두께가 될 때까지 제2 도전형 도펀트를 주입하는 것이 바람직하다.
그리고 반도체 재질이 SiC일 수 있다.
본 발명에 의한 듀얼포토다이오드의 다른 제조방법은, 제1 도전형으로 도핑된 제1 도전형 반도체층의 위에 i형 반도체층과 제2 도전형으로 도핑된 제2 도전형 반도체층을 순차로 적층하는 단계; 제2 도전형 반도체층과 i형 반도체층을 관통하는 트렌치를 형성하여 제1 도전형 반도체층을 공유하고 i형 반도체층과 제2 도전형 반도체층은 분리된 제1 소자와 제2 소자로 분리하는 단계; 제1 소자에 제2 도전형 도펀트를 주입하여 i형 반도체층의 두께를 감소시키는 단계; 및 상기 제1 도전형 반도체층의 하면에 전극을 형성하고, 제1 소자와 제2 소자 각각의 제2 도전형 반도체층 상면에 전극을 형성하여 2개의 포토다이오드를 구성하는 단계를 포함한다.
제2 도전형 반도체층이 적어도 일부 제거된 제1 소자에 제2 도전형 도펀트를 주입하는 과정에서, 제1 소자의 i형 반도체층이 소정의 두께가 될 때까지 제2 도전형 도펀트를 주입하는 것이 바람직하다.
그리고 반도체 재질은 SiC일 수 있다.
본 발명의 다른 형태에 의한 듀얼포토다이오드는, 상기한 방법으로 제조되어, 제1 도전형으로 도핑된 제1 도전형 반도체층의 위에 i형 반도체층과 제2 도전형으로 도핑된 제2 도전형 반도체층이 순차로 적층되고 제1 도전형 반도체층의 하면에 형성된 전극과 제2 도전형 반도체층 상에 형성된 전극을 포함하는 제1 포토다이오드와 제2 포토다이오드의 2개 소자로 구성되며, 상기 제1 포토다이오드와 상기 제2 포토다이오드는, 제1 도전형 반도체층을 공유하고, i형 반도체층과 제2 도전형 반도체층은 트렌치에 의해서 분리되어 있고, 상기 제1 포토다이오드의 i형 반도체층 두께가 상기 제2 포토다이오드의 i형 반도체층 두께보다 얇은 것을 특징으로 한다.
본 발명의 또 다른 형태에 의한 입사광의 파장 측정방법은, 상기한 구조의 듀얼포토다이오드를 사용하여 입사광의 파장을 측정하는 방법으로서, i층의 두께에 따른 파장별 응답도의 차이를 기준으로, 제1 포토다이오드에서 생산된 광전류 IPD1과 제2 포토다이오드에서 생산된 광전류 IPD2의 비율을 통해서 입사광의 파장을 측정하는 것을 특징으로 한다.
본 발명의 마지막 형태에 의한 입사광의 세기 측정방법은, 상기한 구조의 듀얼포토다이오드를 사용하여 입사광의 세기를 측정하는 방법으로서, 하기 수식을 통해서 입사광의 세기를 측정하며,
Figure 112019044180191-pat00001
IPD1은 제1 포토다이오드의 광전류이고, IPD2는 제2 포토다이오드의 광전류이다. RPD1은 제1 포토다이오드의 응답도이고, RPD2는 제2 포토다이오드의 응답도인 것을 특징으로 한다.
상술한 바와 같이 구성된 본 발명은, 하나의 에피구조를 형성한 뒤에 i층의 두께가 다른 2개의 PIN 포토다이오드로 구성된 듀얼포토다이오드를 제조할 수 있는 효과가 있다.
또한, 포토다이오드의 흡수량 차이를 이용하면, 별도의 광학필터를 사용하지 않고도 입사된 빛의 파장을 도출하거나 빛의 세기를 계산할 수 있는 효과가 있다.
도 1 내지 도 5는 본 발명의 첫 번째 실시예에 따른 듀얼포토다이오드의 제조과정을 도시한 모식도이다.
도 6 내지 도 7은 본 발명의 두 번째 실시예에 따른 듀얼포토다이오드의 제조과정을 도시한 모식도이다.
도 8은 PIN 구조의 포토다이오드에서 i층의 두께에 따른 특성을 설명하기 위한 도면이다.
도 9는 도 5의 듀얼포토다이오드에 대하여 입사광의 파장에 따른 응답도를 시뮬레이션한 결과이다.
도 10은 입사광의 파장에 따른 제1 포토다이오드(PD1)와 제2 포토다이오드(PD2)의 광전류 비율을 표시한 그래프이다.
첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
그러나 본 발명의 실시형태는 여러 가지의 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로만 한정되는 것은 아니다. 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별이 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미 한다.
또한, "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
도 1 내지 도 5는 본 발명의 첫 번째 실시예에 따른 듀얼포토다이오드의 제조과정을 도시한 모식도이다.
먼저, 도 1에 도시된 것과 같이, N형 반도체층(100)과 i형 반도체층(200) 및 P형 반도체층(300)을 순차적으로 적층하여 PIN의 에피구조를 형성한다.
본 실시예에서는 PIN 구조의 포토다이오드를 형성하는 SiC 재질을 적용하였으나 그에 한정되는 것은 아니다.
N형 반도체층(100)과 P형 반도체층(300)의 도핑농도는 1×1018cm-3 이상의 고농도이고, i형 반도체층(200)은 도핑되지 않거나 5×1016cm-3 이하의 저농도로 도핑된다. i형 반도체층은 특별히 도핑을 하지 않더라도 제조과정에서 자연적으로 낮은 도핑 상태가 될 수 있으며, 에피구조의 도핑농도는 상기한 수치에 한정되는 것은 아니고 일반적인 PIN 포토다이오드에 적용되는 범위가 다양하게 적용될 수 있다.
한편, 도 1의 PIN 에피구조는 복수의 포토다이오드를 포함하도록 구성되기 때문에 단일의 포토다이오드 형성에 필요한 면적보다 넓게 형성하여야 하며, 나아가 분리를 위한 식각에 필요한 공간을 고려하여야 한다.
다음으로 도 2에 도시된 것과 같이, 하층의 N형 반도체층(100)을 제외한 i형 반도체층 및 P형 반도체층을 분리하는 식각을 수행한다.
이러한 식각으로 형성된 트렌치(400)에 의해서, N형 반도체층(100)과 제1 i형 반도체층(210) 및 제1 P형 반도체층(310)의 제1 PIN 구조와 N형 반도체층(100)과 제2 i형 반도체층(220) 및 제2 P형 반도체층(320)의 제2 PIN 구조가 분리된 형태를 제조한다.
그리고 도 3에 도시된 것과 같이 제1 P형 반도체층(310)을 식각한 뒤에, 노출된 제1 i형 반도체층(210)의 상부에서 도펀트를 주입하여 제3 P형 반도체층(330)을 형성한다.
제1 P형 반도체층(310)의 식각과 제3 P형 반도체층(330)의 형성은, 모두 제1 i형 반도체층(210)의 두께를 상대적으로 얇게 형성하기 위한 목적으로 수행된다. 따라서 제1 i형 반도체층(210)의 두께를 얇게 할 수 있다면, 제1 P형 반도체층(310)의 식각과 제3 P형 반도체층(330)의 형성을 위한 공정은 제한되지 않을 것이다. 다만, 최종적으로 형성되는 제1 i형 반도체층(210)의 두께를 정확하게 조절할 수 있도록 공정을 선택하여야 한다.
마지막으로 도 5와 같이, N형 반도체층(100)의 하면에 애노드 전극(500)을 형성하고, 제3 P형 반도체층(330)의 표면과 제2 P형 반도체층(320)의 표면에 각각 제1 캐소드 전극(510)과 제2 캐소드 전극(520)을 형성한다.
최종적으로 N형 반도체층(100)과 제1 i형 반도체층(210) 및 제3 P형 반도체층(330)으로 구성된 제1 포토다이오드(PD1)와 N형 반도체층(100)과 제2 i형 반도체층(220) 및 제2 P형 반도체층(320)으로 구성된 제2 포토다이오드(PD2)를 동시에 구비하는 듀얼포토다이오드가 제작된다.
이때, 제1 포토다이오드(PD1)는 제3 P형 반도체층(330) 형성에 의해서 두께가 t1=450nm으로 감소된 제1 i형 반도체층(210)을 구비하고, 제2포토다이오드(PD2)는 최초의 두께인 t2=1000nm를 유지하는 제2 i형 반도체층(220)을 구비하는 점에서 차이가 있다.
도 6 내지 도 7은 본 발명의 두 번째 실시예에 따른 듀얼포토다이오드의 제조과정을 도시한 모식도이다.
상기한 첫 번째 실시예에서 트렌치(400)를 형성하여 소자를 분리하는 도 2까지는 동일하므로 자세한 설명은 생략하고, 이하에서는 첫 번째 실시예와 차이가 있는 부분에 대해서 설명한다.
두 번째 실시예의 제조방법에서는, 도 4에 도시된 것과 같이, 제1 P형 반도체층(310)을 식각하지 않고, 제1 P형 반도체층(310)을 통해서 추가적인 도펀트를 주입함으로써, P형 반도체층의 깊이가 더 깊어진 제4 P형 반도체층(340)을 형성한다.
마지막으로, 도 7과 같이, N형 반도체층(100)의 하면에 애노드 전극(500)을 형성하고, 제4 P형 반도체층(340)의 표면과 제2 P형 반도체층(320)의 표면에 각각 제1 캐소드 전극(510)과 제2 캐소드 전극(520)을 형성한다.
최종적으로 N형 반도체층(100)과 제1 i형 반도체층(210) 및 제4 P형 반도체층(340)으로 구성된 제1 포토다이오드(PD1)와 N형 반도체층(100)과 제2 i형 반도체층(220) 및 제2 P형 반도체층(320)으로 구성된 제2 포토다이오드(PD2)를 동시에 구비하는 듀얼포토다이오드가 제작된다.
이때, 제1 포토다이오드(PD1)는 제4 P형 반도체층(340) 형성에 의해서 두께가 감소된 제1 i형 반도체층(210)을 구비하고, 제2포토다이오드(PD2)는 최초의 두께를 유지하는 제2 i형 반도체층(220)을 구비하는 점에서, 첫 번째 실시예에 따라서 제조된 듀얼포토다이오드와 같다.
이러한 두 번째 실시예는, 기존의 제1 P형 반도체층(310)을 통해서 추가적인 도펀트를 주입하기 때문에 제1 P형 반도체층(310)을 식각하는 공정이 필요 없다는 장점이 있다.
도 8은 PIN 구조의 포토다이오드에서 i층의 두께에 따른 특성을 설명하기 위한 도면이다.
도시된 것과 같이, PIN 구조의 포토다이오드에서 i층의 두께에 따라 주어진 파장에서 흡수되는 양이 변하며, 이때 i층의 두께가 증가 할수록 흡수도가 증가하여 광전류가 높아진다.
도 9는 도 5의 듀얼포토다이오드에 대하여 입사광의 파장에 따른 응답도를 시뮬레이션한 결과이다.
도시된 것과 같이, 약 260~360nm의 파장 범위에서, 제1 i형 반도체층(210)의 두께가 t1=450nm으로 감소된 제1 포토다이오드(PD1)는, 제2 i형 반도체층(220)의 두께가 t2=1000nm를 유지하는 제2포토다이오드(PD2)에 비하여, 낮은 응답도(responsivity)를 갖게 되어 광전류가 적게 흐른다.
특히 각 파장에 따라서 제1 포토다이오드(PD1)와 제2 포토다이오드(PD2)의 응답도 차이가 다르기 때문에, 입사되는 빛의 파장이 너무 넓게 분포되지 않은 경우에 제1 포토다이오드(PD1)와 제2 포토다이오드(PD2)의 광전류를 각각 측정하여 입사되는 빛의 파장을 유추할 수 있고, 입사된 빛의 세기(intensity)를 알 수 있다.
도 10은 입사광의 파장에 따른 제1 포토다이오드(PD1)와 제2 포토다이오드(PD2)의 광전류 비율을 표시한 그래프이다.
제2 포토다이오드(PD2)의 광전류 I2와 제1 포토다이오드(PD1)의 광전류 I1의 비율로 정리한 결과, 앞서 살펴본 것과 같이 파장에 따라서 제1 포토다이오드(PD1)와 제2 포토다이오드(PD2)의 응답도 차이를 명확하게 알 수 있다. 도 10에 따르면, I2/I1이 1.75인 경우는 300nm의 빛이 입사되었다는 것을 알 수 있으며, 좁은 파장범위의 빛이 입사된 경우 I2/I1의 값을 통해서 입사된 빛의 파장을 알 수 있다.
한편, 입사된 광의 전체 세기는 다음의 수식을 통해서 도출할 수 있다.
Figure 112019044180191-pat00002
IPD1은 제1 포토다이오드의 광전류이고, IPD2는 제2 포토다이오드의 광전류이다. RPD1은 제1 포토다이오드의 응답도이고, RPD2는 제2 포토다이오드의 응답도이다.
이상에서 살펴 본 것과 같이, 본 발명에 따른 하나의 에피구조를 형성한 뒤에 i층의 두께가 다른 2개의 PIN 포토다이오드로 구성된 듀얼포토다이오드를 제조할 수 있다. 이와 같이, 제작된 듀얼포토다이오드를 기존의 포토다이오드의 1픽셀에 해당하도록 구성하면, 각 포토다이오드의 i층의 두께 차이에 의해서 흡수량에 차이가 발생하며, 이러한 포토다이오드의 흡수량 차이를 이용하여 별도의 광학필터를 사용하지 않고 입사된 빛의 파장을 도출하거나 빛의 세기를 계산할 수 있다.
이상 본 발명을 바람직한 실시예를 통하여 설명하였는데, 상술한 실시예는 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화가 가능함은 이 분야에서 통상의 지식을 가진 자라면 이해할 수 있을 것이다. 따라서 본 발명의 보호범위는 특정 실시예가 아니라 특허청구범위에 기재된 사항에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상도 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: N형 반도체층
200: i형 반도체층
210: 제1 i형 반도체층
220: 제2 i형 반도체층
300: P형 반도체층
310: 제1 P형 반도체층
320: 제2 P형 반도체층
330: 제3 P형 반도체층
340: 제4 P형 반도체층
400: 트렌치
500: 애노드 전극
510: 제1 캐소드 전극
520: 제2 캐소드 전극

Claims (10)

  1. 제1 도전형으로 도핑된 제1 도전형 반도체층의 위에 i형 반도체층과 제2 도전형으로 도핑된 제2 도전형 반도체층을 순차로 적층하는 단계;
    제2 도전형 반도체층과 i형 반도체층을 관통하는 트렌치를 형성하여 제1 도전형 반도체층을 공유하고 i형 반도체층과 제2 도전형 반도체층은 분리된 제1 소자와 제2 소자로 분리하는 단계;
    제1 소자에 대해서 제2 도전형 반도체층을 적어도 일부를 식각하여 제거하는 단계;
    제2 도전형 반도체층이 적어도 일부 제거된 제1 소자에 제2 도전형 도펀트를 주입하여 i형 반도체층의 두께를 감소시키는 단계; 및
    상기 제1 도전형 반도체층의 하면에 전극을 형성하고, 제1 소자와 제2 소자 각각의 제2 도전형 반도체층 상면에 전극을 형성하여 2개의 포토다이오드를 구성하는 단계를 포함하는 듀얼포토다이오드의 제조방법.
  2. 청구항 1에 있어서,
    제1 소자에 대해서 제2 도전형 반도체층을 식각하는 과정에서, 제1 소자에 포함된 제2 도전형 반도체층을 모두 제거하는 것을 특징으로 하는 듀얼포토다이오드의 제조방법.
  3. 청구항 1에 있어서,
    제2 도전형 반도체층이 적어도 일부 제거된 제1 소자에 제2 도전형 도펀트를 주입하는 과정에서, 제1 소자의 i형 반도체층이 소정의 두께가 될 때까지 제2 도전형 도펀트를 주입하는 것을 특징으로 하는 듀얼포토다이오드의 제조방법.
  4. 청구항 1에 있어서,
    반도체 재질이 SiC인 것을 특징으로 하는 듀얼포토다이오드의 제조방법.
  5. 제1 도전형으로 도핑된 제1 도전형 반도체층의 위에 i형 반도체층과 제2 도전형으로 도핑된 제2 도전형 반도체층을 순차로 적층하는 단계;
    제2 도전형 반도체층과 i형 반도체층을 관통하는 트렌치를 형성하여 제1 도전형 반도체층을 공유하고 i형 반도체층과 제2 도전형 반도체층은 분리된 제1 소자와 제2 소자로 분리하는 단계;
    제1 소자에 제2 도전형 도펀트를 주입하여 i형 반도체층의 두께를 감소시키는 단계; 및
    상기 제1 도전형 반도체층의 하면에 전극을 형성하고, 제1 소자와 제2 소자 각각의 제2 도전형 반도체층 상면에 전극을 형성하여 2개의 포토다이오드를 구성하는 단계를 포함하는 듀얼포토다이오드의 제조방법.
  6. 삭제
  7. 청구항 5에 있어서,
    반도체 재질이 SiC인 것을 특징으로 하는 듀얼포토다이오드의 제조방법.
  8. 청구항 1 또는 청구항 5의 방법으로 제조되어,
    제1 도전형으로 도핑된 제1 도전형 반도체층의 위에 i형 반도체층과 제2 도전형으로 도핑된 제2 도전형 반도체층이 순차로 적층되고 제1 도전형 반도체층의 하면에 형성된 전극과 제2 도전형 반도체층 상에 형성된 전극을 포함하는 제1 포토다이오드와 제2 포토다이오드의 2개 소자로 구성되며,
    상기 제1 포토다이오드와 상기 제2 포토다이오드는, 제1 도전형 반도체층을 공유하고, i형 반도체층과 제2 도전형 반도체층은 트렌치에 의해서 분리되어 있고,
    상기 제1 포토다이오드의 i형 반도체층 두께가 상기 제2 포토다이오드의 i형 반도체층 두께보다 얇은 것을 특징으로 하는 듀얼포토다이오드.
  9. 청구항 8의 듀얼포토다이오드를 사용하여 입사광의 파장을 측정하는 방법으로서,
    i층의 두께에 따른 파장별 응답도의 차이를 기준으로, 제1 포토다이오드에서 생산된 광전류 IPD1과 제2 포토다이오드에서 생산된 광전류 IPD2의 비율을 통해서 입사광의 파장을 측정하는 것을 특징으로 하는 입사광의 파장 측정방법.
  10. 청구항 8의 듀얼포토다이오드를 사용하여 입사광의 세기를 측정하는 방법으로서,
    하기 수식을 통해서 입사광의 세기를 측정하며,
    Figure 112019044180191-pat00003

    IPD1은 제1 포토다이오드의 광전류이고, IPD2는 제2 포토다이오드의 광전류이다. RPD1은 제1 포토다이오드의 응답도이고, RPD2는 제2 포토다이오드의 응답도인 것을 특징으로 하는 입사광의 세기 측정방법.
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