KR102244116B1 - 장벽 층을 포함하는 1ｓ1ｒ 메모리 셀 - Google Patents

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Abstract

선택기 요소와 메모리 요소 사이에 장벽을 포함하는 박막 1S1R 비트셀이 개시된다. 이러한 비트셀을 포함하는 디바이스 및 이러한 비트셀을 형성하는 방법도 역시 설명된다. 실시예들에서, 선택기 및 메모리 요소는 각각 유전체 재료이고, 유익하게는 금속 산화물이다. 선택기 요소와 메모리 요소 사이에는 선택기 재료와 메모리 재료의 상호혼합 및/또는 반응을 감소시키기 위한 장벽이 있다. 적절한 재료 속성을 갖는 장벽 층을 1S1R 스택에 추가하는 것은, 동작 동안에 비트셀이 겪는 열 및/또는 전기장 응력에 의해 촉진되는 선택기와 메모리 박막 재료의 상호혼합 및/또는 반응에 저항함으로써 스택에 포함된 비트셀의 동작 수명을 연장시킬 수 있다. 실시예들에서, 장벽 층은, 선택기 요소 및 메모리 요소의 재료 조성(들)과는 구분되는 조성을 갖는 하나 이상의 재료 층을 포함할 수 있다.

Description

장벽 층을 포함하는 1Ｓ1Ｒ 메모리 셀{1S1R MEMORY CELLS INCORPORATING A BARRIER LAYER}
비휘발성 메모리(NVM)는 마이크로일렉트로닉스 산업에서 널리 이용되는 메모리의 한 형태이다. 현재까지, NVM의 주요 형태(예를 들어, NAND, NOR 등)가 플래시(flash)되었다. 그러나, 차세대 디바이스를 위해 많은 대체 NVM 기술들이 개발 중에 있다. 차세대 NVM 기술에 대한 고려사항 중 하나는 CMOS 로직 회로와 얼마나 용이하게 통합될 수 있는가 하는 것이다. 내장형 비휘발성 메모리(e-NVM)는 (예를 들어, CMOS 기술로 제작된) 로직 디바이스와 온칩으로 통합된 비휘발성 메모리이다. 따라서, e-NVM은 메모리 어레이가 메모리 전용 기판 상에서 제작되는 독립형 NVM과는 구별된다. 내장형 NVM은 유익하게도 프로세서와 오프칩 메모리 사이의 칩간 통신의 필요성을 제거하여, 결과적으로, e-NVM과 함께 온칩 구현된 임의의 로직(예를 들어, CPU의 코어, 그래픽 프로세서 실행 유닛 등)에 대해 고속 데이터 액세스와 넓은 버스폭 능력을 가능하게 한다.
다양한 NVM 기술들 중에서, 저항식 메모리 기술은 개별 및 e-NVM 응용 모두에 대해 상당한 장래성을 계속 보여주고 있다. 저항식 랜덤 액세스 메모리 (ReRAM 또는 RRAM) 등의, 저항식 메모리에서, 비트셀은 일반적으로 스위칭가능한 비교적 절연성의 메모리 재료가 2개의 비교적 더 전도성의 전극 사이에 배치되는 2-단자 디바이스를 포함한다. 비트셀 내에서, 메모리 재료는 2개의 상이한 상태: 오프 또는 0 상태를 나타낼 수 있는 고저항 상태(HRS; high-resistance state); 온 또는 1 상태를 나타낼 수 있는 저저항 상태(LRS; low-resistance state) 사이에서 스위칭할 수 있다. 통상적으로, 리셋 프로세스(reset process)는 리셋 전압을 이용하여 ReRAM 디바이스를 HRS로 스위칭하는데 이용되며, 셋 프로세스(set process)는 셋 전압을 이용하여 ReRAM 디바이스를 LRS로 스위칭하는데 이용된다.
저항식 메모리 기술에 대한 중요한 메트릭들 중 하나는 프로그래밍 전압이다. 최신 CMOS(예를 들어, VCC < 0.9V)에서 발견되는 제한된 동작 전압 때문에, e-NVM 응용의 경우 충분히 낮은 프로그래밍 전압을 달성하는 것이 특히 해결과제이다.
낮은 프로그래밍 전압을 목표로 하는 많은 ReRAM 디바이스 아키텍쳐는 높은 은닉 경로 누설(sneak path leakage)로 시달려 왔다. 비트셀 오프-상태 누설이 너무 높으면, 대형 크로스바 어레이(cross-bar array)는 너무 많은 전력을 소비할 수 있다. 일부 하이브리드 ReRAM 비트셀 아키텍쳐는 또한, 선택기 요소와 연관된 프로그래밍 전압 오버헤드를 댓가로 오프-상태 누설을 감소시키기 위해 저항식 메모리 요소(1R)와 함께 박막 선택기 요소(1S)를 통합한다. 이러한 "1R1S" 비트셀 아키텍쳐는 많은 메모리 요소 기술들 중 임의의 것과 모놀리식으로 통합된 많은 선택기 요소 기술들 중 임의의 것으로 구현될 수 있다.
저항식 메모리 기술에 대한 중요한 메트릭들 중 또 다른 것은 비트셀 신뢰성이다. 신뢰성은 일반적으로 다수의 셋/리셋 사이클을 특징으로 한다. 상업적 응용을 위해, 비트셀은 백만 사이클 이상에 걸쳐 신뢰성을 보일 필요가 있다.
여기서 설명되는 자료는 첨부된 도면에서 예를 통해 예시되며, 제한적인 것이 아니다. 설명의 간략화와 명료화를 위해, 도면에 도시된 요소들은 반드시 축척비율대로 그려진 것은 아니다. 예를 들어, 일부 요소들은 명료화를 위해 다른 요소들에 비해 과장될 수 있다. 또한, 적절하다고 생각되면, 대응하거나 유사한 요소들을 나타내기 위해 도면들 내에서 참조 부호들이 반복되었다. 도면에서:
도 1a는, 실시예에 따른, 선택기 요소와 메모리 요소 사이에 장벽을 포함하는 박막 1S1R 비트셀의 회로 개략도이다;
도 1b는, 실시예에 따른, 선택기 요소와 메모리 요소 사이에 장벽을 포함하는 박막 1S1R 비트셀의 I-V 응답을 나타내는 그래프이다;
도 2a는, 실시예에 따른, 선택기 유전체 재료와 메모리 산화물 재료 사이에 벌크 전도성 산화물 장벽 재료를 포함하는 박막 1S1R 비트셀의 단면도이다;
도 2b는, 실시예에 따른, 선택기 유전체 재료와 메모리 산화물 재료 사이에 금속 비산화물 화합물을 포함하는 박막 1S1R 비트셀의 단면도이다;
도 3a 및 도 3b는, 실시예들에 따른, 선택기 유전체 재료와 메모리 산화물 재료 사이에 다층 장벽을 포함하는 박막 1S1R 비트셀의 단면도이다;
도 4는, 실시예들에 따른, 선택기 유전체 재료와 메모리 산화물 재료 사이에 전도성 산화물 장벽을 포함하는 비평면 박막 1S1R 비트셀을 나타내는 단면도이다;
도 5는 실시예들에 따른 적층된 박막 1S1R 비트셀을 나타내는 단면도이다;
도 6은, 실시예들에 따른, 선택기 산화물 재료와 메모리 산화물 재료 사이에 장벽을 포함하는 박막 1S1R 비트셀을 형성하는 방법을 나타내는 흐름도이다;
도 7은, 실시예들에 따른, 선택기 산화물 재료와 메모리 산화물 재료 사이에 다층 장벽을 포함하는 박막 1S1R 비트셀을 형성하는 방법을 나타내는 흐름도이다;
도 8은, 실시예들에 따른, 선택기 요소와 메모리 요소 사이에 장벽을 포함하는 복수의 박막 1S1R 비트셀을 포함하는 NVM의 개략도이다;
도 9은 실시예들에 따른 e-NVM의 단면을 나타낸다;
도 10은 본 발명의 실시예들에 따른 선택기 요소와 메모리 요소 사이에 장벽을 포함하는 1S1R 비트셀을 갖춘 e-NVM을 갖는 SoC를 채용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 나타낸다.
도 11은 본 발명의 실시예에 따른 전자 컴퓨팅 디바이스의 기능 블록도이다.
이제 하나 이상의 실시예가 첨부된 도면들을 참조하여 설명된다. 특정한 구성 및 배치가 도시되고 상세히 논의되지만, 이것은 단지 예시적인 목적을 위한 것이라는 점을 이해해야 한다. 관련 기술분야의 통상의 기술자라면, 본 설명의 사상과 및 범위를 벗어나지 않고 다른 구성 및 배치가 가능하다는 것을 인식할 것이다. 관련 기술 분야의 통상의 기술자에게는, 여기서 설명된 기술 및/또는 배치가 여기서 상세히 설명된 것 이외의 다양한 다른 시스템 및 응용에도 역시 채용될 수 있다는 것이 명백할 것이다.
이하의 상세한 설명에서, 설명의 일부를 형성하고 예시적 실시예들을 나타내는 첨부된 도면들에 대한 참조가 이루어진다. 또한, 다른 실시예들이 이용될 수도 있고 청구대상의 범위로부터 벗어나지 않고 구조적 및/또는 논리적 변경이 이루어질 수 있다는 것을 이해해야 한다. 예를 들어, 위로, 아래로, 상부, 하부 등의 방향 및 기준은, 단지 도면에서 피쳐들의 설명을 용이하게 하기 위해 사용될 수도 있다는 점에 유의해야 한다. 따라서, 이하의 상세한 설명은 제한적 의미로 간주되어서는 안 되고, 청구 대상의 범위는 오직 첨부된 청구항들 및 그들의 균등물에 의해서만 정의된다.
이하의 설명에서, 많은 상세사항이 개시된다. 그러나, 본 발명은 이들 구체적인 상세사항 없이도 실시될 수 있다는 것은 본 기술분야의 통상의 기술자에게 명백할 것이다. 일부 사례에서, 공지된 방법과 디바이스들은, 본 발명을 모호하게 하지 않도록, 상세히가 아니라 블록도 형태로 도시된다. 본 명세서 전체에 걸쳐 "실시예" 또는 "한 실시예"라는 말은, 그 실시예와 관련하여 설명되는 특정한 피쳐, 구조, 기능, 또는 특성이 본 발명의 적어도 한 실시예에 포함된다는 것을 의미한다. 따라서, 명세서의 다양한 곳에서 나타나는 문구 "실시예에서" 또는 "한 실시예에서"는, 반드시 본 발명의 동일한 실시예를 언급하는 것은 아니다. 또한, 특정한 피쳐, 구조, 기능, 또는 특성은, 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수도 있다. 예를 들어, 제1 실시예와 제2 실시예는, 2개의 실시예와 연관된 특정한 피쳐, 구조, 기능, 또는 특성이 상호 배타적이지 않는 경우에는, 결합될 수 있다.
본 발명의 설명 및 첨부된 특허청구범위에서 사용될 때, 단수 형태, "한(a)", "하나의(an)", "그 하나의(the)"는, 문맥상 명확하게 달리 표시하지 않는 한, 복수 형태도 포함하는 것을 의도한 것이다. 본 명세서에서 사용될 때 용어 "및/또는"은 연관된 나열된 항목들 중 하나 이상의 임의의 조합 및 모든 가능한 조합을 지칭하며 포괄한다는 것도 이해해야 한다.
용어 "결합된" 및 "접속된"과, 그들의 파생어들은, 여기서, 컴포넌트들 사이의 기능적 또는 구조적 관계를 기술하기 위해 사용될 수 있다. 이들 용어들은 서로 동의어로서 의도한 것은 아님을 이해해야 한다. 오히려, 특정한 실시예에서, "접속된"은 2개 이상의 요소가 서로 물리적, 광학적, 또는 전기적으로 직접 접촉한다는 것을 나타내는데 사용될 수 있다. "결합된"은 2개 이상의 요소들이 서로 직접 또는 간접적으로(사이에 요소가 개재되어) 물리적 또는 전기적으로 접촉한다는 것을 나타내거나, 및/또는 2개 이상의 요소들이 (예를 들어, 인과 관계로) 협력하거나 서로 상호작용한다는 것을 나타내는데 사용된다.
본 명세서에 사용된 용어 "위에", "아래에", "사이에" 및 "상에"는, 이러한 물리적 관계가 주목할 가치가 있는 곳에서 한 컴포넌트 또는 재료의 다른 컴포넌트 또는 재료에 관한 상대적 위치를 말한다. 예를 들어, 재료의 맥락에서, 한 재료 위에 또는 아래에 배치된 또 다른 재료 또는 재료들은 직접 접촉하거나, 하나 이상의 중간 재료를 가질 수 있다. 게다가, 2개의 재료 또는 층 사이에 배치된 하나의 재료는, 그 2개의 층과 직접 접촉하거나 하나 이상의 중간 층을 가질 수 있다. 대조적으로, 제2 재료 또는 재료들 "상의" 제1 재료 또는 재료들은, 그 제2 재료/재료들과 직접 접촉한다. 컴포넌트 어셈블리들의 맥락에서도 유사한 구별이 이루어질 것이다.
본 설명 및 청구항들에서 사용될 때, 용어 "~중 적어도 하나" 또는 ~"중 하나 이상"에 의해 결합되는 항목들의 목록은 열거된 항목들의 임의의 조합을 의미할 수 있다. 예를 들어, 구문 "A, B 또는 C 중 적어도 하나"는, A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B, 및 C를 의미할 수 있다.
여기서는 선택기 요소와 메모리 요소 사이에 장벽을 포함하는 박막 1S1R 비트셀이 설명된다. 이러한 비트셀을 포함하는 디바이스 및 이러한 비트셀을 형성하는 방법도 역시 설명된다. 실시예에서, 선택기 및 메모리 요소는 각각 유전체 재료이고, 유익하게는 산화물이다. 선택기 요소와 메모리 요소 사이에는, 선택기 재료와 메모리 재료 상호혼합 및/또는 반응을 감소시키기 위한 장벽이 있다. 동작 동안에 비트셀이 겪는 열 및/또는 전기장 응력은, 1S1R 스택의 신뢰성을 제한할 수 있는 방식으로 선택기와 메모리 박막 재료의 상호혼합 및/또는 반응을 재촉하는 역할을 하는 반면, 적절한 재료 속성을 갖는 장벽 층을 1S1R 스택에 추가함으로써 비트셀의 동작 수명이 상당히 연장될 수 있다는 것이 드러났다. 따라서, 여기에 예시된 실시예들에 따른 NVM 디바이스는 유익하게도 높은 내구성(예를 들어, 셋/리셋 사이클 카운트)을 가질 수 있다. 후술되는 바와 같이, 장벽 층은, 선택기 및 메모리 요소의 재료 조성(들)과는 구분되는 재료 조성을 갖는 하나 이상의 재료 층을 포함할 수 있다. 또한 이하에 설명되는 바와 같이, 여기서 설명된 예시적인 1S1R 스택은 다양한 평면 및 비평면 NVM 및 e-NVM 아키텍쳐에 맞게 용이하게 적합화될 수 있다.
도 1a는, 한 실시예에 따른, 선택기 요소(125)와 메모리 요소(115) 사이에 장벽(120)을 포함하는 박막 1S1R 비트셀(100)의 회로 개략도이다. 박막 선택기 요소(125), 박막 메모리 요소(115), 및 박막 장벽(120)이 전기적으로 직렬이다. 한 쌍의 전극은, 장벽(120)이 전기적으로 부동상태(즉, 접지 또는 V cell 에 결속되지 않음)인 동안 비트셀(100)의 대향 단부에 결합된다. 메모리 요소(115)는, 쌍 안정 비트셀 상태와 연관된 "1" 또는 "0" 중 하나를 저장하기 위해 고저항 상태와 저저항 상태 사이에서 스위칭가능하다. 선택기 요소(125)는, 복수의 비트셀(100)을 포함하는 어레이 내의 은닉 경로 누설을 감소시키는 방식으로 메모리 요소(115)로 액세스를 허용할 것이다. 따라서, 선택기 요소(125)는 액세스 트랜지스터의 일부 기능을 공유하지만, 훨씬 더 확장성이 있다. 도 1b는 실시예에 따른 박막 1S1R 비트셀(100)의 I-V 응답을 나타내는 그래프이다. 도시된 바와 같이, 1S1R 비트셀(100)은 양방향성이다. 선택기 요소(125)는 임계 전압(V th )과 연관되고, 이 임계 전압 아래에서 비트셀 전류 I는 "오프" 상태에 있는 동안 소정 공칭 누설 레벨에 있다. 임계 전압 V th 위에서, "온" 상태의 선택기 요소(125)는, 판독 전압 V r 에서 메모리 요소(115)에 대한 상태의 판독을 가능하게 하고, 더 높은 전압 크기에서 메모리 요소(115)에 대해 상태 천이(예를 들어, 셋/리셋)를 가능하게 하기 위해 실질적으로 선형적으로 증가하는 소정 임계 전류 I를 전달한다.
실시예에서, 메모리 요소(115)는, 벌크 또는 박막 형태에서 전도성일 수 있고, 및/또는 절연체-금속 천이(예를 들어, Mott 천이, 전하 유도 천이, 등)를 겪을 수 있는 유익하게도 비정질 재료인 메모리 산화물 재료를 포함한다. 재료가 벌크 또는 박막 형태에서 전도성인 전도성 산화물 실시예의 경우, 그럼에도 불구하고 저항은 LRS와 HRS 사이에서 상당히 변화한다. 추가 실시예에서, 선택기 요소(125)는, 유익하게도 절연체-금속 천이를 겪는 선택기 산화물 재료를 포함한다. 대안으로서, 비산화물 선택기 요소 실시예는 칼코겐화물-기반이다. CuTe 등의 이들 비산화물 유전체 재료 중 일부는 유사한 IV 스위칭 특성을 보이지만, 유익한 선택기 산화물 재료가 보이는 강제 전압 IV 스위프(sweep)에서 현저한 단계 증가 I 대 V가 없을 수도 있다.
장벽(120)는 임의의 공지된 선택기 요소 재료가 임의의 공지된 메모리 요소 재료와 결합되어 박막 1S1R 스택을 형성할 수 있는 넓은 어레이의 박막 저항식 메모리 아키텍쳐 내에 포함될 수 있다. 이러한 장벽은, 2개의 활성(스위칭가능한) 재료가 근접해 있고 거의 동일한 동작 환경에 노출되어 있는 경우에 유용하며, 하나의 스위칭가능한 요소의 동작은, 시간이 지남에 따라 또는 셋/리셋 사이클에 걸쳐 다른 스위칭가능한 요소의 동작에 영향을 줄 수 있다. 실시예에 따른 장벽은 메모리 요소가 산화물 재료인 경우에 유익하고, 장벽은 메모리 및 선택기 요소 양쪽 모두가 구별되는 조성을 갖는 박막 산화물 재료인 경우에 특히 유익하다. 이러한 실시예에서, 발명자들은, 산화물 박막이, 국부적인 주울(joule) 가열에 의해 촉진되는 강화된 고체 상태 확산, 및/또는 산화물-기반의 1S1R 시스템과 연관된 높은 피크 필드에 의해 촉진되는 종 드리프트(species drift)로부터의 상호혼합에 특히 민감하다고 이해하고 있다.
상호혼합은 산화물-기반의 1S1R 스택의 안정성에 해로울 수 있는데, 그 이유는, 하나 또는 양쪽 모두의 재료의 구분되는 기능이 점진적으로 소실되거나, 기생 상호혼합된 층의 잠재적 형성이 시간이 지남에 따라 더 큰 전압 강하를 초래하여 가용 작동 전압을 1S1R 스택이 기능하기에 불충분하게 하기 때문이다. 선택기 재료와 메모리 재료 사이의 물리적 접촉은, 제1 재료(예를 들어, 메모리 산화물) 내의 종이 제2 재료(예를 들어, 선택기 산화물) 내의 종과 화학 반응을 일으키기 쉬운 경우에 더욱 중요하다. 원자가와 이온 특성은 메모리 산화물과 선택기 유전체 사이에서 다를 수 있기 때문에, 디바이스 동작 동안에 제공되는 활성화 에너지는 재료 계면을 더 큰 안정적인 상태로 유도할 수 있다. 따라서, 장벽은 장벽에 기인하는 임의의 추가적인 전기 저항과 연관된 소정의 비트셀 동작 오버헤드 및 장벽에 기인하는 추가적인 박막 스택 복잡성과 연관된 소정 비트셀 제작 오버헤드를 야기하지만, 특정한 미세구조, 두께 및/또는 조성을 갖는 장벽은 산화물-기반 1S1R 메모리 셀 내구성에서 상당한 개선을 제공할 수 있다. 소정 실시예에서, 장벽 층은, 1S1R 셀 내구성을, 적어도 20배, 바람직하게는 30배 증가시킬 수 있다.
예시적인 실시예에서, 장벽(120)은, 비트셀(100)의 동작 전압 스위프에 걸쳐 실질적으로 일정하고 양방향의 전기 저항을 유지하는 하나 이상의 박막 재료이다(즉, 장벽(120)은, 수동형, 비-스위칭가능형, 비정류성이다). 도 1b에 나타낸 바와 같이, 장벽(120)을 포함하는 1S1R 스택의 저항은, 선택기 요소(125)에 직렬로 직접 접속된 메모리 요소(115)만을 포함하는 1S1R 스택에 비해 공칭 △m만큼 증가한다. 유익한 실시예에서, 장벽(120)의 저항 기여도는 작다, 예를 들어 V read 에서의 메모리 요소(115) 및 선택기 요소(125)의 직렬 합산 저항의 기여도보다 작다. 작은 장벽 저항 R B 는 장벽을 양단의 전압 강하를 유익하게 감소시켜, 비트셀(100)의 활성 부분에 대한 공급 전압을 유지한다. 하나의 유익한 실시예에서, 장벽(120)은, 메모리 요소(115)가 선형 전도성 상태에 있을 때 메모리 요소(115)와 연관된 저항 R M 보다 작은 전류 I에 대한 저항 R B 를 갖는다. 추가 실시예에서, R B 는 R M 의 30% 미만이고, 이상적으로는 20% 미만이다. 저항 R B 는 장벽 박막 두께와 장벽 저항의 양쪽 모두의 함수이다. 예시적인 장벽 실시예는 낮은 전기장에서 측정될 때 0.1 mOhm cm 내지 10 Ohm cm 범위의 재료 비저항을 갖는다.
추가 실시예에서, 장벽(120)은 또한, 양호한 고체 상태 확산 장벽이다. 이 목적을 위해, 장벽(120)은 이상적으로 비정질이지만, 그렇지 않은 경우, 장벽(120)의 결정립 구조(grain structure)는 인접한 재료들의 상호혼합에 더 양호하게 저항하도록 장벽(120)의 두께를 통해 비-기둥형(non-columnar)인 것이 유익하다. 상호혼합에 저항하는 장벽 필름의 능력은 일반적으로 두께에 따라 증가한다. 그러나, 낮은 장벽 전기 저항의 이점 때문에, 장벽은 독단적으로 두꺼울 수 없다. 예시적인 실시예에서, 장벽은, 특정 장벽의 비저항, 비트셀 공급 전압 버짓(budget), 및 메모리 요소에 의해 요구되는 셋/리셋 전압에 의해 허용되는, 2 내지 20 nm 또는 그 이상의 범위의 막 두께(예를 들어, 도 2a에서 z-높이)를 갖는다. 하나의 유익한 실시예에서, 공급 전압이 1V 이하인 경우, 장벽은 20 nm 미만이다.
실시예에서, 박막 1S1R 비트셀 장벽은, 벌크 전도성 금속 산화물 또는 금속 비산화물 화합물 중 적어도 하나를 포함한다. 도 2a는 기판(205) 위에 배치된 박막 1S1R 비트셀(201)의 단면도이다. 비트셀(201)은 메모리 산화물 재료(215)와 선택기 유전체 재료(225) 사이에 벌크 전도성 산화물 장벽 재료(221)를 포함한다. 도 2b는, 대안적인 실시예에 따른, 메모리 산화물 재료(215)과 선택기 유전체 재료(225) 사이에 금속 질화물, 탄화물, 또는 탄질화물 장벽 재료(222)를 포함하는 박막 1S1R 비트셀(202)의 단면도이다.
도 2a를 먼저 참조하면, 비트셀(201)은, 실리콘, 게르마늄 및 SiGe 등을 포함한 그러나 이것으로 제한되지 않는 결정질 반도체 재료; 및 유리, 유기 중합체 및 플라스틱 등을 포함하는 비정질 재료 등의 그러나 이것으로 제한되지 않는, 박막 1S1R 비트셀을 지지하기에 적합한 것으로 알려진 임의의 기판일 수 있는 기판(205) 위에 배치된다. 추가 실시예에서, 기판(205)은 또한 BEOL(back end of line) 층을 나타낸다. 예를 들어, 비트셀(201)은 집적 회로(IC)의 하부에 놓인 반도체 디바이스 층 상에 또는 그 위에 형성될 수 있다.
따라서, 기판(205)은 IC 산업에서 흔히 볼 수 있는 박막 라미네이트(예를 들어, 금속, 유전체 등)를 역시 포함할 수 있다.
기판(205) 위에는, 동일하거나 상이한 조성일 수 있고, 후술되는 바와 같이, 하나 이상의 박막 층을 더 포함할 수 있는, 한 쌍의 제1 및 제2 전극(210, 230)이 배치된다. 박막 메모리 산화물(예컨대, M1xOy) 재료(215)가 근위 전극(210)에 배치된다. 예시된 실시예에서, 메모리 산화물 재료(215)는 전극(210)과 직접 접촉하여 배치된다. 메모리 산화물 재료(215)는, 반대 극성 전압들이 인가될 때 비휘발성 방식으로 고저항 상태와 저저항 상태 사이에서 저항 값을 변화시킬 수 있는 산화물 재료이다. 일부 실시예에서, 산화물은 가역성 금속-절연체 천이를 겪을 수 있다. 일부 실시예에서, 산화물 재료는 벌크 및/또는 박막 형태에서 전도성이다. 하나의 예시적 실시예에서, 메모리 산화물 재료(215)는 화학양론적 및 준-화학양론적 이온성 산화물 AOx(A는 천이 금속임)를 포함하는 천이 금속 산화물이다. 소정의 이러한 실시예에서, 금속 메모리 요소 재료는 음이온-기반의 산화물 재료이다. 음이온-기반의 산화물의 비제한적 예로서는, V(예를 들어, V2O5), Nb(예를 들어, Nb2O5), Cr(예를 들어, Cr2O3), Ta(예를 들어, Ta2O5), Hf(예를 들어, HfO2) 뿐만 아니라, SnO2 도핑된 산화 인듐 등의 3원소, 4원소 합금의 산화물 뿐만 아니라, 주기율표의 인접한 컬럼들로부터의 금속들과의 산화물 합금(예를 들어, Y2O3-도핑된 ZrO2의 Y, Zr 및 La1-xSrxGa1-yMgyO3의 Sr 및 La)이 포함되지만, 이것으로 제한되는 것은 아니다. 음이온-기반의 산화물은, 바로 이들 원소들과 이들의 합금들의 비-화학량론적 산화물일 수도 있다. 다른 이러한 실시예에서, 금속 메모리 요소 재료는 양이온-기반의 산화물 재료이고, 그 예로서는 LiMnO2, Li4TiO12, LiNiO2 및 LiNbO3이 포함될 수 있지만, 이것으로 제한되는 것은 아니다.
메모리 산화물 재료(225)은, 조성, 판독, 셋/리셋 전압 요건 등의 함수로서 상당히 변화하는 막 두께를 가질 수 있다. 전술된 금속 산화물 재료들 중 임의의 것을 채용하는 것들 등의, 예시적인 메모리 산화물 실시예들에서, 메모리 산화물 재료는, 적어도 2 nm의 및 유익하게는 10 nm 이하의 박막 두께를 갖는다.
전극(230)의 근방에는, 박막 선택기 유전체(예를 들어, M2xOy) 재료(225)가 있다. 예시된 실시예에서, 선택기 유전체 재료(225)는 전극(210)과 직접 접촉하여 배치된다. 예시적인 실시예에서, 선택기 유전체 재료(225)는, 충분한 바이어스가 인가될 때 낮은 값으로 저항을 스위칭하고 바이어스가 제거될 때 높은 저항 상태로 되돌아가는 휘발성 절연체-금속 천이를 겪는 산화물 재료이다.
메모리 산화물 재료처럼, 선택기 산화물 재료는 천이 금속 산화물일 수 있다. 선택기 산화물 재료의 비제한적 예로서는, VO2, NbO2, Ta2O5, Ti3O5, Ti2O3, 및 LaCoO3 및 SmNiO3 등의 소정 혼합된 산화물이 포함된다. 소정 실시예에서, 선택기 유전체 재료(225)는 메모리 산화물 재료(215)의 산화물 조성과는 구분되는 산화물 조성을 갖는다. 일부 이러한 실시예에서, 선택기 산화물 및 메모리 산화물 재료는, 동일하지만, 상이한 산화 상태의 금속 종(예를 들어, NbO2 선택기 산화물/Nb2O5 메모리 산화물, Ti3O5 선택기 산화물/TiO2 메모리 산화물 등)을 포함한다. 대안으로서, 예를 들어 칼코겐화물에 기초한 비산화물 선택기 실시예도 역시 가능하다.
선택기 유전체 재료(225)는, 조성(예를 들어, 산화물 대 칼코겐화물), 누설, 및 임계 전류 한계, 임계 전압 요건 등의 함수로서 상당히 변화하는 막 두께를 가질 수 있다. 일반적으로, 막 두께가 클수록 누설이 더 적고, 일부 실시예에서, 선택기 유전체 재료(225)는 메모리 산화물 재료(215)보다 두꺼울 수 있다. 전술된 금속 산화물 재료들 중 임의의 것을 채용하는 것들 등의, 예시적인 선택기 산화물 실시예들에서, 선택기 산화물 재료는, 적어도 2 nm의 및 50 nm 이하의 박막 두께를 갖는다.
메모리 산화물 재료(215)와 선택기 유전체 재료(225) 사이에는, 벌크 전도성 산화물 장벽 재료(221)가 배치된다. 앞서 언급된 바와 같이, 전도성 산화물 장벽 재료(221)는, 벌크, 비-박막 상태에서 비교적 전도성인 재료이고 비트셀(201) 내의 전기적으로 수동형의 직렬 요소다. 적합한 재료는, 적어도 저항식 메모리 비트셀(201)의 동작 범위 내에서 절연체-금속 천이를 겪지 않는 산화물 재료이다. 예시적인 실시예에서, 전도성 산화물 장벽 재료(221)는, 금홍석-타입의 천이 금속 이산화물(rutile-type transition metal dioxide)이다. 장벽(221)에 적합한 이러한 전도성 산화물의 비제한적인 예로서는 : RuO2, CrO2, WO2, IrO2, PtO2, MoO2 또는 RhO2가 포함된다. 그러나, 인듐 주석 산화물(즉, ITO)을 포함한 그러나 이것으로 제한되지 않는 3원소 합금 등의 다른 선택도 가능하다. 예시적인 전도성 산화물은 1S1R 디바이스의 전형적인 전계 및 열 사이클에 놓일 때 비교적 안정적이라는 이점을 갖는다. 예시적인 전도성 산화물은 또한, 양호한 확산 장벽 특성(예를 들어, 비정질, 비반응성)을 가질 수 있고, 따라서 인접한 메모리 산화물(215)과 선택기 유전체(225) 사이의 상호혼합 비율을 감소시킨다. 예시적인 전도성 산화물은 또한, 비교적 낮은 비저항(resistivity) 값을 가져, 비트셀(201)이 낮은 전압(예를 들어, < 1V)에서 동작할 수 있게 한다.
전도성 산화물 장벽 재료(221)는 주어진 응용에서 비트셀(201)에 의해 용인될 수 있는 전압 강하에 관한 한계와 선택된 조성의 비저항의 함수로서 상당히 변화하는 막 두께를 가질 수 있다(예를 들어, 개별 NVM 대 e-NVM). 일반적으로, 더 큰 전도성의 산화물 장벽 막 두께는 더 양호한 확산 장벽을 제공할 것이다. 전술된 전도성 산화물 재료 중 임의의 것을 이용하는 것들 등의 예시적인 전도성 산화물 장벽 실시예에서, 전도성 산화물 장벽 재료는, 50nm 미만 및 유익하게는 20nm 이하의, 적어도 2nm의 박막 두께를 갖는다.
다음으로 도 2b를 참조하면, 비트셀(202)은 다시 기판(205) 위에 배치되고, 2개 전극(210, 230) 사이에 배치된 메모리 산화물(215) 및 선택기 유전체(225)의 박막 스택이다. 메모리 산화물(215) 및 선택기 유전체(225) 각각은, 전술된 임의의 재료일 수 있다. 그러나, 도 2b에 도시된 예시적인 실시예에서, 금속 질화물, 탄화물, 또는 탄질화물 장벽 재료(222)는, 메모리 산화물(215)과 선택기 산화물(225)을 물리적으로 분리시킨다. 이 장벽 재료는 유익하게는 천이 금속의 화합물이고, 더욱 유익하게는 내화 금속이다. 전술된 전도성 산화물 장벽 구현 예에서와 마찬가지로, 장벽에 적합한 비산화물 천이 금속 화합물은 낮은 저항에 대한 금속 특성을 유지하면서도 우수한 확산 장벽이다. 적합한 비산화물 천이 금속 화합물의 비제한적인 예로서는, TiN, TaN 및 WN 등의 내화 금속 질화물; TiC, TaC, WC 등의 내화 금속 탄화물; 및 TaCN 등의 내화 금속 탄질화물이 포함된다.
장벽 재료(222)는 주어진 응용에서 비트셀(201)에 의해 용인될 수 있는 전압 강하에 관한 한계와 선택된 조성의 비저항의 함수로서 상당히 변화하는 막 두께를 가질 수 있다(예를 들어, 개별 NVM 대 e-NVM). 일반적으로, 더 큰 장벽 막 두께는 약간 더 높은 저항을 갖지만, 또한 확산 장벽으로서 더 양호하게 작용한다. 전술된 임의의 내화 금속 화합물을 채용하는 실시예에서, 내화 금속 질화물/탄화물/탄질화물 장벽 재료는, 50 nm 미만 및 유익하게는 20 nm 이하의, 적어도 2nm의 박막 두께를 갖는다.
장벽에 대한 기능상의 제약(예를 들어, 낮은 전기 저항 및 높은 상호혼합 저항 양쪽 모두)에 주목하여, 소정 장벽 실시예는 다층 라미네이트 또는 스택의 형태로 된 복수의 박막을 채용할 수 있다. 이러한 실시예에서, 전술된 전도성 산화물 장벽 재료 중 하나 이상은 전술된 하나 이상의 전도성 비산화물 천이 금속 장벽 재료와 함께 라미네이트된다. 도 3a 및 도 3b는 박막 1S1R 비트셀(204, 205)의 단면도로서, 각각은 실시예들에 따른 메모리 산화물 재료(215)과 선택기 유전체 재료(225) 사이에 다층 장벽(220)을 포함한다. 이러한 다층화된 실시예에서, 그 목적은, 장벽의 저항을 단일 층 장벽의 저항을 훨씬 초과하여 증가시키지 않고 2개의 구분되는 장벽 재료의 이점을 결합하는 것이다. 전도성 산화물 장벽 재료의 안정성은, 예를 들어, 내화 금속 질화물/탄화물/탄질화물 장벽 재료의 확산 장벽 속성 및 낮은 비저항에 의해 더욱 강화될 수 있다. 다층 장벽의 마이크로구조는 또한, 단일 층 장벽에 비해 이점을 가질 수 있다. 예를 들어, 비결정질 전도성 산화물 재료는, 내화 금속 질화물/탄화물/탄질화물 장벽 재료의 기둥형 마이크로구조를 파괴시키는 역할을 할 수 있다.
도 3a에 도시된 바와 같이, 다층 장벽(220)은 전도성 산화물 장벽 재료(221) 상에 직접 (접촉하여) 배치된 금속 비산화물 화합물 장벽 재료 층(222)을 포함한다. 다른 실시예에서, 전도성 산화물 장벽 재료는, 금속 질화물, 탄화물, 또는 탄질화물 재료 상에 직접 배치될 수 있다. 이러한 이중층 실시예의 경우, 전도성 산화물 장벽 재료가 도 3a에 나타낸 바와 같이 선택기 재료 또는 메모리 재료의 하부의 것 상에 배치되는 것이 제조 관점에서 유익할 수 있다. 선택기 및 메모리 막들 중 하나가 다른 것보다 상당히 얇은 실시예에서, 전도성 산화물 장벽 재료가 비산화물 장벽 재료와 더 얇은 선택기/메모리 재료 사이에 배치되는 것이 신뢰성의 관점에서 유익할 수 있다.
도 3b에 도시된 바와 같이, 다층 장벽(220)은, 2개의 전도성 산화물 장벽 재료 층들(221 및 223) 사이에 직접 (접촉하여) 배치된 금속성, 비산화물 장벽 재료 층(222)을 포함한다. 이러한 실시예에서, 전도성 산화물 장벽 재료 층(223)은 전도성 산화물 장벽 재료 층(221)에 대해 전술된 재료들 중 임의의 것일 수 있다. 유익한 실시예에서, 전도성 산화물 장벽 재료 층(223)은 전도성 산화물 장벽 재료 층(221)과 동일한 조성을 갖지만, 조성은 구분될 수 있다. 다층 장벽 재료(220)는, 다양한 층 조성 및 층의 수의 함수로소 상당히 변화하는 총 박막 두께를 가질 수 있다. 예시적인 실시예에서, 도 3a 및 도 3b에 나타낸 2 층 및 3 층 실시예 중 어느 하나는, 50nm 미만 및 유익하게는 20nm 이하의, 적어도 2nm의 박막 두께를 가질 수 있다.
도 2a, 도 2b, 도 3a, 및 도 3b에 도시된 비트셀을 더 참조하면, 전극(210)은 임의의 개수의 재료 층일 수 있고, 각각의 층은, 탄소, 금, 니켈, 백금, 팔라듐, 바나듐, 크로뮴, 이리듐, 탄탈륨, 탄탈륨 질화물, 탄탈륨 탄화물, 망간, 지르코늄, 하프늄, 티탄, 티탄 질화물, 티탄 탄화물, 텅스텐, 텅스텐 탄화물, 텅스텐 질화물, 및 이들의 합금 중 하나 이상을 포함할 수 있다. 일부 실시예들에서 전극들(210 및 230)이 동일한 조성을 갖지 않지만, 전극(230)은 이들 재료 중 임의의 것일 수 있다. 예를 들어, 메모리 산화물에 대해 근위의 전극(예를 들어, 전극(210))은 티타늄(또는 그 화합물)일 수 있는 반면, 선택기 유전체에 대해 근위의 전극(예를 들어, 전극(230))은 W(또는 그 화합물) 등의 또 다른 재료일 수 있다. 추가 실시예에서, 적어도 하나의 전극은, 예를 들어 충분히 낮은 저항의 전극 벌크 재료(예를 들어, 구리) 및 벌크 전극 재료와 메모리/선택기 재료 사이의 전극 장벽 재료를 포함하는 다층 전극 스택을 포함한다.
도 3b는 일부 실시예에 따른 다층 전극을 나타낸다. 예시된 다층 전극은 물론 다층 장벽이 없는 경우에 비트셀에 채용될 수 있으며, 그 반대의 경우도 가능하다. 도 3b에 도시된 바와 같이, 전극(210)은 전극 벌크 재료(206) 및 전극 장벽 재료(207)를 포함한다. 전극(230)은 유사하게 전극 장벽 재료(231) 및 전극 벌크 재료(232)를 포함한다. 예시적인 실시예에서, 전극 벌크 재료(206, 232)는 동일한 조성(예를 들어, 구리)을 갖는다. 추가 실시예에서, 전극 장벽 재료(231)는, 전극 장벽 재료(207)와는 상이한 다른 조성일 수 있지만, 이들은 또한 동일한 조성일 수도 있다. 하나의 유익한 실시예에서, 전극 장벽 재료(207)는, 선택기와 1S1R 비트셀의 메모리 산화물 사이에 배치된 장벽 재료와 동일한 조성을 갖는다.
실시예에서, 비평면 1S1R 비트셀은 메모리 요소와 선택기 요소 사이에 장벽 층을 포함한다. 도 2a 내지 도 3b에 나타낸 예시적인 실시예는 평면형 비트셀 맥락에서 도시되었지만, 동일한 박막 스택이 다양한 비평면 아키텍쳐 내에 용이하게 구현될 수 있다는 점에 유의한다. 예를 들어, 도 4는 비평면형 실시예에 따른 선택기 유전체 재료(225)와 메모리 산화물 재료(215) 사이에 전도성 산화물 장벽(221)을 포함하는 비평면 박막 1S1R 비트셀(401)을 나타내는 단면도이다. 이들 박막들 각각은, 비트셀(401)을 통한 전류 흐름의 방향이 기판(205)과 실질적으로 평탄하도록 지형 피쳐 측벽(410) 상에 퇴적되었다. 비트셀 밀도를 더 증가시키기 위해, 전극(405) 스택은, 유전체(411)가 각각의 전극(210) 사이에 배치된 측벽(410)을 형성할 수 있다.
도 5는 실시예에 따른 적층된 박막 1S1R 비트셀을 나타내는 단면도이다. 저항식 메모리 어레이 밀도는 (수직으로) 1S1R 비트셀을 적층함으로써 증가될 수 있다. 도 5에 나타낸 예시적인 실시예에서, 제1 1S1R 비트셀(202)은 2개의 워드 라인(505) 사이에 제2 1S1R 비트셀(202)과 함께 배면을 맞대고 적층된다. 비트 라인(510)은 양쪽 비트셀에 공통된 전극(210)에 결합된다. 각각의 비트셀(202)은, 전술된 바와 같이, 금속 질화물, 탄화물, 또는 탄질화물 장벽 재료(222)를 포함한다.
전술된 비트셀 아키텍쳐는 많은 기술에 의해 제작될 수 있다. 도 6은, 실시예에 따른, 선택기 산화물 재료와 메모리 산화물 재료 사이에 장벽을 포함하는 박막 1S1R 비트셀을 형성하는 방법(601)을 나타내는 흐름도이다. 방법(601)은 예를 들어 도 3b에 나타낸 비트셀(201)을 형성하는데 채용될 수 있다. 도 7은, 실시예에 따른, 선택기 산화물 재료와 메모리 산화물 재료 사이에 다층 장벽을 포함하는 박막 1S1R 비트셀을 형성하는 방법(701)을 나타내는 흐름도이다. 방법(701)은 예를 들어 도 3b에 나타낸 비트셀(205)을 형성하는데 채용될 수 있다.
먼저 도 6을 참조하면, 방법(601)은 기판 위에 제1(하부) 전극 재료를 퇴적하는 동작(605)에서 시작한다. 물리적 증착(PVD), 화학적 증착(CVD), 원자 층 퇴적(ALD), 전해 및 무전해 도금, 및 스핀-온 기술 등의 그러나 이것으로 제한되지 않는, 특정한 전극 조성에 적합한 것으로 본 기술분야에서 공지된 임의의 퇴적 프로세스가 동작 605에서 이용될 수 있다.
동작 610에서, 박막 메모리 요소 또는 박막 선택기 요소가 제1 전극 재료 위에 퇴적된다. PVD, CVD 및 ALD 기술 등의 그러나 이것으로 제한되지 않는, 특정한 메모리/선택기 요소에 적합한 것으로 본 기술분야에 공지된 임의의 퇴적 프로세스가 동작 610에서 이용될 수 있다. 하나의 예시적인 평면형 실시예에서, 반응성 PVD가 동작 610에서 채용된다. 하나의 예시적인 비평면형 실시예에서, ALD가 동작 610에서 채용된다.
동작 620에서, 박막 장벽이 동작 610에서 퇴적된 요소(예를 들어, 메모리 요소 또는 박막 선택기 요소) 위에 퇴적된다. PVD, CVD 및 ALD 기술 등의 그러나 이것으로 제한되지 않는, 특정한 장벽 층에 적합한 것으로 본 기술분야에 공지된 임의의 퇴적 프로세스가 동작 610에서 이용될 수 있다. 하나의 예시적인 평면형 실시예에서, 반응성 PVD가 동작 620에서 채용된다. 하나의 예시적인 비평면형 실시예에서, ALD가 동작 620에서 채용된다.
방법(601)은, 메모리 요소 및 선택기 요소 중 다른 하나(즉, 동작 610에서 퇴적되지 않은 요소)가 동작 620에서 퇴적된 장벽 재료 위에 퇴적되는 동작 630을 계속한다. PVD, CVD 및 ALD 기술 등의 그러나 이것으로 제한되지 않는, 특정한 메모리/선택기 요소에 적합한 것으로 본 기술분야에 공지된 임의의 퇴적 프로세스가 동작 630에서 이용될 수 있다. 하나의 예시적인 평면형 실시예에서, 반응성 PVD가 동작 630에서 채용된다. 하나의 예시적인 비평면형 실시예에서, ALD가 동작 630에서 채용된다. 방법(601)은 임의의 종래 기술을 이용하여 동작 630에서 퇴적된 메모리/선택기 요소 위에 제2 전극 재료를 퇴적시킴으로써 완료된다. 적층된 비트셀 실시예의 경우, 방법(601)은, 동일하거나 반대되는 순서로 수행되는 다양한 동작들에 의해 반복될 수 있다.
다층 장벽 실시예에 대한 도 7을 참조하면, 방법(701)은 동작 710에서 전극 상에 배치된 선택기/메모리 요소를 갖는 기판을 수용하는 것으로 시작한다. 동작 715에서, 벌크 전도성 산화물이 퇴적된다. PVD, CVD 및 ALD 기술 등의 그러나 이것으로 제한되지 않는, 선택된 특정한 전도성 산화물 장벽 재료에 적합한 것으로 본 기술분야에 공지된 임의의 퇴적 프로세스가 동작 715에서 이용될 수 있다. 하나의 예시적인 평면형 실시예에서, 반응성 PVD가 동작 715에서 채용된다. 하나의 예시적인 비평면형 실시예에서, ALD가 동작 715에서 채용된다. 단계 720에서, 내화 금속의 질화물, 탄화물, 또는 탄질화물을 포함하는 장벽 층은 동작 715에서 퇴적된 전도성 산화물 상에 직접 퇴적된다. 방법(701)은 제2 벌크 전도성 산화물이 더 퇴적되는 동작 725를 계속하며, 이것은 도 7에서 점선으로 표시된 바와 같이 선택사항이다. 그 다음, 메모리/선택기 산화물 재료는 동작 730에서 퇴적되고, 방법(701)은 임의의 종래 기술에 의해 동작 740에서 제2(상부) 전극의 퇴적에 의해 완료된다.
도 8은, 실시예에 따른, 선택기 요소 S와 메모리 요소 M 사이에 장벽 B을 각각 포함하는, 복수의 박막 1S1R 비트셀(802)을 포함하는 NVM(801)의 개략도이다. 각각의 비트셀(802)은, 본 명세서의 다른 곳에서 설명된 사이에 배치된 임의의 장벽 실시예와 직렬로 접속된 양방향 메모리 요소 및 선택기를 포함한다. 어레이(805)는 임의의 수의 비트셀(802)을 포함하는 양방향 크로스 포인트 어레이이다. 각각의 열은 열 선택 회로부(825) 내의 열 선택 회로에 의해 구동되는 비트라인과 연관된다. 각각의 행은 행 선택 회로부(830) 내의 행 선택 회로에 의해 구동되는 워드라인과 연관된다. 동작 상태에서, R/W 제어 회로부(820)는, (예를 들어, 메모리가 내장된 로컬 프로세서 또는 통신 칩으로부터) 메모리 액세스 요청을 수신하고, 요청(예를 들어, 판독, 기입 0 또는 기입 1)에 기초하여 필수 제어 신호를 생성하며, 행 및 열 선택 회로부(825, 830)를 제어한다. 전압 공급부(810, 815)는, 하나 이상의 비트셀(802)에 관한 요청된 동작을 용이하게 하기 위해 어레이를 바이어스하는데 필요한 전압을 제공하도록 제어된다. 행 및 열 선택 회로부(825, 830)는 선택된 비트셀(들)에 액세스하기 위해 어레이(805)에 공급된 전압을 인가한다. 행 선택 회로부(825), 열 선택 회로부(830), 및 R/W 제어 회로부(820)는 임의의 공지된 기술로 구현될 수 있다. 하나의 예시적인 실시예에서, 기입 동작을 위해 전압 공급부(810, 815)로부터 이용가능한 최대 공급 전압은 1 볼트보다 작다.
도 9은, 예시적인 내장된 저항식 메모리 실시예들에 따른, e-NVM(901)의 단면을 나타낸다. 예시된 바와 같이, e-NMV(901)는 기판(205) 위에 CMOS 로직(905)과 모놀리식 통합된 NVM(801)을 포함한다. 이 예시적인 실시예에서, (선택기 요소와 메모리 요소 사이에 하나 이상의 장벽 재료를 각각 포함하는 복수의 박막 스택 1S1R 비트셀을 포함하는) NVM(701)은, 예를 들어, BEOL 막 스택의 일부로서, CMOS 로직(905) 위에 배치된다. CMOS 로직(905)은 공지된 임의의 금속 산화물 반도체 트랜지스터들(예를 들어, MOSFET들)을 포함할 수 있고, 이들 중 하나 이상은 NVM(701)에 전기적으로 결합된다.
도 10은 본 발명의 실시예에 따른 선택기 요소와 메모리 요소 사이에 장벽을 포함하는 1S1R 비트셀을 갖춘 e-NVM을 갖는 SoC를 채용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 나타낸다. 서버 머신(1006)은, 예시적인 실시예에서는 팩키징된 모놀리식 IC(1050)를 포함하는, 예를 들어 랙 내에 배치되고 전자 데이터 처리를 위해 함께 네트워킹되는 임의의 수의 고성능 컴퓨팅 플랫폼을 포함하는 임의의 상업적 서버일 수 있다. 모바일 컴퓨팅 플랫폼(1005)은, 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 전송 등의 각각에 대해 구성된 임의의 휴대형 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(1005)은, 태블릿, 스마트폰, 랩탑 컴퓨터 등 중 임의의 것일 수 있으며, 디스플레이 스크린(예를 들어, 용량식, 유도식, 저항식, 또는 광학식 터치스크린), 칩-레벨 또는 팩키지-레벨 통합 시스템(1010), 및 배터리(1015)를 포함할 수 있다.
확대된 도면(1020)에 예시된 통합 시스템(1010) 내에 배치되든지 또는 서버 머신(1006) 내의 독립형 팩키징된 칩으로서 배치되든지 간에, 팩키징된 모놀리식 IC(1050)는, 메모리 칩(예를 들어, RAM), 또는 본 명세서의 다른 곳에서 설명된 바와 같이, 장벽을 포함하는 1S1R 비트셀을 갖춘 적어도 하나의 NVM을 포함하는 프로세서 칩(예를 들어, 마이크로프로세서, 멀티-코어 마이크로프로세서, 그래픽 프로세서 등)을 포함한다. 모놀리식 IC(1050)는 또한, 전력 관리 집적 회로(PMIC)(1030), 광대역 RF (무선) 전송기 및/또는 수신기(TX/RX)를 포함하는 (예를 들어, 전송 경로 상에 전력 증폭기와 수신 경로 상에 저잡음 증폭기를 더 포함하는 디지털 기저 대역 및 아날로그 프론트 엔드 모듈을 포함하는) RF(무선) 집적 회로(RFIC)(1025), 및 그 제어기(1035) 중 하나 이상과 함께, 보드, 기판, 또는 인터포우저(interposer)(1060)에 결합(예를 들어, 통신가능하게 결합)될 수 있다.
기능적으로, PMIC(1030)는, 배터리 전력 조절, DC-DC 변환 등을 수행할 수 있으며, 배터리(1015)에 결합된 입력 및 다른 기능 모듈들에 전류 공급을 제공하는 출력을 갖는다. 더 예시된 바와 같이, 예시적인 실시예에서, RFIC(1025)는, Wi-Fi (IEEE 802.11군), WiMAX (IEEE 802.16군), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그 파생물 뿐만 아니라 3G, 4G, 5G, 및 그 이상으로 표기된 기타 임의의 무선 프로토콜을 포함한 그러나 이것으로 제한되지 않는, 다수의 무선 표준이나 프로토콜 중 임의의 것을 구현하기 위해 안테나(미도시)에 결합된 출력을 가진다. 대안적 구현에서, 이들 보드-레벨 모듈들 각각은, 모놀리식 IC(1050)의 팩키지 기판에 결합된 별개의 IC들 상에 또는 모놀리식 IC(1050)의 팩키지 기판에 결합된 단일 IC 내에 통합될 수 있다.
도 11은, 본 개시내용의 적어도 일부 구현에 따라 배치된 컴퓨팅 디바이스(1100)의 기능 블록도이다. 컴퓨팅 디바이스(1100)는, 예를 들어, 플랫폼(1005) 또는 서버 머신(1006) 내부에서 발견될 수 있다. 디바이스 (1100)는, 예를 들어, 본 명세서의 다른 곳에서 설명되는 바와 같이, 장벽을 포함하는 1S1R 비트셀을 갖춘 적어도 하나의 NVM을 더 포함할 수 있는, 프로세서(1104)(예를 들어, 애플리케이션 프로세서) 등의 그러나 이것으로 제한되지 않는 다수의 컴포넌트들을 호스팅하는 마더보드(1102)를 더 포함한다. 프로세서(1104)는 마더보드(1102)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(1104)는 프로세서(1104) 내에 팩키징된 집적 회로 다이를 포함한다. 일반적으로, 용어 "프로세서" 또는 "마이크로프로세서"란, 레지스터 및/또는 메모리로부터의 전자적 데이터를 처리하여 그 전자적 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 말한다.
여기서 개시된 소정의 피쳐들이 다양한 구현을 참조하여 설명되었지만, 이 설명은 제한적인 의미로 해석되도록 의도한 것은 아니다. 따라서, 본 개시내용이 속하는 기술 분야의 통상의 기술자에게 명백한, 여기서 설명된 구현들 뿐만 아니라 다른 구현들의 다양한 수정은, 본 개시내용의 사상과 범위 내에 있는 것으로 간주된다.
본 발명은 지금까지 설명된 실시예들로 제한되지 않으며, 첨부된 청구항들의 범위를 벗어나지 않고 수정 및 변형하여 실시될 수 있다는 것을 인식할 것이다. 예를 들어, 상기 실시예들은 이하에서 더 제공되는 바와 같이 피쳐들의 특정한 조합들을 포함할 수 있다.
하나 이상의 제1 실시예에서, 저항식 메모리 셀은, 기판; 상기 기판 위에 배치된 제1 및 제2 전극 재료; 및 상기 제1 전극 재료와 제2 전극 재료 사이에 배치된 박막 메모리 요소 및 박막 선택기 요소를 포함한다. 상기 저항식 메모리 셀은, 상기 메모리 요소와 상기 선택기 요소 사이에 배치된 전기적으로 부동상태의 전도성 박막 장벽을 더 포함한다.
제1 실시예에 추가하여, 상기 선택기 요소는, 임계 전압에서 저저항 상태와 고저항 상태 사이에서 휘발성 천이를 겪는 제1 조성의 선택기 산화물 재료를 더 포함한다. 상기 메모리 요소는 셋/리셋 전압에서 저저항 상태와 고저항 상태 사이에서 비휘발성 천이를 겪는 제2 조성의 메모리 산화물 재료를 더 포함한다. 상기 박막 장벽은, 벌크 전도성 금속 산화물 층, 또는 내화 금속 질화물, 탄화물, 또는 탄질화물을 포함하는 금속 비산화물 화합물 층 중 적어도 하나를 포함한다.
직전 실시예에 추가하여, 상기 내화 금속 질화물, 탄화물, 또는 탄질화물은, TiN, TaN, WN, TiC, TaC, WC 또는 TaCN 중 적어도 하나를 포함한다.
직전 실시예에 추가하여, 상기 내화 금속 질화물, 탄화물, 또는 탄질화물은, TiN, TaN, WN, TiC, TaC, WC 또는 TaCN 중 적어도 하나이다.
상기 실시예에 추가하여, 상기 장벽은, RuO2, CrO2, WO2, IrO2, MoO2, PtO2, 또는 RhO2 중 적어도 하나를 포함하는 벌크 전도성 금속 산화물 층이다.
상기 실시예에 추가하여, 상기 장벽은, RuO2, CrO2, WO2, IrO2, MoO2, PtO2, 또는 RhO2 중 적어도 하나인 벌크 전도성 금속 산화물 층이다.
상기 실시예에 추가하여, 상기 장벽은, 상기 금속 비산화물 화합물 층, 및 상기 금속 비산화물 화합물 층과 상기 선택기 산화물 재료 및 상기 메모리 산화물 재료 중 적어도 하나 사이에 배치된 벌크 전도성 산화물 층을 포함하는 스택이다.
직전 실시예에 추가하여, 상기 선택기 산화물 재료는 상기 메모리 산화물 재료 위에 배치되고, 상기 장벽은 상기 메모리 산화물 재료 위에 배치된 벌크 전도성 산화물 층을 포함하는 스택이고, 상기 금속 비산화물 화합물 층은 상기 벌크 전도성 산화물 층 위에 배치되며, 또는 상기 메모리 산화물 재료는 상기 선택기 산화물 재료 위에 배치되고, 상기 장벽은 상기 선택기 산화물 재료 위에 배치된 벌크 전도성 산화물 층을 포함하는 스택이고, 상기 금속 비산화물 화합물 층은 상기 벌크 전도성 산화물 층 위에 배치된다.
제1 실시예에 추가하여, 상기 장벽은 제1 벌크 전도성 금속 산화물 층과 제2 벌크 전도성 금속 산화물 층 사이에 배치된 금속 비산화물 화합물 층을 포함하는 스택이다.
직전 실시예에 추가하여, 상기 금속 비산화물 화합물 층은, TiN, TaN, WN, TiC, TaC, WC 또는 TaCN 중 적어도 하나를 포함한다. 상기 제1 및 제2 벌크 전도성 금속 산화물 층은, RuO2, CrO2, WO2, IrO2, MoO2, PtO2, 또는 RhO2 중 적어도 하나를 포함한다.
직전 실시예에 추가하여, 상기 금속 비산화물 화합물 층은, TiN, TaN, WN, TiC, TaC, WC 또는 TaCN 중 적어도 하나이다. 상기 제1 및 제2 벌크 전도성 금속 산화물 층은, RuO2, CrO2, WO2, IrO2, MoO2, PtO2, 또는 RhO2 중 적어도 하나이다.
제1 실시예에 추가하여, 제1 및 제2 전극 재료 중 적어도 하나는, 벌크 전극 재료와 선택기 또는 메모리 요소 사이에 제2 박막 장벽을 포함하는 스택을 더 포함한다.
제1 실시예에 추가하여, 상기 선택기 산화물 재료는 주로, 제1 산화 상태에서 천이 금속을 포함하고; 상기 선택기 산화물 재료는 주로, 상기 제1 산화 상태와는 상이한 제2 산화 상태에서 천이 금속을 포함한다.
제1 실시예에 추가하여, 상기 선택기 산화물 재료는, VO2, Ta2O5, NbO2, Ti3O5, Ti2O3, LaCoO3 또는 SmNiO3 중 적어도 하나이고; 상기 메모리 산화물 재료는,바나듐(V)의 산화물, 크로뮴(Cr)의 산화물, 니오븀(Nb)의 산화물, 탄탈륨(Ta)의 산화물, 및 하프늄(Hf)의 산화물로 구성된 그룹으로부터 선택된 음이온성-기반의 전도성 산화물 재료, 또는 LiMnO2, Li4TiO12, LiNiO2, LiNbO3 , Li3N:H, LiTiS2, Na b-알루미나, AgI, RbAg4I5, 및 AgGeAsS3으로 이루어진 그룹으로부터 선택된 양이온성-기반의 전도성 산화물 재료이다.
하나 이상의 제2 실시예에서, 시스템 온 칩(SoC; system on chip)은, 복수의 저항식 메모리 비트셀을 포함하는 저항식 메모리 어레이를 포함하고, 각각의 비트셀은, 기판 위에 배치된 제1 및 제2 전극 재료; 상기 제1 전극 재료와 제2 전극 재료 사이에 배치된 박막 메모리 요소 및 박막 선택기 요소; 및 상기 메모리 요소와 선택기 요소 사이에 배치된 전기적으로 부동상태의 전도성 박막 장벽을 더 포함하며, 상기 제1 및 제2 전극 재료는 또한 워드 라인 및 비트 라인에 결합된다. SoC는, 상기 기판 위에 배치된 복수의 MOS 트랜지스터를 더 포함하고, 상기 복수의 트랜지스터 중 하나 이상은 상기 저항식 메모리 어레이에 전기적으로 결합된다.
하나 이상의 제3 실시예에서, 저항식 메모리 셀을 제작하는 방법은 기판 위에 제1 전극 재료를 퇴적하는 단계를 포함한다. 상기 방법은, 상기 제1 전극 재료 위에 박막 메모리 요소 및 박막 선택기 요소 중 하나를 퇴적하는 단계를 더 포함한다. 상기 방법은, 상기 메모리 또는 선택기 요소 위에 전도성 박막 장벽을 퇴적하는 단계를 더 포함한다. 상기 방법은, 상기 장벽 위에 상기 메모리 요소 및 상기 선택기 요소 중 다른 하나를 퇴적하는 단계를 더 포함한다. 상기 방법은, 상기 메모리 요소 및 상기 선택기 요소 중 상기 다른 하나 위에 제2 전극 재료를 퇴적하는 단계를 더 포함한다.
직전 실시예에 추가하여, 상기 메모리 요소를 퇴적하는 단계는, 셋/리셋 전압에서 저저항 상태와 고저항 상태 사이에서 비휘발성 천이를 겪는 제1 조성의 메모리 산화물을 퇴적하는 단계를 더 포함하고; 상기 선택기 요소를 퇴적하는 단계는, 임계 전압에서 저저항 상태와 고저항 상태 사이에서 휘발성 천이를 겪는 제2 조성의 선택기 산화물 재료를 퇴적하는 단계를 더 포함하며; 상기 장벽을 퇴적하는 단계는, 내화 금속의 질화물, 탄화물, 또는 탄질화물을 포함하는 금속 비산화물 화합물 층을 퇴적하는 단계를 더 포함한다.
직전 실시예에 추가하여, 상기 금속 비산화물 화합물 층을 퇴적하는 단계는, TiN, TaN, WN, TiC, TaC, WC 및 TaCN 중 적어도 하나를 퇴적하는 단계를 더 포함한다.
제3 실시예에 추가하여, 상기 장벽을 퇴적하는 단계는, 상기 선택기 요소의 메모리 위에 벌크 전도성 산화물을 퇴적하는 단계, 및 상기 벌크 전도성 산화물 위에 금속 비산화물 화합물 층을 퇴적하는 단계를 더 포함한다.
직전 실시예에 추가하여, 상기 벌크 전도성 산화물을 퇴적하는 단계는, RuO2, CrO2, WO2, IrO2, MoO2, PtO2 또는 RhO2 중 적어도 하나를 퇴적하는 단계를 더 포함한다.
직전 실시예에 추가하여, 상기 장벽을 퇴적하는 단계는, 상기 금속 비산화물 화합물 층 위에 제2 벌크 전도성 산화물 층을 퇴적하는 단계를 더 포함한다.
제3 실시예에 추가하여, 상기 메모리 산화물 재료 및 선택기 산화물 재료 중 적어도 하나를 퇴적하는 단계는, 원자 층 퇴적(ALD) 프로세스로 지형 피쳐의 측벽 상에 상기 산화물 재료를 퇴적하는 단계를 더 포함하고;
상기 장벽을 퇴적하는 단계는 ALD 프로세스로 금속 비산화물 화합물을 퇴적하는 단계를 더 포함한다.
제3 실시예에 추가하여, 상기 선택기 요소를 퇴적하는 단계는, VO2, Ta2O5, NbO2, Ti3O5, Ti2O3, LaCoO3 또는 SmNiO3를 퇴적하는 단계를 더 포함한다.
그러나, 상기 실시예들은 이 점에서 제한되지 않으며, 다양한 구현에서, 상기 실시예들은 이러한 피쳐들의 서브셋만을 취하는 것, 이러한 피쳐들의 상이한 순서를 취하는 것, 이러한 피쳐들의 상이한 조합을 취하는 것, 및/또는 명시적으로 열거된 피쳐들 외의 추가적인 피쳐를 취하는 것을 포함할 수 있다. 따라서, 본 발명의 범위는 첨부된 청구항들을 참조하여 이러한 청구항들에 부여된 균등물들의 전체 범위와 함께 결정되어야 한다.

Claims (20)

  1. 저항식 메모리 셀로서,
    기판;
    상기 기판 위에 배치된 제1 및 제2 전극 재료;
    상기 제1 전극 재료와 제2 전극 재료 사이에 배치된 박막 메모리 요소 및 박막 선택기 요소; 및
    상기 메모리 요소와 상기 선택기 요소 사이에 배치된 전기적으로 부동상태의(electrically floating) 전도성 박막 장벽
    을 포함하고,
    상기 선택기 요소는, 임계 전압에서 저저항 상태와 고저항 상태 사이에서의 휘발성 천이를 겪는 제1 조성의 선택기 산화물 재료를 더 포함하고;
    상기 메모리 요소는 셋/리셋 전압에서 저저항 상태와 고저항 상태 사이에서의 비휘발성 천이를 겪는 제2 조성의 메모리 산화물 재료를 더 포함하며;
    상기 박막 장벽은, 벌크 전도성 금속 산화물 층, 또는 내화 금속(refractory metal) 질화물, 탄화물, 또는 탄질화물(carbonitride)을 포함하는 금속 비산화물 화합물 층(non-oxide metallic compound layer) 중 적어도 하나를 포함하고,
    상기 장벽은, 상기 금속 비산화물 화합물 층, 및 상기 금속 비산화물 화합물 층과 상기 선택기 산화물 재료 및 상기 메모리 산화물 재료 중 적어도 하나 사이에 배치된 벌크 전도성 산화물 층을 포함하는 스택인, 저항식 메모리 셀.
  2. 삭제
  3. 제1항에 있어서, 상기 내화 금속 질화물, 탄화물, 또는 탄질화물은, TiN, TaN, WN, TiC, TaC, WC 또는 TaCN 중 적어도 하나를 포함하는, 저항식 메모리 셀.
  4. 제1항에 있어서, 상기 장벽은, RuO2, CrO2, WO2, IrO2, MoO2, PtO2, 또는 RhO2 중 적어도 하나를 포함하는 벌크 전도성 금속 산화물 층을 포함하는, 저항식 메모리 셀.
  5. 삭제
  6. 제1항에 있어서,
    상기 선택기 산화물 재료는 상기 메모리 산화물 재료 위에 배치되고, 상기 장벽은 상기 메모리 산화물 재료 위에 배치된 벌크 전도성 산화물 층을 포함하는 스택이고, 상기 금속 비산화물 화합물 층은 상기 벌크 전도성 산화물 층 위에 배치되거나, 또는
    상기 메모리 산화물 재료는 상기 선택기 산화물 재료 위에 배치되고, 상기 장벽은 상기 선택기 산화물 재료 위에 배치된 벌크 전도성 산화물 층을 포함하는 스택이고, 상기 금속 비산화물 화합물 층은 상기 벌크 전도성 산화물 층 위에 배치되는, 저항식 메모리 셀.
  7. 제1항에 있어서, 상기 장벽은 제1 벌크 전도성 금속 산화물 층과 제2 벌크 전도성 금속 산화물 층 사이에 배치된 금속 비산화물 화합물 층을 포함하는 스택인, 저항식 메모리 셀.
  8. 제7항에 있어서,
    상기 금속 비산화물 화합물 층은, TiN, TaN, WN, TiC, TaC, WC 또는 TaCN 중 적어도 하나를 포함하고;
    상기 제1 및 제2 벌크 전도성 금속 산화물 층은, RuO2, CrO2, WO2, IrO2, MoO2, PtO2, 또는 RhO2 중 적어도 하나를 포함하는, 저항식 메모리 셀.
  9. 제1항에 있어서,
    제1 및 제2 전극 재료 중 적어도 하나는, 벌크 전극 재료와 선택기 또는 메모리 요소 사이에 제2 박막 장벽을 포함하는 스택을 더 포함하는, 저항식 메모리 셀.
  10. 제1항에 있어서,
    상기 선택기 산화물 재료는 제1 산화 상태에서 천이 금속(transition metal)을 포함하고;
    상기 선택기 산화물 재료는 상기 제1 산화 상태와는 상이한 제2 산화 상태에서 천이 금속을 포함하는, 저항식 메모리 셀.
  11. 제1항에 있어서,
    상기 선택기 산화물 재료는, VO2, Ta2O5, NbO2, Ti3O5, Ti2O3, LaCoO3 또는 SmNiO3 중 적어도 하나를 포함하고;
    상기 메모리 산화물 재료는,
    바나듐의 산화물, 크로뮴의 산화물, 니오븀의 산화물, 탄탈륨의 산화물, 및 하프늄(Hf)의 산화물로 구성된 그룹으로부터 선택된 음이온성-기반의 전도성 산화물 재료, 또는 LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H, LiTiS2, Na b-알루미나, AgI, RbAg4I5, 및 AgGeAsS3으로 이루어진 그룹으로부터 선택된 양이온성-기반의 전도성 산화물 재료를 포함하는, 저항식 메모리 셀.
  12. 시스템 온 칩(SoC; system on chip)으로서,
    제1항의 저항식 메모리 비트셀을 복수 개 포함하는 저항식 메모리 어레이 - 상기 제1 및 제2 전극 재료는 또한 워드 라인 및 비트 라인에 결합됨 -; 및
    상기 기판 위에 배치된 복수의 MOS 트랜지스터 ― 상기 복수의 트랜지스터 중 하나 이상은 상기 저항식 메모리 어레이에 전기적으로 결합됨 ―
    를 포함하는, SoC.
  13. 저항식 메모리 셀을 제작하는 방법으로서,
    기판 위에 제1 전극 재료를 퇴적하는 단계;
    상기 제1 전극 재료 위에 박막 메모리 요소 및 박막 선택기 요소 중 하나를 퇴적하는 단계;
    상기 메모리 또는 선택기 요소 위에 전도성 박막 장벽을 퇴적하는 단계;
    상기 장벽 위에 상기 메모리 요소 및 상기 선택기 요소 중 다른 하나를 퇴적하는 단계; 및
    상기 메모리 요소 및 상기 선택기 요소 중 상기 다른 하나 위에 제2 전극 재료를 퇴적하는 단계
    를 포함하고,
    상기 메모리 요소를 퇴적하는 단계는, 셋/리셋 전압에서 저저항 상태와 고저항 상태 사이에서의 비휘발성 천이를 겪는 제1 조성의 메모리 산화물 재료를 퇴적하는 단계를 더 포함하고;
    상기 선택기 요소를 퇴적하는 단계는, 임계 전압에서 저저항 상태와 고저항 상태 사이에서의 휘발성 천이를 겪는 제2 조성의 선택기 산화물 재료를 퇴적하는 단계를 더 포함하며;
    상기 장벽을 퇴적하는 단계는, 내화 금속의 질화물, 탄화물, 또는 탄질화물을 포함하는 금속 비산화물 화합물 층을 퇴적하는 단계를 더 포함하는 방법.
  14. 삭제
  15. 제13항에 있어서, 상기 금속 비산화물 화합물 층을 퇴적하는 단계는, TiN, TaN, WN, TiC, TaC, WC 및 TaCN 중 적어도 하나를 퇴적하는 단계를 더 포함하는, 방법.
  16. 제13항에 있어서, 상기 장벽을 퇴적하는 단계는,
    상기 선택기 요소의 메모리 위에 벌크 전도성 산화물을 퇴적하는 단계, 및
    상기 벌크 전도성 산화물 위에 금속 비산화물 화합물 층을 퇴적하는 단계
    를 더 포함하는, 방법.
  17. 제16항에 있어서, 상기 벌크 전도성 산화물을 퇴적하는 단계는, RuO2, CrO2, WO2, IrO2, MoO2, PtO2 또는 RhO2 중 적어도 하나를 퇴적하는 단계를 더 포함하는, 방법.
  18. 제16항에 있어서, 상기 장벽을 퇴적하는 단계는, 상기 금속 비산화물 화합물 층 위에 제2 벌크 전도성 산화물 층을 퇴적하는 단계를 더 포함하는, 방법.
  19. 제13항에 있어서,
    상기 메모리 산화물 재료 및 선택기 산화물 재료 중 적어도 하나를 퇴적하는 단계는, 원자 층 퇴적(ALD) 프로세스로 지형 피쳐(topographic feature)의 측벽 상에 상기 산화물 재료를 퇴적하는 단계를 더 포함하고;
    상기 장벽을 퇴적하는 단계는 ALD 프로세스로 금속 비산화물 화합물을 퇴적하는 단계를 더 포함하는, 방법.
  20. 제13항에 있어서, 상기 선택기 요소를 퇴적하는 단계는, VO2, Ta2O5, NbO2, Ti3O5, Ti2O3, LaCoO3 또는 SmNiO3를 퇴적하는 단계를 더 포함하는, 방법.
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