KR102154057B1 - 프로그래밍 동안 사전충전 후 더미 워드 라인의 지연된 램프업에 의한 교란들의 감소 - Google Patents

프로그래밍 동안 사전충전 후 더미 워드 라인의 지연된 램프업에 의한 교란들의 감소 Download PDF

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Abstract

메모리 디바이스 내의 선택 게이트 트랜지스터들 및 더미 메모리 셀들의 교란들을 감소시키기 위한 메모리 디바이스 및 연관된 기법들이 개시된다. 하나의 접근법에서, 더미 워드 라인의 전압의 램프업은 프로그램 루프의 사전충전 단계 이후, 프로그램 루프의 프로그램 단계에서 데이터 워드 라인들의 전압의 랩프업에 대해 지연된다. 다른 가능한 접근법은 제2 더미 메모리 셀의 전압이 사전충전 단계 및 프로그램 단계 전체에 걸쳐서 상승된 레벨에서 유지되는 동안, 제1 더미 메모리 셀의 램프업을 지연시킨다. 다른 태양에서, 교란 대응책은, 선택된 데이터 메모리 셀이 메모리 스트링의 소스 단부에 비교적 가까울 때 사용되고, 선택된 데이터 메모리 셀이 메모리 스트링의 드레인 단부에 비교적 가까울 때 단계적으로 중단된다.

Description

프로그래밍 동안 사전충전 후 더미 워드 라인의 지연된 램프업에 의한 교란들의 감소
본 기법은 메모리 디바이스들의 동작에 관한 것이다.
반도체 메모리 디바이스들은 다양한 전자 디바이스들에서 사용하기에 더 대중적이 되었다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대 정보 단말기, 모바일 컴퓨팅 디바이스, 비-모바일 컴퓨팅 디바이스 및 다른 디바이스에서 사용된다.
플로팅 게이트 또는 전하 트래핑 재료와 같은 전하 저장 재료가 데이터 상태를 나타내는 전하를 저장하기 위하여 그러한 메모리 디바이스들에서 사용될 수 있다. 전하 트래핑 재료는 3차원(3D) 적층형 메모리 구조물로 수직으로, 또는 2차원(2D) 메모리 구조물로 수평으로 배열될 수 있다. 3D 메모리 구조물의 일례는 교호하는 전도성 및 유전체 층들의 적층물을 포함하는 BiCS(Bit Cost Scalable) 아키텍처이다.
메모리 디바이스는, 예를 들어, 메모리 스트링들에 배열될 수 있는 메모리 셀들을 포함하는데, 여기서 선택 게이트 트랜지스터들이 메모리 스트링의 단부들에 제공되어 메모리 스트링의 채널을 소스 라인 또는 비트 라인에 선택적으로 접속시킨다. 그러나, 그러한 메모리 디바이스들을 동작시키는 데 다양한 문제들이 나타난다.
도 1은 예시적인 메모리 디바이스의 블록도이다.
도 2는 도 1의 감지 블록(51)의 일 실시예를 도시하는 블록도이다.
도 3은 도 1의 감지 블록(51)의 다른 예시적인 블록도를 도시한다.
도 4는 메모리 셀들의 블록들에 전압들을 제공하기 위한 예시적인 회로를 도시한다.
도 5는 도 1의 메모리 구조물(126)의 예시적인 3D 구성의 블록들의 세트를 포함하는 메모리 디바이스(500)의 사시도이다.
도 6a는 도5의 블록들 중 하나의 블록의 일부의 예시적인 단면도를 도시한다.
도 6b는 예시적인 트랜지스터(650)를 도시한다.
도 6c는 도 6a의 스택의 영역(622)의 확대도를 도시한다.
도 7은 도 6a와 부합하는 3D 구성의 서브블록들 내의 NAND 스트링들의 예시적인 도면을 도시한다.
도 8은 도 7의 서브블록들(SB0 내지 SB3)의 추가 상세도를 도시한다.
도 9는, 채널(700a) 내의 전압의 플롯(950)과 함께, SGD 트랜지스터(842)의 교란을 보여주는 프로그램 동작의 사전충전 단계 동안 도 7 및 도 8의 메모리 스트링(700n)의 일부분을 도시한다.
도 10은, 채널(700a) 내의 전압의 플롯(960)과 함께, 더미 메모리 셀(845)의 교란을 보여주는 프로그래밍 동작의 프로그램 단계 동안 도 9a의 메모리 스트링의 일부분의 플롯을 도시한다.
도 11은 4개의 데이터 상태들이 사용되는 프로그래밍 동작 후 선택된 워드 라인에 접속된 메모리 셀들의 세트의 예시적인 임계 전압(Vth) 분포를 도시한다.
도 12는 8개의 데이터 상태들이 사용되는 프로그래밍 동작 후 선택된 워드 라인에 접속된 메모리 셀들의 세트의 예시적인 Vth 분포를 도시한다.
도 13a는 교란 대응책이 구현될 수 있는 데이터 메모리 셀들을 프로그래밍하기 위한 프로세스를 도시한다.
도 13b는 도 13a의 프로그래밍 프로세스를 구현하는 데 있어서의 다양한 시나리오들의 플롯을 도시한다.
도 14는 도 13a와 부합하는, 예시적인 프로그래밍 동작에서의 일련의 프로그램 루프들을 도시한다.
도 15a는 도 13a 및 도 13b와 부합하는 프로그래밍 동작에서 사용될 수 있는 다양한 전압들의 플롯들을 도시하며, 여기서 Vdd0의 램프업(ramp up)은 Vwl의 램프업과 동시적이다.
도 15b는 도 13a 및 도 13b와 부합하는 프로그래밍 동작에서 사용될 수 있는 다양한 전압들의 플롯을 도시하며, 여기서 Vdd0의 램프업은 Vwl의 램프업에 대해 지연된다.
도 16a는 도 13a 및 도 13b와 부합하는 프로그램 루프의 프로그램 단계 동안, 선택된 워드 라인(WLn) 위치의 함수로서, 데이터 워드 라인들의 전압의 램프업에 대한 더미 워드 라인의 전압의 램프업에서의 지연의 플롯을 도시한다.
도 16b는 도 13a 및 도 13b와 부합하는 프로그램 루프의 프로그램 단계 동안, 선택된 워드 라인(WLn) 위치의 함수로서, 더미 워드 라인 및 데이터 워드 라인들의 전압의 램프업에 대한 램프업 속도의 플롯을 도시한다.
도 16c는 도 13a 및 도 13b와 부합하는 프로그램 단계의 사전충전 동안, 선택된 워드 라인(WLn) 위치의 함수로서, 더미 워드 라인의 전압의 플롯을 도시한다.
메모리 디바이스 내의 선택 게이트 트랜지스터들 및 더미 메모리 셀들의 교란들을 감소시키기 위한 장치들 및 기법들이 기술된다.
일부 메모리 디바이스들에서, 메모리 셀들은, 예컨대, 블록 또는 서브블록 내의 NAND 스트링들에서, 서로 연결된다. 각각의 NAND 스트링은, 비트 라인에 접속되는 NAND 스트링의 드레인 단부 상의 하나 이상의 드레인 단부 선택 게이트 트랜지스터들(SGD 트랜지스터들로 지칭됨)과 소스 라인에 접속되는 NAND 스트링 또는 다른 메모리 스트링의 소스 단부 상의 하나 이상의 소스 단부 선택 게이트 트랜지스터들(SGS 트랜지스터들로 지칭됨) 사이에 직렬로 접속된 다수의 메모리 셀들을 포함한다. 추가로, 메모리 셀들은 제어 게이트로 작용하는 공통 제어 게이트 라인(예컨대, 워드 라인)으로 배열될 수 있다. 워드 라인들의 세트는 블록의 소스 측으로부터 블록의 드레인 측으로 연장된다. 메모리 셀들은 다른 타입들의 스트링들에서 접속될 수 있고, 또한 다른 방식들로 접속될 수 있다.
3D 메모리 구조물에서, 메모리 셀들은 스택으로 수직 메모리 스트링들에 배열될 수 있는데, 여기서 스택은 교번하는 전도성 및 유전체 층들을 포함한다. 전도성 층들은 메모리 셀들에 접속되는 워드 라인들로서 작용한다. 각각의 메모리 스트링은 메모리 셀들을 형성하기 위해 워드 라인들과 교차하는 필러(pillar)의 형상을 가질 수 있다.
메모리 셀들은 사용자 데이터를 저장하는 데 적격인 데이터 메모리 셀들, 및 사용자 데이터를 저장하는 데 적격이 아닌 더미 또는 비데이터 메모리 셀들을 포함할 수 있다. 더미 워드 라인이 더미 메모리 셀에 접속된다. 하나 이상의 더미 메모리 셀들은 채널 전압 그레디언트의 점진적인 전이를 제공하기 위해 메모리 셀들의 스트링의 드레인 및/또는 소스 단부들에 제공될 수 있다.
프로그래밍 동작 동안, 메모리 셀들은 워드 라인 프로그래밍 순서에 따라 프로그래밍된다. 예를 들어, 프로그래밍은 블록의 소스 측에 있는 워드 라인에서 시작하여 블록의 드레인 측에 있는 워드 라인으로 진행할 수 있다. 하나의 접근법에서, 각각의 워드 라인은 다음 워드 라인을 프로그래밍하기 전에 완전히 프로그래밍된다. 예를 들어, 제1 워드 라인(WL0)은 프로그래밍이 완료될 때까지 하나 이상의 프로그래밍 패스(programming pass)들을 사용하여 프로그래밍된다. 다음으로, 제2 워드 라인(WL1)은 프로그래밍이 완료될 때까지 하나 이상의 프로그래밍 패스들을 사용하여 프로그래밍되고, 등등이다. 프로그래밍 패스는, 도 14에 도시된 바와 같이, 각자의 프로그램 루프들 또는 프로그램 검증 반복들에서 워드 라인에 인가되는 증가하는 프로그램 전압들의 세트를 포함할 수 있다. 검증 동작들은 메모리 셀들이 프로그래밍을 완료했는지 여부를 결정하기 위해 각각의 프로그램 전압 후에 수행될 수 있다. 프로그래밍이 일정 메모리 셀에 대해 완료된 경우, 메모리 셀은 후속 프로그램 루프들에서의 다른 메모리 셀들에 대해 프로그래밍이 계속되는 동안 추가 프로그래밍으로부터 록아웃(lock out)될 수 있다.
메모리 셀들은 또한 서브블록 프로그래밍 순서에 따라 프로그래밍될 수 있는데, 여기서 워드 라인에 접속된 메모리 셀들은 하나의 서브블록, 이어서 다음 서브블록 등에서 프로그래밍된다.
각각의 메모리 셀은 프로그램 커맨드에서의 기록 데이터에 따라 데이터 상태와 연관될 수 있다. 그의 데이터 상태에 기초하여, 메모리 셀은 소거 상태로 유지되거나 프로그래밍된 데이터 상태로 프로그래밍될 것이다. 예를 들어, 셀당 1비트의 메모리 디바이스에는, 소거 상태 및 프로그래밍된 상태를 포함하는 2개의 데이터 상태들이 존재한다. 셀당 2비트의 메모리 디바이스에는, 소거 상태, 및 A, B 및 C 데이터 상태들로 지칭되는 3개의 더 높은 데이터 상태들을 포함하는 4개의 데이터 상태들이 존재한다(도 11 참조). 셀당 3비트의 메모리 디바이스에는, 소거 상태, 및 A, B, C, D, E, F 및 G 데이터 상태들로 지칭되는 7개의 더 높은 데이터 상태들을 포함하는 8개의 데이터 상태들이 존재한다(도 12 참조). 셀당 4비트의 메모리 디바이스에는, 소거 상태, 및 15개의 더 높은 데이터 상태들을 포함하는 16개의 데이터 상태들이 존재한다. 데이터 상태들은 S0 내지 S15 데이터 상태들로 지칭될 수 있는데, 여기서 S0은 소거 상태이다.
메모리 셀들이 프로그래밍된 후, 데이터는 판독 동작에서 재판독(read back)될 수 있다. 판독 동작은 감지 회로부가 워드 라인에 접속된 셀들이 전도성 상태에 있는지 비전도성 상태에 있는지를 결정하는 동안 워드 라인에 일련의 판독 전압들을 인가하는 것을 수반할 수 있다. 셀이 비전도성 상태에 있는 경우, 메모리 셀의 Vth는 판독 전압을 초과한다. 판독 전압들은 인접한 데이터 상태들의 임계 전압 레벨들 사이에 있을 것으로 예상되는 레벨들에서 설정된다. 판독 동작 동안, 선택되지 않은 워드 라인들의 전압들은, 선택된 메모리 셀들의 감지를 방해하는 것을 피하기 위해, 선택되지 않은 데이터 및 더미 메모리 셀들을 강한 전도성 상태로 배치하기에 충분히 높은 판독 패스 레벨까지 램프업된다.
메모리 스트링에서의 적절한 프로그램, 소거 및 판독 동작들을 보장하기 위해, SGD 트랜지스터들 및 더미 메모리 셀들의 Vth는 특정 범위 내에 있어야 한다. 그러나, Vth는 교란들로 인해 시간 경과에 따라 증가할 수 있는 것으로 관찰되었다. 구체적으로, 프로그램 동작의 프로그램 루프의 사전충전 단계의 종료 시에, SGD 트랜지스터와, 인접한 더미 메모리 셀 사이에 채널 그레디언트(플롯(950b))가 생성되며, 이는 SGD 트랜지스터의 교란 또는 Vth 업시프트(upshift)를 야기한다. 도 9를 참조한다. 이러한 채널 그레디언트에서, SGD 트랜지스터의 채널 전압(플롯(950c))은 더미 메모리 셀의 채널 전압(플롯(950a))보다 크다. 또한, 프로그램 루프의 프로그램 단계의 시작 시에, SGD 트랜지스터와, 인접한 더미 메모리 셀 사이에 채널 그레디언트가 생성되며, 이는 더미 메모리 셀의 교란을 야기한다. 도 10을 참조한다. 이러한 채널 그레디언트(플롯(960d))에서, SGD 트랜지스터의 채널 전압(플롯(960e))은 더미 메모리 셀의 채널 전압(플롯(960c))보다 낮다. 이러한 교란들은 시간 경과에 따라 축적될 수 있고, 허용가능한 레벨 초과로 Vth를 증가시킬 수 있다.
본 명세서에서 제공되는 기법들은 상기 및 다른 문제들을 해결한다. 하나의 접근법에서, 더미 워드 라인의 전압의 램프업은 프로그램 단계에서의 데이터 워드 라인들의 전압의 램프업에 대해 지연된다. 도 15b의 플롯들(1560, 1570, 1580)을 참조한다. 이는 SGD 트랜지스터의 전압의 램프업으로 인해 SGD 트랜지스터의 채널 전압이 증가하기 전에 SGD 트랜지스터의 채널 전압이 증가할 시간을 제공하여, 사전충전 단계의 종료 시에 채널 그레디언트(플롯(960d))가 감소되게 한다. 데이터 워드 라인들의 전압은 지연 없이 램프업하여, 전체 프로그래밍 시간이 증가되지 않게 할 수 있다.
그러나, 또한, 드레인 측 데이터 메모리 셀(847)에 대해 교란이 일어날 수 있다. 이를 해결하기 위해, 다른 가능한 접근법은 SGD 트랜지스터(842)에 인접하고 워드 라인(WLDD0)에 접속되는 제1 더미 메모리 셀(845), 및 드레인 측 데이터 워드 라인(WLL10) 및/또는 제1 더미 메모리 셀(845)에 인접하고 더미 워드 라인(WLDD1)에 접속되는 제2 더미 메모리 셀(846)을 수반한다. 제1 더미 메모리 셀은 전술된 바와 같이 전압의 램프업에서 지연을 갖는 반면, 제2 더미 메모리 셀(846)의 전압은 사전충전 단계 및 프로그램 단계 전체에 걸쳐서, 상승된 레벨에서 유지될 수 있다. 도 15b의 플롯(1580)을 참조한다. 이는 교란을 드레인 측 데이터 메모리 셀(847)로부터 제2 더미 메모리 셀(846)로 시프트하는 경향이 있다.
다른 태양들에서, 전술된 교란 대응책들은 메모리 스트링에서의 선택된 데이터 메모리 셀의 위치의 함수로서 구현된다. 예를 들어, 교란 대응책은, 메모리 스트링에서의 선택된 데이터 메모리 셀의 위치가 메모리 스트링의 드레인 단부에 인접한 메모리 셀들의 서브세트 중에 있을 때를 제외하고, 메모리 스트링에서의 선택된 데이터 메모리 셀의 위치가 메모리 스트링의 소스 단부에 인접한 메모리 셀들의 서브세트 중에 있을 때 이용될 수 있다. 이는 프로그램 단계 동안 채널 부스팅 레벨의 감소를 회피하는 것을 돕는다. 하나의 옵션에서, 더미 메모리 셀들의 전압의 램프업 및/또는 램프업 속도의 지연은 선택된 워드 라인 위치의 함수이다. 도 16a 및 도 16b를 참조한다. 사전충전 단계에서의 더미 워드 라인들의 전압들의 피크 레벨은 또한, 선택된 워드 라인 위치의 함수로서 설정될 수 있다. 도 16c를 참조한다.
교란 대응책의 강도는 또한, 메모리 스트링에서의 선택된 데이터 메모리 셀의 위치의 함수로서 조정될 수 있다. 예를 들어, 교란 대응책은 선택된 데이터 메모리 셀이 메모리 스트링의 소스 단부에 비교적 가까울 때 비교적 더 큰 강도를 가질 수 있다. 도 16a 내지 도 16c를 참조한다.
이들 및 다른 특징부들이 아래에서 추가로 논의된다.
도 1은 예시적인 메모리 디바이스의 블록도이다. 비휘발성 저장 시스템과 같은 메모리 디바이스(100)는 하나 이상의 메모리 다이들(108)을 포함할 수 있다. 메모리 다이(108)는 메모리 셀들의 메모리 구조물(126), 예컨대, 메모리 셀들의 어레이, 제어 회로부(110), 및 판독/기록 회로들(128)을 포함한다. 메모리 구조물(126)은 로우(row) 디코더(124)를 통해 워드 라인들에 의해 그리고 컬럼(column) 디코더(132)를 통해 비트 라인들에 의해 어드레싱가능하다. 판독/기록 회로들(128)은 다수의 감지 블록들(51, 52, ... 53)(감지 회로부)을 포함하고, 메모리 셀들의 페이지가 동시에 판독 또는 프로그래밍되게 한다. 전형적으로, 제어기(122)가 하나 이상의 메모리 다이들(108)과 동일한 메모리 디바이스(100)(예컨대, 착탈식 저장 카드) 내에 포함된다. 제어기는 메모리 다이와는 별개일 수 있다. 커맨드들 및 데이터가 데이터 버스(120)를 통하여 호스트(140)와 제어기(122) 사이에서 전달되고, 라인들(118)을 통하여 제어기와 하나 이상의 메모리 다이들(108) 사이에서 전달된다.
메모리 구조물은 2D 또는 3D일 수 있다. 메모리 구조물은 3D 어레이를 포함한 메모리 셀들의 하나 이상의 어레이를 포함할 수 있다. 메모리 구조물은 다수의 메모리 레벨들이, 개재된 기판들 없이, 웨이퍼와 같은 단일 기판 위에 형성되는 (그리고 그 내에는 형성되지 않는) 모놀리식(monolithic) 3D 메모리 구조물을 포함할 수 있다. 메모리 구조물은 실리콘 기판 위에 활성 영역이 배치된 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨에 모놀리식으로 형성되는 임의의 타입의 비휘발성 메모리를 포함할 수 있다. 메모리 구조물은, 연관된 회로부가 기판 위에 있든 기판 내에 있든, 메모리 셀들의 동작과 연관된 회로부를 갖는 비휘발성 메모리 디바이스 내에 있을 수 있다.
제어 회로부(110)는 판독/기록 회로들(128)과 협력하여 메모리 구조물(126)에 대한 메모리 동작들을 수행하며, 상태 머신(112), 온-칩 어드레스 디코더(114), 및 전력 제어 모듈(116)을 포함한다. 상태 머신(112)은 메모리 동작들의 칩-레벨 제어를 제공한다. 저장 영역(113)이, 예컨대, 동작 파라미터들 및 소프트웨어/코드를 위해 제공될 수 있다. 일 실시예에서, 상태 머신은 소프트웨어에 의해 프로그래밍가능하다. 다른 실시예들에서, 상태 머신은 소프트웨어를 사용하지 않고, 완전히 하드웨어(예컨대, 전기 회로들)로 구현된다.
온-칩 어드레스 디코더(114)는 호스트 또는 메모리 제어기에 의해 사용되는 어드레스와 디코더들(124, 132)에 의해 사용되는 하드웨어 어드레스 사이에 어드레스 인터페이스를 제공한다. 전력 제어 모듈(116)은 메모리 동작들 동안 워드 라인들, 선택 게이트 라인들, 비트 라인들 및 소스 라인들에 공급되는 전력 및 전압들을 제어한다. 그것은 데이터 및 더미 워드 라인들, SGS 및 SGD 트랜지스터들 및 소스 라인들을 위한 드라이버들을 포함할 수 있다. 또한, 도 4를 참조한다. 감지 블록들은 하나의 접근법에서 비트 라인 드라이버들을 포함할 수 있다.
일부 구현예들에서, 컴포넌트들 중 일부가 조합될 수 있다. 다양한 설계들에서, 메모리 구조물(126) 이외의 컴포넌트들 중 하나 이상은 (단독으로 또는 조합하여) 본 명세서에 기술된 프로세스들의 단계들을 포함하는 본 명세서에 기술된 기법들을 수행하도록 구성된 적어도 하나의 제어 회로로 고려될 수 있다. 예를 들어, 제어 회로는 제어 회로부(110), 상태 머신(112), 디코더들(114, 132), 전력 제어 모듈(116), 감지 블록들(51, 52, ..., 53), 판독/기록 회로들(128), 제어기(122) 등 중 임의의 하나 또는 이들의 조합을 포함할 수 있다.
오프-칩 제어기(122)(이는 일 실시예에서 전기 회로임)는 프로세서(122c), ROM(122a) 및 RAM(122b)과 같은 저장 디바이스들(메모리) 및 에러 정정 코드(ECC) 엔진(245)을 포함할 수 있다. ECC 엔진은 다수의 판독 에러들을 정정할 수 있다.
메모리 인터페이스(122d)가 또한 제공될 수 있다. ROM, RAM 및 프로세서와 통신 상태에 있는 메모리 인터페이스는 제어기와 메모리 다이 사이에 전기적 인터페이스를 제공하는 전기 회로이다. 예를 들어, 메모리 인터페이스는 신호들의 포맷 또는 타이밍을 변경시킬 수 있고, 버퍼를 제공할 수 있고, 서지(surge)들로부터 격리될 수 있고, I/O를 래칭(latching)할 수 있고, 등일 수 있다. 프로세서는 메모리 인터페이스(122d)를 통하여 제어 회로부(110)(또는 메모리 다이의 임의의 다른 컴포넌트)로 커맨드들을 송출할 수 있다.
저장 디바이스는 한 세트의 명령어들과 같은 코드를 포함하고, 프로세서는 본 명세서에서 설명되는 기능을 제공하기 위하여 한 세트의 명령어들을 실행하도록 동작가능하다. 대안적으로 또는 추가적으로, 프로세서는 하나 이상의 워드 라인들 내의 메모리 셀들의 예약된 영역과 같은 메모리 구조물의 저장 디바이스(126a)로부터의 코드에 액세스할 수 있다.
예를 들어, 코드는, 예컨대, 프로그래밍, 판독, 및 소거 동작들을 위해 메모리 구조물에 액세스하도록 제어기에 의해 사용될 수 있다. 코드는 부트 코드 및 제어 코드(예를 들어, 한 세트의 명령어들)를 포함할 수 있다. 부트 코드는 부팅 또는 시동 프로세스 동안 제어기를 초기화하고 제어기가 메모리 구조물에 액세스할 수 있게 하는 소프트웨어이다. 코드는 하나 이상의 메모리 구조물들을 제어하기 위해 제어기에 의해 사용될 수 있다. 전력공급 시, 프로세서(122c)는 실행을 위해 ROM(122a) 또는 저장 디바이스(126a)로부터 부트 코드를 페치(fetch)하고, 부트 코드는 시스템 컴포넌트들을 초기화하고 제어 코드를 RAM(122b)에 로딩한다. 일단 제어 코드가 RAM에 로딩되면, 그것은 프로세서에 의해 실행된다. 제어 코드는 메모리의 제어 및 할당, 명령어들의 처리의 우선 순위화, 및 입력 및 출력 포트들의 제어와 같은 기본 작업들을 수행하는 드라이버들을 포함한다.
대체적으로, 제어 코드는 아래에서 추가로 논의되는 흐름도들의 단계들을 포함하는 본 명세서에 기술된 기능들을 수행하고, 아래에서 추가로 논의되는 것들을 포함하는 전압 파형들을 제공하기 위한 명령어들을 포함할 수 있다. 제어 회로는 본 명세서에 기술된 기능들을 수행하기 위한 명령어들을 실행하도록 구성될 수 있다.
일 실시예에서, 호스트는 하나 이상의 프로세서들, 본 명세서에 기술된 방법들을 수행하도록 하나 이상의 프로세서들을 프로그래밍하기 위한 프로세서 판독 가능 코드(예를 들어, 소프트웨어)를 저장하는 하나 이상의 프로세서 판독 가능 저장 디바이스들(RAM, ROM, 플래시 메모리, 하드 디스크 드라이브, 솔리드 스테이트 메모리)을 포함하는 컴퓨팅 디바이스(예를 들어, 랩톱, 데스크톱, 스마트폰, 태블릿, 디지털 카메라)이다. 호스트는 또한, 하나 이상의 프로세서들과 통신하는 추가 시스템 메모리, 하나 이상의 입력/출력 인터페이스들 및/또는 하나 이상의 입력/출력 디바이스들을 포함할 수 있다.
NAND 플래시 메모리에 더하여 다른 타입의 비휘발성 메모리가 또한 사용될 수 있다.
반도체 메모리 디바이스들은 "DRAM"(dynamic random access memory) 또는 "SRAM"(static random access memory) 디바이스들과 같은 휘발성 메모리 디바이스들, "ReRAM"(resistive random access memory), "EEPROM"(electrically erasable programmable read only memory), 플래시 메모리(이는 또한 EEPROM의 서브세트로 간주될 수 있음), "FRAM"(ferroelectric random access memory), 및 "MRAM"(magnetoresistive random access memory)과 같은 비휘발성 메모리 디바이스들, 및 정보를 저장할 수 있는 다른 반도체 요소들을 포함한다. 메모리 디바이스의 각각의 타입은 상이한 구성을 가질 수 있다. 예를 들어, 플래시 메모리 디바이스들은 NAND 또는 NOR 구성으로 구성될 수 있다.
메모리 디바이스들은 수동 요소 및/또는 능동 요소로부터, 임의의 조합으로 형성될 수 있다. 비제한적인 예로서, 수동 반도체 메모리 요소들은 ReRAM 디바이스 요소들을 포함하며, 이는 일부 실시예들에서, 안티-퓨즈(anti-fuse) 또는 상변화 재료와 같은 저항성 스위칭 저장 요소, 및 선택적으로, 다이오드 또는 트랜지스터와 같은 스티어링 요소(steering element)를 포함한다. 또한, 비제한적 예로서, 능동 반도체 메모리 요소들은 EEPROM 및 플래시 메모리 디바이스 요소들을 포함하며, 이는 일부 실시예들에서, 플로팅 게이트, 전도성 나노입자들, 또는 전하 저장 유전체 재료와 같은, 전하 저장 영역을 포함하는 요소들을 포함한다.
다수의 메모리 요소들은 그들이 직렬로 접속되도록 또는 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다. 비제한적인 예로서, NAND 구성의 플래시 메모리 디바이스들(NAND 메모리)은 전형적으로 직렬로 접속된 메모리 요소들을 포함한다. NAND 스트링은 한 세트의, 메모리 셀들을 포함하는 직렬로 접속된 트랜지스터들 및 선택 게이트 트랜지스터들의 일례이다.
NAND 메모리 어레이는 어레이가 다수의 메모리 스트링들 - 그들 중 하나의 스트링은 단일 비트 라인을 공유하고 그룹으로서 액세스되는 다수의 메모리 요소들로 구성됨 - 로 구성되도록 구성될 수 있다. 대안적으로, 메모리 요소들은 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다 - 예컨대, NOR 메모리 어레이. NAND 및 NOR 메모리 구성들은 예들이고, 메모리 요소들은 달리 구성될 수 있다.
기판 내에 그리고/또는 기판 위에 위치된 반도체 메모리 요소들은 2D 메모리 구조물 또는 3D 메모리 구조물과 같이, 2차원 또는 3차원으로 배열될 수 있다.
2D 메모리 구조물에서, 반도체 메모리 요소들은 단일 평면 또는 단일 메모리 디바이스 레벨로 배열된다. 전형적으로, 2D 메모리 구조물에서, 메모리 요소들은, 메모리 요소들을 지지하는 기판의 주 표면에 실질적으로 평행하게 연장되는 평면(예컨대, x-y 방향 평면) 내에 배열된다. 기판은 메모리 요소들의 층이 상부에 또는 내부에 형성되는 웨이퍼일 수 있거나, 또는 그것은 메모리 요소들이 형성된 후에 메모리 요소들에 부착되는 캐리어 기판일 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다.
메모리 요소들은, 복수의 로우들 및/또는 컬럼들에서와 같이, 순서화된 어레이에서의 단일 메모리 디바이스 레벨로 배열될 수 있다. 그러나, 메모리 요소들은 비정규(non-regular) 또는 비직교 구성들로 배열될 수 있다. 메모리 요소들은 각각 비트 라인들 및 워드 라인들과 같은 2개 이상의 전극들 또는 접촉 라인들을 가질 수 있다.
3D 메모리 어레이는 메모리 요소들이 다수의 평면들 또는 다수의 메모리 디바이스 레벨들을 차지하도록 배열되고, 그에 의해 구조물을 3차원으로 (즉, x, y 및 z 방향들로 - 여기서, z 방향은 기판의 주 표면에 실질적으로 수직이고, x 및 y 방향들은 기판의 주 표면에 실질적으로 평행함) 형성한다.
비제한적인 예로서, 3D 메모리 구조물은 다수의 2D 메모리 디바이스 레벨들의 스택으로서 수직으로 배열될 수 있다. 다른 비제한적인 예로서, 3D 메모리 어레이는 각각의 컬럼이 다수의 메모리 요소들을 갖는 다수의 수직 컬럼들(예컨대, 기판의 주 표면에 실질적으로 수직으로, 즉, y 방향으로 연장된 컬럼들)로서 배열될 수 있다. 컬럼들은 2D 구성으로, 예컨대, x-y 평면 내에 배열될 수 있어서, 요소들이 다수의 수직으로 적층된 메모리 평면들 상에 있는, 메모리 요소들의 3D 배열을 생성할 수 있다. 3차원의 메모리 요소들의 다른 구성들이 또한 3D 메모리 어레이를 구성할 수 있다.
비제한적인 예로서, 3D NAND 메모리 어레이에서, 메모리 요소들은 함께 커플링되어, 단일 수평(예컨대, x-y) 메모리 디바이스 레벨 내의 NAND 스트링을 형성할 수 있다. 대안적으로, 메모리 요소들은 함께 커플링되어, 다수의 수평 메모리 디바이스 레벨들을 가로질러 가는 수직 NAND 스트링을 형성할 수 있다. 일부 NAND 스트링들이 메모리 요소들을 단일 메모리 레벨로 포함하는 한편 다른 스트링들은 다수의 메모리 레벨들을 통하여 걸쳐 있는 메모리 요소들을 포함하는 다른 3D 구성들이 구상될 수 있다. 3D 메모리 어레이들은 또한 NOR 구성으로 그리고 ReRAM 구성으로 설계될 수 있다.
전형적으로, 모놀리식 3D 메모리 어레이에서, 하나 이상의 메모리 디바이스 레벨들이 단일 기판 위에 형성된다. 선택적으로, 모놀리식 3D 메모리 어레이는 또한, 적어도 부분적으로 단일 기판 내에 하나 이상의 메모리 층들을 가질 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다. 모놀리식 3D 어레이에서, 어레이의 각각의 메모리 디바이스 레벨을 구성하는 층들은 전형적으로 어레이의 하부 메모리 디바이스 레벨들의 층들 상에 형성된다. 그러나, 모놀리식 3D 메모리 어레이의 인접한 메모리 디바이스 레벨들의 층들이 공유될 수 있거나 메모리 디바이스 레벨들 사이에 개재하는 층들을 가질 수 있다.
2D 어레이들은 별도로 형성되고 이어서 함께 패키징되어 다수의 메모리 층들을 갖는 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 비-모놀리식 적층된 메모리들은, 별개의 기판들 상에 메모리 레벨들을 형성하고 이어서 메모리 레벨들을 서로 적층함으로써 구성될 수 있다. 기판들은 적층 이전에 메모리 디바이스 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 디바이스 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 생성된 메모리 어레이들은 모놀리식 3D 메모리 어레이들이 아니다. 또한, 다수의 2D 메모리 어레이들 또는 3D 메모리 어레이들(모놀리식 또는 비-모놀리식)이 별개의 칩들 상에 형성되고 이어서 함께 패키징되어 적층형 칩 메모리 디바이스를 형성할 수 있다.
연관된 회로가 전형적으로 메모리 요소들의 동작을 위해 그리고 메모리 요소들과의 통신을 위해 요구된다. 비제한적인 예로서, 메모리 디바이스들은 프로그래밍 및 판독과 같은 기능들을 달성하기 위해 메모리 요소들을 제어하고 구동하는 데 사용되는 회로를 가질 수 있다. 이러한 연관된 회로는 메모리 요소들과 동일한 기판 상에 그리고/또는 별개의 기판 상에 있을 수 있다. 예를 들어, 메모리 판독-기록 동작들을 위한 제어기는 별개의 제어기 칩 상에 그리고/또는 메모리 요소들과 동일한 기판 상에 위치될 수 있다.
당업자는 이러한 기법이 설명된 2D 및 3D의 예시적인 구조물들로 제한되는 것이 아니라 본 명세서에 기술된 바와 같은 그리고 당업자에 의해 이해되는 바와 같은 본 기법의 사상 및 범주 내의 모든 관련된 메모리 구조들을 포함한다는 것을 인식할 것이다.
도 2는 도 1의 감지 블록(51)의 일 실시예를 도시하는 블록도이다. 개별 감지 블록(51)이 감지 모듈들(180) 또는 감지 증폭기들로 지칭되는 하나 이상의 코어 부분들, 및 관리 회로(190)로 지칭되는 공통 부분으로 분할된다. 일 실시예에서, 각각의 비트 라인에 대한 별개의 감지 모듈(180) 및 다수의, 예컨대 4개의 또는 8개의 감지 모듈들(180)의 세트에 대한 하나의 공통 관리 회로(190)가 있을 것이다. 그룹 내의 감지 모듈들 각각은 데이터 버스(172)를 통해 연관된 관리 회로와 통신한다. 따라서, 한 세트의 저장 요소들의 감지 모듈들과 통신하는 하나 이상의 관리 회로들이 있다.
감지 모듈(180)은 접속된 비트 라인 내의 전도 전류가 사전결정된 임계 레벨 초과인지 미만인지를 결정함으로써 감지를 수행하는 감지 회로부(170)를 포함한다. 감지 모듈(180)은 또한 접속된 비트 라인 상의 전압 조건을 설정하는 데 사용되는 비트 라인 래치(182)를 포함한다. 예를 들어, 비트 라인 래치(182)에 래칭된 사전결정된 상태는 접속된 비트 라인이 프로그램 금지를 나타내는 상태(예컨대, 1.5 내지 3 V)로 풀링(pulling)되게 할 것이다. 예로서, 플래그(flag)=0은 프로그래밍을 금지할 수 있는 반면, 플래그=1은 프로그래밍을 금지하지 않는다.
관리 회로(190)는 프로세서(192), 데이터 래치들(194 내지 197)의 4개의 예시적인 세트들, 및 데이터 래치들(194)의 세트와 데이터 버스(120) 사이에 커플링된 I/O 인터페이스(196)를 포함한다. 한 세트의 데이터 래치들이 각각의 감지 모듈에 대해 제공될 수 있고, LDL 및 UDL에 의해 식별되는 데이터 래치들이 각각의 세트에 대해 제공될 수 있다. 일부 경우들에서, 추가 데이터 래치들이 사용될 수 있다. LDL은 하부 페이지의 데이터에 대한 비트를 저장하고, UDL은 상부 페이지의 데이터에 대한 비트를 저장한다. 이것은 저장 요소당 4-레벨 또는 2-비트의 메모리 디바이스 내에 있다. 비트 라인당 하나의 추가 데이터 래치가 저장 요소당 각각의 추가 데이터 비트에 대해 제공될 수 있다.
프로세서(192)는, 예를 들어, 감지된 저장 요소에 저장된 데이터를 결정하고 결정된 데이터를 데이터 래치들의 세트에 저장하기 위해, 계산을 수행한다. 데이터 래치들(194 내지 197)의 각각의 세트는 판독 동작 동안 프로세서(192)에 의해 결정된 데이터 비트들을 저장하는 데, 그리고 기록 데이터가 메모리 내로 프로그래밍되려는 것으로 나타내는 프로그래밍 동작 동안 데이터 버스(120)로부터 불러오는 데이터 비트들을 저장하는 데 사용된다. I/O 인터페이스(196)는 데이터 래치들(194 내지 197)과 데이터 버스(120) 사이에 인터페이스를 제공한다.
판독 동안, 시스템의 동작은 어드레싱된 저장 요소에 대한 상이한 제어 게이트 전압들의 공급을 제어하는 상태 머신(112)의 제어 하에 있다. 그것이 메모리에 의해 지원되는 다양한 메모리 상태들에 대응하는 다양한 사전정의된 제어 게이트 전압들을 통해 스텝형으로 진행됨에 따라, 감지 모듈(180)은 이러한 전압들 중 하나에서 트립핑(tripping)할 수 있고, 대응하는 출력이 감지 모듈(180)로부터 버스(172)를 통해 프로세서(192)로 제공될 것이다. 그 시점에서, 프로세서(192)는 감지 모듈의 트립핑 이벤트(들) 및 상태 머신으로부터 입력 라인들(193)을 통한 인가된 제어 게이트 전압에 대한 정보를 고려하여 결과적인 메모리 상태를 결정한다. 이어서, 그것은 메모리 상태에 대한 이진 인코딩을 계산하고, 결과의 데이터 비트들을 데이터 래치들(194 내지 197)에 저장한다. 관리 회로(190)의 다른 실시예에서, 비트 라인 래치(182)는, 감지 모듈(180)의 출력을 래칭하기 위한 래치로서, 그리고 또한 전술된 바와 같은 비트 라인 래치로서 이중 기능을 담당한다.
일부 구현예들은 다수의 프로세서들(192)을 포함할 수 있다. 일 실시예에서, 각각의 프로세서(192)는 출력 라인들(도시되지 않음)을 포함하여 출력 라인들 각각이 함께 와이어드-OR(wired-OR)되게 한다. 일부 실시예들에서, 출력 라인들은 와이어드-OR 라인에 접속되기 전에 반전된다. 이러한 구성은, 와이어드-OR를 수신하는 상태 머신이, 프로그래밍되고 있는 모든 비트들이 원하는 레벨에 도달했을 때를 결정할 수 있기 때문에, 프로그램 검증 프로세스 동안 프로그래밍 프로세스가 완료되었을 때의 빠른 결정을 가능하게 한다. 예를 들어, 각각의 비트가 그의 원하는 레벨에 도달했을 때, 그 비트에 대한 로직 0이 와이어드-OR 라인으로 전송될 것이다(또는 데이터 1이 반전된다). 모든 비트들이 데이터 0 (또는 반전된 데이터 1)을 출력할 때, 상태 머신은 프로그래밍 프로세스를 종료하는 것을 알고 있다. 각각의 프로세서가 8개의 감지 모듈들과 통신하기 때문에, 상태 머신은 와이어드-OR 라인을 8회 판독할 필요가 있거나, 또는 상태 머신이 와이어드-OR 라인을 1회만 판독하면 되도록 로직이 프로세서(192)에 추가되어 연관된 비트 라인들의 결과들을 누산한다. 유사하게, 로직 레벨들을 정확하게 선택함으로써, 전반적인 상태 머신은 제1 비트가 그의 상태를 변경하는 때를 검출할 수 있고 그에 따라서 알고리즘들을 변경할 수 있다.
프로그램 또는 검증 동작들 동안, 프로그래밍될 데이터(기록 데이터)는 데이터 버스(120)로부터 데이터 래치들(194 내지 197)의 세트에, LDL 및 UDL 래치들에, 저장 요소당 2비트의 구현예에 저장된다. 저장 요소당 3비트의 구현예에서는, 추가의 데이터 래치가 사용될 수 있다. 프로그래밍 동작은, 상태 머신의 제어 하에서, 일련의 프로그래밍 전압 펄스들이 어드레스된 저장 요소들의 제어 게이트들에 인가되는 것을 포함한다. 저장 요소가 원하는 메모리 상태로 프로그래밍되었는지 여부를 결정하기 위해 각각의 프로그램 펄스에 이어서 재판독(검증)이 행해진다. 일부 경우들에서, 프로세서(192)는 원하는 메모리 상태에 대한 재판독된 메모리 상태를 모니터링한다. 두 상태가 일치할 때, 프로세서(192)는 비트 라인 래치(182)를 설정하여 비트 라인이 프로그램 금지를 나타내는 상태로 풀링되게 한다. 이것은, 비트 라인에 커플링된 저장 요소가 추가로 프로그래밍하는 것을, 프로그램 펄스들이 그의 제어 게이트에 나타나더라도, 금지한다. 다른 실시예들에서, 프로세서는 초기에 비트 라인 래치(182)를 로딩하고, 감지 회로부는 검증 프로세스 동안 비트 라인 래치를 금지 값(inhibit value)으로 설정한다.
데이터 래치들(194 내지 197)의 각각의 세트는 각각의 감지 모듈에 대한 데이터 래치들의 스택으로서 구현될 수 있다. 일 실시예에서, 감지 모듈(180)당 3개의 데이터 래치들이 있다. 일부 구현들에서, 데이터 래치들은 그에 저장된 병렬 데이터가 데이터 버스(120)에 대한 직렬 데이터로 변환되도록, 그리고 그 반대로 되도록 시프트 레지스터로서 구현된다. 저장 요소들의 판독/기록 블록에 대응하는 데이터 래치들 모두는, 데이터의 블록이 직렬 전송(serial transfer)에 의해 입력 또는 출력될 수 있도록, 블록 시프트 레지스터를 형성하기 위해 함께 연결될 수 있다. 특히, 판독/기록 모듈들의 뱅크는 그의 데이터 래치들의 세트 각각이, 이들이 마치 전체 판독/기록 블록에 대한 시프트 레지스터의 일부인 것처럼, 순차적으로 데이터 버스 내로 또는 데이터 버스 외부로 데이터를 시프트하도록 구성된다.
데이터 래치들은 연관된 저장 요소가 프로그래밍 동작들에서 소정 이정표(milepost)들에 언제 도달했는지를 식별한다. 예를 들어, 래치들은 저장 요소의 Vth가 특정 검증 레벨 미만인 것을 식별할 수 있다. 데이터 래치들은 저장 요소가 데이터의 페이지로부터 하나 이상의 비트들을 현재 저장하는지 여부를 나타낸다. 예를 들어, LDL 래치들은 하부 페이지의 데이터를 저장하는 데 사용될 수 있다. LDL 래치는 하부 페이지 비트가 연관된 저장 요소에 저장될 때 (예를 들어, 0에서 1로) 플립된다. UDL 래치는 상부 페이지 비트가 연관된 저장 요소에 저장될 때 플립된다. 이는 연관된 저장 요소가 프로그래밍을 완료할 때, 예컨대 그의 Vth가 VvA, VvB 또는 VvC와 같은 타깃 검증 레벨을 초과할 때 일어난다.
도 3은 도 1의 감지 블록(51)의 다른 예시적인 블록도를 도시한다. 컬럼 제어 회로부는 다수의 감지 블록들을 포함할 수 있고, 여기서 각각의 감지 블록은 각자의 비트 라인들을 통해 다수의 메모리 셀들에 대한 감지, 예컨대, 판독, 프로그램 검증 또는 소거 검증 동작들을 수행한다. 하나의 접근법에서, 감지 블록은 감지 증폭기들로도 지칭되는 다수의 감지 회로들을 포함한다. 각각의 감지 회로는 데이터 래치들 및 캐시들과 연관된다. 예를 들어, 예시적인 감지 회로들(350a, 351a, 352a, 353a)은 캐시들(350c, 351c, 352c, 353c)과 각각 연관된다.
하나의 접근법에서, 비트 라인들의 상이한 서브세트들이 상이한 각자의 감지 블록들을 사용하여 감지될 수 있다. 이는 감지 회로들과 연관된 프로세싱 부하가 각각의 감지 블록 내의 각자의 프로세서에 의해 분할되고 다뤄질 수 있게 한다. 예를 들어, 감지 회로 제어기(360)는 감지 회로들 및 래치들의 세트, 예컨대, 16개와 통신할 수 있다. 감지 회로 제어기는 사전충전 전압을 설정하기 위해 전압을 각각의 감지 회로에 제공하는 사전충전 회로(361)를 포함할 수 있다. 감지 회로 제어기는 또한 메모리(362) 및 프로세서(363)를 포함할 수 있다.
도 4는 메모리 셀들의 블록들에 전압들을 제공하기 위한 예시적인 회로를 도시한다. 본 예에서, 로우 디코더(401)는 블록들(410)의 세트 내의 각각의 블록의 워드 라인들 및 선택 게이트들에 전압들을 제공한다. 그 세트는 평면 내에 있을 수 있고, 블록들(BLK_0 내지 BLK_8)을 포함한다. 로우 디코더는 로우 디코더에 블록들을 접속시키는 패스 게이트들(422)에 제어 신호를 제공한다. 전형적으로, 동작들, 예컨대 프로그램, 판독 또는 소거는 한 번에 하나의 선택된 블록 상에서 수행된다. 로우 디코더는 글로벌 제어 라인들(402)을 로컬 제어 라인들(403)에 접속시킬 수 있다. 제어 라인들은 전도성 경로들을 나타낸다. 전압들은 전압 드라이버들(420)로부터 글로벌 제어 라인들 상에 제공된다. 전압원들 또는 전압 드라이버들은 글로벌 제어 라인들에 접속되는 스위치들(421)에 전압들을 제공할 수 있다. 패스 게이트들(424)은 전압 드라이버들(420)로부터 스위치들(421)로 전압들을 통과시키도록 제어된다.
전압 드라이버들(420)은, 예를 들어, 워드 라인들(WL), SGS 제어 게이트들 및 SGD 제어 게이트들 상에 전압들을 제공할 수 있다. 구체적으로, 전압 드라이버들(420)은 각각의 서브블록을 위한 별개의 SGS 및 SGD 드라이버들을 포함할 수 있다. 예를 들어, SGS 드라이버들(445, 445a, 445b, 445c) 및 SGD 드라이버들(446, 446a, 446b, 446c)은, 도 7 및 도 8에서와 같이, SB0, SB1, SB2 및 SB3에 대해 각각 제공될 수 있다. 전압 드라이버들은, 또한, 선택된 데이터 WL 드라이버(447), 선택되지 않은 데이터 WL 드라이버(447a), 및 더미 WL 드라이버(447b)를 포함할 수 있다. 일부 경우에서, 상이한 더미 워드 라인들이 상이한 레벨들로 구동될 수 있다.
로우 디코더를 포함하는 다양한 컴포넌트들은 상태 머신(112) 또는 제어기(122)와 같은 제어기로부터 커맨드들을 수신하여 본 명세서에 기술된 기능들을 수행할 수 있다.
소스 라인 전압 드라이버(430)가 전압(Vsl)을 제어 라인들(432)을 통해 기판 내의 소스 라인들/확산 영역에 제공한다. 예를 들어, 소거 동작에서 소거 전압이 기판에 제공될 수 있다. 하나의 접근법에서, 소스 확산 영역(433)은 블록들에 공통적이다. 한 세트의 비트 라인들(442)이 또한 블록들에 의해 공유된다. 비트 라인 전압 드라이버(440)가 전압들을 비트 라인들에 제공한다.
도 5는 도 1의 메모리 구조물(126)의 예시적인 3D 구성의 블록들의 세트를 포함하는 메모리 디바이스(500)의 사시도이다. 기판 상에는, 메모리 셀들(저장 요소들)의 예시적인 블록들(BLK0, BLK1, BLK2, BLK3), 및 블록들에 의한 사용을 위한 회로부를 갖는 주변 영역들이 있다. 주변 영역(504)이 각각의 블록의 에지를 따라서 이어지는 한편, 주변 영역(505)은 블록들의 세트의 단부에 있다. SGS 트랜지스터들의 전압 드라이버에 대한 패스 게이트들은, 하나의 접근법에서, 이러한 주변 영역(505)에 위치될 수 있다. 이러한 경우에, 블록들(BLK0, BLK1, BLK2, BLK3)은 패스 게이트들로부터 점진적으로 더 먼 거리에 있다. 회로부는 블록들의 제어 게이트 층들, 비트 라인들 및 소스 라인들에 접속될 수 있는 전압 드라이버들을 포함할 수 있다. 하나의 접근법에서, 블록들 내의 공통 높이에 있는 제어 게이트 층들이 공통적으로 구동된다. 기판(501)은 또한, 블록들 아래의 회로부 및 회로부의 신호들을 반송하기 위한 전도성 경로들로 패턴화되는 하나 이상의 하부 금속 층들을 지지할 수 있다. 블록들은 메모리 디바이스의 중간 영역(502)에 형성된다. 메모리 디바이스의 상부 영역(503)에는, 하나 이상의 상부 금속 층이 회로부의 신호들을 반송하기 위한 전도성 통로들로 패턴화된다. 각각의 블록은 메모리 셀들의 적층된 영역을 포함하며, 여기서 스택의 교번하는 레벨들은 워드 라인들을 표현한다. 하나의 가능한 접근법에서, 각각의 블록은 대향하는 계층형(tiered) 측면들을 가지며, 이로부터 수직 접점들이 상부 금속 층으로 상향으로 연장되어 전도성 경로들에 대한 접속부들을 형성한다. 일례로서 4개의 블록들이 도시되어 있지만, 2개 이상의 블록들이 사용되어, x-방향 및/또는 y-방향으로 연장될 수 있다.
하나의 가능한 접근법에서, 블록들은 평면 내에 있고, x-방향에서의 평면의 길이는 워드 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(워드 라인 또는 SGD 라인 방향)을 표현하고, y-방향에서의 평면의 폭은 비트 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(비트 라인 방향)을 표현한다. z-방향은 메모리 디바이스의 높이를 표현한다. 블록들은 또한 다수의 평면들로 배열될 수 있다.
도 6a는 도5의 블록들 중 하나의 블록의 일부의 예시적인 단면도를 도시한다. 블록은 교번하는 전도성 층들 및 유전체 층들의 스택(610)을 포함한다. 본 예에서, 전도성 층들은 2개의 SGD 층들, 하나의 SGS 층, 2개의 소스 측 더미 워드 라인 층들(또는 워드 라인들)(WLDS1, WLDS0), 2개의 드레인 측 더미 워드 라인 층들(WLDD1, WLDD0), 및 11개의 데이터 워드 라인 층들(또는 데이터 워드 라인들)(WLL0 내지 WLL10)을 포함한다. WLL0은 소스 측 데이터 워드 라인이고, WLDS1은 소스 측 데이터 워드 라인에 인접한 더미 워드 라인 층이다. WLDS0은 WLDS1에 인접한 다른 더미 워드 라인 층이다. WLL10은 드레인 측 데이터 워드 라인이고, WLDD1은 드레인 측 데이터 워드 라인에 인접한 더미 워드 라인 층이다. WLDD0은 WLDD1에 인접한 다른 더미 워드 라인 층이다. 유전체 층들은 DL1 내지 DL19로 라벨링된다. 또한, NAND 스트링들 NS1 및 NS2를 포함하는 스택의 영역들이 도시되어 있다. 각각의 NAND 스트링은 메모리 홀(618 또는 619)을 포함하고, 이 메모리 홀은 워드 라인들에 인접한 메모리 셀들을 형성하는 재료들로 충전된다. 스택의 영역(622)이 도 6c에 더 상세히 도시되어 있다.
스택은 기판(611)을 포함한다. 하나의 접근법에서, 소스 라인(SL)의 일부분은 블록 내의 메모리 셀들의 각각의 스트링의 소스 단부와 접촉하는 기판 내의 n-타입 소스 확산 층(611a)을 포함한다. 소거 동작에서 소거 전압이 이러한 층에 인가될 수 있다. 하나의 가능한 구현예에서, n-타입 소스 확산 층(611a)은 p-타입 웰 영역(611b) 내에 형성되고, 이는 이어서 n-타입 웰 영역(611c) 내에 형성되고, 이는 이어서 p-타입 반도체 기판(611d) 내에 형성된다. n-타입 소스 확산 층은, 하나의 접근법에서, 평면 내의 블록들 모두에 의해 공유될 수 있다.
NS1은 스택(616)의 하단(616b)에서는 소스 단부(613)를 그리고 스택의 상단(616a)에서는 드레인 단부(615)를 갖는다. 금속 충전 슬릿들(617, 620)은 스택을 가로질러서 상호접속부들로서 주기적으로 제공될 수 있고, 이들은 스택을 관통하여 연장되어, 예컨대 소스 라인을 스택 위의 라인에 접속시킨다. 슬릿들은 워드 라인들의 형성 동안 사용될 수 있고, 후속으로, 금속으로 충전될 수 있다. 비트 라인(BL0)의 일부분이 또한 도시되어 있다. 전도성 비아(621)가 드레인 단부(615)를 BL0에 접속시킨다.
하나의 접근법에서, 메모리 셀들의 블록은 교번하는 제어 게이트 층들 및 유전체 층들의 스택을 포함하고, 메모리 셀들은 스택 내의 수직으로 연장되는 메모리 홀들에 배열된다.
하나의 접근법에서, 각각의 블록은, 수직 상호접속부들이 SGS, WL 및 SGD 층들을 포함하는 각각의 층에 접속되고 전압 드라이버들에 대한 수평 경로들로 상향으로 연장되는 테라스형(terraced) 에지를 포함한다.
도 6b는 예시적인 트랜지스터(650)를 도시한다. 트랜지스터는 제어 게이트(CG), 드레인(D), 소스(S) 및 채널(CH)을 포함하고, 예를 들어, 메모리 셀 또는 선택 게이트 트랜지스터를 나타낼 수 있다.
도 6c는 도 6a의 스택의 영역(622)의 확대도를 도시한다. 메모리 셀들은 워드 라인 층과 메모리 홀의 교차부에 스택의 상이한 레벨들에서 형성된다. 이러한 예에서, SGD 트랜지스터들(680, 681)이 더미 메모리 셀들(682, 683) 및 데이터 메모리 셀(MC) 위에 제공된다. 다수의 층들이, 예컨대 원자층 침착을 이용하여, 메모리 홀(630)의 측벽(SW)을 따라서 그리고/또는 각각의 워드 라인 층 내에 침착될 수 있다. 예를 들어, 재료들에 의해 메모리 홀 내에 형성되는 각각의 필러(699) 또는 컬럼은 질화규소(Si3N4) 또는 다른 질화물과 같은 전하 트래핑 층(663) 또는 필름, 터널링 층(664), 채널(665)(예컨대, 폴리실리콘을 포함함), 및 유전체 코어(666)를 포함할 수 있다. 워드 라인 층은 차단 산화물(blocking oxide)/블록 하이-k 재료(660), 금속 배리어(barrier)(661), 및 제어 게이트로서 텅스텐과 같은 전도성 금속(662)을 포함할 수 있다. 예를 들어, 제어 게이트들(690, 691, 692, 693, 694)이 제공된다. 이 예에서, 금속을 제외한 층들 모두가 메모리 홀에 제공된다. 다른 접근법들에서, 층들 중 일부는 제어 게이트 층 내에 있을 수 있다. 추가 필러들이 상이한 메모리 홀들에 유사하게 형성된다. 필러는 NAND 스트링의 컬럼 활성 영역(AA)을 형성할 수 있다.
각각의 메모리 스트링은 하나 이상의 소스 단부 선택 게이트 트랜지스터들로부터 하나 이상의 드레인 단부 선택 게이트 트랜지스터들로 연속적으로 연장되는 채널을 포함한다.
메모리 셀이 프로그래밍될 때, 전자들은 메모리 셀과 연관된 전하 트래핑 층의 일부에 저장된다. 이러한 전자들은 채널로부터 전하 트래핑 층 내로 그리고 터널링 층을 통해 인출된다. 메모리 셀의 Vth는 저장된 전하의 양에 비례하여 증가된다. 소거 동작 동안, 전자들이 채널로 복귀된다.
메모리 홀들 각각은 차단 산화물 층, 전하 트래핑 층, 터널링 층 및 채널 층을 포함하는 복수의 환형 층들로 충전될 수 있다. 메모리 홀들 각각의 코어 영역은 바디 재료로 충전되고, 복수의 환형 층들은 메모리 홀들 각각에서 코어 영역과 워드 라인 사이에 있다.
NAND 스트링은 채널의 길이가 기판 상에 형성되지 않기 때문에 플로팅 바디 채널을 갖는 것으로 간주될 수 있다. 또한, NAND 스트링은 복수의 워드 라인 층들에 의해 스택에서 서로의 위에 제공되고, 유전체 층들에 의해 서로로부터 분리된다.
도 7은 도 6a와 부합하는 3D 구성의 서브블록들 내의 NAND 스트링들의 예시적인 도면을 도시한다. 각각의 서브블록은 다수의 NAND 스트링들을 포함하고, 여기서 하나의 예시적인 NAND 스트링이 도시된다. 예를 들어, SB0, SB1, SB2 및 SB3은 예시적인 NAND 스트링들(700n, 710n, 720n, 730n)을 각각 포함한다. NAND 스트링들은 도 6a와 부합하는 데이터 워드 라인들, 더미 워드 라인들, 및 선택 게이트 라인들을 갖는다. 블록(BLK)에서, 각각의 서브블록은, x 방향으로 연장되고 공통 SGD 라인을 갖는 NAND 스트링들의 세트를 포함한다. NAND 스트링들(700n, 710n, 720n, 730n)은 각각 서브블록들(SB0, SB1, SB2, SB3) 내에 있다. 블록의 프로그래밍은 워드 라인 프로그래밍 순서에 기초하여 일어날 수 있다. 하나의 옵션은, 다음 워드 라인의 메모리 셀들을 프로그래밍하기 전에, 상이한 서브 블록들에 있는 워드 라인의 상이한 부분들에서의 메모리 셀들을, 한 번에 하나의 서브블록을 프로그래밍하는 것이다. 다른 옵션은, 다음 서브블록의 메모리 셀들을 프로그래밍하기 전에, 하나의 서브블록 내의 모든 메모리 셀들을, 즉 한 번에 하나의 워드 라인을 프로그래밍한다. 워드 라인 프로그래밍 순서는, 예를 들어, WL0, 소스 단부 워드 라인에서 시작할 수 있고, WLL10, 드레인 단부 워드 라인에서 종료할 수 있다.
NAND 스트링들(700n, 710n, 720n, 730n)은 채널들(700a, 710a, 720a, 730a)을 각각 갖는다.
추가적으로, NAND 스트링(700n)은 SGS 트랜지스터(701), 더미 메모리 셀들(702, 703), 데이터 메모리 셀들(704, 705, 706, 707, 708, 709, 710, 711, 712, 713, 714), 더미 메모리 셀들(715, 716), 및 SGD 트랜지스터들(717, 718)을 포함한다.
NAND 스트링(710n)은 SGS 트랜지스터(721), 더미 메모리 셀들(722, 723), 데이터 메모리 셀들(724, 725, 726, 727, 728, 729, 730, 731, 732, 733, 734), 더미 메모리 셀들(735, 736), 및 SGD 트랜지스터들(737, 738)을 포함한다.
NAND 스트링(720n)은 SGS 트랜지스터(741), 더미 메모리 셀들(742, 743), 데이터 메모리 셀들(744, 745, 746, 747, 748, 749, 750, 751, 752, 753, 754), 더미 메모리 셀들(755, 756), 및 SGD 트랜지스터들(757, 758)을 포함한다.
NAND 스트링(730n)은 SGS 트랜지스터(761), 더미 메모리 셀들(762, 763), 데이터 메모리 셀들(764, 765, 766, 767, 768, 769, 770, 771, 772, 773, 774), 더미 메모리 셀들(775, 776), 및 SGD 트랜지스터들(777, 778)을 포함한다.
각각의 메모리 스트링의 드레인 단부에서 하나 이상의 SGD 트랜지스터들이 제공되고, 각각의 메모리 스트링의 소스 단부에서 하나 이상의 SGS 트랜지스터들이 제공된다. SB0, SB1, SB2 및 SB3 내의 SGD 트랜지스터들은, 하나의 접근법에서, 별개의 제어 라인들(SGD0(0)과 SGD1(0), SGD0(1)과 SGD1(1), SGD0(2)와 SGD1(2), 및 SGD0(3)과 SGD1(3))에 의해 각각 구동될 수 있다. 다른 접근법에서, 서브블록 내의 모든 SGD 트랜지스터들이 접속되고 공통적으로 구동된다. SB0, SB1, SB2 및 SB3 내의 SGS 트랜지스터들은 제어 라인들(SGS(0), SGS(1), SGS(2), SGS(3))에 의해 각각 구동될 수 있다.
도 8은 도 7의 서브블록들(SB0 내지 SB3)의 추가 상세도를 도시한다. 각각의 서브블록 내의 워드 라인들을 따라 x 방향으로 연장되는 예시적인 메모리 셀들이 도시되어 있다. 각각의 메모리 셀은 간략함을 위해 입방체로 도시되어 있다. SB0은 NAND 스트링들(700n, 701n, 702n, 703n)을 포함한다. SB1은 NAND 스트링들(710n, 711n, 712n, 713n)을 포함한다. SB2는 NAND 스트링들(720n, 721n, 722n, 723n)을 포함한다. SB3은 NAND 스트링들(730n, 731n, 732n, 733n)을 포함한다. 비트 라인들은 NAND 스트링들의 세트들에 접속된다. 예를 들어, 비트 라인(BL0)은 NAND 스트링들(700n, 710n, 720n, 730n)에 접속되고, 비트 라인(BL1)은 NAND 스트링들(701n, 711n, 721n, 731n)에 접속되고, 비트 라인(BL2)은 NAND 스트링들(702n, 712n, 722n, 732n)에 접속되고, 비트 라인(BL3)은 NAND 스트링들(703n, 713n, 723n, 733n)에 접속된다. 감지 회로부가 각각의 비트 라인에 접속될 수 있다. 예를 들어, 감지 회로부(780, 781, 782, 783)는 비트 라인들(BL0, BL1, BL2, BL3)에 접속된다. 비트 라인 전압 드라이버에는 감지 회로부가 제공될 수 있다.
프로그래밍 및 판독은 한 번에 하나의 워드 라인 및 하나의 서브블록 내의 선택된 셀들에 대해 일어날 수 있다. 이는 각각의 선택된 셀이 각자의 비트 라인 및/또는 소스 라인에 의해 제어되게 한다. 예를 들어, 예시적인 메모리 셀(847)을 포함하는 메모리 셀들(801)의 세트가 SB0 내의 WLL10에 접속된다. 이는 드레인 단부 데이터 워드 라인이다. WLL0은 소스 단부 데이터 워드 라인이다. 메모리 셀들의 세트는 동시에 프로그래밍되거나 판독될 수 있다. 메모리 셀들의 추가 세트가 다른 서브블록들(SB1 내지 SB3) 각각에서 WLL10에 접속된다. 예를 들어, 예시적인 메모리 셀(857)을 포함하는 메모리 셀들(820)의 세트가 SB1 내의 WLL10에 접속된다.
본 예에서, 소스 라인(SL) 또는 소스 영역은 소스 라인 전압 드라이버(430)에 의해 전압(Vsl)에서 구동된다.
각각의 메모리 스트링은 드레인 단부에 있는 하나 이상의 SGD 트랜지스터들 및 소스 단부에 있는 하나 이상의 SGS 트랜지스터들을 포함한다. 이러한 경우에, 스트링당 2개의 SGD 트랜지스터들 및 하나의 SGS 트랜지스터가 있다. 각각의 SGD 트랜지스터는, 도 7에서와 같이, 별개의 제어 라인 층에 접속되어, 그것이 개별적으로 구동될 수 있게 할 수 있거나, 또는 스트링 내의 2개 이상의 SGD 트랜지스터들은, 접속되고 공통적으로 구동되는 그들의 제어 게이트들을 가질 수 있다. 예를 들어, SB0은 메모리 스트링(700n)에서 예시적인 SGD 트랜지스터들(841, 842)을 각각 갖는 SGD 트랜지스터들(840, 839)의 세트들을 갖는다. SB0은 또한 메모리 스트링(700n)에서의 예시적인 SGS 트랜지스터(844)를 갖는 SGS 트랜지스터들(843)의 세트를 갖는다. 유사하게, SB1은 메모리 스트링(710n) 내의 예시적인 SGD 트랜지스터들(851, 852)을 각각 갖는 SGD 트랜지스터들(860, 849)의 세트들을 갖는다. SB1은 또한 메모리 스트링(710n) 내의 예시적인 SGS 트랜지스터(854)를 갖는 SGS 트랜지스터들(853)의 세트를 갖는다.
메모리 스트링(700n)은 선택 게이트 제어 라인들(SGD0(0), SGD1(0))에 각각 접속된 SGD 트랜지스터들(841, 842), WLDD0 및 WLDD1에 각각 접속된 더미 메모리 셀들(845, 846), 및 WLL10 및 WLL9에 각각 접속된 데이터 메모리 셀들(847, 848)을 포함한다. 또한, 도 9a 내지 도 9c를 참조한다. 메모리 스트링(710n)은 선택 게이트 제어 라인들(SGD0(1), SGD1(1))(도 7 참조)에 각각 접속된 SGD 트랜지스터들(851, 852), WLDD0 및 WLDD1에 각각 접속된 더미 메모리 셀들(855, 856), 및 WLL10 및 WLL9에 각각 접속된 데이터 메모리 셀들(857, 858)을 포함한다.
하기에서, 예컨대 도 13a에서 추가로 기술되는 바와 같이, 메모리 스트링에서의 데이터 메모리 셀들 중에서 선택된 데이터 메모리 셀의 위치(또는, 유사하게, 워드 라인들의 세트 중에서 선택된 워드 라인(WLn)의 위치)에 기초하여 교란 대응책을 수행하기 위한 결정이 이루어질 수 있다. 하나의 접근법에서, 메모리 스트링에서의 선택된 데이터 메모리 셀의 위치가 메모리 스트링의 소스 단부에 인접한 메모리 셀들(890)의 서브세트 중에 있을 때, 교란 대응책이 수행되며, 메모리 스트링에서의 선택된 데이터 메모리 셀의 위치가 메모리 스트링의 드레인 단부에 인접한 메모리 셀들(891)의 서브세트 중에 있을 때, 교란 대응책이 수행되지 않는다. 이러한 예에서, 서브세트(890)의 메모리 셀들은 WLL0 내지 WLL6에 접속되고, 서브세트(891)의 메모리 셀들은 WLL7 내지 WLL10에 접속된다. 도 16a 내지 도 16c의 예들에서, 전이 워드 라인(WLx)은 WLL6일 수 있고, WLx1은 WLL8일 수 있고, WLx2는 WLL9일 수 있다. 또한, 도 16a 내지 도 16c를 참조한다. 11개의 데이터 워드 라인들(WLL0 내지 WLL10)의 사용은 단순화된 예이다. 더 현실적인 예에서, 예를 들어, 48 또는 64개의 워드 라인들이 사용될 수 있다. 64개의 워드 라인들(WLL0 내지 WLL63)의 경우에, 메모리 스트링의 소스 단부에 인접한 데이터 메모리 셀들의 서브세트는 WLL0 내지 WLL50을 포함할 수 있고, 메모리 스트링의 드레인 단부에 인접한 데이터 메모리 셀들의 서브세트는 WLL51 내지 WLL63을 포함할 수 있다. WLx, WLx1 및 WLx2의 예시적인 값들은 각각 WLL50, WLL54 및 WLL58이다.
도 9는, 채널(700a) 내의 전압의 플롯(950)과 함께, SGD 트랜지스터(842)의 교란을 보여주는 프로그램 동작의 사전충전 단계 동안 도 7 및 도 8의 메모리 스트링(700n)의 일부분을 도시한다. 전압의 플롯(950)은 도 15a 및 도 15b의 사전충전 단계에서의 t2와 같은 시간에 대응한다. 메모리 스트링은 선택된 또는 선택되지 않은 서브블록에 있을 수 있다.
도 9 및 도 10에서, 메모리 스트링(700n)과 그의 채널(700a) 및 전하 트래핑 층(700ctl)의 일부분이 도시되어 있다. 또한, 도 7 및 도 8을 참조한다. 도시된 메모리 스트링의 부분은 SGD0(0) 및 SGD1(0)에 각각 접속된 SGD 트랜지스터들(841, 842), WLDD0 및 WLDD1에 각각 접속된 더미 메모리 셀들(845, 846), 및 WLL10 및 WLL9에 각각 접속된 데이터 메모리 셀들(847, 848)을 포함한다. 나머지 데이터 메모리 셀들 및 SGS 트랜지스터는 도면에서 좌측으로 연장된다.
메모리 스트링(700n)에서, SGD 트랜지스터들(841, 842)은, 채널 부분들(915, 914)에 각각, 그리고 전하 트래핑 층 부분들(915a, 914a)에 각각 인접한다. 더미 메모리 셀들(845, 846)은, 채널 부분들(913, 912)에 각각, 그리고 전하 트래핑 층 부분들(913a, 912a)에 각각 인접한다. 데이터 메모리 셀들(847, 848)은, 채널 부분들(911, 910)에 각각, 그리고 전하 트래핑 층 부분들(911a, 910a)에 각각 인접한다. 2개의 드레인 단부 더미 메모리 셀들이 일례로서 제공된다. 실제로, 하나 이상의 드레인 단부 더미 메모리 셀들이 각각의 메모리 스트링으로 제공될 수 있다. 또한, 2개의 SGD 트랜지스터들이 일례로서 제공된다. 실제로, 하나 이상의 SGD 트랜지스터들이 각각의 메모리 스트링으로 제공될 수 있다. 본 명세서에서 기술되는 바와 같은 교란에 가장 민감한 드레인 단부 더미 메모리 셀(845)은 SGD 트랜지스터(842)에 인접하고, 본 명세서에서 기술되는 바와 같은 교란에 가장 민감한 SGD 트랜지스터(842)는 더미 메모리 셀(845)에 인접한다.
각각의 선택 게이트 트랜지스터 또는 메모리 셀은 임계 전압(Vth) 및 제어 게이트 또는 워드 라인 전압을 갖는다. 전형적인 값들은 SGD 트랜지스터들에 대한 Vth = 2.5 V 및 더미 메모리 셀들에 대한 Vth = 2 V를 포함할 수 있다. 데이터 메모리 셀의 Vth는 셀이 프로그래밍되어 있는지의 여부에 기초하여, 그리고 그것이 프로그래밍되어 있는 경우, 그의 데이터 상태에 기초하여 변할 수 있다. 일반적으로, 셀들의 프로그래밍은, 메모리 스트링이 상이한 상태들에서의 셀들을 갖도록 램덤하다.
도 9 및 도 10의 교란 시나리오들은 BiCS 아키텍처에서와 같은, 교번하는 전도성 층들과 유전체 층들의 스택을 포함하는 3D 메모리 디바이스에서 확인되었다. 특히, 블록에서의 프로그램-소거 사이클링 후에 SGD 트랜지스터 및 인접한 더미 메모리 셀에 대한 교란들이 확인되었다. 이는 프로그램 동안, 사전충전 단계 동안, 그리고 사전충전 단계 직후에, 프로그램 단계의 시작에서 일어난다는 것이 밝혀졌다. 사전충전 단계 동안, 더미 워드 라인 바이어스는 0 V와 같은 정상 상태 레벨에서 유지될 수 있다. 그 결과, 초기에, DD0(예컨대, WLDD0 또는 더미 메모리 셀(845)) 아래에서의 채널 전위는 낮은 레벨로 밀린다. 이는 DD0 더미 메모리 셀들의 Vth가 0 V를 초과하기 때문에 일어난다. 이는 SGD 사이클링 다운-시프트 거동을 개선하기 위한 일부 상황들에서 바람직하다. DD0 더미 메모리 셀(예컨대, -2 V) 아래의 네거티브 채널 전위 및 SGD 트랜지스터 아래의 포지티브 채널 사전충전 전위(예컨대, 2 V)는 전자 생성 및 SGD 트랜지스터로의 후속적인 전자 주입을 야기할 수 있다. 사전충전 동안, DD0 상의 바이어스가 더 높은 경우, DD0(플롯(950a))과 SGD(플롯(950c)) 사이의 채널 전위차가 더 작고, SGD 트랜지스터에 대한 주입 교란이 감소된다. 따라서, SGD 트랜지스터의 교란을 감소시키는 것에 대한 하나의 접근법은 DD0 상의 바이어스를 더 높아지게 하는 것이다.
예시적인 시나리오에서, 사전충전 단계에서, t0 내지 t2에서, SGD0(0) 및 SGD1(0) 상의 전압들이 6 V에서 구동된다는 것, 그리고 WLDD0, WLDD1, WLL10 및 WLL9 상의 전압들이 Vcg= 0 V에서 구동된다는 것을 가정한다. 또한, 도 15a 및 도 15b를 참조한다. 2 V와 같은 포지티브 레벨에서의 Vbl에 의해, SGD 트랜지스터들은 전도성 상태에 있고, 전압을 채널 부분들(914, 915)로 전달한다(플롯(950c)). 더미 메모리 셀들은, 채널 전압이 {제어 게이트 전압 - Vth}와 거의 동일하도록 비전도성 상태에 있다. 따라서, 채널 부분들(912, 913)은 약 0-2 = -2 V의 전압을 갖는다(플롯(950a) 참조). 따라서, 약 4 V의 플롯(950b)에 의해 표현되는 그레디언트가 생성된다. 이는 채널 내의 전자-정공 쌍들을 생성하며, 여기서 전자들(-)은 전하 트래핑 층 부분(914a) 내로 인출되어, 트랜지스터(842)의 교란을 야기한다. 정공들은 (+)로 표현된다.
t2 내지 t3에서, Vsgd는 선택된 서브블록에 대해 2.5 V 또는 선택되지 않은 서브블록에 대해 0 V와 같은 레벨로 감소된다. 도 15a를 참조한다. 또한, t4에서, Vdd0 및 Vdd1이 3 V 및 6 V로 각각 램프업하기 시작하여, 도 10의 상황을 생성한다. 제공된 전압들은 예들이다. Vdd0 및 Vdd1은 각각 더미 워드 라인들(WLDD0, WLDD1) 상의 전압들이다. 도 7에 도시된 바와 같이, WLDD0은 스택에서의 상단 더미 워드 라인 및/또는 SGD 라인에 인접한 더미 워드 라인일 수 있다. WLDD0에서의 더미 메모리 셀들은 SGD 트랜지스터들에 인접한다. 하나의 접근법에서, WLDD1은 WLDD0 및 드레인 단부 데이터 워드 라인(WLL10) 둘 모두에 인접한다. Vdd1은 WLDD0 이외의, 이러한 워드 라인 및 임의의 다른 드레인 단부 더미 워드 라인들 상의 전압을 표현할 수 있다. 예를 들어, 제3 드레인 단부 더미 워드가 있을 수 있다.
도 10은, 채널(700a) 내의 전압의 플롯(960)과 함께, 더미 메모리 셀(845)의 교란을 보여주는 프로그래밍 동작의 프로그램 단계 동안 도 9a의 메모리 스트링의 일부분의 플롯을 도시한다. 전압의 플롯(960)은 도 15a 및 도 15b의 프로그램 단계에서 t4 직후와 같은 시간에 대응한다. 메모리 스트링은 선택되지 않은 서브블록에 있을 수 있거나, 또는 메모리 스트링은 선택된 서브블록에서의 선택되지 않은(록아웃된) 메모리 스트링일 수 있다.
사전충전 단계 직후에, 선택되지 않은 서브블록들의 SGD 바이어스는 0 V로 복귀하고, 후속으로, Vdd0이 약 3 V로 램프업한다. 그 순간, SGD 아래에서의 채널 전위는 약 -2.5 V에 가깝게 떨어지는 반면, DD0 아래에서의 채널 전위는 약 1 V로 증가된다. SGD 트랜지스터들의 채널 층 부분들(914, 915)은 t4에서 비전도성이 되어, 채널 전압이 약 0-2.5=-2.5 V(플롯(960e))가 되게 한다. 채널 층 부분들(912, 913)은 각각 약 6-2 = 4 V 및 3-2 = 1 V로 상승된다(각각, 플롯들(960a, 960c)). 이러한 채널 전위차는 폴리실리콘 채널 내부에서 전자 생성을 야기하여, 도 9에서와 같이, SGD 트랜지스터 대신에 이러한 경우에 DD0 더미 메모리 셀 내로의 고온 전자 주입을 가져올 수 있다. 구체적으로, 약 3.5 V의 플롯(960d)에 의해 표현되는 그레디언트가 더미 메모리 셀(845)과 SGD 트랜지스터(842) 사이에 생성된다. 이는 전자-정공 쌍들을 생성하며, 여기서 전자들은 전하 트래핑 층 부분(913a) 내로 인출되어, 더미 메모리 셀(845)의 교란을 야기한다. Vdd0이 더 낮은 경우, DD0과 SGD 사이의 채널 전위차가 더 작고, DD0 더미 메모리 셀에 대한 주입 교란이 감소된다. 따라서, DD0 더미 메모리 셀의 교란을 감소시키는 것에 대한 하나의 접근법은 Vdd0을 감소시키는 것이다.
또한, 약 3 V의 플롯(960b)에 의해 표현되는 그레디언트가 더미 메모리 셀들(846, 845) 사이에 생성된다. 이는 전자-정공 쌍들을 생성하며, 여기서 전자들은 전하 트래핑 층 부분(912a) 내로 인출되어, 더미 메모리 셀(846)의 교란을 야기한다.
도 15b에 도시된 파형들은 전술된 교란들을 감소시키는 것을 돕는다. 특히, SGD 트랜지스터(842)에 인접한 더미 메모리 셀(845)의 교란은 드레인 단부 데이터 메모리 셀(847) 또는 드레인 단부 데이터 워드 라인(WLL10)에 인접한 더미 메모리 셀(846)의 교란보다 더 중요하다. 이는, 더미 메모리 셀(845)의 교란이 SGD 트랜지스터(842)의 교란을 증가시키지만, 통상적으로, SGD 트랜지스터들이 블록 소거 동작에서 소거되지 않기 때문이다. 대조적으로, 더미 메모리 셀들은, 전형적으로, 교란들이 제거되도록 블록 소거 동작에서 소거된다. 더욱이, SGD 트랜지스터(842)의 교란은 더미 메모리 셀(845)의 교란을 증가시키며, 따라서, 이러한 2개의 인접한 트랜지스터들에 의한 교란들의 피드백 사이클이 있다. 더미 메모리 셀(846)의 교란은 이러한 피드백 사이클의 일부가 아니며, 따라서, 그것은 덜 중요하다.
도 11은 4개의 데이터 상태들이 사용되는 프로그래밍 동작 후 선택된 워드 라인에 접속된 메모리 셀들의 세트의 예시적인 임계 전압(Vth) 분포를 도시한다. Vth 분포(1100)가 소거(Er) 상태 메모리 셀들에 대해 제공된다. 3개의 Vth 분포들(1110, 1112, 1114)이 각각 할당된 데이터 상태들(A, B, C)을 나타내는데, 이들은 그들의 Vth가 각각 검증 전압(VvA, VvB 또는 VvC)을 초과할 때 메모리 셀들에 의해 도달된다. 본 예는 4개의 데이터 상태들을 사용한다. 8 또는 16과 같은 다른 수의 데이터 상태들이 또한 사용될 수 있다. 판독 전압들(VrA, VrB, VrC)은 이러한 Vth 분포를 갖는 셀들의 세트로부터 데이터를 판독하는 데 사용된다. 이러한 검증 전압들 및 판독 전압들은 선택된 워드 라인 전압의 제어 게이트 판독 레벨들의 예들이다. VvEr은 소거 동작에서 사용하기 위한 소거-검증 전압이다.
프로그래밍 동작 동안, 최종 Vth 분포는 하나 이상의 프로그래밍 패스들을 사용함으로써 달성될 수 있다. 각각의 패스는 예를 들어 증분식 스텝 펄스 프로그래밍(incremental step pulse programming)을 사용할 수 있다. 프로그래밍 패스 동안, 프로그램 루프들이 선택된 워드 라인에 대해 수행된다. 프로그램 루프는 프로그램 전압이 워드 라인에 인가되는 프로그램 부분 및 그에 이어지는 하나 이상의 검증 테스트들이 수행되는 검증 부분을 포함한다. 각각의 프로그래밍된 상태는 상태에 대한 검증 테스트에서 사용되는 검증 전압을 갖는다.
단일 패스 프로그래밍 동작은, 선택된 메모리 셀들의 세트의 임계 전압들이 할당된 데이터 상태들의 검증 전압들에 도달할 때까지 초기 Vpgm 레벨로부터 시작하여 최종 Vpgm 레벨로 진행하도록 수행되는 다수의 프로그램 검증 동작들(또는 프로그램 루프들)의 하나의 시퀀스를 수반한다. 모든 메모리 셀들은 초기에 프로그래밍 패스의 시작 시 소거 상태에 있을 수 있다. 프로그래밍 패스가 완료된 후, 데이터는 Vth 분포들 사이에 있는 판독 전압들을 사용하여 메모리 셀들로부터 판독될 수 있다. 동시에, Vread로도 지칭되는 판독 패스 전압(Vread pass)(예컨대, 9 V)이 나머지 워드 라인들에 인가된다. 주어진 메모리 셀의 Vth가 판독 기준 전압들 중 하나 이상보다 큰지 작은지를 테스트함으로써, 시스템은 메모리 셀에 의해 표현되는 데이터 상태를 결정할 수 있다. 이들 전압은 이들이 상이한 데이터 상태들의 Vth 범위들 사이에서 구분하기 때문에 구분 전압들이다.
더욱이, 프로그래밍되거나 판독되는 데이터는 페이지들로 배열될 수 있다. 예를 들어, 4개의 데이터 상태들, 또는 셀당 2개의 비트들의 경우, 2개의 페이지들의 데이터가 저장될 수 있다. Er, A, B 및 C 상태들에 대한 비트들의 예시적인 인코딩은 상부 페이지(UP) 비트/하부 페이지(LP) 비트의 포맷으로 각각 11, 10, 00 및 01 이다. 하부 페이지 판독은 VrA 및 VrC를 사용할 수 있고, 상부 페이지 판독은 VrB를 사용할 수 있다.
도 12는 8개의 데이터 상태들이 사용되는 프로그래밍 동작 후 선택된 워드 라인에 접속된 메모리 셀들의 세트의 예시적인 Vth 분포를 도시한다. 단일 패스 또는 다중 패스 프로그래밍이 이러한 Vth 분포를 획득하는 데 사용될 수 있다. 표시된 바와 같은 기록 데이터에 기초하여, Er 상태로 유지될 셀들은 Vth 분포(1200)에 의해 나타난다. VvA, VvB, VvC, VvD, VvE, VvF 및 VvG의 검증 전압들을 사용하여 각각 A, B, C, D, E, F 및 G 상태들로 프로그래밍되는 셀들은 Vth 분포들(1201, 1202, 1203, 1204, 1205, 1206, 1207)에 의해 각각 나타난다. 각각의 데이터 상태는 표시된 바와 같은 데이터의 3개 비트들을 나타낸다. 판독 전압들(VrA, VrB, VrC, VrD, VrE, VrF, VrG)이 판독 동작에서 셀들의 상태들을 판독하기 위해 사용될 수 있다. 이러한 검증 전압들 및 판독 전압들은 선택된 워드 라인 전압의 제어 게이트 판독 레벨들의 예들이다. 다른 예시적인 프로그래밍 동작들이 추가 데이터 상태들 및/또는 프로그래밍 패스들을 사용할 수 있다. 예를 들어, 16개의 데이터 상태가 가능하다.
8개의 데이터 상태들, 또는 셀당 3개의 비트들에 의해, 3개의 페이지들의 데이터가 저장될 수 있다. A, B, C, D, E, F 및 G 상태들에 대한 비트들의 예시적인 인코딩은 각각 111, 110, 100, 000, 010, 011, 001 및 101이다. 하부 페이지의 데이터는 VrA 및 VrE의 판독 전압들을 사용하여 메모리 셀들을 판독함으로써 결정될 수 있다. 중간 페이지의 데이터는 VrB, VrD 및 VrF의 판독 전압들을 사용하여 메모리 셀들을 판독함으로써 결정될 수 있다. 상부 페이지의 데이터는 VrC 및 VrG의 판독 전압들을 사용하여 메모리 셀들을 판독함으로써 결정될 수 있다.
도 13a는 교란 대응책이 구현될 수 있는 데이터 메모리 셀들을 프로그래밍하기 위한 프로세스를 도시한다. 도 15a 및 도 15b를 또한 참조한다. 단계(1300)는 프로그램 동작 또는 패스를 시작한다. 하나의 접근법에서, 프로그래밍 동작은 하나 이상의 프로그램 패스들을 포함한다. 단계(1301)는 초기 프로그램 전압(Vpgm)을 설정한다. 예를 들어, 도 14 및 Vpgm_init를 참조한다. 단계(1302)는 프로그램 루프를 시작한다. 단계(1303)는 사전충전 단계를 수행한다. 이러한 단계에서, 2 V와 같은 비트 라인 전압(Vbl)은 선택된 및 선택되지 않은 메모리 스트링들의 채널들로 패스된다. 이는 채널의 어느 정도의 부스팅을 제공하고, 프로그램 단계에서의 부스팅을 용이하게 하기 위해 잔류 전자들을 제거한다. 단계(1304)는 프로그램 단계를 수행하는 단계를 포함한다. 이러한 단계에서, 선택된 워드 라인에 프로그램 전압 또는 펄스가 인가되고, 선택되지 않은 워드 라인들(예컨대, 선택되지 않은 데이터 및 더미 워드 라인들)에 패스 전압이 인가된다. 선택된 워드 라인은, 예를 들어, 도 7 또는 도 8의 WL0 내지 WL10 중 하나일 수 있다. 이러한 단계는 또한 선택된 워드 라인에 접속된 메모리 셀들에 대한 프로그램 또는 금지 상태를 설정하는 단계를 포함한다. 금지 상태를 갖는 셀은 높은 레벨, 예컨대, 프로그래밍을 금지하는 2 내지 3 V로 설정된 메모리 스트링의 연관된 비트 라인을 갖는다. 프로그램 상태를 갖는 셀은 낮은 레벨, 예컨대, 프로그래밍을 허용하는 0 V로 설정된 메모리 스트링의 연관된 비트 라인을 갖는다.
단계(1305)는 선택된 메모리 셀들에 대해 검증 단계, 예컨대, 하나 이상의 검증 테스트들을 수행하는 단계를 포함한다. 이는, 하나 이상의 제어 게이트 판독 레벨들에서의 전압(예컨대, 플롯(1501))을 선택된 워드 라인을 통해 선택된 메모리 셀들에 인가하는 한편, 판독 패스 레벨에서의 전압(예컨대, 플롯(1500c))을 메모리 셀들을 감지하는 동안 선택되지 않은 워드 라인들에 인가하는 것을 수반할 수 있다. 메모리 셀의 감지는 연관된 메모리 스트링 내의 전류의 레벨을 검출하는 것을 수반할 수 있다. 검증 테스트는 각각의 선택된 메모리 셀이 전도성 상태에 있는지 또는 비전도성 상태에 있는지를 결정한다. 결정 단계(1306)는 검증 테스트들이 통과되는지 여부를 결정한다. 결정 단계(1306)가 참(true)이면, 프로그램 동작 또는 패스가 단계(1308)에서 완료된다. 결정 단계(1306)가 거짓(false)이면, 단계(1307)는 Vpgm을 증분시키고, 다른 프로그램 루프가 단계(1302)에서 시작한다. 주어진 프로그램 루프에서, 하나 이상의 할당된 데이터 상태들에 대해 검증 테스트가 수행될 수 있다. 각각의 할당된 데이터 상태에 대해, 대응하는 검증 테스트는 할당된 데이터 상태를 갖는 메모리 셀들의 전부, 또는 거의 전부가 검증 테스트를 통과하는 경우에 통과된다. 예를 들어, 검증 테스트는 할당된 데이터 상태를 갖는 메모리 셀들의 전부, 또는 거의 전부가 제어 게이트 판독 레벨보다 큰 Vth를 갖는 경우에 통과될 수 있다. 이것은 비트 라인 전압에서의 감쇠에 의해 측정되는 바와 같은 명시된 레벨을 초과하는 메모리 스트링에서의 전류에 의해 표시될 수 있다.
단계들(1303, 1304)은 메모리 스트링에서의 데이터 메모리 셀들 중에서 선택된 데이터 메모리 셀의 위치(또는, 유사하게, 워드 라인들의 세트 중에서 선택된 워드 라인(WLn)의 위치)에 기초하여 교란 대응책을 수행할지 여부를 결정하는 것을 포함할 수 있다(단계(1310)). 하나의 접근법에서, 메모리 스트링에서의 선택된 데이터 메모리 셀의 위치가 메모리 스트링의 소스 단부에 인접한 메모리 셀들의 서브세트 중에 있을 때, 교란 대응책이 수행되며, 메모리 스트링에서의 선택된 데이터 메모리 셀의 위치가 메모리 스트링의 드레인 단부에 인접한 메모리 셀들의 서브세트 중에 있을 때, 교란 대응책이 수행되지 않는다. 도 7의 예시적인 서브세트들(890, 891)을 참조한다. 이는, 선택된 메모리 셀이 메모리 스트링의 드레인 단부 근처에 있을 때 채널 부스팅에 대한 부정적인 영향을 피한다. 채널 부스팅은 이러한 상황에서 더 어려운 경향이 있는데, 그 이유는 선택된 메모리 스트링의 드레인 측 상의 채널의 부분의 커패시턴스가 비교적 작고, 따라서, 워드 라인 전압들의 램프업으로부터의 용량성 커플링에 의해 부스팅시키기 더 어렵기 때문이다. 더미 워드 라인 전압의 램프업을 지연시키는 것과 같은 교란 대응책들은 이러한 상황에서 덜 도움이 될 수 있으며, 따라서, 생략될 수 있거나 또는 강도가 감소될 수 있다.
하나의 옵션에서, 교란 대응책은 프로그래밍 동작의 각각의 프로그램 루프에서 수행된다. 그러나, 다른 옵션들이 가능하다. 예를 들어, 교란 대응책은 프로그래밍 동작의 모든 프로그램 루프들보다 적은 프로그램 루프에 대해 수행될 수 있다. 또한, 언급된 바와 같이, 교란 대응책은 블록의 모든 데이터 워드 라인들보다 적은 데이터 워드 라인의 프로그래밍 동안 수행될 수 있다.
도 13b는 도 13a의 프로그래밍 프로세스를 구현하는 데 있어서의 다양한 시나리오들의 플롯을 도시한다. 3개의 상이한 옵션들이 상단 로우에 도시되어 있다. 블록(1320a)은, 사전충전 단계 동안의 Vdd0/Vdd1 = 0 V(도 15a의 플롯(1520a) 참조)에 뒤이어, 프로그램 단계 동안의 램프업이 이어지는 제1 옵션을 도시한다. 이러한 접근법은 일부 상황들에서 사전충전 단계에 대한 충분한 부스팅을 제공할 수 있다. 그것은, 또한, Vwl이 Vpass로 램프업될 때 사전충전 단계에서의 채널 커플링업(coupling up)을 최대화한다. 또한, 도 15a 및 도 15b를 참조하는데, 여기서 시간 기간들(t0 내지 t2, t2 내지 t6, t6 내지 t9)은 사전충전 단계(1590), 프로그램 단계(1591) 및 검증 단계(1592)를 각각 나타낸다.
블록(1320b)은, 사전충전 단계 동안의 Vdd0/Vdd1>0 V(도 15a 및 도 15b의 플롯들(1530a, 1540a, 1550a, 1560a, 1570a, 1580a) 참조)에 뒤이어, 최소 레벨로의 램프다운(플롯들(1540b, 1560b, 1570b, 1580b) 참조)에 뒤이어, 프로그램 단계 동안의 램프업이 이어지는 제2 옵션을 도시한다. 이러한 접근법은 사전충전 동안 더 강한 전도성 상태에서 더미 메모리 셀들을 제공함으로써 채널 부스팅을 용이하게 할 수 있다. 또한, Vdd0/Vdd1(Vdd0, Vdd1)을 램프다운함으로써, 후속으로, 선택되지 않은 서브블록들에서의 메모리 스트링들의 채널들 및 선택된 서브블록들에서의 선택되지 않은 메모리 스트링들의 채널들의 용량성 커플링업을 최대화하도록 Vdd0/Vdd1이 램프업할 때, 큰 전압 스윙이 보존된다. 그러나, 초기에 언급된 교란 문제는 여전히, 추가 대응책들 없이 일어날 수 있다.
플롯(1530)에서와 같이, Vdd0 및 Vdd1이 램프다운되지 않는 경우, 사전충전 단계에서의 채널 커플링업은 Vwl이 Vpass로 램프업될 때까지 감소된다.
블록(1320c)은, 사전충전 단계 동안의 Vdd0=0 V(도 15a의 플롯(1520a) 참조)에 뒤이어, 프로그램 단계 동안의 램프업이 이어지고, 사전충전 및 프로그램 단계들 동안 Vdd1>0 V(램프다운 없음)(도 15b의 플롯(1580e) 참조)가 이어지는 제3 옵션을 도시한다. 이러한 접근법은 Vdd0 및 Vdd1을 상이하게 처리하여, 언급된 바와 같이, DD0 메모리 셀이 SGD 트랜지스터에 인접하고, 따라서, 교란들에서 특별한 중요성을 갖는다는 것을 인식한다. 하나의 접근법에서, Vdd0은 사전충전 단계 동안, 낮게, 예컨대 0 V에서 유지되는 한편, Vdd1은 상승되고 사전충전 단계로부터 프로그램 단계로 전이하는 동안 상승된 레벨에서 유지될 수 있다. Vdd1은 사전충전 및 프로그램 단계의 전부 또는 대부분의 전체에 걸쳐서 상승된 레벨(또는 하나 초과의 상승된 포지티브 전압)에서 유지될 수 있다. 이러한 접근법은, 예컨대 도 7 및 도 8의 예에서 WLL10 상에서, 마지막 데이터 메모리 셀의 교란을 또한 회피하면서, SGD 트랜지스터들 상의 교란을 감소시키는 것을 돕는다.
블록들(1321 내지 1327)의 옵션들 중 하나 이상은 블록들(1320a, 1320b)과 관련하여 사용될 수 있다. 블록(1321)은 프로그램 단계 동안 Vwl 이후에 Vdd0 및 Vdd1을 램프업하는 것을 수반한다. 도 15b 및 플롯들(1560, 1570)을 참조한다. t4b에서의 Vdd0 및 Vdd1의 램프업의 시작은 t4에서의 Vwl의 램프업의 시작 이후 또는 심지어 Vwl의 램프업의 완료 이후일 수 있다. Vwl은 선택된 데이터 워드 라인 및 선택되지 않은 데이터 워드 라인들을 포함하는 데이터 워드 라인들의 전압들을 나타낸다. 하나의 접근법에서, 데이터 워드 라인들은 프로그램 단계의 시작 시에(플롯(1500)의 t4에서) Vpass로 함께 램프업되는 한편, 후속으로, 선택된 데이터 워드 라인의 전압(Vwl_sel)은 프로그램 단계에서 (플롯(1500)의 t5에서) Vpgm의 피크 레벨로 더 높게 램프업된다.
블록(1322)은, 프로그램 단계 동안, Vdd1을 램프업한 후에 Vdd0을 램프업하는 것, 및 Vwl을 램프업한 후에 Vdd1을 램프업하는 것을 수반한다. Vdd0은 Vwl을 램프업한 후에 또한 램프업된다. 도 15b 및 플롯(1560)을 참조한다. Vdd0의 램프업의 시작은 Vdd1의 램프업의 시작 이후 또는 심지어 Vdd1의 램프업의 완료 이후일 수 있고, Vdd1의 램프업의 시작은 Vwl의 램프업의 시작 이후 또는 심지어 Vwl의 램프업의 완료 이후일 수 있다. Vdd0을 램프업함에 있어서의 지연은 SGD 트랜지스터들의 채널 전압이 평형 상태로 증가하게 하는 시간을 허용한다. Vdd1을 램프업함에 있어서의 지연은, SGD 트랜지스터의 교란을 감소시키는 것과 WLDD10 데이터 메모리 셀의 교란을 회피시키는 것 사이의 절충(compromise)으로서 Vdd0을 램프업함에 있어서의 지연보다 작을 수 있다.
블록(1323)은 프로그램 단계 동안 Vwl보다 더 낮은 속도에서 Vdd0 및 Vdd1을 램프업하는 것을 수반한다. 도 15b 및 플롯들(1570f, 1570g)을 참조한다. 이러한 전압들을 더 낮은 속도에서 램프업하는 것은 램프업을 지연시키는 것과 유사한 결과를 갖는다. 하나의 옵션에서, Vdd0 및 Vdd1은 더 낮은 속도에서 동시에 램프업된다. 하나의 접근법에서, 더 낮은 속도는 Vdd0 및 Vdd1에 대해 동일할 수 있다. Vdd0 및 Vdd1의 램핑업의 시작은 Vwl의 램핑업의 시작 이후, 또는 심지어 그와 동시적일 수 있다.
블록(1324)은 프로그램 단계 동안 Vdd1보다 더 낮은 속도에서 Vdd0을 램프업하는 것을 수반한다. 도 15b 및 플롯들(1570f, 1570c)을 참조한다. Vdd1의 램프업 속도는, 예를 들어, 프로그램 단계 동안의 Vwl의 램프업 속도보다 더 낮거나 또는 동일할 수 있다. Vdd0을 램프업하는 것은 (플롯(1570)에서 도시된 바와 같이) Vdd1의 램핑업과 동시적 또는 그의 이후일 수 있다.
블록(1325)은 WLn 위치에 기초하여 프로그램 단계 동안 Vdd0 및 Vdd1의 램프업 속도를 설정한다. 도 16b를 참조한다. 예를 들어, 램프업 속도는 WLn이 메모리 스트링들의 소스 단부에 비교적 가까울 때 비교적 더 낮을 수 있다.
블록(1326)은 프로그램 단계 동안의 WLn 위치에 기초하여 Vwl에서의 램프업에 대한 Vdd0 및 Vdd1의 램프업에서의 지연을 설정한다. 도 16a를 참조한다. 예를 들어, 지연은 WLn이 메모리 스트링들의 소스 단부에 비교적 가까울 때 비교적 더 높을 수 있다.
블록(1327)은 WLn 위치에 기초하여 사전충전 단계 동안 Vdd0 및 Vdd1의 레벨(크기)을 설정한다. 도 16c를 참조한다. 예를 들어, 레벨은 WLn이 메모리 스트링들의 소스 단부에 비교적 가까울 때 비교적 더 높을 수 있다. Vdd0 및 Vdd1에 대해 더 높은 레벨을 사용하는 것은 사전충전 단계 동안 채널 부스팅 레벨을 증가시킬 수 있다. 레벨은 메모리 스트링들의 드레인 단부에 더 가까운, 더 높은 워드 라인들을 프로그래밍하기 위해 감소된다. 언급된 바와 같이, 이는, 선택된 메모리 셀이 메모리 스트링의 드레인 단부 근처에 있을 때 채널 부스팅에 대한 부정적인 영향을 피한다.
블록들(1331 내지 1335)의 옵션들 중 하나 이상은 블록(1320c)과 관련하여 사용될 수 있다. 블록(1331)은, 프로그램 단계 동안, Vwl을 램프업한 이후에 Vdd0을 램프업하는 것을 수반한다. Vdd1에서의 램프업은, 블록(1320c)에서 언급된 바와 같이, Vdd1을 상승된 레벨에서 유지시킴으로써 회피될 수 있다. 플롯(1580)을 참조한다.
블록(1332)은 프로그램 단계 동안 Vwl보다 더 낮은 속도에서 Vdd0을 램프업하는 것을 수반한다. 플롯(1580f)을 참조한다.
블록(1333)은 WLn 위치에 기초하여 프로그램 단계 동안 Vdd0의 램프업 속도를 설정한다. 예를 들어, 램프업 속도는 WLn이 메모리 스트링들의 소스 단부에 비교적 가까울 때 비교적 더 낮을 수 있다. 도 16b를 참조한다.
블록(1334)은 프로그램 단계 동안의 WLn 위치에 기초하여 Vwl에서의 램프업에 대한 Vdd0의 램프업에서의 지연을 설정한다. 예를 들어, 지연(도 15b의 t4b 내지 t4)은 WLn이 메모리 스트링들의 소스 단부에 비교적 가까울 때 비교적 더 높을 수 있다. 도 16a를 참조한다.
블록(1335)은 WLn 위치에 기초하여 사전충전 단계 동안 Vdd0의 레벨을 설정한다. 예를 들어, 레벨은 WLn이 메모리 스트링들의 소스 단부에 비교적 가까울 때 비교적 더 높을 수 있다. 도 16c를 참조한다.
도 14는 도 13a와 부합하는, 예시적인 프로그래밍 동작에서의 일련의 프로그램 루프들을 도시한다. 펄스 트레인(1400)은 프로그래밍을 위해 선택된 워드 라인에 인가되는 일련의 프로그램 펄스들(1401 내지 1415)을 포함한다. 펄스 트레인(1400)은 스텝형으로 증가하는 프로그램 전압들의 제2 세트의 일례이다. 펄스 트레인은 전형적으로, 고정된 또는 가변하는 스텝 크기를 사용하여 프로그래밍 패스의 프로그램 루프들 또는 하나 이상의 프로그램 루프들에서 진폭이 스텝형으로 증가하는 프로그램 펄스들을 포함한다. 일부 경우들에서, 프로그램 펄스들은 각각의 프로그램 루프에서 제1 프로그램 펄스 후에 증가한다. 초기 레벨에서 시작하여 최대 허용 레벨을 초과하지 않는 최종 레벨에서 종료되는, 각각의 프로그래밍 패스에서 새로운 펄스 트레인이 인가될 수 있다. 초기 레벨들은 상이한 프로그래밍 패스들에서 동일하거나 상이할 수 있다. 최종 레벨들도 또한 상이한 프로그래밍 패스들에서 동일하거나 상이할 수 있다. 스텝 크기는 상이한 프로그래밍 패스들에서 동일하거나 상이할 수 있다. 일부 경우들에서, 더 작은 스텝 크기가 Vth 분포 폭들을 감소시키기 위해 최종 프로그래밍 패스에서 사용된다.
Vpgm_init는 초기 프로그램 전압이다. 1개, 2개 또는 3개의 검증 펄스들이, 검증되고 있는 할당된 데이터 상태들에 기초하여, 일례로서 각각의 프로그램 펄스 후에 제공된다. 예를 들어, A-상태 검증 펄스(1420)(VvA)가 프로그램 루프 1 내지 프로그램 루프 3에서 인가되고, A-상태 및 B-상태 검증 펄스들(1421)(각각 VvA 및 VvB)이 프로그램 루프 4 내지 프로그램 루프 6에서 인가되고, A-상태, B-상태 및 C-상태 검증 펄스들(1422)(각각 VvA, VvB 및 VvC)이 프로그램 루프 7 및 프로그램 루프 8에서 인가되고, B-상태 및 C-상태 검증 펄스들(1423)이 프로그램 루프 9 내지 프로그램 루프 11에서 인가되고, C-상태 검증 펄스(1424)가 프로그램 루프 12 내지 프로그램 루프 15에서 인가된다.
도 15a는 도 13a 및 도 13b와 부합하는 프로그래밍 동작에서 사용될 수 있는 다양한 전압들의 플롯들을 도시하며, 여기서 Vdd0의 램프업은 Vwl의 램프업과 동시적이다. 수직 치수는 전압을 나타내고, 수평 치수는 시간을 나타낸다. 도시된 기간은 하나의 프로그램 루프에 대응한다. 사전충전 단계(1590)에서, 포지티브 전압(Vbl)이 메모리 스트링들의 채널들에 제공되어 잔류 전자들을 제거하고 1 내지 2 V와 같은 소량의 부스팅을 제공하게 한다. SGD 트랜지스터들은 이 시간에 강한 전도성 상태에 있다. 프로그램 단계(1591)에서, 데이터 워드 라인 전압들이 램프업된다. 하나의 접근법에서, 선택된 그리고 선택되지 않은 데이터 워드 라인 전압들은 (t4 에서 시작하여) 패스 전압 레벨(Vpass)로 동시에 램프업된다. 이러한 램프업은 선택되지 않은 블록들에서의 메모리 스트링들의 채널들의 용량성 커플링업을 제공한다. 이어서, 선택된 데이터 워드 라인 전압은 (t5에서 시작하여) Vpgm의 피크 레벨로 추가로 램프업된다. 검증 단계(1592)에서, 하나 이상의 검증 테스트들이 WLn 상에 하나 이상의 제어 게이트 판독 전압들을 인가함으로써 그리고 각각의 판독 전압에 대해, 선택된 서브블록의 선택된 스트링들 내의 메모리 셀들의 전도성 상태를 감지함으로써 수행된다.
플롯(1500)은 선택된 워드 라인 및 선택되지 않은 워드 라인들 상의 전압들을 도시한다. 데이터 워드 라인들에 대해 사전충전 단계 동안 플롯(1500a)이 사용된다. 프로그램 단계 동안, 선택된 워드 라인에 대해 플롯(1500b, 1500d)이 사용된다. 프로그램 단계 동안, 선택되지 않은 워드 라인들에 대해 플롯들(1500b, 1500c)이 사용된다. 프로그램 단계의 종료 시에, 선택된 데이터 워드 라인의 전압들은 t6에서, 예컨대 0 V로 램프다운하기 시작한다. 검증 단계의 종료 시에, 선택되지 않은 데이터 워드 라인들의 전압들은 t9에서, 예컨대 0 V로 램프다운하기 시작한다.
플롯(1501)은 검증 단계 동안 선택된 워드 라인들 상에서 사용된다. 이러한 예에서, 검증 테스트는 t7 내지 t8로부터 VvA를 그리고 t8 내지 t9로부터 VvB를 사용한다.
플롯(1510)은, 선택된 그리고 선택되지 않은 서브블록들의 SGD 트랜지스터들 상의 각각의 전압들(Vsgd_sel, Vsgd_unsel)의 일례를 도시한다. 사전충전 단계에서, Vsgd_sel 및 Vsgd_unsel은 SGD 트랜지스터들을 강한 전도성 상태로 제공하는 6 V와 같은 상당히 높은 레벨로 설정된다(플롯(1510a)). 이는 비트 라인 전압이 채널로 통과되게 한다. 이어서, Vsgd_sel은, 선택된 서브블록 내의 선택된 메모리 스트링들에 대해 전도성 상태에서 SGD_sel 트랜지스터들을 제공하기에 여전히 충분히 높은 2.5 V와 같은 감소된 레벨로 감소된다(플롯(1510b)). 그러나, 그것은, 그 메모리 스트링들에 대해 Vbl을 상승시킴으로써, SG_sel 트랜지스터들이 선택된 서브블록 내의 록아웃된 메모리 스트링들에 대해 비전도성 상태로 제공될 수 있을 정도로 충분히 낮다. 따라서, 드레인 단부 선택 게이트 트랜지스터는, 선택된 메모리 스트링들에 대해, 사전충전 단계 및 프로그램 단계 동안 전도성 상태에 있다. Vsgd_unsel은 0 V와 같은 감소된 레벨로 감소되고(플롯(1510c)), 이는 선택되지 않은 서브블록들 내의 메모리 스트링들에 대해 비전도성 상태로 SGD_unsel 트랜지스터들을 제공한다.
플롯(1520)은 더미 워드 라인들 상의 전압들(Vdd0, Vdd1)의 일례를 도시한다. 사전충전 단계 동안 VDD0 및 Vdd1 = 0 V이다(플롯(1520)). 프로그램 단계 동안, Vdd0 및 Vdd1은 t4에서 시작하여 각각 3 V 및 6 V와 같은 비교적 낮은 레벨 및 비교적 높은 레벨로 램프업된다(각각, 플롯들(1520c, 1520b)). 플롯들(1520, 1530, 1540, 1560, 1570, 1580)은, 프로그램 단계에서, 제2 더미 메모리 셀의 전압이 램프업되는 피크 레벨(예컨대, 6 V)이 제1 더미 메모리 셀의 전압이 램프업되는 피크 레벨(예컨대, 3 V)보다 더 높은 기법의 일례를 제공했다.
플롯(1530)은 전압들(Vdd0, Vdd1)의 다른 예를 도시한다. Vdd0 및 Vdd1은 사전충전 단계 동안 2.5 V와 같은 중간의 포지티브 레벨로 설정된다(플롯(1530a)). 프로그램 단계 동안, Vdd0 및 Vdd1은 t4에서 시작하여 중간 레벨로부터 3 V 및 6 V로 각각 램프업된다(각각, 플롯들(1530c, 1530b)).
플롯(1540)은 전압들(Vdd0, Vdd1)의 다른 예를 도시한다. Vdd0 및 Vdd1은 사전충전 단계 동안 2.5 V와 같은 중간의 포지티브 레벨로 설정되고(플롯(1540a)), 이어서, 예컨대 0 V로 다시 램프다운된다(플롯(1540b)). 램프다운은 t4에서의 Vsgd의 램프다운 이전, t1에서 시작할 수 있다. 프로그램 단계 동안, Vdd0 및 Vdd1은 t4에서 시작하여 0 V로부터 3 V 및 6 V로 각각 램프업된다(각각, 플롯들(1540d, 1540c)).
플롯(1550)은 비트 라인 전압(Vbl)의 일례를 도시한다. 사전충전 단계에서, Vbl은 2 V와 같은 포지티브 레벨로 램프업된다(플롯(1550a)). 이어서, Vbl은, 현재 프로그램 루프에서 프로그래밍으로부터 록아웃된 선택되지 않은 메모리 스트링들에 대한 사전충전 단계 동안 포지티브 레벨에서 유지될 수 있다(플롯(1550b)). Vbl은, 현재 프로그램 루프에서 프로그래밍으로부터 록아웃되지 않은 선택된 메모리 스트링들에 대해 0 V로 낮추어질 수 있다(플롯(1550c)).
도 15b는 도 13a 및 도 13b와 부합하는 프로그래밍 동작에서 사용될 수 있는 다양한 전압들의 플롯을 도시하며, 여기서 Vdd0의 램프업은 Vwl의 램프업에 대해 지연된다. 타임 라인은, t4 이후에 그리고 t5 이전에 추가 시점들(t4a, t4b)이 추가된다는 것을 제외하면, 도 15a에서와 동일하다. 플롯(1560)은 전압들(Vdd0, Vdd1)의 다른 예를 도시한다. Vdd0 및 Vdd1은 사전충전 단계 동안 2.5 V와 같은 중간의 포지티브 레벨(Vpeak)로 설정되고(플롯(1560a)), 이어서, 예컨대 0 V 또는 다른 최소 레벨로 다시 램프다운된다(플롯(1560b)). 프로그램 단계 동안, Vdd1은 t4a에서 시작하여 0 V로부터 6 V와 같은 더 높은 레벨로 램프업되고(플롯(1560c)), 프로그램 단계 및 검증 단계 동안 이러한 더 높은 레벨에서 유지된다(플롯(1560e)). 이는 t4에서의 데이터 워드 라인들의 전압의 램프업 이후이다. Vdd0은 t4b에서 시작하여 0 V로부터 3 V와 같은 더 낮은 레벨로 램프업되고(플롯(1560d)), 프로그램 단계 및 검증 단계 동안 이러한 더 높은 레벨에서 유지된다(플롯(1560f)). 이는 Vdd1의 램프업 이후이다. 하나의 옵션에서, 도시된 바와 같이, 램프업 속도는 각각 t4a 및 t4b에서 Vdd1 및 Vdd0에 대해 동일하다.
플롯(1570)은 전압들(Vdd0, Vdd1)의 다른 예를 도시한다. Vdd0 및 Vdd1은 사전충전 단계 동안 2.5 V와 같은 중간의 포지티브 레벨(Vpeak)로 설정되고(플롯(1570a)), 이어서, 예컨대 0 V 또는 다른 최소 레벨로 다시 램프다운된다(플롯(1570b)). 프로그램 단계 동안, Vdd1은 t4b에서 시작하여 0 V로부터 6 V와 같은 더 높은 레벨로 램프업되고(플롯(1570c), 또는 플롯들(1570f, 1570g)), 프로그램 단계 및 검증 단계 동안 이러한 더 높은 레벨에서 유지된다(플롯(1570e)). 이는 t4에서의 데이터 워드 라인들의 전압의 램프업 이후이다. Vdd0은, 또한, t4b에서 시작하여 0 V로부터 3 V와 같은 더 낮은 레벨로 램프업되고(플롯(1570f)), 프로그램 단계 및 검증 단계 동안 이러한 더 높은 레벨에서 유지된다(플롯(1570d)). 이는 Vdd1의 램프업과 동일한 시간이다. 하나의 옵션에서, 램프업 속도는 Vdd1(플롯(1570c))에 대해서보다 Vdd0(플롯(1570f))에 대해 더 낮다. 다른 옵션에서, 램프업 속도는 Vdd0(플롯(1570f)) 및 Vdd1(플롯(1570f, 1570g))에 대해 동일하다.
플롯(1580)은 전압들(Vdd0, Vdd1)의 다른 예를 도시한다. Vdd0은 사전충전 단계 동안 2.5 V와 같은 중간의 포지티브 레벨(Vpeak)로 램프업되고(플롯(1580a)), 이어서, 예컨대 0 V 또는 다른 최소 레벨로 다시 램프다운된다(플롯(1580b)). 프로그램 단계 동안, Vdd0은 t4b에서 시작하여 0 V로부터 3 V와 같은 더 높은 레벨로 램프업되고(플롯(1580c)), 프로그램 단계 및 검증 단계 동안 이러한 레벨에서 유지된다(플롯(1580d)). 대조적으로, Vdd0은 사전충전 단계 동안 6 V와 같은 비교적 높은 레벨로 램프업되고(플롯(1580e)), 프로그램 단계 및 검증 단계 동안 이러한 레벨에서 유지된다.
플롯(1580)은, 사전충전 단계에서, 제2 더미 메모리 셀의 전압이 램프업되는 피크 레벨(예컨대, 6 V)이 제1 더미 메모리 셀의 전압이 램프업되는 피크 레벨(예컨대, 2.5 V와 같은 Vpeak)보다 더 높은 기법의 일례를 제공한다.
플롯들(1540, 1560, 1570, 1580)은, 제어 회로가, 사전충전 단계 동안 제1 포지티브 피크 레벨(예컨대, 2.5 V 또는 Vpeak)에서 제1 더미 메모리 셀의 전압을 제공하도록, 그리고 이어서, 프로그램 단계에서 제1 더미 메모리 셀의 전압의 램프업 이전에 제1 포지티브 피크 레벨로부터 최소 레벨(예컨대, 0 V 또는 Vmin)로 제1 더미 메모리 셀의 전압을 더 낮추도록 구성되는 기법의 일례를 제공한다.
도 16c는 선택된 데이터 메모리 셀이 메모리 스트링의 드레인 단부에 비교적 가까울 때 제1 포지티브 피크 레벨이 비교적 더 낮을 수 있음을 도시한다.
플롯(1580)은, 제어 회로가, 제1 더미 메모리 셀의 전압이 제1 포지티브 피크 레벨(Vpeak)로부터 최소 레벨로 낮추어질 때 제2 더미 메모리 셀의 전압을 낮추지 않고서 사전충전 단계 및 프로그램 단계 동안 제2 포지티브 피크 레벨(예컨대, 6 V)에서 제2 더미 메모리 셀의 전압을 제공하도록 구성되는 기법의 일례를 제공한다. 이러한 기법에서, 제2 포지티브 피크 레벨은 제1 포지티브 피크 레벨보다 더 클 수 있다.
도 16c는, 사전충전 단계를 수행하는 것이, 제1 특정된 레벨(Vdd0_pre)에서 제1 더미 메모리 셀의 전압을 제공하면서 포지티브 전압(Vbl)에서 드레인 단부를 바이어싱하는 것을 포함하는 기법의 일례를 제공하며, 여기서 제1 특정된 레벨은 메모리 스트링에서의 선택된 데이터 메모리 셀의 위치(WLn)에 기초한다. 제1 특정된 레벨은 포지티브 전압이며(플롯들(1540a, 1560a, 1570a, 1580a) 참조), 선택된 데이터 메모리 셀이 메모리 스트링의 드레인 단부로부터 비교적 멀리 있을 때(WLn<=WLx) 비교적 높고, 선택된 데이터 메모리 셀이 메모리 스트링의 드레인 단부에 비교적 가까울 때(WLn>WLx1) 제1 특정된 레벨은 접지 전압이다(플롯들(1560g, 1570h, 1580g) 참조) 그 기법은, 제1 더미 메모리 셀의 전압이 제1 특정된 레벨(Vdd0_pre)에서 제공되는 한편 제1 특정된 레벨보다 더 큰 제2 특정된 레벨(Vdd1_pre)에서 제2 더미 메모리 셀의 전압을 제공하는 것을 추가로 포함한다.
도 15b의 접근법들에서, 먼저, 모든 드레인 단부 더미 워드 라인 전압들은 충분한 채널 사전충전을 제공하기에 충분히 높은 소정 레벨로 증가된다. Vsgd가 t2에서 감소하기 전에, 더미 워드 라인 전압은 t1에서 0 V 또는 다른 충분히 낮은 레벨(예컨대, 프로그램 단계에서 큰 전압 스윙을 제공하기에 충분히 낮음)로 다시 감소한다. 사전충전 단계가 완료된 후에, 더미 워드 라인 전압들은 데이터 워드 라인 전압들과 함께 램프업하지 않는다. 대신에, 더미 워드 라인 전압들은 데이터 워드 라인 전압들이 램프업한 후에 소정의 지연(예컨대, 수 마이크로초)을 갖고서 램프업한다. 이러한 방식으로, 선택되지 않은 서브블록들에서의 Vsgd_unsel이 t2에서 0 V로 램프다운하고(플롯(1510)), 이러한 SGD 트랜지스터들의 채널 전압이 네거티브 레벨로 푸시될 때, DD0 채널 전위는 즉시 상승(lift up)되지 않는다. 지연 동안, 홀들이 폴리실리콘 채널 내부에서 생성될 것이고, SGD 트랜지스터의 채널 부분으로 이동할 것이다. 이는 거기서 채널 전위를 증가시킬 것이다. Vdd0 및 연관된 채널 전위가 t4에서 증가하기 시작할 때, SGD 채널 전위는 그것이 지연이 없이 일어나는 것보다 덜 네거티브이다. 이러한 방식으로, DD0과 SGD 사이의 채널 전위 차이 및 DD0으로의 전자 주입이 감소될 수 있다. Vdd0을 램프업하기 위한 지연 동안, SGD 채널 전위는 네거티브 레벨로부터 복원된다. 그러나, 데이터 워드 라인 전압들은 지연되지 않고서 램프업되어, 프로그램 단계 동안의 부스팅이 지연되지 않고 따라서 전체 프로그래밍 시간에는 패널티가 없음을 보장할 수 있다.
지연에 대한 잠재적인 단점은, 마지막 드레인 단부 데이터 워드 라인의 전압이 램프업할 때, 이웃하는 더미 워드 라인의 채널 전압이 여전히 낮을 수 있다는 것이다. 이러한 경우에, 주입 교란이 드레인 단부 데이터 워드 라인의 메모리 셀들에서 일어날 수 있다. 하나의 해결책은 드레인 단부 데이터 워드 라인에 인접한 더미 워드 라인(WLDD1) 상에서 전압을 높게 유지하는 것이다. 이는 데이터 워드 라인 전압들이 프로그램 단계에서 램프업할 때 드레인 단부 데이터 워드 라인 상의 교란의 주입 타입을 감소시키는 것을 돕는다. 대신에, 주입 교란은 Vdd0이 사전충전 단계의 종료 시에 감소할 때 WLDD1 상에서 더 쉽게 일어날 수 있다. 그러나, 더미 메모리 셀들이 전형적으로 프로그램-소거 사이클의 정상 블록 소거 동안 소거되기 때문에, 거기서의 주입 교란은 부정적인 영향을 야기하지 않을 것이다.
도 16a 내지 도 16c와 관련하여, 언급된 바와 같이, 교란 대응책들은 선택된 워드 라인이 블록 또는 메모리 스트링들의 드레인 단부에 가까울 때 생략되거나 약화될 수 있다. 테스트들은, 매우 높은 (드레인 단부) 워드 라인들이 프로그래밍될 때, 드레인 단부 더미 워드 라인 전압들이 플롯들(1530a, 1540a, 1560a, 1570a, 1580a)에 의해 도시된 것과 같이 사전충전 단계 동안 램프업되는 경우, 채널 부스팅 전위가 프로그램 단계에서 부정적인 영향을 가질 것임을 나타낸다. 이러한 부정적인 영향은, 드레인 단부 더미 워드 라인 전압들이 사전충전 단계 이후에 다시 램프다운되는지의 여부에 관계없이 일어날 수 있다. 하나의 해결책은, 도 16c에 도시된 바와 같이 사전충전 단계 동안 드레인 단부 더미 워드 라인 전압들의 램프업을 감소시키거나 생략하는 것이다.
도 16a 및 도 16b에 각각 도시된 바와 같이, 프로그램 단계에서의 드레인 단부 더미 워드 라인 전압들에 대해, 램프업의 지연, 또는 램프업 속도의 감소를 감소시키거나 생략하는 것이 또한 가능하다. 이는 채널 부스팅에서의 잠재적인 감소를 회피하는 것을 도울 수 있다. 언급된 바와 같이, 채널 부스팅은, 선택된 메모리 스트링의 드레인 측 상의 채널의 부분의 커패시턴스가 비교적 작고, 따라서, 워드 라인 전압들의 램프업으로부터의 용량성 커플링에 의해 부스팅시키기 더 어려울 때 더 어려운 경향이 있다. 램프업의 지연 또는 램프업 속도의 감소를 생략하거나 감소시키는 것은, 더미 메모리 셀들 및 SGD 트랜지스터들의 교란들을 감소시키고자 할 때 채널 부스팅의 감소를 회피시키는 것을 도울 수 있다.
도 16a 내지 도 16c의 하나 이상의, 그러나 전부는 아닌 해결책들을 구현하는 것이 또한 가능하다. 예를 들어, 사전충전 동안의 전압들은, 도 16a 및 도 16b에서와 같이, 각각 램프업의 지연 또는 램프업 속도의 감소 없이, 도 16a에서와 같이 감쇠될 수 있다. 또는, 사전충전 동안의 전압들이 도 16a에서와 같이 감쇠될 수 있고, 램프업 속도는 도 16b에서와 같이 감쇠될 수 있는 한편, 램프업에서의 지연을 WLn에 독립적인 고정된 레벨에서 유지시킬 수 있다. 다른 변형들이 또한 가능하다.
도 16a는 도 13a 및 도 13b와 부합하는 프로그램 루프의 프로그램 단계 동안, 선택된 워드 라인(WLn) 위치의 함수로서, 데이터 워드 라인들의 전압의 램프업에 대한 더미 워드 라인의 전압의 램프업에서의 지연의 플롯을 도시한다. DD0 및 DD1에 대한 지연은 각각 tdd0 및 tdd1이다. DD1은, 예를 들어, WLDD1 또는 더미 메모리 셀(846)을 나타낸다. 지연은 램프업의 시작에 기초할 수 있다. 수직축은 지연을 나타내고, 수평축은 선택된 워드 라인(WLn) 위치를 나타낸다. WLn은 워드 라인들의 세트 또는 블록의 소스 단부 내지 드레인 단부의 범위, 예컨대 11개의 워드 라인들의 경우에 WLL0 내지 WLL10 또는 64개의 워드 라인들의 경우에 WLL0 내지 WLL63의 범위에 있을 수 있다. WLx는 지연의 전이가 일어나는 워드 라인 위치를 나타낸다. WLx1은 WLx와 드레인 단부 사이의 워드 라인 위치를 나타내고, WLx2는 WLx1과 드레인 단부 사이의 워드 라인 위치를 나타낸다.
플롯(1600)은, tdd0이, Wln이 소스 단부와 WLx 사이에 있을 때 최대 레벨에 있고, 이어서, WLn이 WLx의 드레인 측 상에서 더 멀리 있음에 따라 감소하기 시작함을 도시한다. 하나의 접근법에서, tdd0은 WLn=WLx2일 때 0 V에 도달할 수 있으며, 이 경우에 지연을 제공하는 교란 대응책은 더 이상 이용되지 않는다. 플롯(1602)은, tdd1이, WLn이 소스 단부와 WLx 사이에 있을 때 최대 레벨에 있고(그러나, tdd0의 최대 레벨보다는 낮음), 이어서, WLn이 WLx의 드레인 측 상에서 더 멀리 있음에 따라(WLn>WLx) 감소하기 시작함을 도시한다. 하나의 접근법에서, tdd1은 WLn=WLx1일 때 0 V에 도달할 수 있으며, 이 경우에 지연을 제공하는 교란 대응책은 더 이상 이용되지 않는다. 다른 옵션들이 가능하다. 예를 들어, tdd0 및 tdd1의 최대 값은 동일할 수 있다. 또한, 전이 워드 라인은 tdd0 및 tdd1에 대해 상이할 수 있다. 또한, WLx1은 WLx2와 동일하거나 상이할 수 있다. WLx1 및 WLx2는 또한 tdd0 및 tdd1에 대해 맞춤화될 수 있다. 다른 옵션에서, 하나 이상의 단계들은 도시된 바와 같이 점진적인 변화보다는 tdd0 및 tdd1의 전이에서 사용될 수 있다. 또한, tdd0 및/또는 tdd1은 WLn>WLx로서 0 V 대신에 포지티브 값인 최소 레벨에 도달할 수 있다.
도 16a는, 프로그램 단계에서, 제2 더미 메모리 셀의 전압의 램프업의 시작 이후 제1 더미 메모리 셀의 전압의 램프업의 시작 사이의 지연(tdd0)이, 선택된 데이터 메모리 셀이 메모리 스트링의 드레인 단부로부터 비교적 멀리 떨어져 있을 때 비교적 더 큰 기법의 일례를 제공한다.
도 16b는 도 13a 및 도 13b와 부합하는 프로그램 루프의 프로그램 단계 동안, 선택된 워드 라인(WLn) 위치의 함수로서, 더미 워드 라인 및 데이터 워드 라인들의 전압의 램프업에 대한 램프업 속도의 플롯을 도시한다. 데이터 워드 라인들에 대한 램프업 속도는 rWLdata이고, 더미 워드 라인들(DD0, DD1)에 대한 램프업 속도는 각각 rdd0 및 rdd1이다. 하나의 접근법에서, rWLdata는 rdd1 및 rdd0보다 더 크다. 수직축은 속도를 나타내고, 수평축은 선택된 워드 라인(WLn) 위치를 나타낸다. WLn은 워드 라인들의 세트 또는 블록의 소스 단부 내지 드레인 단부의 범위일 수 있다. WLx는 지연의 전이가 일어나는 워드 라인 위치를 나타낸다.
하나의 접근법에서, 플롯(1610)은 rWLdata가 WLn에 독립적임을 도시한다. rdd1 및 rdd0은 또한 WLn>WLx에 대해 WLn에 독립적일 수 있고(플롯(1612)), 그들은 선택된 워드 라인이 WLx의 소스 측 상에서 소스 단부에 더 가까울 때(WLn<WLx) 감소할 수 있다. 더욱이, 하나의 접근법에서, 이러한 감소는 rdd1(플롯(1613))보다 rdd0(플롯(1614))에 대해 더 클 수 있다. 램프업 속도를 낮추는 것은, 언급된 바와 같이, 지연을 증가시키는 것과 유사한 효과를 갖는다. 다른 옵션들이 가능하다. 예를 들어, 전이 워드 라인은 rdd0 및 rdd1에 대해 상이할 수 있다.
도 16c는 도 13a 및 도 13b와 부합하는 프로그램 단계의 사전충전 동안, 선택된 워드 라인(WLn) 위치의 함수로서, 더미 워드 라인의 전압의 플롯을 도시한다. DD0 및 DD1에 대한 사전충전 전압의 최대 레벨은 각각 Vdd0_pre 및 Vdd1_pre이다. 수직축은 전압을 나타내고, 수평축은 선택된 워드 라인(WLn) 위치를 나타낸다. WLn은 워드 라인들의 세트 또는 블록의 소스 단부 내지 드레인 단부의 범위일 수 있다. WLx는 전압의 전이가 일어나는 워드 라인 위치를 나타낸다.
플롯(1620)은, Vdd1이 WLn <= WLx일 때 최대 레벨에 있고, 이어서, WLn>WLx일 때 감소하여, 궁극적으로, WLx2에서 0 V에 도달하는 옵션을 도시한다. 플롯(1622)은, Vdd0_pre가 WLn <= WLx일 때 최대 레벨(Vdd1의 최대 레벨보다 작음)에 있고, 이어서, WLn>WLx일 때 감소하여, 궁극적으로, WLx1에서 0 V에 도달하는 옵션을 도시한다.
다른 옵션들이 가능하다. 예를 들어, Vdd0_pre 및 Vdd1_pre의 최대 레벨들은 동일할 수 있다. 또한, 전이 워드 라인은 Vdd0_pre 및 Vdd1_pre에 대해 상이할 수 있다. 또한, WLx1은 WLx2와 동일하거나 상이할 수 있다. 다른 옵션에서, 하나 이상의 단계들은, WLn>WLx에 대해 도시된 바와 같이, 점진적인 변화보다는 Vdd0_pre 및 Vdd1_pre의 사전충전 값들의 전이에서 사용될 수 있다. 또한, Vdd0_pre 및/또는 Vdd1_pre의 사전충전 값들은 WLn>WLx로서 0 V 대신에 포지티브 값인 최소 레벨에 도달할 수 있다.
일 구현예에서, 장치는, 메모리 스트링 - 메모리 스트링은 메모리 스트링의 드레인 단부에서의 드레인 단부 선택 게이트 트랜지스터, 선택된 데이터 메모리 셀, 선택되지 않은 데이터 메모리 셀들, 및 드레인 단부 선택 게이트 트랜지스터에 인접한 제1 더미 메모리 셀을 포함함 -; 드레인 단부에 접속된 비트 라인; 및 제어 회로를 포함한다. 제어 회로는, 선택된 데이터 메모리 셀에 대한 프로그램 루프에서, 비트 라인이 포지티브 전압을 갖고 드레인 단부 선택 게이트 트랜지스터가 전도성 상태에 있는 사전충전 단계를 수행하도록; 그리고 사전충전 단계 이후, 프로그램 펄스가 선택된 데이터 메모리 셀에 인가되기 전에, 메모리 스트링에서의 선택된 데이터 메모리 셀의 위치가 메모리 스트링의 소스 단부에 인접한 메모리 셀들의 서브세트 중에 있을 때, 제1 더미 메모리 셀의 전압의 램프업의 시작이 선택되지 않은 데이터 메모리 셀들의 전압의 램프업의 시작 이후인 프로그램 단계를 수행하도록 구성된다.
다른 구현예에서, 방법은, 메모리 스트링에 대한 프로그램 루프의 사전충전 단계를 수행하는 단계 - 메모리 스트링은 메모리 스트링의 드레인 단부에서의 드레인 단부 선택 게이트 트랜지스터, 선택된 데이터 메모리 셀, 선택되지 않은 데이터 메모리 셀들, 및 드레인 단부 선택 게이트 트랜지스터에 인접한 제1 더미 메모리 셀을 포함하고, 사전충전 단계를 수행하는 단계는 제1 특정된 레벨에서 제1 더미 메모리 셀의 전압을 제공하면서 포지티브 전압에서 드레인 단부를 바이어싱하는 단계를 포함하고, 제1 특정된 레벨은 메모리 스트링에서의 선택된 데이터 메모리 셀의 위치에 기초함 -; 및 사전충전 단계 이후, 프로그램 루프의 프로그램 단계를 수행하는 단계를 포함한다.
다른 구현예에서, 장치는, 메모리 스트링 - 메모리 스트링은 채널, 메모리 스트링의 드레인 단부에서의 드레인 단부 선택 게이트 트랜지스터, 드레인 단부 선택 게이트 트랜지스터에 인접한 비-데이터 메모리 셀, 선택된 데이터 메모리 셀, 및 선택되지 않은 데이터 메모리 셀을 포함함 -; 제1 기간에서 포지티브 전압으로 채널을 바이어싱하기 위한 수단; 제1 기간 동안 비-데이터 메모리 셀에 제1 포지티브 레벨에서의 전압을 인가하기 위한 수단; 비-데이터 메모리 셀의 전압을 제1 포지티브 레벨로부터 최소 레벨로 낮추기 위한 수단; 제2 기간에서 비-데이터 메모리 셀의 전압을 최소 레벨로부터 제2 포지티브 레벨로 증가시키기 위한 수단; 및 비-데이터 메모리 셀의 전압의 증가 이전에 제2 기간에서 선택되지 않은 데이터 메모리 셀의 전압을 증가시키기 위한 수단을 포함한다. 장치는, 비-데이터 메모리 셀의 전압의 증가 전에 제2 기간에서 선택된 데이터 메모리 셀의 전압을 증가시키기 위한 수단을 추가로 포함할 수 있다.
채널을 바이어싱하기 위한 수단은, 도 4의 비트 라인 전압 드라이버(440), 제어 회로부(110) 및 제어기(122), 또는 다른 로직 하드웨어, 및/또는 컴퓨터 판독가능 저장 매체 또는 디바이스 상에 저장된 다른 실행가능한 코드를 포함할 수 있다. 다른 실시예들은 유사한 또는 동등한 수단을 포함할 수 있다.
비-데이터 메모리 셀의 전압을 인가하고, 낮추고, 증가시키기 위한 그리고 비-데이터 메모리 셀의 전압을 낮추기 위한 수단은, 도 4의 DD0 더미 워드 라인 드라이버(447b), 제어 회로부(110) 및 제어기(122), 또는 컴퓨터 판독가능 저장 매체 또는 디바이스 상에 저장된 다른 실행가능한 코드를 포함할 수 있다. 다른 실시예들은 유사한 또는 동등한 수단을 포함할 수 있다.
선택되지 않은 데이터 메모리 셀의 전압을 증가시키기 위한 수단은, 전력 제어 모듈(116), 선택되지 않은 데이터 워드 라인 전압 드라이버(447a), 제어 회로부(110) 및 제어기(122), 또는 다른 로직 하드웨어, 및/또는 컴퓨터 판독가능 저장 매체 또는 디바이스 상에 저장된 다른 실행가능한 코드를 포함할 수 있다. 다른 실시예들은 유사한 또는 동등한 수단을 포함할 수 있다.
본 발명의 전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 본 발명을 개시된 정확한 형태로 제한하거나 망라하도록 의도되지 않는다. 상기의 교시내용의 관점에서 많은 수정 및 변형이 가능하다. 기술된 실시예들은 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 실시예들에서 그리고 고려된 특정 용도에 적합하게 된 바와 같은 다양한 수정예들로 본 발명을 가장 잘 활용할 수 있게 하였다. 본 발명의 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.

Claims (16)

  1. 장치로서,
    NAND 스트링 - 상기 NAND 스트링은, 상기 NAND 스트링의 드레인 단부에서의 드레인 단부 선택 게이트 트랜지스터, 선택된 데이터 메모리 셀, 선택되지 않은 데이터 메모리 셀들, 및 상기 드레인 단부 선택 게이트 트랜지스터에 인접한 제1 더미 메모리 셀을 포함함 -;
    상기 드레인 단부에 접속된 비트 라인; 및
    제어 회로를 포함하고, 상기 제어 회로는, 상기 선택된 데이터 메모리 셀에 대한 프로그램 루프에서,
    상기 비트 라인이 포지티브 전압을 갖고 상기 드레인 단부 선택 게이트 트랜지스터가 전도성 상태에 있는 사전충전 단계를 수행하도록; 그리고
    상기 사전충전 단계 이후, 프로그램 펄스가 상기 선택된 데이터 메모리 셀에 인가되기 전에, 상기 NAND 스트링에서의 선택된 데이터 메모리 셀의 위치가 상기 NAND 스트링의 소스 단부에 인접한 메모리 셀들의 서브세트 중에 있을 때, 상기 제1 더미 메모리 셀의 전압의 램프업(ramp up)의 시작이 상기 선택되지 않은 데이터 메모리 셀들의 전압의 램프업의 시작 이후인 프로그램 단계를 수행하도록 구성되고,
    상기 제어 회로는 상기 사전충전 단계 동안 제1 포지티브 피크 레벨에서 상기 제1 더미 메모리 셀의 전압을 제공하도록, 그리고 이어서, 상기 프로그램 단계에서 상기 제1 더미 메모리 셀의 전압의 램프업 이전에 상기 제1 포지티브 피크 레벨로부터 최소 레벨로 상기 제1 더미 메모리 셀의 전압을 더 낮추도록 구성되는, 장치.
  2. 제1항에 있어서,
    상기 NAND 스트링에서의 선택된 데이터 메모리 셀의 위치가 상기 NAND 스트링의 드레인 단부에 인접한 메모리 셀들의 서브세트 중에 있을 때, 상기 제1 더미 메모리 셀의 전압의 램프업의 시작은 상기 선택되지 않은 데이터 메모리 셀들의 전압의 램프업의 시작과 동시적인, 장치.
  3. 제1항에 있어서,
    상기 제1 더미 메모리 셀의 전압의 램프업의 속도는 상기 선택되지 않은 데이터 메모리 셀들의 전압의 램프업의 속도보다 더 낮은, 장치.
  4. 제1항에 있어서,
    상기 선택된 데이터 메모리 셀이 상기 NAND 스트링의 드레인 단부로부터 상대적으로 더 멀리 있을 때 상기 제1 더미 메모리 셀의 전압의 램프업 시작과 상기 선택되지 않은 데이터 메모리 셀들의 전압의 램프업의 시작 사이의 지연이 상대적으로 더 큰, 장치.
  5. 제1항에 있어서,
    상기 제1 더미 메모리 셀에 인접한 제2 더미 메모리 셀을 추가로 포함하고;
    상기 제어 회로는, 상기 프로그램 단계에서, 상기 제1 더미 메모리 셀의 전압의 램프업의 시작 전에, 그리고 상기 선택되지 않은 데이터 메모리 셀들의 전압의 램프업의 시작 후에 상기 제2 더미 메모리 셀의 전압의 램프업을 시작하도록 구성되는, 장치.
  6. 제1항에 있어서,
    상기 제1 더미 메모리 셀에 인접한 제2 더미 메모리 셀을 추가로 포함하고;
    상기 제어 회로는, 상기 프로그램 단계에서, 상기 제2 더미 메모리 셀의 전압의 램프업의 속도보다 더 낮은, 상기 제1 더미 메모리 셀의 전압에 대한 램프업의 속도를 제공하도록 구성되는, 장치.
  7. 제6항에 있어서,
    상기 제1 더미 메모리 셀의 전압에 대한 상기 램프업의 속도는 상기 선택되지 않은 데이터 메모리 셀들의 전압의 램프업의 속도보다 더 낮은, 장치.
  8. 제1항에 있어서,
    상기 제1 더미 메모리 셀에 인접한 제2 더미 메모리 셀을 추가로 포함하고;
    상기 프로그램 단계에서, 상기 제2 더미 메모리 셀의 전압이 램프업되는 피크 레벨은 상기 제1 더미 메모리 셀의 전압이 램프업되는 피크 레벨보다 더 높은, 장치.
  9. 제1항에 있어서,
    상기 제1 더미 메모리 셀에 인접한 제2 더미 메모리 셀을 추가로 포함하고;
    상기 프로그램 단계에서, 상기 제2 더미 메모리 셀의 전압의 램프업의 시작 이후 상기 제1 더미 메모리 셀의 전압의 램프업의 시작 사이의 지연은, 상기 선택된 데이터 메모리 셀이 상기 NAND 스트링의 드레인 단부로부터 상대적으로 멀리 있을 때 상대적으로 더 큰, 장치.
  10. 제1항에 있어서,
    상기 제1 더미 메모리 셀에 인접한 제2 더미 메모리 셀을 추가로 포함하고;
    상기 사전충전 단계에서, 상기 제2 더미 메모리 셀의 전압이 램프업되는 피크 레벨은 상기 제1 더미 메모리 셀의 전압이 램프업되는 피크 레벨보다 더 높은, 장치.
  11. 제1항에 있어서,
    상기 제1 포지티브 피크 레벨은 상기 선택된 데이터 메모리 셀이 상기 NAND 스트링의 드레인 단부에 상대적으로 근접할 때 상대적으로 더 작은, 장치.
  12. 제1항에 있어서,
    상기 제1 더미 메모리 셀에 인접한 제2 더미 메모리 셀을 추가로 포함하고;
    상기 제어 회로는 상기 제1 더미 메모리 셀의 전압이 상기 제1 포지티브 피크 레벨로부터 상기 최소 레벨로 낮추어질 때 상기 제2 더미 메모리 셀의 전압을 낮추지 않고서 상기 사전충전 단계 및 상기 프로그램 단계 동안 제2 포지티브 피크 레벨에서 상기 제2 더미 메모리 셀의 전압을 제공하도록 구성되는, 장치.
  13. 제12항에 있어서,
    상기 제2 포지티브 피크 레벨은 상기 제1 포지티브 피크 레벨보다 더 큰, 장치.
  14. 장치로서,
    NAND 스트링 - 상기 NAND 스트링은, 채널, 상기 NAND 스트링의 드레인 단부에서의 드레인 단부 선택 게이트 트랜지스터, 상기 드레인 단부 선택 게이트 트랜지스터에 인접한 비-데이터 메모리 셀, 선택된 데이터 메모리 셀, 및 선택되지 않은 데이터 메모리 셀을 포함함 -;
    제1 시간 기간의 포지티브 전압으로 상기 채널을 바이어싱하기 위한 수단;
    상기 제1 시간 기간 동안 제1 포지티브 레벨의 전압을 상기 비-데이터 메모리 셀에 인가하기 위한 수단;
    상기 제1 포지티브 레벨로부터 최소 레벨로 비-데이터 메모리 셀의 전압을 낮추기 위한 수단;
    상기 최소 레벨로부터 제2 시간 기간의 제2 포지티브 레벨로 비-데이터 메모리 셀의 전압을 증가시키기 위한 수단; 및
    상기 비-데이터 메모리 셀의 전압의 증가 전에, 제2 시간 기간의 선택되지 않은 데이터 메모리 셀의 전압을 증가시키기 위한 수단을 포함하는, 장치.
  15. 제14항에 있어서,
    비-데이터 메모리 셀의 전압의 증가 전에, 제2 시간 기간의 선택된 데이터 메모리 셀의 전압을 증가시키기 위한 수단을 추가로 포함하는 장치.
  16. 장치로서,
    NAND 스트링 - 상기 NAND 스트링은, 상기 NAND 스트링의 드레인 단부에서의 드레인 단부 선택 게이트 트랜지스터, 선택된 데이터 메모리 셀, 선택되지 않은 데이터 메모리 셀들, 상기 드레인 단부 선택 게이트 트랜지스터에 인접한 제1 더미 메모리 셀, 및 상기 제1 더미 메모리 셀에 인접한 제2 더미 메모리 셀을 포함함 -;
    상기 드레인 단부에 접속된 비트 라인; 및
    제어 회로를 포함하고, 상기 제어 회로는, 상기 선택된 데이터 메모리 셀에 대한 프로그램 루프에서,
    상기 비트 라인이 포지티브 전압을 갖고 상기 드레인 단부 선택 게이트 트랜지스터가 전도성 상태에 있는 사전충전 단계를 수행하도록; 그리고
    상기 사전충전 단계 이후, 프로그램 펄스가 상기 선택된 데이터 메모리 셀에 인가되기 전에, 상기 NAND 스트링에서의 선택된 데이터 메모리 셀의 위치가 상기 NAND 스트링의 소스 단부에 인접한 메모리 셀들의 서브세트 중에 있을 때, 상기 제1 더미 메모리 셀의 전압의 램프업의 시작이 상기 선택되지 않은 데이터 메모리 셀들의 전압의 램프업의 시작 이후인 프로그램 단계를 수행하도록 구성되고,
    상기 제어 회로는, 상기 프로그램 단계에서, 제2 더미 메모리 셀의 전압의 램프업의 속도보다 더 낮은 제1 더미 메모리 셀의 전압에 대한 램프업의 속도를 제공하도록 구성되는, 장치.
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