KR102150574B1 - 기억 소자 및 프로그래머블 로직 디바이스 - Google Patents

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Abstract

본 발명은, 전원 전위의 수를 증가시키지 않고 원하는 전위를 데이터로서 유지할 수 있는 기억 소자를 제공한다.
기억 소자는, 채널이 산화물 반도체층에 형성되는 트랜지스터가 오프됨으로써 부유 상태가 되는 노드에서 데이터를 유지한다. 그리고, 상기 트랜지스터의 게이트의 전위를 게이트와 소스간의 용량 결합에 의하여 상승시킬 수 있는 구성을 갖는다. 이로써, 전원 전위의 수를 증가시키지 않고 원하는 전위를 데이터로서 유지할 수 있게 한다.

Description

기억 소자 및 프로그래머블 로직 디바이스{MEMORY ELEMENT AND PROGRAMMABLE LOGIC DEVICE}
본 발명은 기억 소자에 관한 것이다. 특히, 채널이 산화물 반도체층에 형성되는 트랜지스터가 오프됨으로써 부유 상태가 되는 노드에서 데이터를 유지하는 기억 소자에 관한 것이다. 또한, 상기 기억 소자를 갖는 반도체 장치(예를 들어, 프로그래머블 로직 디바이스)에 관한 것이다.
활성층의 재료로서 산화물 반도체를 적용한 트랜지스터의 개발이 진행되고 있다. 예를 들어, 특허 문헌 1에서는, 상기 트랜지스터가 오프됨으로써 부유 상태가 되는 노드에서 데이터를 유지할 수 있는 기억 소자가 개시(開示)되어 있다. 또한, 상기 기억 소자는 불휘발성의 기억 소자로서의 특징을 구비한다(특허 문헌 1의 0044 단락 등을 참조함).
(특허 문헌 1) 일본국 특개 2011-171702호 공보
각종의 전자 기기를 구동시키기 위해서는, 전위 레벨이 각각 상이한 복수의 전원 전위가 필요하다. 예를 들어, 디지털 회로를 구동시키기 위해서는, 데이터 "1"에 대응하는 고전원 전위 및 데이터 "0"에 대응하는 저전원 전위가 적어도 필요하다. 또한, 상기 전자 기기의 구성을 간략화하기 위하여, 전자 기기를 구동시킴에 필요한 전원 전위의 수는 적은 것이 바람직하다.
특허 문헌 1에 개시된 기억 소자이면, 데이터 "1"에 대응하는 고전원 전위 및 데이터 "0"에 대응하는 저전원 전위만을 사용하여 구동시키는 것이 바람직하다. 다만, 특허 문헌 1에 개시된 기억 소자에 있어서는, N채널형 트랜지스터의 소스 및 드레인을 통하여 원하는 노드에 데이터가 기록된다. 이 경우, 데이터 "1"에 대응하는 고전원 전위와 동일한 전위를 상기 노드에 기록할 수는 없다.
구체적으로는, 상기 노드에 데이터 "1"에 대응하는 고전원 전위를 기록하는 경우, 게이트 및 드레인에 상기 고전원 전위가 공급된 상태로 상기 트랜지스터가 온된다. 그리고, 상기 트랜지스터는 소스의 전위가 상기 고전원 전위로부터 상기 트랜지스터의 문턱 전압만큼 하강된 전위까지 상승된 시점에서 오프된다. 또한, 상기 노드는 상기 트랜지스터의 소스에 전기적으로 접속된다. 따라서, 상기 노드의 전위는 상기 고전원 전위로부터 상기 트랜지스터의 문턱 전압만큼 하강된 전위를 넘어서 상승되지 않는다.
여기서, 상기 노드의 전위가 데이터 "1"에 대응하는 고전원 전위보다 낮은 전위가 되는 경우에는, 데이터의 검출이 지연되거나 데이터가 검출되기 어려워지는 등 문제가 발생될 가능성이 있다. 이 점을 감안하여, 본 발명의 일 형태는, 전원 전위의 수를 증가시키지 않고 원하는 전위를 데이터로서 유지할 수 있는 기억 소자를 제공하는 것을 목적 중 하나로 한다.
본 발명의 일 형태는, 트랜지스터가 오프됨으로써 부유 상태가 되는 노드에서 데이터를 유지하는 기억 소자이며, 상기 트랜지스터의 게이트의 전위를 게이트와 소스간의 용량 결합에 의하여 상승시킬 수 있는 구성을 갖는 기억 소자이다.
예를 들어, 본 발명의 일 형태는, 제 1 N채널형 트랜지스터가 오프됨으로써 부유 상태가 되는 노드에서 데이터를 유지하는 기억 소자이며, 고전원 전위 또는 저전원 전위를 공급하는 제 1 배선과, 고전원 전위를 공급하는 제 2 배선과, 게이트가 제 2 배선에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 제 1 배선에 전기적으로 접속되며, 소스 및 드레인 중 다른 쪽이 제 1 N채널형 트랜지스터의 게이트에 전기적으로 접속되어 있는 제 2 N채널형 트랜지스터를 갖는 기억 소자이다.
본 발명의 일 형태의 기억 소자에서는, 제 1 배선의 전위를 데이터 "1"에 대응하는 고전원 전위까지 상승시킴으로써, 제 1 트랜지스터의 게이트의 전위를 상승시킬 수 있다. 자세히 말하면, 상기 고전원 전위로부터 제 2 트랜지스터의 문턱 전압만큼 하강된 전위까지 상승시킬 수 있다. 이 경우, 제 1 트랜지스터는 온된다. 그리고, 상기 기억 소자에서는, 상기 제 1 트랜지스터의 드레인의 전위를 상기 고전원 전위까지 상승시킬 수 있다. 이 경우, 제 1 트랜지스터의 게이트의 전위는, 제 1 트랜지스터의 게이트와 소스간의 용량 결합에 의하여 더 상승된다. 따라서, 제 1 트랜지스터의 소스의 전위를 상기 고전원 전위까지 상승시킬 수 있게 된다. 즉, 상기 기억 소자에서, 데이터의 유지가 수행되는 노드의 전위를 상기 고전원 전위까지 상승시킬 수 있게 된다. 그 결과, 상기 기억 소자에서는, 데이터 검출의 고속화 및 용이화를 도모할 수 있게 된다.
도 1의 (A)는 기억 소자의 구성예를 도시한 도면이고, 도 1의 (B) 내지 (F)는 기억 소자의 구동 방법예를 도시한 도면.
도 2의 (A) 내지 (D)는 기억 소자의 구체적인 예를 도시한 도면.
도 3은 기억 소자의 구체적인 예를 도시한 도면.
도 4의 (A)는 기억 소자의 구성예를 도시한 도면이고, 도 4의 (B) 내지 (F)는 기억 소자의 구동 방법예를 도시한 도면.
도 5는 기억 장치의 구성예를 도시한 도면.
도 6의 (A)는 프로그래머블 로직 디바이스의 구성예를 도시한 도면이고, 도 6의 (B)는 스위치 매트릭스의 구성예를 도시한 도면.
도 7의 (A)는 배선 선택 회로의 구성예를 도시한 도면이고, 도 7의 (B)는 프로그래머블 스위치의 구성예를 도시한 도면.
도 8은 프로그래머블 스위치의 구성예를 도시한 도면.
도 9는 트랜지스터의 구조예를 도시한 도면.
도 10은 기억 소자의 구조예를 도시한 도면.
도 11의 (A) 내지 (F)는 전자 기기의 구체적인 예를 도시한 도면.
본 발명의 일 형태에 대하여 이하에서 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태를 다양하게 변경할 수 있다. 따라서, 본 발명은 이하의 기재 내용에 한정하여 해석되는 것은 아니다.
＜기억 소자의 구성예＞
도 1의 (A)는 본 발명의 일 형태의 기억 소자의 구성예를 도시한 회로도이다. 도 1의 (A)에 도시된 기억 소자는, 채널이 산화물 반도체층에 형성되는 트랜지스터(1)와, 트랜지스터(1)가 오프됨으로써 부유 상태가 되는 노드(Node)와, 게이트가 고전원 전위(VDD)를 공급하는 배선에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 고전원 전위(VDD) 또는 저전원 전위(VSS)를 공급하는 배선에 전기적으로 접속되며, 소스 및 드레인 중 다른 쪽이 트랜지스터(1)의 게이트에 전기적으로 접속되어 있는 트랜지스터(2)를 갖는다. 또한, 도 1의 (A)에 도시된 기억 소자에 있어서는, 노드(Node)에서 데이터를 유지할 수 있다. 또한, 트랜지스터(1) 및 트랜지스터(2)는 N채널형 트랜지스터이다.
또한, 트랜지스터(2)의 활성층의 재료로서 각종의 반도체 재료를 적용할 수 있다. 예를 들어, 실리콘 또는 게르마늄 등의 재료를 적용할 수 있다. 또한, 화합물 반도체 또는 산화물 반도체를 적용할 수도 있다. 또한, 산화물 반도체를 적용하는 경우에는 트랜지스터(1)와 동일한 공정으로 트랜지스터(2)를 제작할 수 있는 점에서 바람직하다. 또한, 실리콘 또는 화합물 반도체 등을 적용하는 경우에는 트랜지스터(1)의 게이트에 있어서의 전하의 충방전을 고속으로 수행할 수 있는 점에서 바람직하다.
＜기억 소자의 구동 방법예＞
도 1의 (B) 내지 (F)는 도 1의 (A)에 도시된 기억 소자의 구동 방법예를 도시한 회로도이다. 구체적으로는, 도 1의 (B) 내지 (F)는, 상기 기억 소자에 데이터 "1"에 대응하는 고전원 전위(VDD)를 기록하는 경우의 구동 방법예를 도시한 것이다. 또한, 도 1의 (B) 내지 (F)에서는, 온되어 있는 트랜지스터에는 동그라미표(○)를 부기하고, 오프되어 있는 트랜지스터에는 가위표(×)를 부기하였다.
우선, 트랜지스터(2)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있는 배선의 전위를 저전원 전위(VSS)로부터 고전원 전위(VDD)까지 상승시킨다(도 1의 (B) 참조). 이로써, 트랜지스터(1)의 게이트의 전위가 상승된다. 따라서, 트랜지스터(1)가 온된다. 여기서, 트랜지스터(1)의 소스 및 드레인을 통하여 노드(Node)에 전기적으로 접속되어 있는 배선의 전위는 저전원 전위(VSS)이다. 따라서, 노드(Node)의 전위는 저전원 전위(VSS)가 된다. 또한, 트랜지스터(2)는, 트랜지스터(1)의 게이트의 전위가 고전원 전위(VDD)로부터 트랜지스터(2)의 문턱 전압(Vth2)만큼 하강된 전위까지 상승된 점에서 오프된다(도 1의 (C) 참조).
다음에, 트랜지스터(1)의 소스 및 드레인을 통하여 노드(Node)에 전기적으로 접속되어 있는 배선의 전위를 저전원 전위(VSS)로부터 고전원 전위(VDD)까지 상승시킨다(도 1의 (D) 참조). 이로써, 노드(Node)의 전위가 상승된다. 또한, 트랜지스터(1)의 게이트와 소스(노드(Node))간의 용량 결합에 의하여, 트랜지스터(1)의 게이트의 전위가 상승된다. 따라서, 노드(Node)의 전위는 고전원 전위(VDD)까지 상승된다(도 1의 (E) 참조).
다음에, 트랜지스터(2)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있는 배선의 전위를 고전원 전위(VDD)로부터 저전원 전위(VSS)까지 하강시킨다(도 1의 (F) 참조). 이로써, 트랜지스터(2)가 온된다. 그리고, 트랜지스터(1)의 게이트의 전위가 저전원 전위(VSS)까지 하강된다. 따라서, 트랜지스터(1)가 오프된다.
상술한 바와 같이 하여, 도 1의 (A)에 도시된 기억 소자에 데이터 "1"을 기록할 수 있다.
상술한 바와 같이 하여, 도 1의 (A)에 도시된 기억 소자에서는, 고전원 전위(VDD)로부터 트랜지스터(1)의 문턱 전압만큼 하강된 전위보다 높은 전위를 데이터로서 유지할 수 있다. 따라서, 상기 기억 소자에서는, 데이터 검출의 고속화 및 용이화를 도모할 수 있다.
＜기억 소자의 구체적인 예＞
도 2의 (A) 내지 (D), 및 도 3은 도 1의 (A)에 도시된 기억 소자의 구체적인 예를 도시한 도면이다.
＜구체적인 예 1＞
도 2의 (A)에 도시된 기억 소자는, 배선(5) 내지 배선(9)과, 게이트가 고전원 전위(VDD)를 공급하는 배선에 전기적으로 접속되며, 소스 및 드레인 중 한쪽이 배선(6)에 전기적으로 접속되어 있는 트랜지스터(2)와, 게이트가 트랜지스터(2)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 배선(5)에 전기적으로 접속되며, 소스 및 드레인 중 다른 쪽이 노드(A)에 전기적으로 접속되어 있는 트랜지스터(1)와, 한쪽 전극이 노드(A)에 전기적으로 접속되며, 다른 쪽 전극이 배선(7)에 전기적으로 접속되어 있는 커패시터(3)와, 게이트가 노드(A)에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 배선(8)에 전기적으로 접속되며, 소스 및 드레인 중 다른 쪽이 배선(9)에 전기적으로 접속되어 있는 트랜지스터(4)를 갖는다.
또한, 도 2의 (A)에 도시된 기억 소자에 있어서는, 노드(A)에서 데이터를 유지할 수 있다. 구체적으로는, 도 2의 (A)에 도시된 기억 소자에 있어서는, 데이터에 따라 트랜지스터(4)의 스위칭을 제어할 수 있다. 그리고, 트랜지스터(4)가 온인지 오프인지를 판별함으로써 상기 데이터를 판독할 수 있다.
또한, 트랜지스터(4)는 N채널형 트랜지스터이다. 또한, 트랜지스터(4)의 활성층의 재료로서는, 트랜지스터(2)와 마찬가지로 각종의 반도체 재료를 적용할 수 있다. 또한, 트랜지스터(2) 및 트랜지스터(4)의 활성층의 재료로서 산화물 반도체를 적용하는 경우, 트랜지스터(1)와 동일한 공정으로 트랜지스터(2) 및 트랜지스터(4)를 제작할 수 있는 점에서 바람직하다. 또한, 트랜지스터(4)의 활성층의 재료로서 실리콘 또는 화합물 반도체 등을 적용하는 경우, 트랜지스터(4)가 온인지 오프인지를 고속으로 판별할 수 있는 점에서 바람직하다.
또한, 트랜지스터(2)의 활성층의 재료와 트랜지스터(4)의 활성층의 재료가 상이한 경우에는, 트랜지스터(2) 및 트랜지스터(4) 각각에 적합한 트랜지스터를 채용할 수 있는 점에서 바람직하다. 구체적으로는, 트랜지스터(2)로서 내압이 높은 트랜지스터를 적용하는 것이 바람직하다. 이 이것은, 도 2의 (A)에 도시된 기억 소자에 있어서 트랜지스터(2)의 소스 및 드레인 중 다른 쪽(트랜지스터(1)의 게이트)의 전위가 고전원 전위(VDD)를 넘는 고전위가 되기 때문이다. 한편, 트랜지스터(4)로서는 이동도가 높은 트랜지스터를 채용하는 것이 바람직하다. 이 점을 감안하면, 트랜지스터(2)의 활성층의 재료로서 산화물 반도체를 적용하고, 또 트랜지스터(4)의 활성층의 재료로서 실리콘 또는 화합물 반도체 등을 적용하는 것이 바람직하다. 이것은, 게이트 절연막을 두껍게 하는 등에 의하여 고내압화가 도모된 트랜지스터(1) 및 트랜지스터(2)를 동일한 공정으로 제작할 수 있음과 함께 트랜지스터(4)의 고이동도화를 도모할 수 있기 때문이다.
또한, 배선(5) 및 배선(6)은 고전원 전위(VDD) 또는 저전원 전위(VSS)를 공급하는 배선이다. 또한, 배선(7)은 고전원 전위(VDD) 또는 저전원 전위(VSS)를 공급하는 배선으로 하여도 좋고, 고전원 전위(VDD) 및 저전원 전위(VSS) 중 한쪽만을 공급하는 배선으로 하여도 좋다. 또한, 배선(8) 및 배선(9)은 고전원 전위(VDD) 또는 저전원 전위(VSS)를 공급하는 배선으로 하여도 좋고, 다른 회로와 상기 기억 소자를 전기적으로 접속시키는 배선으로 하여도 좋다.
＜구체적인 예 2＞
도 2의 (B)에 도시된 기억 소자는, 도 2의 (A)에 도시된 기억 소자가 갖는 트랜지스터(4)를 트랜지스터(10)로 치환한 구성을 갖는다. 또한, 트랜지스터(10)는 P채널형 트랜지스터이다. 또한, 트랜지스터(10)의 활성층의 재료로서, 트랜지스터(2)와 마찬가지로 각종 반도체 재료를 적용할 수 있다.
＜구체적인 예 3＞
도 2의 (C)에 도시된 기억 소자는, 도 2의 (A)에 도시된 기억 소자가 갖는 트랜지스터(4), 배선(8), 배선(9)을 삭제한 구성을 갖는다. 또한, 도 2의 (C)에 도시된 기억 소자에 있어서는, 커패시터(3)에 전하를 축적시킴으로써 데이터를 유지한다. 그리고, 트랜지스터(1)가 온된 후의 배선(5)의 전위의 변동을 검출함으로써, 상기 데이터를 판독할 수 있다.
＜구체적인 예 4＞
도 2의 (D)에 도시된 기억 소자는, 게이트가 배선(12)에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 트랜지스터(4)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되며, 소스 및 드레인 중 다른 쪽이 배선(9)에 전기적으로 접속되어 있는 트랜지스터(11)를 도 2의 (A)에 도시된 기억 소자에 부가한 구성을 갖는다. 또한, 도 2의 (D)에 도시된 기억 소자에 있어서는, 배선(12)의 전위를 제어함으로써, 상기 기억 소자에 유지된 데이터를 판독할지 여부를 선택할 수 있다.
또한, 트랜지스터(11)는 N채널형 트랜지스터이다. 또한, 트랜지스터(11)의 활성층의 재료로서, 트랜지스터(2)와 마찬가지로 각종 반도체 재료를 적용할 수 있다.
＜구체적인 예 5＞
도 2의 (D)에 도시된 기억 소자에 있어서, 트랜지스터(4) 및 트랜지스터(11)를 P채널형 트랜지스터로 치환한 구성으로 할 수도 있다. 또한, 상기 P채널형 트랜지스터의 활성층의 재료로서, 트랜지스터(2)와 마찬가지로 각종 반도체 재료를 적용할 수 있다.
＜구체적인 예 6＞
도 3에 도시된 기억 소자는, 입력 단자가 노드(A)에 전기적으로 접속되어 있는 인버터(13)와, 게이트가 인버터(13)의 출력 단자에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 배선(8)에 전기적으로 접속되며, 소스 및 드레인 중 다른 쪽이 배선(9)에 전기적으로 접속되어 있는 트랜지스터(14)를 도 2의 (A)에 도시된 기억 소자에 부가한 구성을 갖는다. 또한, 트랜지스터(14)는 P채널형 트랜지스터이다. 또한, 인버터(13)를 구성하는 트랜지스터 및 트랜지스터(14)의 활성층의 재료로서, 트랜지스터(2)와 마찬가지로 각종 반도체 재료를 적용할 수 있다.
＜기억 소자의 변형예＞
도 4의 (A)는 본 발명의 일 형태의 기억 소자의 변형예를 도시한 회로도이다. 도 4의 (A)에 도시된 기억 소자는 트랜지스터(100)와, 트랜지스터(100)가 오프됨으로써 부유 상태가 되는 노드(Node 2)와, 게이트가 저전원 전위(VSS)를 공급하는 배선에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 고전원 전위(VDD) 또는 저전원 전위(VSS)를 공급하는 배선에 전기적으로 접속되며, 소스 및 드레인 중 다른 쪽이 트랜지스터(100)의 게이트에 전기적으로 접속되어 있는 트랜지스터(200)를 갖는다. 또한, 도 4의 (A)에 도시된 기억 소자에 있어서는, 노드(Node 2)에서 데이터를 유지할 수 있다. 또한, 트랜지스터(100) 및 트랜지스터(200)는 P채널형 트랜지스터이다.
또한, 트랜지스터(100) 및 트랜지스터(200)의 활성층의 재료로서 각종 반도체 재료를 적용할 수 있다. 예를 들어, 실리콘 또는 게르마늄 등의 재료를 적용할 수 있다. 또한, 화합물 반도체 또는 산화물 반도체를 적용할 수도 있다.
도 4의 (B) 내지 (F)는 도 4의 (A)에 도시된 기억 소자의 구동 방법예를 도시한 회로도이다. 구체적으로는, 도 4의 (B) 내지 (F)는 상기 기억 소자에 데이터 "0"에 대응하는 저전원 전위(VSS)를 기록하는 경우의 구동 방법예를 도시한 것이다. 또한, 도 4의 (B) 내지 (F)에서는, 온되어 있는 트랜지스터에는 동그라미표(○)를 부기하고, 오프되어 있는 트랜지스터에는 가위표(×)를 부기하였다.
우선, 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있는 배선의 전위를 고전원 전위(VDD)로부터 저전원 전위(VSS)까지 하강시킨다(도 4의 (B) 참조). 이로써, 트랜지스터(100)의 게이트의 전위가 하강된다. 따라서, 트랜지스터(100)가 온된다. 여기서, 트랜지스터(100)의 소스 및 드레인을 통하여 노드(Node2)에 전기적으로 접속되어 있는 배선의 전위는 고전원 전위(VDD)이다. 따라서, 노드(Node2)의 전위는 고전원 전위(VDD)가 된다. 또한, 트랜지스터(200)는, 트랜지스터(100)의 게이트의 전위가 저전원 전위(VSS)로부터 트랜지스터(200)의 문턱 전압(Vth200)만큼 상승된 전위까지 하강된 시점에서 오프된다(도 4의 (C) 참조).
다음에, 트랜지스터(100)의 소스 및 드레인을 통하여 노드(Node2)에 전기적으로 접속되어 있는 배선의 전위를 고전원 전위(VDD)로부터 저전원 전위(VSS)까지 하강시킨다(도 4의 (D) 참조). 이로써, 노드(Node2)의 전위가 하강된다. 또한, 트랜지스터(100)의 게이트와 소스(노드(Node2))간의 용량 결합에 의하여, 트랜지스터(100)의 게이트의 전위가 하강된다. 따라서, 노드(Node2)의 전위는 저전원 전위(VSS)까지 하강된다(도 4의 (E) 참조).
다음에, 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있는 배선의 전위를 저전원 전위(VSS)로부터 고전원 전위(VDD)까지 상승시킨다(도 4의 (F) 참조). 이로써, 트랜지스터(200)가 온된다. 그리고, 트랜지스터(100)의 게이트의 전위가 고전원 전위(VDD)까지 상승된다. 따라서, 트랜지스터(100)가 오프된다.
상술한 바와 같이 하여, 도 4의 (A)에 도시된 기억 소자에 데이터 "0"을 기록할 수 있다.
상술한 바와 같이 하여, 도 4의 (A)에 도시된 기억 소자에서는, 저전원 전위(VSS)로부터 트랜지스터(100)의 문턱 전압만큼 상승된 전위보다 낮은 전위를 데이터로서 유지할 수 있다. 이로써, 상기 기억 소자에 있어서는, 데이터 검출의 고속화 및 용이화를 도모할 수 있게 된다.
＜기억 소자의 응용예＞
도 5 내지 도 8은 상술한 기억 소자를 갖는 반도체 장치의 일례를 도시한 도면이다.
＜응용예 1＞
도 5는 상술한 기억 소자를 갖는 기억 장치의 일례를 도시한 도면이다. 도 5에 도시된 기억 장치는, 매트릭스 형태로 배치된 복수의 기억 소자(20)를 갖는 기억 소자 어레이(21)와, 복수의 기억 소자(20)에 대하여 선택적으로 데이터의 기록 및 판독을 수행할 수 있는 구동 회로(22), 구동 회로(23)를 갖는다.
＜응용예 2＞
도 6 내지 도 8은 상술한 기억 소자를 갖는 프로그래머블 로직 디바이스의 일례를 도시한 도면이다.
도 6의 (A)에 도시된 프로그래머블 로직 디바이스는, 복수의 논리 회로를 갖는 복수의 논리 블록(30)과, 복수의 논리 블록(30)과 전기적으로 접속된 복수의 배선(31)과, 복수의 배선(31)이 교차되는 부분에 제공된 스위치 매트릭스(32)를 갖는다. 복수의 논리 블록(30)은 도 6의 (A)에 도시된 바와 같이 매트릭스 형태로 제공되는 것이 바람직하다. 배선(31)은 각 논리 블록(30) 사이에 적어도 하나 이상 제공되도록 행 방향 또는 열 방향으로 연장하여 제공된다. 또한, 행 방향으로 연장하여 제공된 복수의 배선(31)과 열 방향으로 연장하여 제공된 복수의 배선(31)이 교차되는 부분에 스위치 매트릭스(32)가 제공된다. 도 6의 (A)에 도시된 바와 같이, 복수의 논리 블록(30)의 외주부(外周部)를 둘러싸도록 복수의 배선(31) 및 복수의 스위치 매트릭스(32)가 제공된다.
또한, 논리 블록(30)은 반드시 매트릭스 형태로 간격을 두고 제공될 필요는 없고, 예를 들어 복수의 논리 블록(30) 사이에 배선(31)을 제공하지 않고, 행 방향 또는 열 방향으로 인접하여 제공하여도 좋다. 그 경우, 배선(31)은 행 방향 또는 열 방향으로 인접한 복수의 논리 블록군 사이에 적어도 하나 이상 제공된다. 또한, 행 방향으로 연장하여 제공된 복수의 배선(31) 또는 열 방향으로 연장하여 제공된 복수의 배선(31)이 교차되는 부분에 스위치 매트릭스(32)가 제공된다. 또한, 복수의 논리 블록(30)의 외주부를 둘러싸도록 복수의 배선(31) 및 복수의 스위치 매트릭스(32)를 제공하여도 좋다. 논리 블록(30)을 구성하는 논리 회로에는 임의의 논리 회로를 사용할 수 있고, 논리 게이트를 사용하거나, 논리 게이트를 조합한 조합 논리 회로를 사용하여도 좋다.
또한, 논리 블록(30), 배선(31), 및 스위치 매트릭스(32)의 개수는 적절히 설정하면 좋고, 도 6의 (A)에 도시된 개수에 한정되는 것이 아니다.
또한, 프로그래머블 로직 디바이스는, 멀티플라이어(승산기)나, RAM(Random Access Memory) 블록이나, PLL(Phase Locked Loop) 블록이나, I/O(Input/Output) 엘리먼트를 더 가져도 좋다. 멀티플라이어(승산기)는 복수의 데이터를 고속으로 곱셈하는 기능을 갖는다. RAM 블록은 메모리로서 임의의 데이터를 기억하는 기능을 갖는다. PLL 블록은 클록 신호를 프로그래머블 로직 디바이스 내부의 회로에 공급하는 기능을 갖는다. I/O 엘리먼트는 프로그래머블 로직 디바이스와 외부 회로간에서의 신호의 주고받음을 제어하는 기능을 갖는다.
논리 블록(30)은 복수의 논리 회로를 갖고, 상기 복수의 논리 회로로부터 원하는 논리 회로를 선택하여 접속함으로써, 원하는 논리 기능을 갖는 논리 회로를 형성할 수 있다. 이와 같은 논리 블록(30)은 저장된 데이터에 따라 접속을 전환시키는 스위치를 제공하고, 상기 스위치를 통하여 복수의 논리 회로를 접속하는 구성으로 함으로써 형성할 수 있다.
또한, 상술한 바와 같은 논리 블록(30)은 복수의 논리 회로를 사용하여 룩업 테이블을 구성함으로써 형성할 수도 있다. 여기서, 룩업 테이블은 입력 신호에 대하여, 각 논리 블록에 제공된 메모리에 저장된 데이터에 따라 연산 처리를 수행하여 출력 신호를 출력할 수 있다.
또한, 논리 블록(30)에는, 플립플롭이나 카운터 회로 등의 순서 회로가 포함되어도 좋고, 예를 들어, 시프트 레지스터 등을 같이 제공하여도 좋다.
도 6의 (A)에 도시된 스위치 매트릭스(32)의 구성을 도 6의 (B)에 도시하였다. 스위치 매트릭스(32)는, 도 6의 (B)에 도시된 바와 같이, 행 방향으로 연장하여 제공된 복수의 배선(31) 중 하나와 열 방향으로 연장하여 제공된 복수의 배선(31) 중 하나가 교차되는 부분에 배선 선택 회로(33)를 갖는다.
또한, 도 6의 (B)에 도시된 배선 선택 회로(33)의 구성을 도 7의 (A)에 도시하였다. 배선 선택 회로(33)는 배선(31a) 내지 배선(31d), 및 프로그래머블 스위치(40a) 내지 프로그래머블 스위치(40f)를 갖는다. 배선(31a)은, 프로그래머블 스위치(40a)를 통하여 배선(31b)과 전기적으로 접속되고, 프로그래머블 스위치(40e)를 통하여 배선(31c)과 전기적으로 접속되고, 프로그래머블 스위치(40d)를 통하여 배선(31d)과 전기적으로 접속되어 있다. 또한, 배선(31b)은 프로그래머블 스위치(40b)를 통하여 배선(31c)과 전기적으로 접속되고, 프로그래머블 스위치(40f)를 통하여 배선(31d)과 전기적으로 접속되어 있다. 또한, 배선(31c)은 프로그래머블 스위치(40c)를 통하여 배선(31d)과 전기적으로 접속되어 있다.
여기서, 배선(31a) 및 배선(31c)은 도 6의 (A) 및 도 6의 (B)에 있어서 행 방향으로 연장하여 제공된 배선(31)에 상당하지만, 배선 선택 회로(33)에서 행 방향 이외의 방향으로도 분기시킬 수 있다. 예를 들어 도 7의 (A)에 도시된 바와 같이, 행 방향으로 연장하여 제공된 배선(31a)은 프로그래머블 스위치(40a) 및 프로그래머블 스위치(40d)에 의하여 배선(31b)과 배선(31d)에 전기적으로 접속시켜 열 방향으로 분기시킬 수 있다. 또한 마찬가지로, 배선(31b) 및 배선(31d)은 도 6의 (A) 및 도 6의 (B)에 있어서 열 방향으로 연장하여 제공된 배선(31)에 상당하지만, 배선 선택 회로(33)의 프로그래머블 스위치(40a) 내지 프로그래머블 스위치(40d)에 의하여 행 방향으로도 분기시킬 수 이다.
또한, 도 7의 (A)에 도시된 배선 선택 회로(33)에서는, 배선을 4개(배선(31a) 내지 배선(31d))을 제공하였지만, 배선 선택 회로(33)는 이에 한정되지 않는다. 배선 선택 회로에 제공되는 배선의 개수는 프로그래머블 로직 디바이스의 배선의 개수에 따라 결정되기 때문에, 적절히 2개 이상의 배선을 제공하면 좋고, 배선의 개수에 따라 프로그래머블 스위치도 제공하면 좋다.
여기서, 프로그래머블 스위치(40a) 내지 프로그래머블 스위치(40f)는 저장된 데이터(이하, 컨피규레이션 데이터(configuration data)라고도 부름)에 따라 배선(31a) 내지 배선(31d) 중 어느 2개 사이의 접속을 제어한다. 따라서, 배선 선택 회로(33)는, 프로그래머블 스위치(40a) 내지 프로그래머블 스위치(40f)를 전환함으로써, 배선(31a) 내지 배선(31d)을 원하는 접속 관계로 할 수 있다.
즉, 스위치 매트릭스(32)에서 각 배선(31)이 교차되는 부분에 제공된 배선 선택 회로(33)에 있어서, 프로그래머블 스위치를 전환함으로써, 복수의 논리 블록(30) 중 원하는 논리 블록(30)을 선택하여 접속할 수 있다. 이로써, 원하는 논리 기능을 갖는 프로그래머블 로직 디바이스를 형성할 수 있다. 이와 같이 스위치 매트릭스(32)를 제공함으로써, 원하는 2개의 논리 블록(30)을, 다른 논리 블록(30)을 통하지 않고, 직접적으로 접속할 수 있다.
그리고, 상술한 기억 소자는 도 7의 (A)에 도시된 프로그래머블 스위치(40a) 내지 프로그래머블 스위치(40f)로서 적용할 수 있다. 도 7의 (B)는 도 7의 (A)에 도시된 프로그래머블 스위치(40f)로서 도 2의 (A)에 도시된 기억 소자를 적용한 경우의 구성을 도시한 도면이다. 도 7의 (B)에 도시된 프로그래머블 스위치(40f)(기억 소자)에 있어서는, 트랜지스터(4)의 소스 및 드레인 중 한쪽이 배선(31d)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 배선(31b)에 전기적으로 접속되어 있다. 바꿔 말하면, 도 2의 (A)에 도시된 배선(8)이 배선(31d)으로 치환되고, 배선(9)이 배선(31b)으로 치환되어 있다. 그리고, 도 7의 (B)에 도시된 프로그래머블 스위치(40f)(기억 소자)에 있어서는, 노드(A)에서 컨피규레이션 데이터를 유지할 수 있다. 즉, 컨피규레이션 데이터에 따라 트랜지스터(4)의 스위칭이 제어된다. 따라서, 컨피규레이션 데이터에 따라 배선(31b)과 배선(31d)을 전기적으로 접속시키는지 여부를 선택할 수 있다.
또한, 도 7의 (A)에 도시된 프로그래머블 스위치(40f)로서 도 2의 (B), 도 2의 (D), 도 3에 도시된 기억 소자를 적용할 수도 있다.
또한, 도 7의 (A)에 도시된 프로그래머블 스위치(40f)로서 도 8에 도시된 회로를 적용할 수도 있다. 또한, 도 8에 도시된 회로는 도 2의 (D)에 도시된 기억 소자를 복수로 사용하여 구성되어 있다. 구체적으로는, 도 8에 도시된 회로는 기억 소자(50_1)가 갖는 트랜지스터(4_1)의 소스 및 드레인 중 한쪽, 내지, 기억 소자(50_n)가 갖는 트랜지스터(4_n)의 소스 및 드레인 중 한쪽이 배선(31b)에 전기적으로 접속되고, 기억 소자(50_1)가 갖는 트랜지스터(11_1)의 소스 및 드레인 중 한쪽, 내지, 기억 소자(50_n)가 갖는 트랜지스터(11_n)의 소스 및 드레인 중 한쪽이 배선(31d)에 전기적으로 접속되어 있다. 그리고, 도 8에 도시된 회로에 있어서는, 기억 소자(50_1) 내지 기억 소자(50_n) 중 어느 하나에서 유지되어 있는 컨피규레이션 데이터를 사용하여 배선(31b)과 배선(31d)을 전기적으로 접속시키는지 여부를 선택할 수 있다. 구체적으로는, 배선(12_1) 내지 배선(12_n) 중 어느 하나에 고전원 전위(VDD)를 공급하고, 또 그 이외에 저전원 전위(VSS)를 공급하면 좋다.
도 8에 도시된 회로에 있어서는, 미리 유지되어 있는 복수의 컨피규레이션 데이터 중 어느 하나를 선택함으로써 특정한 2개의 논리 블록을 접속시키는지 여부를 선택할 수 있다. 또한, 이용되고 있지 않은 복수의 컨피규레이션 데이터 중 적어도 하나를 적절히 재기록할 수 있다. 따라서, 도 8에 도시된 회로에 있어서는, 새로운 컨피규레이션 데이터가 필요로 될 때 다시 컨피규레이션 데이터를 재기록하는 경우에 비하여 동작 지연을 억제할 수 있다.
＜채널이 산화물 반도체층에 형성되는 트랜지스터의 일례＞
도 9는 채널이 산화물 반도체층에 형성되는 트랜지스터의 구조예를 도시한 도면이다. 도 9에 도시된 트랜지스터는, 절연 표면을 갖는 층(80) 위에 제공된 산화물 반도체층(81)과, 산화물 반도체층(81)의 일단(一端)과 접하는 도전층(82)과, 산화물 반도체층(81)의 타단(他端)과 접하는 도전층(83)과, 산화물 반도체층(81) 및 도전층(82), 도전층(83) 위에 제공된 절연층(84)과, 절연층(84) 위에 제공된 도전층(85)을 갖는다. 또한, 도 9에 도시된 트랜지스터에 있어서는, 도전층(82) 및 도전층(83)이 소스 및 드레인으로서 기능하고, 절연층(84)이 게이트 절연막으로서 기능하고, 도전층(85)이 게이트로서 기능한다.
＜1. 산화물 반도체층(81)의 구체적인 예＞
＜(1)산화물 반도체 재료에 대하여＞
산화물 반도체층(81)으로서 적어도 인듐을 함유한 막을 적용할 수 있다. 특히, 인듐과 아연을 함유한 막을 적용하는 것이 바람직하다. 또한, 트랜지스터의 전기 특성의 편차를 줄이기 위한 스테빌라이저로서, 추가적으로 갈륨을 함유한 막을 적용하는 것이 바람직하다.
또한, 산화물 반도체층(81)으로서, 주석, 하프늄, 알루미늄, 지르코늄, 또는 란타노이드인 란탄, 세륨, 프라세오디뮴, 네오디뮴, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 또는 루테튬 중 어느 1종류 또는 복수 종류를 스테빌라이저로서 함유한 막을 적용할 수도 있다.
예를 들어, 산화물 반도체층(81)으로서, 산화 인듐막, 2원계 금속의 산화물인 In-Zn계 산화물막, In-Mg계 산화물막, In-Ga계 산화물막, 3원계 금속의 산화물인 In-Ga-Zn계 산화물막, In-Al-Zn계 산화물막, In-Sn-Zn계 산화물막, In-Hf-Zn계 산화물막, In-La-Zn계 산화물막, In-Ce-Zn계 산화물막, In-Pr-Zn계 산화물막, In-Nd-Zn계 산화물막, In-Sm-Zn계 산화물막, In-Eu-Zn계 산화물막, In-Gd-Zn계 산화물막, In-Tb-Zn계 산화물막, In-Dy-Zn계 산화물막, In-Ho-Zn계 산화물막, In-Er-Zn계 산화물막, In-Tm-Zn계 산화물막, In-Yb-Zn계 산화물막, In-Lu-Zn계 산화물막, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물막, In-Hf-Ga-Zn계 산화물막, In-Al-Ga-Zn계 산화물막, In-Sn-Al-Zn계 산화물막, In-Sn-Hf-Zn계 산화물막, In-Hf-Al-Zn계 산화물막을 적용할 수 있다.
여기서, 예를 들어 In-Ga-Zn계 산화물이란 In과 Ga와 Zn을 주성분으로서 갖는 산화물을 의미하며, In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다.
또한, 산화물 반도체층(81)을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
＜(2)산화물 반도체의 결정 구조에 대하여＞
산화물 반도체층(81)으로서, 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 결정 구조를 갖는 막을 적용할 수 있다. 또한, 산화물 반도체층(81)으로서, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막을 적용할 수 있다. 이하에서, CAAC-OS막에 대하여 자세히 기재한다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막에 포함되는 결정부는 하나의 변이 100nm미만인 입방체 내에 들어갈 정도의 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 결정부와 결정부 사이의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에서 입계는 확인되지 않는다. 따라서, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향에서 볼 때 금속 원자가 층상(層狀) 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 "수직"이라고 기재하는 경우에는 85° 이상 95° 이하의 범위도 그 범주에 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재하는 경우에는 -5° 이상 5° 이하의 범위도 그 범주에 포함되는 것으로 한다.
또한, CAAC-OS막에서, 결정부의 분포가 막 두께 방향에 있어서 균일하지 않은 경우가 있다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측으로부터 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향에 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향할 경우가 있다. 또한, 결정부의 c축 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써 또는 성막 후에 가열 처리 등의 결정화 처리를 수행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
＜(3)산화물 반도체의 층 구조에 대하여＞
산화물 반도체층(81)으로서, 단일 층으로 이루어지는 산화물 반도체막뿐만 아니라, 복수 종류의 산화물 반도체막의 적층을 적용할 수 있다. 예를 들어, 비정질 산화물 반도체막, 다결정 산화물 반도체막, 및 CAAC-OS막 중 적어도 2종류를 포함한 층을 산화물 반도체층(81)으로서 적용할 수 있다.
또한, 조성이 다른 산화물 반도체막의 적층으로 이루어지는 층을 산화물 반도체층(81)으로서 적용할 수도 있다. 구체적으로는, 절연층(84) 측에 제공되는 제 1 산화물 반도체막(이하, 상층이라고도 함)과, 절연 표면을 갖는 층(80) 측에 제공되며 또 제 1 산화물 반도체막과 조성이 다른 제 2 산화물 반도체막(이하, 하층이라고도 함)을 포함한 층을 산화물 반도체층(81)으로서 적용할 수도 있다.
＜2. 도전층(82) 및 도전층(83)의 구체적인 예＞
도전층(82) 및 도전층(83)으로서, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐 중에서 선택된 원소, 이들 원소를 성분으로 함유한 합금, 또는 이들 원소를 함유한 질화물로 이루어진 막을 적용할 수 있다. 또한, 이들 막의 적층을 적용할 수도 있다.
＜3. 절연층(84)의 구체적인 예＞
절연층(84)으로서, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 또는 산화 갈륨막 등의 무기 절연 재료막을 적용할 수 있다. 또한, 이들 재료의 적층을 적용할 수도 있다. 또한, 절연층(84)으로서 산화 알루미늄막을 적용하는 것이 바람직하다. 산화 알루미늄막은 수소 등의 불순물 및 산소의 양쪽 모두를 투과시키지 않는 차단(블로킹) 효과가 높다. 따라서, 절연층(84)으로서 산화 알루미늄막을 포함한 층을 적용함으로써 산화물 반도체층(81)으로부터의 산소의 이탈을 방지함과 함께 산화물 반도체층(81)에 수소 등 불순물이 혼입하는 것을 방지할 수 있다.
또한, 절연층(84)으로서 산화 하프늄막, 산화 이트륨막, 하프늄 실리케이트(HfSixOy(x>0, y>0))막, 질소가 첨가된 하프늄 실리케이트막, 하프늄 알루미네이트(HfAlxOy(x>0, y>0))막, 또는 산화 란탄막 등(소위 high-k 재료로 이루어진 막)을 포함한 막을 적용할 수도 있다. 이와 같은 막을 사용함으로써 게이트 누설 전류를 저감시킬 수 있다.
＜4. 도전층(85)의 구체적인 예＞
도전층(85)으로서, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐 중에서 선택된 원소 또는 이들 원소를 성분으로 함유한 합금으로 이루어진 막을 적용할 수 있다. 또한, 도전층(85)으로서, 질소를 함유한 금속 산화물, 구체적으로는, 질소를 함유한 In-Ga-Zn-O막, 질소를 함유한 In-Sn-O막, 질소를 함유한 In-Ga-O막, 질소를 함유한 In-Zn-O막, 질소를 함유한 Sn-O막, 질소를 함유한 In-O막, 또는 금속 질화막(InN, SnN 등)을 적용할 수도 있다. 이들 질화막은 5eV(전자 볼트) 이상, 바람직하게는 5.5eV(전자 볼트) 이상의 일 함수를 갖기 때문에 게이트로서 사용한 경우에 트랜지스터의 문턱 전압을 양으로 할 수 있고 소위 노멀리-오프의 스위칭 소자를 실현할 수 있다. 또한, 이들 막의 적층을 적용할 수도 있다.
＜5. 부기＞
도 9에 도시된 트랜지스터에 있어서는, 산화물 반도체층(81)에 불순물이 혼입되거나 산화물 반도체층(81)을 구성하는 원소가 이탈되는 것을 억제하는 것이 바람직하다. 왜냐하면, 이와 같은 현상이 생기면, 트랜지스터의 전기적 특성이 변동되기 때문이다. 상술한 현상을 억제하는 수단으로서는, 트랜지스터의 상하(절연 표면을 갖는 층(80)과 트랜지스터 사이, 및 절연층(84)과 도전층(85) 위)에 블로킹 효과가 높은 절연층이 제공되는 수단을 들 수 있다. 예를 들어, 상기 절연층으로서는, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 또는 산화 갈륨막 등의 무기 절연 재료막을 적용할 수 있다. 또한, 이들 재료의 적층을 적용할 수도 있다.
(실시예 1)
본 실시예에서는, 채널이 산화물 반도체층에 형성되는 트랜지스터(902)와, 채널이 단결정 실리콘 웨이퍼에 형성되는 트랜지스터(901)를 포함하여 구성되는 기억 소자의 구조예 및 그 제작 방법의 예에 대하여 도 10을 참조하여 설명한다. 또한, 트랜지스터(902)는 도 1의 (A), 도 2, 및 도 3에 도시된 트랜지스터(1) 등으로서 적용될 수 있고, 트랜지스터(901)는 도 2, 및 도 3에 도시된 트랜지스터(4) 등으로서 적용될 수 있다.
다만, 트랜지스터(901)는 실리콘 외에, 게르마늄, 실리콘 게르마늄, 단결정 탄소화 실리콘 등의 반도체 재료를 사용하여도 좋다. 또한, 예를 들어, 실리콘을 사용한 트랜지스터는, SOI법에 의하여 제작된 실리콘 박막, 기상 성장법에 의하여 제작된 실리콘 박막 등을 사용하여 형성할 수 있다. 이 경우, 기판에는 퓨전법(fusion process)이나 플로트법(float process)으로 제작되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 사용할 수 있다. 유리 기판으로서는, 이후에 수행되는 가열 처리의 온도가 높은 경우에는 변형점이 730℃ 이상인 것을 사용하면 좋다.
도 10에 도시된 기억 소자에 있어서는, 단결정 실리콘 웨이퍼를 사용하여 형성된 트랜지스터(901)와, 그 위의 계층에 산화물 반도체를 사용하여 형성된 트랜지스터(902)가 형성되어 있다. 즉, 본 실시예에 기재된 기억 소자는 실리콘 웨이퍼를 기판으로 하고, 그 상층에 트랜지스터층이 제공된 3차원의 적층 구조를 갖는 기억 소자이며, 또한 실리콘을 채널 형성 영역에 사용한 트랜지스터와 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 갖는 하이브리드형의 기억 소자이다.
반도체 재료를 포함한 기판(900)을 사용하여 제작된 트랜지스터(901)는 n채널형 트랜지스터(NMOSFET) 및 p채널형 트랜지스터(PMOSFET)의 어느 쪽을 사용하여도 좋다. 도 10에 도시된 예에서 트랜지스터(901)는 STI(Shallow Trench Isolation)(905)에 의하여 다른 소자와 절연 분리되어 있다. STI(905)를 사용함으로써, LOCOS에 의한 소자 분리법으로 발생된 소자 분리부의 버즈 비크(bird's beak)를 억제할 수 있고, 소자 분리부의 축소 등이 가능하게 된다. 한편, 구조의 미세화 또는 소형화가 요구되지 않는 기억 소자에서는 STI(905)를 반드시 형성할 필요는 없고, LOCOS 등의 소자 분리 수단을 사용할 수도 있다. 트랜지스터(901)가 형성되는 기판(900)에는 붕소나 인, 비소 등의 도전성을 부여하는 불순물이 첨가된 웰(904)이 형성되어 있다.
도 10에서의 트랜지스터(901)는, 기판(900) 중에 제공된 채널 형성 영역과, 채널 형성 영역을 끼우도록 제공된 불순물 영역(906)(소스 영역 및 드레인 영역이라고도 함)과, 채널 형성 영역 위에 제공된 게이트 절연막(907)과, 채널 형성 영역과 중첩되도록 게이트 절연막(907) 위에 제공된 게이트 전극층(908)을 갖는다. 게이트 전극층(908)은, 가공 정밀도를 높이기 위한 제 1 재료로 이루어진 게이트 전극층과, 배선으로서 저저항화를 위한 제 2 재료로 이루어진 게이트 전극층을 적층한 구조로 할 수 있다. 예를 들어, 도전성을 부여하는 인 등의 불순물이 첨가된 결정성 실리콘과 니켈실리사이드의 적층 구조 등을 들 수 있다. 하지만, 이 구조에 한정되지 않고, 요구되는 사양에 따라 재료, 적층수, 형상 등을 적절히 조정할 수 있다.
또한, 도 10에 도시된 트랜지스터(901)를 핀형(fin-type) 구조의 트랜지스터로 하여도 좋다. 핀형 구조란, 반도체 기판의 일부를 판상(板狀)의 돌기 형상으로 가공하고, 돌기 형상의 길이 방향과 교차되도록 게이트 전극층을 제공한 구조이다. 게이트 전극층은 게이트 절연막을 개재(介在)하여 돌기 구조의 상면 및 측면을 덮는다. 트랜지스터(901)를 핀형 구조의 트랜지스터로 함으로써, 채널 폭을 축소하여 트랜지스터의 집적화를 도모할 수 있다. 또한, 많은 전류를 흘릴 수 있고, 또 제어 효율을 향상시킬 수 있기 때문에, 트랜지스터가 오프일 때의 전류 및 문턱 전압을 저감할 수 있다.
또한, 기판(900) 중에 제공된 불순물 영역(906)에는 콘택트 플러그(913), 콘택트 플러그(915)가 접속되어 있다. 여기서 콘택트 플러그(913) 및 콘택트 플러그(915)는 접속하는 트랜지스터(901)의 소스 전극이나 드레인 전극으로서도 기능한다. 또한, 불순물 영역(906)과 채널 형성 영역 사이에는, 불순물 영역(906)과 다른 불순물 영역이 제공되어 있다. 상기 불순물 영역은 도입된 불순물의 농도에 따라 LDD 영역이나 익스텐션 영역으로서 채널 형성 영역 근방의 전계 분포를 제어하는 기능을 갖는다. 게이트 전극층(908)의 측벽에는 절연막을 개재하여 사이드 월 절연막(909)을 갖는다. 이 절연막이나 사이드 월 절연막(909)을 사용함으로써, LDD 영역이나 익스텐션 영역을 형성할 수 있다.
또한, 트랜지스터(901)는 절연막(910)에 의하여 피복되어 있다. 절연막(910)에는 보호막으로서의 기능을 갖게 할 수 있고, 외부로부터 채널 형성 영역으로 불순물이 침입되는 것을 방지할 수 있다. 또한, 절연막(910)을 CVD법에 의하여 질화 실리콘 등의 재료로 형성함으로써, 채널 형성 영역에 단결정 실리콘을 사용한 경우에는 가열 처리에 의하여 수소화할 수 있다. 또한, 절연막(910)에 인장 응력 또는 압축 응력을 갖는 절연막을 사용함으로써, 채널 형성 영역을 구성하는 반도체 재료로 응력을 줄 수 있다. n채널형 트랜지스터의 경우에는 채널 형성 영역이 되는 실리콘 재료에 인장 응력을 부가하고, p채널형 트랜지스터의 경우에는 채널 형성 영역이 되는 실리콘 재료에 압축 응력을 부가함으로써, 각 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다.
또한, 절연막(910) 위에 절연막(911)이 제공되고, 그 표면은 CMP에 의하여 평탄화 처리되어 있다. 이로써, 트랜지스터(901)를 포함한 계층보다 위의 계층에 소자층을 높은 정밀도로 적층할 수 있다.
트랜지스터(901)를 포함한 계층보다 상층에, 채널이 산화물 반도체층에 형성된 트랜지스터(902)를 포함한 계층을 형성한다. 트랜지스터(902)는 톱 게이트 구조의 트랜지스터이며, 산화물 반도체막(926)의 측면 및 상면에 접하여 소스 전극층(927) 및 드레인 전극층(928)을 갖고, 이들 위의 게이트 절연막(929) 위에 게이트 전극층(930)을 갖는다. 또한, 트랜지스터(902)를 덮도록 절연막(932) 및 절연막(933)이 형성되어 있다. 여기서 트랜지스터(902)의 제작 방법에 대하여 이하에서 설명한다.
절연막(924) 위에 산화물 반도체막(926)을 형성한다. 절연막(924)은, 산화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 질화 알루미늄, 질화산화 알루미늄 등의 무기 절연막을 사용할 수 있다. 특히, 유전율이 낮은(low-k) 재료를 사용함으로써, 각종 전극이나 배선의 중첩에 기인한 용량을 충분히 저감하는 것이 가능하게 되기 때문에 바람직하다. 또한, 절연막(924)에 상기 재료를 사용한 다공성 절연막을 적용하여도 좋다. 다공성 절연막은 밀도가 높은 절연막과 비교하여 유전율이 저하되기 때문에 전극이나 배선에 기인한 기생 용량을 더 저감할 수 있다. 본 실시예에서는, 막 두께가 50nm인 산화 알루미늄막 위에 막 두께가 300nm 정도인 산화 실리콘막을 적층시켜 절연막(924)으로서 사용한다.
산화물 반도체막(926)은, 절연막(924) 위에 형성한 산화물 반도체막을 원하는 형상으로 가공으로써 형성할 수 있다. 상기 산화물 반도체막의 막 두께는 2nm 이상 200nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더 바람직하게는 3nm 이상 20nm 이하로 한다. 산화물 반도체막은, 산화물 반도체를 타깃으로서 사용하고 스퍼터링법에 의하여 형성한다. 또한, 산화물 반도체막은 희가스(예를 들어 아르곤) 분위기하, 산소 분위기하, 또는 희가스(예를 들어 아르곤) 및 산소의 혼합 분위기하에 있어서 스퍼터링법에 의하여 형성할 수 있다.
또한, 산화물 반도체막을 스퍼터법에 의하여 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 수행하고, 절연막(924)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역 스퍼터링이란, 타깃 측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성함으로써 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용하여도 좋다. 또한, 아르곤 분위기에 산소, 아산화 질소 등을 첨가한 분위기에서 수행하여도 좋다. 또한, 아르곤 분위기에 염소, 4불화 탄소 등을 첨가한 분위기에서 수행하여도 좋다.
본 실시예에서는, In(인듐), Ga(갈륨), 및 Zn(아연)을 함유한 타깃을 사용한 스퍼터링법에 의하여 얻어지는 막 두께가 30nm인 In-Ga-Zn계 산화물 반도체의 박막을 산화물 반도체막으로서 사용한다. 상기 타깃으로서는, 바람직하게는, 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4로 나타내어지는 타깃을 사용한다. 또한, In, Ga 및 Zn을 함유한 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타깃을 사용함으로써, 형성한 산화물 반도체막은 치밀한 막이 된다.
또한, 산화물 반도체막으로서 In-Zn계 재료를 사용하는 경우, 사용되는 타깃의 조성은 원자수비로 In:Zn=50:1 내지 1:2(몰비(molar ratio)로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는, In:Zn=20:1 내지 1:1(몰비로 환산하면In2O3:ZnO=10:1 내지 1:2), 더 바람직하게는, In:Zn=15:1 내지 1.5:1(몰비로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들면, In-Zn계 산화물 반도체의 형성에 사용하는 타깃은, 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다. Zn의 비율을 상기 범위에 들어가게 함으로써, 이동도의 향상을 실현할 수 있다.
또한, 산화물 반도체막으로서 In-Sn-Zn계 산화물 반도체막을 스퍼터링법으로 형성하는 경우, 바람직하게는, 원자수비가 In:Sn:Zn=1:1:1, 2:1:3, 1:2:2, 또는 20:45:35로 나타내어지는 In-Sn-Zn-O 타깃을 사용한다.
본 실시예에서는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용하여 산화물 반도체막을 형성한다. 형성시에 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하여도 좋다. 기판을 가열하면서 형성함으로써, 형성한 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링으로 인한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션(sublimation) 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩(cold trap)을 더한 것이라도 좋다. 크라이오 펌프를 사용하여 성막실을 배기하면, 예를 들어, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물 등이 배기되기 때문에, 상기 성막실에서 형성한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
성막 조건의 일례로서는, 기판과 타깃 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 사용하면, 성막시에 발생하는 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다.
또한, 스퍼터링 장치의 처리실의 누설 속도를 1×10-10Paㆍm3/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중에서 산화물 반도체막에 알칼리 금속, 수소화물 등의 불순물이 혼입되는 것을 저감할 수 있다. 또한, 배기계로서 상술한 흡착형의 진공 펌프를 사용함으로써, 배기계로부터 알칼리 금속, 수소 원자, 수소 분자, 물, 또는 수소화물 등의 불순물이 역류되는 것을 저감할 수 있다.
또한, 타깃의 순도를, 99.99% 이상으로 함으로써, 산화물 반도체막에 혼입하는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등을 저감할 수가 있다. 또한, 상기 타깃을 사용함으로써, 산화물 반도체막에 있어서, 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감할 수가 있다.
또한, 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 함유되지 않게 하기 위하여, 전(前)처리로서 스퍼터링 장치의 예비 가열실에서 절연막(924)까지가 형성된 기판(900)을 예비 가열하여, 기판(900)에 흡착된 수분 또는 수소 등의 불순물을 이탈시켜 배기하는 것이 바람직하다. 또한, 예비 가열의 온도로서는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다.
또한, 산화물 반도체막(926)을 형성하기 위한 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 사용하여도 좋다. 드라이 에칭에 사용하는 에칭 가스로서는, 염소를 함유하는 가스(염소계 가스, 예를 들어 염소(Cl2), 3염화 붕소(BCl3), 4염화 실리콘(SiCl4), 4염화 탄소(CCl4) 등)가 바람직하다. 또한, 불소를 함유하는 가스(불소계 가스, 예를 들어 4불화 탄소(CF4), 6불화 황(SF6), 3불화 질소(NF3), 트라이플루오로메탄(CHF3) 등), 브로민화 수소(HBr), 산소(O2), 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스, 등을 사용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 형상으로 에칭할 수 있도록 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
산화물 반도체막(926)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 다음 공정의 도전막을 형성하기 전에 역 스퍼터링을 수행하고, 산화물 반도체막(926) 및 절연막(924)의 표면에 부착되어 있는 레지스트 잔사(殘渣) 등을 제거하는 것이 바람직하다.
또한, 스퍼터링 등으로 형성된 산화물 반도체막 중에는, 불순물인 수분 또는 수소(수산기를 함유함)가 다량으로 함유되는 경우가 있다. 수분 또는 수소는, 도너 준위를 형성하기 쉽기 때문에 산화물 반도체에는 불순물이다. 그래서, 본 실시예에서는, 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)하기 위하여, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(cavity ring down laser spectroscopy：캐비티 링 다운 레이저 분광법) 방식의 노점계(露點計)를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서, 산화물 반도체막(926)에 가열 처리를 실시한다.
산화물 반도체막(926)에 가열 처리를 실시함으로써, 산화물 반도체막(926) 중의 수분 또는 수소를 이탈시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도로 가열 처리를 수행하면 좋다. 예를 들어, 500℃, 3분간 이상 6분간 이하 정도로 수행하면 좋다. 가열 처리에 RTA법을 사용하면, 단시간에 탈수화 또는 탈수소화를 수행할 수 있기 때문에, 유리 기판의 변형점을 초과하는 온도에서도 처리할 수 있다.
본 실시예에서는, 가열 처리 장치의 하나인 전기로를 사용한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의하여 피처리물을 가열하는 장치를 구비하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 수행하는 장치이다. 기체에는, 아르곤 등의 희가스, 또는 질소와 같이 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수분 또는 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
상술한 공정에 의하여, 산화물 반도체막(926) 중의 수소 농도를 저감하여 고순도화할 수 있다. 이에 따라, 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 상기 수소 농도가 저감되고 고순도화된 산화물 반도체막을 사용함으로써, 내압성이 높고, 오프 전류가 현저히 낮은 트랜지스터를 제작할 수 있다. 상기 가열 처리는, 산화물 반도체막의 형성 이후이면, 언제든 수행할 수 있다.
다음에, 포토리소그래피 공정을 사용하여, 소스 전극층(927) 및 드레인 전극층(928)을 형성한다. 구체적으로는, 소스 전극층(927) 및 드레인 전극층(928)은 스퍼터링법이나 진공 증착법으로 절연막(924) 위에 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써 형성할 수 있다.
본 실시예에서는, 소스 전극층(927) 및 드레인 전극층(928)으로서 막 두께가 100nm인 텅스텐막을 사용한다.
또한, 도전막에 대한 에칭을 수행할 때, 산화물 반도체막(926)이 가능한 한 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 에칭 조건에 따라서는, 산화물 반도체막(926)이 노출된 부분이 일부적으로 에칭됨으로써, 홈부(오목부)가 형성되는 경우도 있다.
본 실시예에서는, 소스 전극층(927) 및 드레인 전극층(928)이 되는 도전막에 텅스텐막을 사용한다. 따라서, 암모니아와 과산화수소수를 함유하는 용액(암모니아 과수)을 사용하여 상기 도전막을 선택적으로 웨트 에칭할 수 있다. 구체적으로는, 31wt%의 과산화수소수와 28wt%의 암모니아수와 물을 체적 비율 5:2:2로 혼합한 암모니아과수를 사용한다. 또는, 4불화 탄소(CF4), 염소(Cl2), 산소를 함유한 가스를 사용하여 상기 도전막을 드라이 에칭하여도 좋다.
또한, 포토리소그래피 공정에서 사용하는 포토마스크수 및 공정수를 삭감하기 위하여 투과한 광에 다단계의 강도를 갖게 하는 다계조 마스크로 형성된 레지스트 마스크를 사용하여 에칭 공정을 수행하여도 좋다. 다계조 마스크를 사용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상이 되고, 애싱을 수행함으로써 형상을 더 변형할 수 있기 때문에, 상이한 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 즉, 한 장의 다계조 마스크에 의하여, 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에 공정을 간략화할 수 있게 된다.
또한, 산화물 반도체막(926)과, 소스 전극층(927) 및 드레인 전극층(928) 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 제공하여도 좋다. 산화물 도전막의 재료로서는 산화 아연을 성분으로 함유하는 것이 바람직하고, 산화 인듐을 함유하지 않는 것인 것이 바람직하다. 그러한 산화물 도전막으로서, 산화 아연, 산화 아연 알루미늄, 산화질화 아연 알루미늄, 산화 아연 갈륨 등을 적용할 수 있다.
예를 들어, 산화물 도전막을 형성하는 경우에는, 산화물 도전막을 형성하기 위한 패터닝과, 소스 전극층(927) 및 드레인 전극층(928)을 형성하기 위한 패터닝을 일괄적으로 수행하여도 좋다.
소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 제공함으로써, 산화물 반도체막(926)과, 소스 전극층(927) 및 드레인 전극층(928) 사이의 저항을 저감할 수 있기 때문에, 트랜지스터의 고속 동작을 실현시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 제공함으로써, 트랜지스터의 내압을 높일 수 있다.
다음에, N2O, N2 또는 Ar 등의 가스를 사용한 플라즈마 처리를 수행하여도 좋다. 이 플라즈마 처리에 의하여 노출되어 있는 산화물 반도체막의 표면에 부착된 물 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 사용하여 플라즈마 처리를 수행하여도 좋다.
또한, 플라즈마 처리를 수행한 후, 소스 전극층(927) 및 드레인 전극층(928)과 산화물 반도체막(926)을 덮도록 게이트 절연막(929)을 형성한다. 그리고, 게이트 절연막(929) 위에서 산화물 반도체막(926)과 중첩되는 위치에 게이트 전극층(930)을 형성한다.
본 실시예에서는, 스퍼터링법으로 형성된 막 두께가 20nm인 산화질화 실리콘막을 게이트 절연막(929)으로서 사용한다. 성막시의 기판 온도는 실온 이상 400℃ 이하로 하면 좋고, 본 실시예에서는 300℃로 한다.
또한, 게이트 절연막(929)을 형성한 후에 가열 처리를 실시하여도 좋다. 가열 처리는 질소, 초건조 에어, 또는 희가스(아르곤, 헬륨 등)의 분위기하에서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하로 수행한다. 상기 가스는, 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하이다. 본 실시예에서는 예를 들어, 질소 분위기하에서 250℃로 1시간 동안 가열 처리를 수행한다. 또는, 소스 전극층(927) 및 드레인 전극층(928)을 형성하기 전에, 수분 또는 수소를 저감시키기 위하여 산화물 반도체막에 수행한 앞선 가열 처리와 마찬가지로, 고온 단기간의 RTA 처리를 수행하여도 좋다. 산소를 함유한 게이트 절연막(929)이 제공된 후에 가열 처리가 실시됨으로써, 산화물 반도체막(926)에 수행한 앞선 가열 처리로 인하여 산화물 반도체막(926)에 산소 결손이 발생하더라도, 게이트 절연막(929)으로부터 산화물 반도체막(926)에 산소가 공여된다. 그리고, 산화물 반도체막(926)에 산소가 공여됨으로써, 도너가 되는 산소 결손이 산화물 반도체막(926)에서 저감되어 화학량론적 조성을 만족시킬 수 있다. 그 결과, 산화물 반도체막(926)을 i형에 가깝게 할 수 있고, 산소 결손으로 인한 트랜지스터의 전기 특성의 편차를 경감시켜, 전기 특성의 향상을 실현할 수 있다. 이 가열 처리를 수행하는 타이밍은 게이트 절연막(929)의 형성 후이면 특별히 한정되지 않고, 다른 공정과 겸함으로써, 공정수의 증가 없이 산화물 반도체막(926)을 i형에 가깝게 할 수 있다.
또한, 산소 분위기하에서 산화물 반도체막(926)에 가열 처리를 실시함으로써, 산화물 반도체막(926)에 산소를 첨가하고, 도너가 되는 산소 결손을 산화물 반도체막(926)에서 저감시켜도 좋다. 가열 처리의 온도는, 예를 들어 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만으로 수행한다. 상기 산소 분위기하에서의 가열 처리에 사용되는 산소 가스에는, 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 산소 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
또는 이온 주입법 또는 이온 도핑법 등을 사용하여 산화물 반도체막(926)에 산소를 첨가함으로써, 도너가 되는 산소 결손을 저감시켜도 좋다. 예를 들어, 2.45GHz의 마이크로파로 플라즈마화된 산소를 산화물 반도체막(926)에 첨가하면 좋다.
게이트 전극층(930)은 게이트 절연막(929) 위에 도전막을 형성한 후, 상기 도전막을 패터닝함으로써 형성할 수 있다.
게이트 전극층(930)은 10nm 내지 400nm, 바람직하게는 100nm 내지 300nm로 한다. 본 실시예에서는, 스퍼터링법에 의하여 막 두께가 30nm인 질화 탄탈 위에 막 두께가 135nm인 텅스텐을 적층시켜 게이트 전극용의 도전막을 형성한 후, 상기 도전막을 에칭에 의하여 원하는 형상으로 가공(패터닝)함으로써 게이트 전극층(930)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제작 비용을 저감할 수 있다.
상술한 공정을 거쳐 트랜지스터(902)가 형성된다.
또한, 트랜지스터(902)는 싱글 게이트 구조의 트랜지스터를 사용하여 설명하였지만, 필요에 따라, 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 채널 형성 영역을 복수로 갖는 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
또한, 상기 제작 방법에서는, 소스 전극층(927) 및 드레인 전극층(928)이 산화물 반도체막(926)이 형성된 후에 형성되어 있다. 따라서, 도 10에 도시된 바와 같이, 상기 제작 방법에 의하여 얻어지는 트랜지스터(902)에서는, 소스 전극층(927) 및 드레인 전극층(928)이 산화물 반도체막(926) 위에 형성되어 있다. 그러나, 트랜지스터(902)에서는, 소스 전극층 및 드레인 전극층이 산화물 반도체막(926)의 아래, 즉 산화물 반도체막(926)과 절연막(924) 사이에 제공되어 있어도 좋다.
또한, 산화물 반도체막(926)에 접하는 절연막에는 제 13족 원소 및 산소를 함유한 절연 재료를 사용하여도 좋다. 산화물 반도체 재료에는 제 13족 원소를 함유하는 것이 많고, 제 13족 원소를 함유한 절연 재료는 산화물 반도체의 상성(相性)이 좋으며, 이것을 산화물 반도체막에 접하는 절연막에 사용함으로써, 산화물 반도체막과의 계면의 상태를 양호하게 유지할 수 있다.
제 13족 원소를 함유한 절연 재료란 절연 재료에 하나 또는 복수의 제 13족 원소를 함유하는 것을 가리킨다. 제 13족 원소를 함유한 절연 재료로서는, 예를 들어, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등이 있다. 여기서, 산화 알루미늄 갈륨이란, 갈륨의 함유량(atoms%)보다 알루미늄의 함유량(atoms%)이 많은 것을 가리키고, 산화 갈륨 알루미늄이란, 갈륨의 함유량(atoms%)이 알루미늄의 함유량(atoms%) 이상인 것을 가리킨다.
예를 들어, 갈륨을 함유하는 산화물 반도체막에 접하여 절연막을 형성하는 경우에, 절연막에 산화 갈륨을 함유하는 재료를 사용함으로써 산화물 반도체막과 절연막의 계면 특성을 양호하게 유지할 수 있다. 예를 들어, 산화물 반도체막과, 산화 갈륨을 함유하는 절연막을 접하여 형성함으로써, 산화물 반도체막과 절연막의 계면에 있어서의 수소의 파일 업을 저감할 수 있다. 또한, 절연막에 산화물 반도체의 성분 원소와 동일한 족의 원소를 사용하는 경우에는, 같은 효과를 얻는 것이 가능하다. 예를 들어, 산화 알루미늄을 함유하는 재료를 사용하여 절연막을 형성하는 것도 유효하다. 또한, 산화 알루미늄은, 물을 투과시키기 어렵다는 특성을 갖고 있기 때문에, 상기 재료를 사용하는 것은, 산화물 반도체막에 물이 침입하는 것을 방지하는 점에 있어서도 바람직하다.
또한, 산화물 반도체막(926)에 접하는 절연막은, 산소 분위기하에서의 가열 처리나, 산소 도핑 등에 의하여, 절연 재료를 화학량론적 조성보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도핑이란, 산소를 벌크에 첨가하는 것을 말한다. 또한, 상기 벌크란 용어는, 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확하게 한다는 취지로 사용하고 있다. 또한, 산소 도핑에는, 플라즈마화한 산소를 벌크에 첨가하는 산소 플라즈마 도핑이 포함된다. 또한, 산소 도핑은 이온 주입법 또는 이온 도핑법을 사용하여 수행하여도 좋다.
산소 도핑 처리를 수행함으로써, 화학량론적 조성보다 산소가 많은 영역을 갖는 절연막을 형성할 수 있다. 이러한 영역을 구비하는 절연막과 산화물 반도체막이 접함으로써 절연막 중의 과잉의 산소가 산화물 반도체막에 공급되고, 산화물 반도체막 중 또는 산화물 반도체막과 절연막의 계면에 있어서의 산소 결함을 저감하여, 산화물 반도체막을 i형화 또는 i형에 최대한 가깝게 할 수 있다.
또한, 화학량론적 조성보다 산소가 많은 영역을 갖는 절연막은 산화물 반도체막(926)과 접하는 절연막 중, 위층에 위치하는 절연막 또는 아래층에 위치하는 절연막의 한쪽에만 사용하여도 좋지만, 양쪽 모두의 절연막에 사용하는 것이 바람직하다. 화학량론적 조성보다 산소가 많은 영역을 갖는 절연막을, 산화물 반도체막(926)에 접하는 절연막 중, 상층 및 하층에 위치하는 절연막에 사용하여 산화물 반도체막(926)을 끼우는 구성으로 함으로써, 상기 효과를 더 높일 수 있다.
또한, 산화물 반도체막(926)의 상층 또는 하층에 사용하는 절연막은, 상층과 하층에서 동일한 구성 원소를 갖는 절연막으로 하여도 좋고, 상이한 구성 원소를 갖는 절연막으로 하여도 좋다. 또한, 산화물 반도체막(926)에 접하는 절연막은, 화학량론적 조성보다 산소가 많은 영역을 갖는 절연막의 적층으로 하여도 좋다.
또한, 본 실시예에서는, 트랜지스터(902)는 톱 게이트 구조로 하였다. 또한, 트랜지스터(902)에는 백 게이트 전극층(923)이 제공되어 있다. 백 게이트 전극층을 제공한 경우, 트랜지스터(902)의 노멀리 오프화를 더 실현할 수 있다. 예를 들어, 백 게이트 전극층(923)의 전위를 GND나 고정 전위로 함으로써 트랜지스터(902)의 문턱 전압을 더 플러스로 하여, 더 노멀리 오프의 트랜지스터로 할 수 있다.
이와 같은 트랜지스터(901) 및 트랜지스터(902)를 서로 전기적으로 접속하여 전기 회로를 형성하기 위하여, 각 계층 사이 및 상층에 접속을 위한 배선층을 단층 또는 다층으로 적층한다.
도 10에서는, 트랜지스터(901)의 소스 및 드레인 중 한쪽은 콘택트 플러그(913)를 통하여 배선층(914)과 전기적으로 접속되어 있다. 한편, 트랜지스터(901)의 소스 및 드레인 중 다른 쪽은 콘택트 플러그(915)를 통하여 배선층(916)과 전기적으로 접속되어 있다. 또한, 트랜지스터(901)의 게이트는 콘택트 플러그(917), 배선층(918), 콘택트 플러그(921), 배선층(922), 및 콘택트 플러그(925)를 통하여 트랜지스터(902)의 드레인 전극층(928)과 전기적으로 접속되어 있다.
배선층(914, 918, 916, 922) 및 백 게이트 전극층(923)은 절연막 중에 매립되어 있다. 이들 배선층 등은 예를 들어 구리, 알루미늄 등의 낮은 저항을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또한, CVD법에 의하여 형성한 그래핀을 도전성 재료로서 사용하여 배선층을 형성할 수도 있다. 그래핀이란, sp2 결합을 갖는 1원자층의 탄소 분자의 시트, 또는 2층 내지 100층의 탄소 분자의 시트가 중첩되어 있는 것을 가리킨다. 이와 같은 그래핀을 제작하는 방법으로서 금속 촉매 위에 그래핀을 형성하는 열 CVD법이나, 자외광을 조사하여 국소적으로 플라즈마를 발생시킴으로써 촉매를 사용하지 않고 메탄으로부터 그래핀을 형성하는 플라즈마 CVD법 등이 있다.
이와 같은 낮은 저항을 갖는 도전성 재료를 사용함으로써 배선층을 전파하는 신호의 RC 지연을 저감시킬 수 있다. 배선층에 구리를 사용하는 경우에는 구리가 채널 형성 영역으로 확산되는 것을 방지하기 위하여 배리어막을 형성한다. 배리어막으로서 예를 들어, 질화 탄탈, 질화 탄탈과 탄탈의 적층, 질화 티타늄, 질화 티타늄과 티타늄의 적층 등으로 이루어지는 막을 사용할 수 있지만, 배선 재료의 확산 방지 기능, 및 배선 재료나 하지막 등과의 밀착성이 확보될 정도에 있어서는 이들 재료로 이루어지는 막에 한정되지 않는다. 배리어막은 배선층과는 별개의 층으로서 형성하여도 좋고, 배리어막이 되는 재료를 배선 재료 중에 함유시켜 가열 처리에 의하여 절연막에 제공된 개구의 내벽에 석출시켜 형성하여도 좋다.
절연막(911, 912, 919, 920, 933)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), 탄소를 첨가한 산화 실리콘(SiOC), 불소를 첨가한 산화 실리콘(SiOF), Si(OC2H5)4를 원료로 한 산화 실리콘인 TEOS(Tetraethyl orthosilicate), HSQ(Hydrogen Silsesquioxane)를 원료로 한 절연체, MSQ(Methyl Silsesquioxane)를 원료로 한 절연체, OSG(Organo Silicate Glass), 유기 폴리머계의 재료 등의 절연체를 사용할 수 있다. 특히, 기억 소자의 미세화를 진행시키는 경우에는, 배선층간의 기생 용량이 현저해지고, 신호 지연이 증대하기 때문에 산화 실리콘의 비유전율(k=4.0 내지 4.5)보다 낮고, 예를 들어 k가 3.0 이하의 재료를 사용하는 것이 바람직하다. 또한, 상기 절연막에 배선층을 매립한 후에 CMP 처리를 수행하기 때문에 절연막에는 기계적 강도가 요구된다. 이 기계적 강도가 확보될 수 있는 한에 있어서 이들을 다공질(porous)화시켜 저유전율화시킬 수 있다. 절연막은 스퍼터링법, CVD법, 스핀코팅법(Spin On Glass: SOG라고도 함)을 포함하는 도포법 등에 의하여 형성한다.
절연막(911, 912, 919, 920, 933)에는, 배선 재료를 이들 절연막 중에 매립시킨 후 CMP 등에 의한 평탄화 처리를 수행할 때의 에칭 스토퍼로서 기능시키기 위한 절연막을 별도로 제공하여도 좋다.
콘택트 플러그(913, 915, 917, 921, 925)는 절연막에 어스펙트비(aspect ratio)가 높은 개구(비어 홀(via hole))를 형성하고, 텅스텐 등의 도전 재료로 매립함으로써 제작한다. 개구는 이방성이 높은 드라이 에칭을 수행하는 것이 바람직하다. 특히, 반응성 이온 에칭법(RIE법)을 사용하는 것이 바람직하다. 개구의 내벽에는 티타늄막, 질화 티타늄막, 또는 이들의 적층막 등으로 이루어지는 배리어막(확산 방지막)이 제공되고, 배리어막의 내부에 텅스텐이나 인 등을 도핑한 폴리실리콘 등의 재료가 충전된다. 예를 들어, 블랭킷(blanket) CVD법에 의하여 비어 홀 내에 텅스텐을 매립할 수 있고, CMP에 의하여 콘택트 플러그 상면은 평탄화되어 있다.
(실시예 2)
본 발명의 일 형태에 따른 기억 소자는 디지털 신호 처리 장치, 소프트웨어 무선 장치, 에이비오닉스(Avionics: 통신 기기, 항법(航法) 시스템, 자동 조종 장치, 비행 관리 시스템 등의 항공에 관한 전자 기기), 의료용 화상 처리 장치, 음성 인식 장치, 암호 장치, 기계 장치의 에뮬레이터(Emulator), 전파 천문학에 있어서의 전파 망원경 등, 폭 넓은 분야의 전자 기기에 사용할 수 있다. 또한, ASIC의 프로토타이핑(Prototyping)이나 바이오인포매틱스(Bioinformatics: 생물 정보 과학)의 영역에 있어서 응용할 수도 있다.
이와 같은 전자 기기의 예로서, 예를 들어 민생(民生) 기기로서는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(DVD 등의 기록 매체를 재생하고, 그 화상을 표시하는 디스플레이를 갖는 장치)에 사용할 수 있다. 상기 이외에, 본 발명의 일 형태에 따른 기억 소자를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대형 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오 시스템, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 11에 도시하였다.
도 11의 (A)는 휴대형 게임기를 도시한 도면이다. 도 11의 (A)에 도시된 휴대형 게임기는, 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 스타일러스(stylus)(5008) 등을 갖는다. 또한 도 11의 (A)에 도시된 휴대형 게임기는 표시부(5003)와 표시부(5004)의 2개를 갖지만, 휴대형 게임기가 갖는 표시부의 개수는 이것에 한정되지 않는다.
도 11의 (B)는 휴대 정보 단말을 도시한 도면이다. 도 11의 (B)에 도시된 휴대 정보 단말은 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 접속부(5605), 조작 키(5606) 등을 갖는다. 제 1 표시부(5603)는 제 1 하우징(5601)에 제공되고, 제 2 표시부(5604)는 제 2 하우징(5602)에 제공되어 있다. 그리고, 제 1 하우징(5601)과 제 2 하우징(5602)은 접속부(5605)에 의하여 접속되어 있고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 접속부(5605)에 의하여 변경할 수 있다. 제 1 표시부(5603)에 있어서의 영상을 접속부(5605)에서의 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 또한, 제 1 표시부(5603) 및 제 2 표시부(5604)의 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하도록 하여도 좋다. 또한, 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써도 부가할 수 있다.
도 11의 (C)는 노트북형 퍼스널 컴퓨터를 도시한 도면이다. 도 11의 (C)에 도시된 노트북형 퍼스널 컴퓨터는 하우징(5401), 표시부(5402), 키보드(5403), 포인팅 디바이스(5404) 등을 갖는다.
도 11의 (D)는 전기 냉동 냉장고를 도시한 도면이다. 도 11의 (D)에 도시된 전기 냉동 냉장고는 하우징(5301), 냉장실용 도어(5302), 냉동실용 도어(5303) 등을 갖는다.
도 11의 (E)는 비디오 카메라를 도시한 도면이다. 도 11의 (E)에 도시된 비디오 카메라는 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 접속부(5806) 등을 갖는다. 조작 키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 제공되고, 표시부(5803)는 제 2 하우징(5802)에 제공되어 있다. 그리고, 제 1 하우징(5801)과 제 2 하우징(5802)은 접속부(5806)에 의하여 접속되어 있고 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는 접속부(5806)에 의하여 변경할 수 있다. 표시부(5803)에 있어서의 영상은 접속부(5806)에서의 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
도 11의 (F)는 일반적인 자동차를 도시한 도면이다. 도 11의 (F)에 도시된 일반적인 자동차는 차체(5101), 차륜(5102), 계기판(dashboard)(5103), 라이트(5104) 등을 갖는다.
1: 트랜지스터
2: 트랜지스터
3: 커패시터
4: 트랜지스터
4_1: 트랜지스터
4_n: 트랜지스터
5: 배선
6: 배선
7: 배선
8: 배선
9: 배선
10: 트랜지스터
11: 트랜지스터
11_1: 트랜지스터
11_n: 트랜지스터
12: 배선
12_1: 배선
12_n: 배선
13: 인버터
14: 트랜지스터
20: 기억 소자
21: 기억 소자 어레이
22: 구동 회로
23: 구동 회로
30: 논리 블록
31: 배선
31a: 배선
31b: 배선
31c: 배선
31d: 배선
32: 스위치 매트릭스
33: 배선 선택 회로
40a: 프로그래머블 스위치
40b: 프로그래머블 스위치
40c: 프로그래머블 스위치
40d: 프로그래머블 스위치
40e: 프로그래머블 스위치
40f: 프로그래머블 스위치
50_1: 기억 소자
50_n: 기억 소자
80: 층
81: 산화물 반도체층
82: 도전층
83: 도전층
84: 절연층
85: 도전층
100: 트랜지스터
200: 트랜지스터
900: 기판
901: 트랜지스터
902: 트랜지스터
904: 웰
906: 불순물 영역
907: 게이트 절연막
908: 게이트 전극층
909: 사이드 월 절연막
910: 절연막
911: 절연막
912: 절연막
913: 콘택트 플러그
914: 배선층
915: 콘택트 플러그
916: 배선층
917: 콘택트 플러그
918: 배선층
919: 절연막
920: 절연막
921: 콘택트 플러그
922: 배선층
923: 백 게이트 전극층
924: 절연막
925: 콘택트 플러그
926: 산화물 반도체막
927: 소스 전극층
928: 드레인 전극층
929: 게이트 절연막
930: 게이트 전극층
932: 절연막
933: 절연막
5001: 하우징
5002: 하우징
5003: 표시부
5004: 표시부
5005: 마이크로폰
5006: 스피커
5007: 조작 키
5008: 스타일러스
5101: 차체
5102: 차륜
5103: 계기판
5104: 라이트
5301: 하우징
5302: 냉장실용 도어
5303: 냉동실용 도어
5401: 하우징
5402: 표시부
5403: 키보드
5404: 포인팅 디바이스
5601: 하우징
5602: 하우징
5603: 표시부
5604: 표시부
5605: 접속부
5606: 조작 키
5801: 하우징
5802: 하우징
5803: 표시부
5804: 조작 키
5805: 렌즈
5806: 접속부

Claims (4)

  1. 반도체 장치로서,
    제 1 트랜지스터 내지 제 4 트랜지스터를 가지고,
    상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터는 같은 채널형을 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 5 배선에 전기적으로 접속되고,
    상기 제 1 배선에는 고전원 전위 또는 저전원 전위가 입력되고,
    상기 제 2 배선에는 일정한 전원 전위가 입력되고,
    상기 제 2 트랜지스터는 상기 제 3 배선의 전위에 따라 온 또는 오프가 제어되는, 반도체 장치.
  2. 반도체 장치로서,
    제 1 트랜지스터 내지 제 4 트랜지스터, 및 제 1 용량 소자를 가지고,
    상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터는 같은 채널형을 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 5 배선에 전기적으로 접속되고,
    상기 제 1 용량 소자는 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 배선에는 고전원 전위 또는 저전원 전위가 입력되고,
    상기 제 2 배선에는 일정한 전원 전위가 입력되고,
    상기 제 2 트랜지스터는 상기 제 3 배선의 전위에 따라 온 또는 오프가 제어되는, 반도체 장치.
  3. 반도체 장치로서,
    제 1 트랜지스터 내지 제 8 트랜지스터를 가지고,
    상기 제 1 트랜지스터 내지 상기 제 8 트랜지스터는 같은 채널형을 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 5 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 7 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 게이트는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 제 6 배선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 배선에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 5 배선에 전기적으로 접속되고,
    상기 제 1 배선에는 고전원 전위 또는 저전원 전위가 입력되고,
    상기 제 2 배선에는 일정한 전원 전위가 입력되고,
    상기 제 2 트랜지스터는 상기 제 3 배선의 전위에 따라 온 또는 오프가 제어되고,
    상기 제 6 트랜지스터는 상기 제 6 배선의 전위에 따라 온 또는 오프가 제어되는, 반도체 장치.
  4. 반도체 장치로서,
    제 1 트랜지스터 내지 제 8 트랜지스터, 제 1 용량 소자, 및 제 2 용량 소자를 가지고,
    상기 제 1 트랜지스터 내지 상기 제 8 트랜지스터는 같은 채널형을 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 5 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 7 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 게이트는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 제 6 배선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 배선에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 5 배선에 전기적으로 접속되고,
    상기 제 1 용량 소자는 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 2 용량 소자는 상기 제 7 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 배선에는 고전원 전위 또는 저전원 전위가 입력되고,
    상기 제 2 배선에는 일정한 전원 전위가 입력되고,
    상기 제 2 트랜지스터는 상기 제 3 배선의 전위에 따라 온 또는 오프가 제어되고,
    상기 제 6 트랜지스터는 상기 제 6 배선의 전위에 따라 온 또는 오프가 제어되는, 반도체 장치.
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