JPH02218093A - メモリセル回路 - Google Patents
メモリセル回路Info
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- JPH02218093A JPH02218093A JP1038805A JP3880589A JPH02218093A JP H02218093 A JPH02218093 A JP H02218093A JP 1038805 A JP1038805 A JP 1038805A JP 3880589 A JP3880589 A JP 3880589A JP H02218093 A JPH02218093 A JP H02218093A
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- JP
- Japan
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- memory cell
- power supply
- circuit
- power
- vdd2
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- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 abstract description 4
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 abstract description 4
- 230000003068 static effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 12
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 7
- 208000033584 type 1 vitamin D-dependent rickets Diseases 0.000 description 7
- 238000012360 testing method Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はメモリセル回路に関し、特にその電源供給方式
に関するものである。
に関するものである。
［従来の技術］
従来、この種のスタティックメモリセル回路は第５図に
示す回路構成となっていた。第５図おいて、１，２はメ
モリセル負荷電界効果トランジスタ（以下、電界効果ト
ランジスタを単にＦＥＴと記す）であり、デプレッショ
ン型ＦＥＴを使用する。また、同図において、３，４は
メモリセル駆動ＦＥＴであり、エンハンスメント型ＦＥ
Ｔを使用する。また、同図において、５．６はトランス
ファＦＥＴであり、ワード線ＷＬのレベルに応じてオン
、オフして、メモリセル内保持データをデイジット線Ｄ
Ｌ、Ｎ丁に出力する。
示す回路構成となっていた。第５図おいて、１，２はメ
モリセル負荷電界効果トランジスタ（以下、電界効果ト
ランジスタを単にＦＥＴと記す）であり、デプレッショ
ン型ＦＥＴを使用する。また、同図において、３，４は
メモリセル駆動ＦＥＴであり、エンハンスメント型ＦＥ
Ｔを使用する。また、同図において、５．６はトランス
ファＦＥＴであり、ワード線ＷＬのレベルに応じてオン
、オフして、メモリセル内保持データをデイジット線Ｄ
Ｌ、Ｎ丁に出力する。
メモリセルのデータ保持動作を第５図及び第３図を用い
て説明する。第６図において、ＦＥＴＩ。
て説明する。第６図において、ＦＥＴＩ。
３がインバータを形成し、またＦＥＴ２，４がインバー
タを形成する。この一対のインバータの入出力接点はた
すき掛けに接続されてフリップフロップを形成し、メモ
リセルとして′Ｈ”、 “し”レベルのデータ保持がな
される。すなわち接点１１は一方のインバータの出力接
点であると共に他方のインバータの入力接点であり、ま
た、接点１２は一方のインバータの入力接点であると共
に他方のインバータの出力接点である。第３図（ａ）は
フリップフロップの双安点状態を示す内部接点電位関係
図である。２つの曲線Ｘ、Ｙはフリップフロップを形成
するインバータ各々の入出力電圧特性を示している。第
５図において例えばＦＥＴ３の入力接点１２．出力接点
１１の入出力電圧特性を第３図（ａ）のＸ曲線であると
すると、ＦＥＴ２，４で形成されるインバータの入出力
電圧特性は、ＦＥＴＩ、３で成形されるインバータの入
出力接点がたすき掛けになるため、グラフの入出力電圧
軸を入れ換えて表示して７曲線で示すことができる。こ
の時、Ｘ、 ７曲線の交点Ａ、 Ｂ、 Ｃ点が第
５図に置けるフリップフロップ内接点１１゜Ｉ２のとり
得ることの可能な電圧を示すが、Ｃ点は電気的に不安定
で、安定点はＡ、 Ｂ点である。
タを形成する。この一対のインバータの入出力接点はた
すき掛けに接続されてフリップフロップを形成し、メモ
リセルとして′Ｈ”、 “し”レベルのデータ保持がな
される。すなわち接点１１は一方のインバータの出力接
点であると共に他方のインバータの入力接点であり、ま
た、接点１２は一方のインバータの入力接点であると共
に他方のインバータの出力接点である。第３図（ａ）は
フリップフロップの双安点状態を示す内部接点電位関係
図である。２つの曲線Ｘ、Ｙはフリップフロップを形成
するインバータ各々の入出力電圧特性を示している。第
５図において例えばＦＥＴ３の入力接点１２．出力接点
１１の入出力電圧特性を第３図（ａ）のＸ曲線であると
すると、ＦＥＴ２，４で形成されるインバータの入出力
電圧特性は、ＦＥＴＩ、３で成形されるインバータの入
出力接点がたすき掛けになるため、グラフの入出力電圧
軸を入れ換えて表示して７曲線で示すことができる。こ
の時、Ｘ、 ７曲線の交点Ａ、 Ｂ、 Ｃ点が第
５図に置けるフリップフロップ内接点１１゜Ｉ２のとり
得ることの可能な電圧を示すが、Ｃ点は電気的に不安定
で、安定点はＡ、 Ｂ点である。
従って、メモリセル回路内の接点１１．１２は電源投入
時にはＡ、 Ｂ点のいずれか一方の電圧で安定する。
時にはＡ、 Ｂ点のいずれか一方の電圧で安定する。
メモリセルからのデータ読み出し及びメモリセルへのデ
ータ書込みはトランスファーゲートＦＥＴ５，６を介し
てデイジットｇＤＬ、Ｄπへ読み出す、あるいはデイジ
ット線ＤＬ、■■から書き込むことによりなされる。す
なわち、読み出しはワード線ＷＬを“Ｈ＋＋レベルとし
てＦＥＴ５，６をオンさせ、メモリセル内接点電圧をデ
イジット線ＤＬ、、［に現出させてデイジット線ＤＬ、
Ｕ■に生ずる電位差を増幅して読み出し、書込みはメモ
リセル内接点電圧と相反する電圧をデイジット線ＤＬ、
ＴＩに印加し、第３図（ａ）における安定点Ａを日へ、
あるいは安定点Ｂを八へ外部から強制的に変化させるこ
とによって行う。
ータ書込みはトランスファーゲートＦＥＴ５，６を介し
てデイジットｇＤＬ、Ｄπへ読み出す、あるいはデイジ
ット線ＤＬ、■■から書き込むことによりなされる。す
なわち、読み出しはワード線ＷＬを“Ｈ＋＋レベルとし
てＦＥＴ５，６をオンさせ、メモリセル内接点電圧をデ
イジット線ＤＬ、、［に現出させてデイジット線ＤＬ、
Ｕ■に生ずる電位差を増幅して読み出し、書込みはメモ
リセル内接点電圧と相反する電圧をデイジット線ＤＬ、
ＴＩに印加し、第３図（ａ）における安定点Ａを日へ、
あるいは安定点Ｂを八へ外部から強制的に変化させるこ
とによって行う。
［発明が解決しようとする問題点］
上述した従来のメモリセル回路では、２つのインバータ
の電源は共通化されているので、電源投入時にメモリセ
ル内接点の電圧は第３図（ａ）に示すＡ点、Ｂ点のいず
れに安定するかは不確定である。一般には２つのインバ
ータの特性のアンバランスあるいは電気的擾乱等により
確定する。従ってメモリ回路を動作させる場合において
電源投入するときには、必ず全メモリセルにデータ書込
みを行って初期化する必要が生ずる。このため、高集積
化したメモリ回路等においては、動作が正常に行われる
か否かの判定を行う選別工程時の電気的試験で全てのメ
モリセルを初期化する処理が必要となるため、選別作業
長時間かが不可避であるという欠点があった。そして、
電源投入した後、全てのメモリセル保持データの初期化
が短時間に行える回路が希求されていた。
の電源は共通化されているので、電源投入時にメモリセ
ル内接点の電圧は第３図（ａ）に示すＡ点、Ｂ点のいず
れに安定するかは不確定である。一般には２つのインバ
ータの特性のアンバランスあるいは電気的擾乱等により
確定する。従ってメモリ回路を動作させる場合において
電源投入するときには、必ず全メモリセルにデータ書込
みを行って初期化する必要が生ずる。このため、高集積
化したメモリ回路等においては、動作が正常に行われる
か否かの判定を行う選別工程時の電気的試験で全てのメ
モリセルを初期化する処理が必要となるため、選別作業
長時間かが不可避であるという欠点があった。そして、
電源投入した後、全てのメモリセル保持データの初期化
が短時間に行える回路が希求されていた。
本発明は上記従来の事情に鑑みなされたもので初期化に
必要であったメモリセルへの書込過程を不要とすること
ができるメモリセル回路を提供することを目的とする。
必要であったメモリセルへの書込過程を不要とすること
ができるメモリセル回路を提供することを目的とする。
［発明の従来技術に対する相違点コ
上述した従来のメモリセル回路に対し、本発明はメモリ
セル回路内の２鞘のインバータ回路への電源を各々独立
に供給するという相違点を有する。
セル回路内の２鞘のインバータ回路への電源を各々独立
に供給するという相違点を有する。
［問題点を解決するための手段］
本発明のメモリセル回路は、２組のインバータ回路の各
々の入出力端子をたすき掛けに接続して構成され、一方
のインバータ回路の高電位電源端子あるいは低電位電源
端子と他方のインバータ回路の高電位電源端子あるいは
低電位電源端子との電源供給を独立としたフリップフロ
ップ回路を備えたことを特徴とする。
々の入出力端子をたすき掛けに接続して構成され、一方
のインバータ回路の高電位電源端子あるいは低電位電源
端子と他方のインバータ回路の高電位電源端子あるいは
低電位電源端子との電源供給を独立としたフリップフロ
ップ回路を備えたことを特徴とする。
［実施例コ
次に本発明について図面を参照しつつ説明を行う。
第１図は本発明の第１実施例の回路図である。
ＦＥＴはすべて従来のメモリセル回路と同等の構成であ
り、従来と同一部分には同一符号を付して重複する説明
は省略する。本実施例の特徴部分は２組のインバータ回
路の電源端子は従来例ではＶＤＤが共通となっていたの
に対して、ＶＤＤ Ｉ。
り、従来と同一部分には同一符号を付して重複する説明
は省略する。本実施例の特徴部分は２組のインバータ回
路の電源端子は従来例ではＶＤＤが共通となっていたの
に対して、ＶＤＤ Ｉ。
ＶＤＤ２に独立に接続したところである。尚、本実施例
のメモリセル動作はＶＤＤＩ、ＶＤＤ２の電圧値を共に
従来例のＶＤＤと同一とすることにより、従来と同様動
作を行うのでその説明は省く。
のメモリセル動作はＶＤＤＩ、ＶＤＤ２の電圧値を共に
従来例のＶＤＤと同一とすることにより、従来と同様動
作を行うのでその説明は省く。
次に、本実施例の特徴部分である電源投入時の動作を説
明する。いま、電源投入時にＶＤＤ＝ＶＤＤＩ＞＞ＶＤ
Ｄ２となる電圧を印加したとすると、メモリセル内の２
組のインバータ回路の人出力特性は第３図（ｂ）に示す
関係となる。すなわち、従来存在したフリップフロップ
の双安定性はなく、安定点は第３図（ｂ）の０点で示す
１点のみとなる。従って、接点１１は“Ｉ］”レベル（
〜ＶＤＤ１）接点１２は“Ｌ”レベル（〜ＯＶ）で安定
する。そして、この状態からＶＤＤ２をＶＤＤＩ＝Ｖ
Ｄ Ｄの電圧とすればメモリセルの保持データは維持さ
れたまま従来のメモリセルと同様の回路状態となり、本
来のメモリ動作が行われる。尚、ここでワード線〜ＶＬ
のレベルは“′Ｈ″でもＩｆ Ｌ ＋１でも良い。
明する。いま、電源投入時にＶＤＤ＝ＶＤＤＩ＞＞ＶＤ
Ｄ２となる電圧を印加したとすると、メモリセル内の２
組のインバータ回路の人出力特性は第３図（ｂ）に示す
関係となる。すなわち、従来存在したフリップフロップ
の双安定性はなく、安定点は第３図（ｂ）の０点で示す
１点のみとなる。従って、接点１１は“Ｉ］”レベル（
〜ＶＤＤ１）接点１２は“Ｌ”レベル（〜ＯＶ）で安定
する。そして、この状態からＶＤＤ２をＶＤＤＩ＝Ｖ
Ｄ Ｄの電圧とすればメモリセルの保持データは維持さ
れたまま従来のメモリセルと同様の回路状態となり、本
来のメモリ動作が行われる。尚、ここでワード線〜ＶＬ
のレベルは“′Ｈ″でもＩｆ Ｌ ＋１でも良い。
第２図は本発明の第１実施例を適用したメモリ回路のメ
モリセルアレイの一部分を示す回路図である。図中、ワ
ード線は３本（ＷＬＩ、ＷＬ２゜ＷＬ３）、デイジット
線対は２組（ＤＬＩ、［Ｔ、 Ｄ Ｌ ２．■ｒｌ）
テ、６１個のメモリセルに電源ＶＤＤＩ、ＶＤＤ２を
接続した例である。ディジット線プルアップ回路１５は
デイジット線の出力レベルを制御するための回路である
。デコーダ回路Ｉ６は複数のワード線中の１本のみを“
′Ｈ”レベルとして、メモリセルを選択するための回路
である。第３図において電源ＶＤＤＩ、ＶＤＤ２を第３
図（ｂ）に示すようなＶＤＤＩ＞＞ＶＤＤ２として電源
投入すると、各々のメモリセルはＶＤＤＩ、ＶＤＤ２の
接続及びデイジット線どの接続の組合せにより“Ｈ″、
“Ｌ Ｉｆすなわち１′１′ｔｔ ０＋１データを任
意に選択して初期化できる。
モリセルアレイの一部分を示す回路図である。図中、ワ
ード線は３本（ＷＬＩ、ＷＬ２゜ＷＬ３）、デイジット
線対は２組（ＤＬＩ、［Ｔ、 Ｄ Ｌ ２．■ｒｌ）
テ、６１個のメモリセルに電源ＶＤＤＩ、ＶＤＤ２を
接続した例である。ディジット線プルアップ回路１５は
デイジット線の出力レベルを制御するための回路である
。デコーダ回路Ｉ６は複数のワード線中の１本のみを“
′Ｈ”レベルとして、メモリセルを選択するための回路
である。第３図において電源ＶＤＤＩ、ＶＤＤ２を第３
図（ｂ）に示すようなＶＤＤＩ＞＞ＶＤＤ２として電源
投入すると、各々のメモリセルはＶＤＤＩ、ＶＤＤ２の
接続及びデイジット線どの接続の組合せにより“Ｈ″、
“Ｌ Ｉｆすなわち１′１′ｔｔ ０＋１データを任
意に選択して初期化できる。
第２図においてメモリセルにＡ（ａ、ｂ）とする番地付
けを行えぼくａ：ワード線番号、ｂ＝ニブイジツト番号
）、ＶＤＤＩ及ＶＤＤ２により電源投入を行フた場合、
下表に示すようなメモリセルデータの初期化が行われる
。ここで、Ｈ，Ｌの区別は読み出し時にデイジット線Ｄ
ＬＩ、ＤＬ２に現れるレベルを示す。
けを行えぼくａ：ワード線番号、ｂ＝ニブイジツト番号
）、ＶＤＤＩ及ＶＤＤ２により電源投入を行フた場合、
下表に示すようなメモリセルデータの初期化が行われる
。ここで、Ｈ，Ｌの区別は読み出し時にデイジット線Ｄ
ＬＩ、ＤＬ２に現れるレベルを示す。
（以下、余白）
尚、Ｅ記ではメモリセル６個（すなわち６ビツト）につ
いての例を示したが、容易に類推できるように、大規模
のメモリ回路に対しても同等の操作が可能である。
いての例を示したが、容易に類推できるように、大規模
のメモリ回路に対しても同等の操作が可能である。
第５図は本発明の第２実施例の回路図である。
第１実施例と異なり本実施例は２紐のインバータ回路に
対しＶＤＤは共通とし、ＶＳＳＩ、ＶＳＳ２を独立化し
たものである。上記実施例と同様にＶＳＳＩ、ＶＳＳ２
がＶＳＳ１＝ＶＳＳ２＝ＧＮＤとなる電圧関係にあると
きには、メモリセル回路動作は従来例と全く同様となる
。本実施例の動作を第３図（Ｃ）も参照して説明する。
対しＶＤＤは共通とし、ＶＳＳＩ、ＶＳＳ２を独立化し
たものである。上記実施例と同様にＶＳＳＩ、ＶＳＳ２
がＶＳＳ１＝ＶＳＳ２＝ＧＮＤとなる電圧関係にあると
きには、メモリセル回路動作は従来例と全く同様となる
。本実施例の動作を第３図（Ｃ）も参照して説明する。
ＧＮＤ＝ＶＳＳＩ＜＜ＶＳＳ２として電源投入した場合
を考える。第３図（ｃ）のＸ曲線はＦＥＴＩ、３からな
るインバータ回路の入出力電圧特性を、７曲線はＦＥＴ
２．４からなるインバータ回路の入出力電圧特性を縦、
横軸を入れ換えて示したものである。この場合もやはり
ＶＳＳＩ＜（ＶＳＳ２となっているため、フリップフロ
ップの安定点はＥ点のみとなり、接点１１には“Ｌ Ｉ
Ｉレベル（〜ＶＳＳ１）、接点１２には“１Ｈ”レベル
（〜ＶＤＤ）が現れる。この状態からＶＳＳ２をＶＳＳ
１ ＝ＶＳＳ２＝ＧＮＤの電圧とすれば、メモリセル
の保持データは維持されたまま従来のメモリセルと同様
の回路状態となり、本来のメモリ動作が行ｔ）れる。
を考える。第３図（ｃ）のＸ曲線はＦＥＴＩ、３からな
るインバータ回路の入出力電圧特性を、７曲線はＦＥＴ
２．４からなるインバータ回路の入出力電圧特性を縦、
横軸を入れ換えて示したものである。この場合もやはり
ＶＳＳＩ＜（ＶＳＳ２となっているため、フリップフロ
ップの安定点はＥ点のみとなり、接点１１には“Ｌ Ｉ
Ｉレベル（〜ＶＳＳ１）、接点１２には“１Ｈ”レベル
（〜ＶＤＤ）が現れる。この状態からＶＳＳ２をＶＳＳ
１ ＝ＶＳＳ２＝ＧＮＤの電圧とすれば、メモリセル
の保持データは維持されたまま従来のメモリセルと同様
の回路状態となり、本来のメモリ動作が行ｔ）れる。
［発明の効果］
以上に説明したように本発明は、メモリセル回路の２組
のインバータ回路の電源端子に各々独立した電源供給を
行うことによって、電源投入時にメモリセル保持データ
を確定させることを可能としているため、次の様な効果
を奏する。すなわち、（１）メモリ回路製造時の選別工
程における電気的試験において、電源投入順序に時間差
を与えるだけで全メモリセルの初期化が可能どなるため
、従来必要であった初期化に必要となる全メモリセルへ
の書き込み過程が不要となって試験時間が短縮される。
のインバータ回路の電源端子に各々独立した電源供給を
行うことによって、電源投入時にメモリセル保持データ
を確定させることを可能としているため、次の様な効果
を奏する。すなわち、（１）メモリ回路製造時の選別工
程における電気的試験において、電源投入順序に時間差
を与えるだけで全メモリセルの初期化が可能どなるため
、従来必要であった初期化に必要となる全メモリセルへ
の書き込み過程が不要となって試験時間が短縮される。
そして、従来不良メモリセル検出には書き込みサイクル
により初期化し、読み出しサイクルにより不良メモリセ
ルを判定するという試験が必要であったが、本発明では
読み出しサイクルのみの試験で判定可能である。
により初期化し、読み出しサイクルにより不良メモリセ
ルを判定するという試験が必要であったが、本発明では
読み出しサイクルのみの試験で判定可能である。
（２）いわゆるＲＯＭコード（読み出し専用メモリ）化
がデイジット線対に対するメモリセルインバータ対への
電源線接続の絹合せ方により可能となり、ランダムアク
セスメモリにリードオンリメモリとしての機能を付加で
きて付加価値が増す。
がデイジット線対に対するメモリセルインバータ対への
電源線接続の絹合せ方により可能となり、ランダムアク
セスメモリにリードオンリメモリとしての機能を付加で
きて付加価値が増す。
（３）電ｆｇ電圧の操作のみで全メモリセルデータのク
リアが可能となり、書込動作によるデータクリア操作が
不要となる。
リアが可能となり、書込動作によるデータクリア操作が
不要となる。
以上、本発明は電源端子数が増えるだけで、従来のメモ
リ回路には持ち得なかった電源投入時の各セルデータの
初期化機能を実現できるという効果がある。
リ回路には持ち得なかった電源投入時の各セルデータの
初期化機能を実現できるという効果がある。
第１図は本発明の第１実施例に係るメモリセル回路の回
路図、第２図は第１実施例を適用したメモリ回路のメモ
リセルアレイの一部分を示す回路図、第３図（ａ）は従
来例の入出力電圧特性を示す図、第３図（ｂ）は第１実
施例の入出力電圧特性を示す図、第３図（Ｃ）は第２実
施例の入出力電圧特性を示す図、第４図は本発明の第２
実施例に係るメモリセル回路の回路図、第５図は従来例
のメモリセル回路の回路図である。 １．２・・・・・・デプレッション型負荷ＦＥＴ、３．
４・・・・・争・エンハンスメント型メモリセル駆動Ｆ
ＥＴ、 ・・トランスファＦＥＴ、 ・・デイジット線、 ・・ワード線。 日本電気株式会社 桑井清− ５，６φ赤φ・・ ＤＬ、ＩＪエニー・ ・ ＷＬ ・ ・ 赤 ・ ・ ・
路図、第２図は第１実施例を適用したメモリ回路のメモ
リセルアレイの一部分を示す回路図、第３図（ａ）は従
来例の入出力電圧特性を示す図、第３図（ｂ）は第１実
施例の入出力電圧特性を示す図、第３図（Ｃ）は第２実
施例の入出力電圧特性を示す図、第４図は本発明の第２
実施例に係るメモリセル回路の回路図、第５図は従来例
のメモリセル回路の回路図である。 １．２・・・・・・デプレッション型負荷ＦＥＴ、３．
４・・・・・争・エンハンスメント型メモリセル駆動Ｆ
ＥＴ、 ・・トランスファＦＥＴ、 ・・デイジット線、 ・・ワード線。 日本電気株式会社 桑井清− ５，６φ赤φ・・ ＤＬ、ＩＪエニー・ ・ ＷＬ ・ ・ 赤 ・ ・ ・
Claims (1)
- ２組のインバータ回路の各々の入出力端子をたすき掛け
に接続して構成され、一方のインバータ回路の高電位電
源端子あるいは低電位電源端子と他方のインバータ回路
の高電位電源端子あるいは低電位電源端子との電源供給
を独立としたフリップフロップ回路を備えたことを特徴
とするメモリセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038805A JPH02218093A (ja) | 1989-02-17 | 1989-02-17 | メモリセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038805A JPH02218093A (ja) | 1989-02-17 | 1989-02-17 | メモリセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02218093A true JPH02218093A (ja) | 1990-08-30 |
Family
ID=12535510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038805A Pending JPH02218093A (ja) | 1989-02-17 | 1989-02-17 | メモリセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02218093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018139165A (ja) * | 2012-07-18 | 2018-09-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1989
- 1989-02-17 JP JP1038805A patent/JPH02218093A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018139165A (ja) * | 2012-07-18 | 2018-09-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR20220119590A (ko) * | 2012-07-18 | 2022-08-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 기억 소자 및 프로그래머블 로직 디바이스 |
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