KR102141030B1 - P형 SiC 입자를 이용한 SiC MOSFET의 제조 방법 및 이를 이용하여 제조한 SiC MOSFET - Google Patents

P형 SiC 입자를 이용한 SiC MOSFET의 제조 방법 및 이를 이용하여 제조한 SiC MOSFET Download PDF

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Abstract

본 발명은, 입자 충격 고화 현상을 이용하여 상온에서도 높은 속도로 트렌치를 채울 수 있는 SiC MOSFET을 제조하는 방법 및 이를 이용하여 제조한 SiC MOSFET에 관한 것이다. 구체적으로 본 발명은, SJ(super-junction) 구조 MOSFET의 제조 방법에 있어서, N형 도펀트(dopant)로 도핑된 기판(substrate)을 형성하는 단계, 상기 기판 상에 드리프트층을 형성하는 단계, 상기 기판과 상기 드리프트층에 트렌치를 형성하는 단계, 및 파우더를 상기 형성된 트렌치에 충돌시켜 채우는 단계를 포함하는 것을 특징으로 하는, MOSFET의 제조 방법 및 이를 이용하여 제조된 MOSFET에 관한 것이다.

Description

P형 SiC 입자를 이용한 SiC MOSFET의 제조 방법 및 이를 이용하여 제조한 SiC MOSFET{MANUFACTURING METHOD FOR SiC MOSFET USING P-DOPED POWDER AND SiC MOSFET MANUFACTURED USING THE SAME}
본 발명은 슈퍼 정션(SJ, Super-Junction) 구조를 갖는 SiC MOSFET 및 그 제조방법에 관한 것으로, 보다 구체적으로는 SiC MOSFET의 트렌치(trench)를 P형으로 도전된 전도성 물질을 채우는 공정 시 입자를 고속으로 충격시키는 방법으로 성막하되, 입자를 P형으로 도핑하여 트렌치를 형성할 수 있는 제조 방법 및 이를 이용하여 제조한 SiC MOSFET에 관한 것이다.
사이리스터, MOSFET 및 IGBT 등의 전력반도체 소자는 산업, 가전 및 통신 등의 다양한 분야에서 실리콘 기반의 전력반도체 소자가 활용되고 있다. 이러한 전력반도제 소자는 다양한 응용분야에서 높은 전압 저지능력, 큰 전류 통전 능력 및 빠른 스위칭 특성 등이 요구되고 있다.
최근의 전력변환장치들은 고온 동작특성 및 고 효율화에 대한 요구가 대두되고 있는데, 일반적인 실리콘 전력반도체소자는 물질적인 특성한계로 고온에서의 동작 시 소자 특성이 떨어지는 특징을 가진다.
이에 대하여 실리콘에 비해 밴드갭이 넓은 SiC 및 GaN 등의 와이드 밴드갭(wide bandgap) 반도체 물질을 이용한 반도체소자의 개발이 활발히 진행되고 있다.
SiC(silicon carbide, 탄화 규소)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체로서, 절연 파괴 전계가 3 X 106 V/cm 로 실리콘의 약 10배, 에너지밴드갭은 3.26eV로 실리콘의 약 3배, 열전도도는 3.7W/cmK로서 실리콘의 약 3배 높은 특성을 가지고 있다. 따라서 실리콘에 비해 높은 항복전압을 가지면서도 손실은 적고 열 방출이 우수한 특성을 나타낸다. 결국 동일한 등급의 전력 반도체 소자 제작 시, 쿨링(Cooling) 시스템을 최소화할 수 있을 뿐만 아니라, 소자 크기 역시 작게 제조할 수 있어 생산 단가를 낮출 수 있게 한다.
특히 SiC는 단결정 성장을 통한 웨이퍼화가 용이하고 소자 제작공정이 기존 실리콘공정과 유사하여 실리콘 전력소자를 대체하는 반도체 물질로 많은 연구가 진행되고 있다.
이러한 SiC 전력 반도체 소자는 실리콘 기반의 전력반도체 소자에 비해 전력밀도를 3 ~10배까지 높일 수 있다. SiC의 우수한 물성으로 전력스위칭 소자로 적용할 경우 실리콘을 적용한 스위칭 소자에 비하여 1/10의 크기로 제조될 수 있으며, 스위칭 소자로 인한 전력손실도 현저하게 줄일 수 있다.
SiC의 절연 파괴 전계가 실리콘에 비하여 10배 정도 높고, 동일한 전압을 견디기 위한 드리프트층(이동 영역)의 두께는 실리콘에 비해 1/10 정도로 제조될 수 있기 때문에 동일한 전압인 경우 온-저항을 현저하게 줄일 수 있다.
SiC MOSFET의 드리프트층 영역의 비저항이 증가하면, MOSFET의 항복 전압이 증가하여, 고전압에서의 MOSFET의 동작 특성이 향상될 수 있다. 하지만 드리프트 영역의 비저항이 증가하면, 드리프트 영역의 온 저항값도 따라서 증가하게 된다.
실리콘으로 제조되는 실리콘 슈퍼정션 MOSFET의 경우에는 이와 같은 문제를 해결하기 위하여, 턴-온 상태의 저항을 감소시키면서도 높은 브레이크다운 전압을 확보할 수 있는 슈퍼정션 구조를 갖는 고전압 반도체 소자가 제안되고 있다.
실리콘을 재료로 하는 Si 슈퍼정션 MOSFET은 게이트와 게이트 사이의 에피 영역에 P형 이온을 도핑하여 P형 도전형 필러 영역을 형성함으로써, P형 도전형 필러와 N형 영역이 교대로 수직방향으로 형성되는 슈퍼정션 구조에 의하여 높은 항복전압이 형성될 수 있다.
즉, Si 슈퍼정션 MOSFET의 경우에는 드리프트 영역이 공핍층으로 전환될 수 있도록 드리프트 영역 내의 P형 도전형 영역을 교대로 형성되는 수직 접합층을 형성하면, 높은 N형 드리프트 농도를 적용할지라도 높은 항복 전압이 확보될 수 있어, 동일한 항복 전압에서 낮은 순방향 저항을 가지고 순방향 특성이 개선된 반도체 소자의 설계가 가능할 수 있다.
그러나 탄화규소 재질로 제조되는 SiC MOSFET의 경우에는 실리콘에 비해 탄화규소의 치밀하고 강한 물성특징에 의하여 이온주입 공정에서의 침투 깊이가 제한적이어서, 원하는 접합효과를 가지는 필러의 형성 깊이까지 P형 이온을 수직으로 드리프트층에 도핑하여 형성시키기가 곤란하게 된다. 또한, 드리프트 영역 내의 P형 필러 영역을 수직으로 형성하기 위해서는 공정 소요시간이 길어지고, 많은 제조 비용을 부담하게 된다.
따라서, SiC를 사용한 슈퍼정션 MOSFET에서 보다 경제적인 방법으로 제조할 수 있는 방법이 요구된다.
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 상온에서도 빠르게 트렌치 내부를 채울 수 있는 SiC MOSFET 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, SJ(super-junction) 구조 MOSFET의 제조 방법에 있어서, N형 도펀트(dopant)로 도핑된 기판(substrate)을 형성하는 단계; 상기 기판 상에 드리프트층을 형성하는 단계; 상기 기판과 상기 드리프트층에 트렌치를 형성하는 단계; 파우더를 P형 도펀트로 도핑하는 단계; 및 상기 도핑된 파우더를 상기 형성된 트렌치에 충돌시켜 채우는 단계를 포함하는 것을 특징으로 하는, MOSFET의 제조 방법을 제공한다.
이때, 상기 P형 도펀트는 Al일 수 있다.
그리고, 상기 파우더는, SiC 파우더일 수 있다.
상기 도핑하는 단계는, 상기 SiC 파우더와 Al 파우더를 혼합시키는 단계; 및 상기 혼합된 파우더를 소결시키는 단계를 포함할 수 있다.
상기 혼합시키는 단계는, 건식 혼합(dry mixing)일 수 있다.
상기 도핑하는 단계는, 상기 소결된 파우더를 볼밀시키는(ball-milling) 단계를 더 포함할 수 있다.
본 발명에 따른 SiC MOSFET 제조방법의 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 상온에서도 빠르게 공정을 진행할 수 있다는 장점이 있다.
또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 기존의 제조 방법 대비 상대적으로 저렴한 장비를 이용하여 제조가 가능하다는 장점이 있다.
본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1a는 본 발명의 일실시예에 따른 MOSFET 제조 방법의 순서도를 도시하는 도면이다.
도 1b는 본 발명의 일실시예에 따라 SiC 파우더를 도핑하는 단계(S104-1)의 세부 순서도를 도시하는 도면이다.
도 2 내지 도 7은 본 발명의 일실시에에 따른 제조 방법에 따른 기판의 변화를 도시하는 도면이다.
도 8은 본 발명의 일실시예에 따른 충진 단계를 수행하기 위한 에어로졸 데포지션 장치의 개념도를 도시하는 도면이다.
도 9는 본 발명의 일실시예에 따른 파우더의 크기(particle size)에 따른 성막 효율(deposition rate, r)의 그래프를 도시하는 도면이다.
도 10 내지 도 12는 본 발명의 일실시예에 따라, 파우더 입자의 크기가 각각 300nm, 500nm 및 1000nm700nm일 때 Al 도핑 후 XRD (X-ray diffraction) 데이터를 도시하는 그래프이다.
도 13은 본 발명의 일실시예에 따라, 파우더 크기에 따른 XRD 세기 비율(XRD intensity ratio)을 도시하는 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a는 본 발명의 일실시예에 따른 MOSFET 제조 방법의 순서도를 도시하는 도면이다. 도 1b는 본 발명의 일실시예에 따라 SiC 파우더를 도핑하는 단계(S104-1)의 세부 순서도를 도시하는 도면이다.
도 2 내지 도 7은 본 발명의 일실시에에 따른 제조 방법에 따른 기판의 변화를 도시하는 도면이다. 이하, 도 1의 순서도와 함께 도 2 내지 도 7의 기판의 변화를 함께 참조하여 설명한다.
도 2를 참조하면, 기판(201)이 제공되고 있으며(S101 단계), 기판 상에 드리프트층(202)이 형성(S102 단계)되고 있다. 이때, 기판(201)과 드리프트층(202)은 N형 도펀트(dopant)로 도핑될 수 있다.
드리프층을 형성하는 단계에서는, 예를 들면 질소(N)와 같은 불순물이 주입되어 형성된 N형 반도체 웨이퍼가 제공된다. 또한, 상기 제1도전형 드리프트층(202)은 질소(N)와 같은 불순물이 주입되어 형성된 N형 에피텍셜층일 수도 있다. 이러한 제1도전형 드리프트층(202)의 농도는 대략 1×1018 cm-3 정도이고, 두께는 대략 8 ~ 15 ㎛ 정도일 수 있으나, 이러한 농도 및 두께로 본 발명이 한정되는 것은 아니다.
이어서, S103 단계인 트렌치(trench)를 형성하는 단계로 진행할 수 있다. 예를 들어, 트렌치를 형성하기 위하여, 도 3에서와 같이 하드 마스크(301, hard mask)로 패터닝하고, 도 4에서와 같이 RIE(Reactive Ion Etching)을 이용하여 트렌치(401)를 에칭시킬 수 있다. 하지만, 이러한 트렌치 형성 방법에 한정되는 것은 아니다.
이와 같이 형성된 트렌치(401)에, 도 5에서와 같이 파우더(501)를 채울(S104-1, S104-2 단계, 파우더 충진) 수 있다. 본 발명의 일실시예에서는, 먼저 파우더를 P형으로 도핑(S104-1)시키고, 도핑시킨 파우더를 이용하여 충진(S104-2)하도록 제안한다.
MOSFET에서는 P형이랑 N형이랑 전계 밸런싱을 통해서 소자 안정화를 이루어야 하는데, P형 트렌치의 도핑 정도가 높아야(P+) 전계 밸런싱이 원할하게 이루어질 수 있다. 이를 위해서, 본 발명에서는 단순 SiC 파우더를 충진하는 것 보다는 P형으로 도핑된 SiC 파우더를 이용하여 트렌치를 충진시키도록 제안하는 것이다.
이때, 본 발명의 일실시예에서는, 파우더(501)는 상온에서 소정 속도 이상 가속된 상태(즉, 고속으로) 상기 기판에 충돌하도록 제안한다. 바람직하게, 이하에서 후술하겠지만, 충돌을 위한 파우더 수송 기체의 유량은 6 ~ 8 SLM(Standard liter per minute) 일 수 있다.
고속으로 가속된 파우더(입자)가 트렌치가 형성된 기판에 충돌하게 되면, 도 6에서와 같이 트렌치 내부가 파우더를 형성하는 성분으로 성막(701, 또는 충진 filling)이 이루어질 수 있다.
본 발명의 일실시예에서, 상기 파우더는 P형으로 도핑된 SiC(P-doped SiC) 입자일 수 있다. 이를 위해 S104-1에서는 SiC 파우더를 P형으로 도핑시킨다.
도 1b의 순서도를 참조하여, 보다 구체적으로 SiC 파우더를 도핑하는 단계에 대해서 두 가지 실시예를 설명한다.
제 1 실시예 - Si/CB/Al 파우더 혼합
Al:Si:C의 몰비가 0.3:0.7:1 ~ 0.2:0.8:1로 파우더를 준비(S201 단계)하고, 혼합(Mixing, S202 단계)시킨다. 믹싱된 파우더를 약 1800 ~ 2000 °C에서 하소(calcine)한다. 그리고, 약 10시간 정도 에탄올을 용매로 볼밀(Ball-milling in ethanol media)을 수행(S204 단계)한다.
그리고, 볼밀된 결과물을 60°C 진공 분위기에서 24시간동안 건조시킨다. 건조시킨 후 약 80 μm메시 사이즈의 채(mesh sieve)를 이용하여 거르거나, 건식 볼밀을 수행한다.
제 2 실시예 - SiC/Al 파우더 혼합
Al-doped SiC 분말은 알루미늄 분말(순도 99.9 %)과 SiC 분말(순도 99.9 %)을 출발 물질로 사용한다. 반응물 분말을 Al:SiC = 0.1:1의 몰비로 칭량(S201 단계)한 다음, 분말 배치를 6 시간 동안 건식 혼합(S202 단계)시킨다. 최종적으로 혼합물을 진공 소결로(vacumm sintering furnace)에 넣고 2000 ℃에서 약 30분 동안 가열 속도 10 ℃ / min 및 진공도 약 10 ℃/1 Pa로 소결(S203 단계)시킨다.
소결 시킨 후 볼밀을 수행(S204 단계)하여, 뭉쳐있는 입자들을 떼어내어 적절한 입자 크기에 맞춘다.
특히, 본 발명의 일실시예에서는, 상기 SiC 분말(파우더)의 크기가 100nm ~ 500nm가 되도록 제안한다. 왜냐하면, 파우더의 크기가 너무 작을 경우 성막 속도나 효율이 낮아질 수 있으며, 파우더의 크기가 너무 클 경우에는 정상적으로 성막이 이루어질 수 없기 때문이다(도 9 참조). 더군다나, 상술판 P형으로 도핑할 때, 내부까지 Al의 치환이 효과적으로 일어나기 위해서는, 입자의 크기가 상대적으로 작아야 하기 때문이다(도 10 내지 13 참조).
마지막으로 S105 단계에서는, 도 7에 도시된 바와 같이 파우더(501)에 의해서 성막이 이루어진 기판 상부를 에칭하여 기판(201) 상부를 평탄화 시킨다.
한편, 본 발명의 일실시예에 따른 파우더 충진 단계(S104 단계)는, 에어로졸 데포지션(Aerosol Deposition) 방식을 이용하도록 제안한다. 왜냐하면, 효과적인 충돌 속도와 효과적인 파우더 크기를 형성하기 위해서는 에어로졸 데포지션 방식이 적합할 수 있기 때문이다.
이하에서, 에어로졸 데포지션 방식을 이용하여 충진(성막) 단계를 수행하는 방식을 설명한다.
도 8은 본 발명의 일실시예에 따른 충진 단계를 수행하기 위한 에어로졸 데포지션 장치의 개념도를 도시하는 도면이다.
먼저, 도 1에 도시한 바와 같이 본 발명의 일 실시예에 따른 에어로졸 분말 증착 장치는 챔버(1), 스테이지(13), 진공 펌프(12), 파우더(분말) 배출관(123), 에어로졸 챔버(2), 가스 실린더(22), 파우더 공급관(333), 운송가스 공급관(223), 노즐(310), 배출량 제어 밸브(311)를 포함할 수 있다.
챔버(1)는 증착이 이루어지는 공간을 제공하며, 진공 펌프와 연결되어 내부에 진공압이 작용할 수 있다.
챔버(1) 내부에는 스테이지(13)가 배치되어 있다. 스테이지(13) 위에는 상술한 기판(201)이 위치하여, 고정될 수 있다.
스테이지(3)는 구동부(도시하지 않음)와 연결되어, XYZ 방향의 3축으로 이동할 수 있으며, 스테이지의 이동은 구동부와 연결된 제어부(도시하지 않음)에 의해서 제어될 수 있다.
진공 펌프(12)는 세라믹 분말 배출관(123)을 통해 증착 챔버(1)와 연결될 수 있다. 진공펌프(12)는 챔버(1)를 진공 상태로 유지시킬 수 있다. 실질적으로 완벽한 진공은 불가능하므로, 예를 들어, 진공펌프(12)는 챔버(1)를 수 ~ 수십 torr 이하로 유지시킬 수 있다.
한편, 챔버(1)는 에어로졸 챔버(2)와 연결되어 있으며, 에어로졸 챔버(2)에서 생성된 에어로졸 입자는 파우더 공급관(333)을 통해서 챔버(1)로 공급된다. 즉, 이와 같이 에어로졸화 된 입자는, 상술한 도핑되지 않은 SiC 파우더 입자로서, 약 100 ~ 500 nm의 크기를 가진다.
공급되는 에어로졸 입자는 노즐(310)을 통해 가속되어 스테이지(13)에 고정되어 있는 기판(201)에 충돌한다. 이때 챔버(1)와 에어로졸 챔버(2) 사이의 압력 차이에 의해서 에어로졸 입자가 가속될 수 있을 것이다. 이때, 에어로졸 입자의 분사 속도는 세라믹 분말 공급관(333)의 단면적과 분사 노즐의 오리피스(orifice)에 따라서 변화될 수 있다. 가스공급유량, 오리피스 크기 및 모양, 증착 면적 등은 형성하고자 하는 코팅층에 따라서 선택될 수 있다.
노즐(310)로 분사되는 에어로졸에 의해서 코팅층이 성막될 수 있다.
본 발명에 따른 증착 장치를 통해서 코팅층을 형성하기 위해서는 먼저, 기판(201)을 스테이지(13) 위에 고정한다. 기판 위에 형성하고자 하는 코팅층의 면적 및 모양에 따라 스테이지(13)는 제어부를 통해서 XYZ축으로 설정에 따라 움직인다. 그리고, 배출량 제어 밸브(311)를 열어 노즐(31)을 통해서 에어로졸 입자를 기판(201) 상으로 공급(가속)하여 코팅층을 형성할 수 있다.
도 9는 본 발명의 일실시예에 따른 파우더의 크기(particle size)에 따른 성막 효율(deposition rate, r)의 그래프를 도시하는 도면이다.
성막 효율은, 단위 시간 1분 당 증착에 의해서 성막이 이루어지는 필름의 부피를 μm3 단위로 측정한 데이터를 의미한다.
파우더의 크기가 매우 작을 경우에는 충돌 시 충분한 운동 에너지가 형성되지 못하여 성막이 거의 이루어지지 못하고 있다는 것을 확인할 수 있다(그래프 상에서 10 ~ 100 nm 구간).
또한, 파우더의 크기가 지나치게 클 경우, 성막에 충분한 운동에너지가 제공될 수는 있으나, 뒤에 충돌되는 파우더에 의해서 먼저 성막되어 있는 필름이 훼손되어, 성막 효율이 낮아지게 된다(1,000 ~ 10,000 nm 구간의 데이터 참조). 이와 같이 일부 성막이 훼손됨에 따라서, 형성되는 필름 내부에 입자가 빼곡하게 채워지지 못하고 공동이 형성되는 단점 역시 존재한다.
특히, 이와 같은 파우더 크기에 따른 성막 효율은, 기판(Substrate)의 종류나 파우더 입자의 종류에 따라서도 크게 영향을 받게 된다. 왜냐하면 충격에 의해서 파티클이 부서지면서 증착되어야 하는데, 파티클의 경도나 기판의 경도에 따라서 그 적정한 크기가 달라지기 때문이다.
본 발명의 일실시예에서는, SiC 기판 상에 형성된 트렌치에 SiC 파우더 입자를 충돌시켜 성막을 시키는 경우, 가장 효과적으로 성막을 시키기 위한 파우더 입자의 크기는 100 ~ 1,000 nm 범위에 속한다는 것을 확인할 수 있다. 이하 도 10 내지 도 13에서 도핑 효율에 대해서 살펴보겠지만, 본 발명에서는 이러한 성막 효율과 도핑 효율을 함께 고려하여 파우더 입자의 크기를 100 ~ 500 nm로 제안한다.
도 10 내지 도 12는 본 발명의 일실시예에 따라, 파우더 입자의 크기가 각각 300 nm, 500 nm 및 1000nm700 nm일 때 Al 도핑 후 XRD (X-ray diffraction) 데이터를 도시하는 그래프이다.
도 10 내지 도 12의 XRD 그래프 상에서, SiC에 대응하는 피크는 ●로 표시하였으며, Al에 대응하는 피크는 ■로 표시하였다.
도 10의 그래프를 참조하였을 때, 순수 SiC에 대한 XRD 데이터와 거의 일치하는 것을 확인할 수 있으며, 메인 피크(1001, peak)는 SiC (111)면에 대응하는 피크이다. 즉, 도 10의 XRD 그래프 상에서 Al에 대응하는 피크는 발견되지 않았다.
Al 피크인 ■ 피크가 없다는 것은, SiC에서 Si 대신 Al이 제대로 치환되었다는 의미이며, 도핑이 제대로 이루어졌다는 것을 의미한다. 반대로, Al 피크가 존재한다면(이하 도 11 및 도 12), 도핑이 제대로 이루어지지 않은 것으로 해석할 수 있을 것이다.
도 11은 파우더의 크기가 500nm인 경우 Al 피크인 ■ 피크(1101, 1102)가 나타난 것을 볼 수 있다. 다만 나타난 ■ 피크(1101, 1102)의 세기(intensity)가 세지 않은 것으로 봤을 때 Si 대신 Al이 상당수 치환되고 일부만이 치환되지 않아 ■ 피크(1101, 1102)로 나타나는 것이라 해석된다.
도 12의 XRD 그래프를 참조하면, ■ 피크(1201, 1202)의 세기가 도 11에서의 세기보다 세진 것으로 나타난다. Al (111) 면에 대한 ■ 피크(1201)의 크기만을 비교하였을 때, 도 11에서의 ■ 피크(1101) 보다 약 3~4배 정도 커진 것으로 보인다. 따라서, 도 11의 500 nm 보다 700 nm일 때 Al 도핑 효율이 더 안 좋다고 해석할 수 있다.
도 13은 본 발명의 일실시예에 따라, 파우더 크기에 따른 XRD 세기 비율(XRD intensity ratio)을 도시하는 도면이다.
X축은 파우더 사이즈를 나타내며 100 nm 단위로 데이터를 기록하였다. Y축은 Intensity Al (111)면 / Intensity SiC (111)면 비율을 나타낸다. 즉, SiC (111) 면 피크의 넓이세기와 Al (111) 면 피크의 넓이세기 비율을 나타내는 수치이다. Al (111) 면의 피크 강도가 넓높을 수록 Al 도핑이 제대로 이루어지지 않은 것으로 볼 수 있을 것이다.
도시된 그래프를 참조하면, 약 100 ~ 500 nm 범위에서는 Al 도핑이 제대로 이루어진다고 볼 수 있지만, 600 nm 이상에서는 Al의 도핑이 제대로 이루어지지 않는다고 해석할 수 있을 것이다.
그렇기 때문에, 본 발명에서는, Al 도핑이 효과적으로 일어날 수 있으며 동시에 성막이 제대로 일어날 수 있도록, 파우더의 크기(particle size)를 100 ~ 500 nm의 범위로 한정하도록 제안하는 것이다.
이상으로 본 발명에 따른 SiC MOSFET 제조방법 및 이를 이용하여 제조된 MOSFET의 실시예를 설시하였으나 이는 적어도 하나의 실시예로서 설명되는 것이며, 이에 의하여 본 발명의 기술적 사상과 그 구성 및 작용이 제한되지는 아니하는 것으로, 본 발명의 기술적 사상의 범위가 도면 또는 도면을 참조한 설명에 의해 한정／제한되지는 아니하는 것이다. 또한 본 발명에서 제시된 발명의 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로써 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의해 사용되어질 수 있을 것인데, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의한 수정 또는 변경된 등가 구조는 특허청구범위에서 기술되는 본 발명의 기술적 범위에 구속되는 것으로서, 특허청구범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능한 것이다.

Claims (7)

  1. SJ(super-junction) 구조 MOSFET의 제조 방법에 있어서,
    N형 도펀트(dopant)로 도핑된 기판(substrate)을 형성하는 단계;
    상기 기판 상에 드리프트층을 형성하는 단계;
    상기 기판과 상기 드리프트층에 트렌치를 형성하는 단계;
    파우더를 P형 도펀트로 도핑하는 단계; 및
    상기 도핑된 파우더를 상기 형성된 트렌치에 충돌시켜 채우는 단계를 포함하되,
    상기 P형 도펀트는 Al이며 상기 파우더는 SiC 파우더이고,
    상기 도핑하는 단계는,
    상기 SiC 파우더와 Al 파우더를 혼합시키는 단계;
    상기 혼합된 파우더를 소결시키는 단계; 및
    상기 소결된 파우더를 볼밀시키는(ball-milling) 단계를 포함하는 것을 특징으로 하는,
    MOSFET의 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서, 상기 혼합시키는 단계는,
    건식 혼합하는 것을 특징으로 하는,
    MOSFET의 제조 방법.
  6. 삭제
  7. 삭제
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