KR102127041B1 - Emi 차폐를 위한 더미 도전성 구조들 - Google Patents

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Abstract

반도체 디바이스는 제 1 도전 층 및 제 2 도전 층을 갖는다. 제 1 도전 층의 제 1 부분은 제 2 도전 층의 제 1 부분과 정렬된다. 절연 층이 제 1 도전 층 및 제 2 도전 층 위에 증착된다 . 제 3 도전 층은 제 1 도전 층의 제 1 부분 및 제 2 도전 층의 제 1 부분과 수직으로 정렬되는 제 3 도전 층의 제 1 부분을 포함한다. 전기 컴포넌트는 제 1 도전 층 및 제 2 도전 층 위에 배치된다. 인캡슐란트는 제 1 도전 층, 제 2 도전 층 및 전기 컴포넌트 위에 증착된다. 인캡슐런트, 제 1 도전 층 및 제 2 도전 층을 통해 절단이 이루어진다. 제 4 도전 층은 제 1 도전 층, 제 2 도전 층 및 인캡슐란트의 측 표면들 위에 증착된다.

Description

EMI 차폐를 위한 더미 도전성 구조들{DUMMY CONDUCTIVE STRUCTURES FOR EMI SHIELDING}
본 발명은 일반적으로 반도체 디바이스들에 관한 것으로서, 보다 구체적으로는, 전자기 간섭(EMI)의 차폐를 위한 더미 도전성 구조들(dummy conductive structures)을 형성하는 방법을 포함하는 반도체 디바이스에 관한 것이다.
반도체 디바이스들은 현대 전자 제품들에서 흔히 발견된다. 반도체 디바이스들은 신호 프로세싱, 고속 계산들, 전자기 신호들의 송신 및 수신, 전자 디바이스들의 제어, 포토-일렉트릭(photo-electric), 및 텔레비전 디스플레이를 위한 시각적 이미지들의 생성과 같은 광범위한 기능들을 수행한다. 반도체 디바이스들은 통신들, 전력 변환, 네트워크들, 컴퓨터들, 엔터테인먼트 및 소비자 제품들의 분야들에서 발견된다. 반도체 디바이스들은 군사용 애플리케이션들, 항공, 자동차, 산업용 제어기들 및 사무용 장비에서 또한 발견된다.
반도체 디바이스들은 종종, 전자기 간섭(EMI), 라디오 주파수 간섭(RFI), 고조파 왜곡 또는 다른 디바이스 간 간섭, 예컨대, 크로스-토크로서 또한 알려지는 용량성, 유도성 또는 도전성 커플링(이들은 IPD들의 동작을 방해할 수 있음)에 민감하다. 디지털 회로들의 고속 스위칭은 또한 간섭을 생성한다.
도전 층들은 흔히, 반도체 패키지들 위에 형성되어 EMI 및 다른 간섭으로부터 패키지 내의 전자 부품들을 차폐한다. 차폐 층들은, 신호들이 패키지 내의 반도체 다이 및 이산 컴포넌트들에 충돌하기 전에 EMI를 흡수한다. 일부 차폐 층들은 패키지 기판을 통해 접지에 전기적으로 커플링되어 성능을 개선한다. 접지에 대한 양호한 전기적 연결성을 또한 갖는 단순한 프로세스를 사용하여 차폐 층을 형성하는 데 있어 많은 난제들이 있다.
도 1a 내지 1d는 소우 스트리트(saw street)에 의해 분리되는 복수의 반도체 다이를 갖는 반도체 웨이퍼를 예시한다.
도 2a 내지 2f는 더미(dummy) 도전성 구조들을 갖는 패키지 기판을 형성하는 프로세스를 예시한다.
도 3a 내지 도 3e는 더미 도전성 구조들에 커플링된 차폐 층을 갖는 패키지 기판을 사용하여 반도체 패키지들을 형성하는 프로세스를 예시한다.
도 4는 인쇄 회로 보드 상에 장착된 반도체 패키지들 중 하나를 예시한다.
도 5는 패키지 기판의 도전 층들을 통해 접지에 연결되어 있는 더미 도전성 구조들을 예시한다.
도 6은 도전성 범프들을 통해 인쇄 회로 보드에 직접 연결된 더미 도전성 구조들을 예시한다.
도 7a 내지 도 7c는 평면도에서 3개의 예시적인 더미 도전성 구조 레이아웃들을 예시한다.
도 8은 상이한 유형들의 패키지들이 더미 도전성 구조들을 갖는 반도체 패키지와 함께 장착되어 있는 인쇄 회로 보드를 예시한다.
본 발명은 유사한 번호들이 동일하거나 유사한 엘리먼트들을 나타내는 도면들을 참조하여 이하의 설명에서 하나 이상의 실시예들로 설명된다. 본 발명이 본 발명의 목적들을 달성하기 위한 최상의 모드의 관점에서 설명되지만, 본 발명은, 첨부된 청구항들 및 이하의 개시 및 도면들에 의해 지지되는 그의 등가물들에 의해 정의된 바와 같은 본 발명의 사상 및 범위 내에 포함될 수 있는 대안들, 수정들 및 등가물들을 커버하도록 의도된다는 것이 당업자들에 의해 인지될 것이다. 본원에서 사용된 "반도체 다이"란 용어는 단수 및 복수 형태 둘 모두를 모두 지칭하며, 따라서 단일 반도체 디바이스 및 다수의 반도체 디바이스들 둘 모두를 지칭할 수 있다.
반도체 디바이스들은 일반적으로, 프런트-엔드 제조와 백-엔드 제조라는 2개의 복합 제조 프로세스들을 사용하여 제조된다. 프런트-엔드 제조는 반도체 웨이퍼의 표면 상의 복수의 다이의 형성을 포함한다. 웨이퍼 상의 각각의 다이는 능동 및 수동 전기 컴포넌트들을 포함하며, 이들은 전기적으로 연결되어 기능적 전기 회로들을 형성한다. 트랜지스터들 및 다이오드들과 같은 능동 전기 컴포넌트들은 전류의 흐름을 제어하는 능력을 갖는다. 커패시터들, 인덕터들 및 레지스터들과 같은 수동 전기 컴포넌트들은 전기 회로 기능들을 수행하는 데 필요한 전압과 전류 간의 관계를 생성한다.
백-엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 싱귤레이팅(singulating)하고 구조적 지지, 전기적 상호연결 및 환경적 격리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 싱귤레이팅하기 위해, 웨이퍼는 소우 스트리트들(saw streets) 또는 스크라이브들(scribes)이라고 불리는 웨이퍼의 비-기능 영역들을 따라 금을 긋고 분할된다. 웨이퍼는 레이저 절단 툴 또는 톱날을 사용하여 싱귤레이팅된다. 싱귤레이션 후에, 개별 반도체 다이는 다른 시스템 컴포넌트들과의 상호연결을 위한 핀들 또는 접촉 패드들을 포함하는 패키지 기판에 장착된다. 반도체 다이 위에 형성된 접촉 패드들은 그 후 패키지 내의 접촉 패드들에 연결된다. 전기 연결들은 도전 층들, 범프들, 스터드 범프들, 도전성 페이스트들, 와이어본드들, 또는 다른 적절한 상호연결 구조들로 제조될 수 있다. 인캡슐란트(encapsulant) 또는 다른 몰딩 물질은 물리적 지지 및 전기적 격리를 제공하기 위해 패키지 위에 증착된다. 완성된 패키지는 그 후 전기 시스템에 삽입되고 반도체 디바이스의 기능성은 다른 시스템 컴포넌트들이 이용 가능하게 된다.
도 1a는 실리콘, 게르마늄, 알루미늄 인화물, 알루미늄 비화물, 갈륨 비소, 갈륨 질화물, 인듐 인화물, 실리콘 탄화물 또는 구조적 지지를 위한 다른 벌크 물질과 같은 베이스 기판 물질(122)을 갖는 반도체 웨이퍼(120)를 도시한다. 복수의 반도체 다이 또는 컴포넌트들(124)은 비-활성 다이간 웨이퍼 영역 또는 소우 스트리트(126)에 의해 분리된 채로 웨이퍼(120) 상에 형성된다. 소우 스트리트(126)는 반도체 웨이퍼(120)를 개별 반도체 다이(124)로 싱귤레이팅하기 위한 절단 영역들을 제공한다. 일 실시예에서, 반도체 웨이퍼(120)는 100-450 밀리미터(mm)의 폭 또는 직경을 갖는다.
도 1b는 반도체 웨이퍼(120)의 부분의 단면도를 도시한다. 각각의 반도체 다이(124)는, 배면 또는 비-활성 표면(128) 및 반도체 다이 내에 또는 그 상에 형성되고 원하는 전기 설계 및 다이의 기능에 따라 전기적으로 상호연결된 능동 디바이스들, 수동 디바이스들, 도전 층들, 및 유전체 층들로서 구현되는 아날로그 또는 디지털 회로들을 포함하는 활성 표면(130)을 갖는다. 예를 들어, 회로는, 아날로그 회로들 또는 디지털 회로들 예컨대, 디지털 신호 프로세서(DSP), 주문형 집적 회로들(ASIC), 메모리 또는 다른 신호 프로세싱 회로를 구현하기 위해 활성 표면(130) 내에 형성되는 하나 또는 그 초과의 트랜지스터들, 다이오드들 및 다른 회로 엘리먼트들을 포함할 수 있다. 반도체 다이(124)는 또한 RF 신호 프로세싱을 위해 인덕터들, 커패시터들 및 레지스터들과 같은 집적 수동 디바이스(IPD)들을 포함할 수 있다. 일부 실시예들에서, IPD들은 활성 표면(130) 위의 금속 층들에 형성된다.
전기 도전 층(132)은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 전해 도금, 무전해 도금 프로세스 또는 다른 적합한 금속 증착 프로세스를 사용하여 활성 표면(130) 위에 형성된다. 도전 층(132)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag) 또는 다른 적합한 전기 도전성 물질의 하나 이상의 층들일 수 있다. 도전 층(132)은 활성 표면(130) 상의 회로들에 전기적으로 연결되는 접촉 패드들로서 동작한다.
도 1c에서, 전기 도전성 범프 물질은 증발, 전해 도금, 무전해 도금, 볼 드롭(ball drop) 또는 스크린 인쇄 프로세스를 사용하여 도전 층(132) 위에 증착된다. 범프 물질은 선택적인 플럭스 용액(flux solution)을 갖는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 이들의 결합일 수 있다. 예를 들어, 범프 물질은 공융(eutectic) Sn/Pb, 하이-리드 솔더 또는 무연 솔더일 수 있다. 범프 물질은 적합한 부착 또는 본딩 프로세스를 사용하여 도전 층(132)에 본딩된다. 일 실시예에서, 범프 물질은 도전성 볼들 또는 범프들(134)을 형성하기 위해 물질의 용해점 위로 그 물질을 가열함으로써 리플로우(reflow)된다. 일 실시예에서, 도전성 범프들(134)은 습윤 층, 배리어 층 및 접착 층을 갖는 언더 범프 금속화(UBM) 위에 형성된다. 도전성 범프들(134)은 또한 도전 층(132)에 압착 본딩되거나 열압착 본딩될 수 있다. 도전성 범프들(134)은 기판에 대한 전기적 연결을 위해 도전 층(132) 위에 형성될 수 있는 하나의 유형의 상호연결 구조를 나타낸다. 상호연결 구조는 또한 본드 와이어들, 도전성 페이스트, 스터드 범프, 마이크로 범프 또는 다른 전기적 상호연결을 사용할 수 있다.
도 1d에서, 반도체 웨이퍼(120)는 톱날 또는 레이저 절단 툴(142)을 사용하여 소우 스트리트들(126)을 통해 개별 반도체 다이(124)로 싱귤레이팅된다. 개별 반도체 다이(124)는, 싱귤레이션 이전 또는 이후에 KGD(known good die)의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 2a는 캐리어(200)를 예시한다. 캐리어(200)는 코어 기판(202) 및 코어 기판의 대향하는 표면들 상에 형성된 시드 층들(204, 206)을 포함한다. 캐리어(200)의 영역은 소우 스트리트(210)에 대한 디바이스 형성 영역들 사이에 예비된다. 코어 기판(202)은, 페놀 무명 페이퍼(phenolic cotton paper), 에폭시, 수지, 직조 유리(woven glass), 무광 유리, 폴리에스테르 및 다른 보강 섬유들 또는 패브릭들과 결합되는 폴리테트라플루오로에틸렌 예비-함침(프리프레그), FR-4, FR-1, CEM-1 또는 CEM-3의 하나 이상의 라미네이팅된 층들을 포함할 수 있다. 일 실시예에서, 코어 기판(202)은 직조 섬유 및 필러(filler)를 갖는 합성물이다. 대안적으로, 코어 기판(202)은 하나 이상의 절연 층 또는 패시베이션 층을 포함한다. 시드 층들(204 및 206)은 Cu 또는 다른 적합한 도전성 물질로 형성된다. 일 실시예에서, 캐리어(200)는 구리-클래드 라미네이트(CCL)이다.
도 2b에서, 전기 도전 층(232)은 인쇄, PVD, CVD, 스퍼터링, 전해 도금 또는 무전해 도금과 같은 패터닝 및 금속 증착 프로세스를 사용하여 시드 층(204) 위에 형성된다. 도전 층(232)은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적합한 전기 도전성 물질의 하나 이상의 층들을 포함한다. 일 실시예에서, 포토레지스트 마스크 층이 시드 층(204) 위에 증착되고 도전 층(232)의 형성을 위해 원하는 대로 패터닝된다. 도전성 물질은 마스크 층의 개구들에 증착되어 시드 층(204) 상에서 직접적으로 도전 층(232)을 형성한다. 마스크는 일반적으로 도전 층(232)의 형성 후에 제거된다. 도전 층들을 패터닝하는 다른 부가, 반-부가 또는 감법 방법들이 도전 층(232)을 형성하도록 다른 실시예들에서 사용된다.
도전 층(232)은 별개의 부분들(232a, 232b)을 포함한다. 도전 층(232a)은 제조되는 패키지의 전기적 기능에 기초하여 원하는 대로 패터닝되어서, 캐리어(200) 위에 형성되는 기판은 패키지 내의 디바이스들과, PCB 또는 패키지가 장착될 다른 기판 사이를 적절히 상호연결한다. 캐리어(200)는 결국, 제거될 것이고, 도전 층(232a)의 접촉 패드들은 기판 상에 장착되는 반도체 및 다른 전기 디바이스들에 대한 접촉 패드를 형성할 것이다. 그러므로, 도전 층(232a)의 접촉 패드들은 통상적으로, 상호연결 구조가 기판과 형성되는 패키지의 서브컴포넌트 사이에서 요구되는 위치들에 제공되어야 한다. 도전 층(232a)은 또한 재분배층(RDL)으로서 동작하도록 도전성 트레이스들을 포함할 수 있고, 따라서, 형성되는 패키지 기판 내의 다음-레벨 상호연결을 위해 원하는 대로 전기 연결들을 측방향으로 라우팅한다.
도전 층(232b)은 소우 스트리트들(210)에 걸쳐 형성되는 더미 패턴이다. 도전 층(232b)은, 형성되는 디바이스의 전기적 기능성을 위해 도전 층이 직접적으로 사용되지 않거나 필수적이지 않기 때문에, 더미 패턴으로서 지칭된다. 일부 실시예들에서, 도전 층(232b)은 도전 층(232a)으로부터 전기적으로 격리된다. 다른 실시예들에서, 도전 층(232a)의 일부는 접지 전압 전위를 제공하거나 수용하도록 도전 층(232b)에 전기적으로 커플링된다. 도전 층(232b)은 소우 스트리트들(210)에 걸쳐 형성되어서, 소우 스트리트들을 통한 싱귤레이션(singulation)은 형성되는 기판의 측들로부터 노출되는 더미 패턴의 측 표면들을 발생시킨다. 싱귤레이션 후에 도전 층(232b)의 노출된 측 표면들은 차폐 층을 전기적으로 연결하는데 사용된다.
도 2c에서, 도전성 필라들(226)이 도전 층(232) 위에 형성된다. 도전성 필라들(226)은 예를 들어, 패터닝된 포토레지스트 마스크에 도전성 물질을 증착시킴으로써 도전 층(232)과 유사한 방식으로 형성된다. 도전성 필라들(226)은 도전 층(232a) 위의 도전성 필라들(226a) 및 도전 층(232b) 위의 도전성 필라들(226b)을 포함한다. 도전성 필라들(226a)은 패키지 기판에서 도전성 비아들로서 동작하고, 도전 층(232a)으로부터 후속적으로 형성된 도전 층들로 수직으로 기능적 전기 신호들을 라우팅한다.
도전성 필라들(226b)은 도전 층(232b)과 유사한 더미 패턴을 형성한다. 일 실시예에서, 도전성 필라들(226b)은 균일한 풋프린트(footprint)를 갖는 더미 구조들을 형성하기 위해 도전 층(232b) 바로 위에 실질적으로 동일한 패턴으로 형성되고 도전 층(232b)과 수직으로 정렬된다. 도전성 필라들(226b)은 패키지 기판을 싱귤레이팅할 때 전체 더미 구조의 측 표면을 노출시키기 위해 도전 층(232b)과 유사하게 소우 스트리트들(210)과 오버랩한다.
도 2d에서, PVD, CVD, 인쇄, 스핀 코팅, 스프레이 코팅, 슬릿 코팅, 롤링 코팅, 라미네이션, 소결 또는 열 산화를 사용하여 캐리어(200), 도전 층(232) 및 도전성 필라들(226) 위에 절연 또는 패시베이션 층(240)이 형성된다. 절연 층(240)은, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 탄탈륨 5산화물(Ta2O5), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 벤조시클로부텐(BCB), 폴리이미드(PI), 폴리벤즈옥사졸(PBO), 필라들 또는 섬유들을 갖거나 갖지 않는 폴리머 유전체 레지스트, 또는 유사한 구조적 및 유전체 특성들을 갖는 다른 물질들의 하나 이상의 층들을 포함한다. 다른 실시예들에서, 절연 층(240)은 몰딩 프로세스에 적용되는 인캡슐란트이다. 만약 필요하다면, 절연 층(240)은 도전성 필라들(226)을 노출시키고 절연 층(240)의 상부 표면과 동일 평면에 있는 도전성 필라들의 상부 표면을 생성하기 위해 기계적 그라인딩, 화학적 기계적 평탄화(CMP) 또는 다른 적합한 프로세스를 사용하여 평탄화된다. 다른 실시예들에서, 절연 층(240)이 필름-원조 몰딩 프로세스들을 사용하여 적용되어서, 도전성 필라들(226)은 몰딩 프로세스에 의해 커버되지 않는다.
도전 층(222)은 절연 층(240) 및 도전성 필라들(226) 상에 형성된다. 도전 층(222)은 도전 층(232)과 유사하게 형성되고 동작한다. 도전 층(222a)은 기판 상에 나중에 배치되는 회로들에 동작 가능하게 연결되는 도전 층(222)의 일부이다. 도전 층(222a)은 도전성 필라들을 통한 도전 층(232a)에 대한 전기적 연결을 위해 도전성 필라들(226) 위의 접촉 패드들을 포함한다. 도전 층(222a)은 또한 후속적으로 형성되는 도전 층들에 대한 전기적 상호연결을 위한 접촉 패드들을 포함한다. 일부 경우들에서, 도전 층(222a) 부분은 도전성 필라(226a)에 대한 연결을 위한 그리고 또한, 도전성 필라(226a) 바로 맞은편의 동일한 접촉 패드 위에 후속적으로 형성된 도전성 필라를 위한 접촉 패드로서 역할을 할 수 있다.
도전 층(222a)은, 형성되는 패키지의 전기적 기능성에 대해 원하는 대로 접촉 패드들을 서로 전기적으로 커플링하도록 도전성 트레이스들 또는 RDL을 포함한다. 도전 층(222b)은 도전 층(222)의 더미 패턴 부분이다. 도전 층(222b)은 도전 층(232b) 및 도전성 필라들(226b) 위에 패터닝되고 이들과 정렬된다. 일부 실시예들에서, 도전 층(222b)은 아래 도 5에 예시된 바와 같이, 접지 연결을 제공하거나 수용하도록 도전 층(222a)의 일부에 커플링된다.
도 2e에서, 도전성 필라들(216)이, 도전성 필라들(226)의 이전 형성과 유사한 방식으로 도전 층(222) 위에 형성된다. 도전성 필라들(216a)은 다음 레벨 상호연결을 위해 사용되는 반면에, 도전성 필라들(216b)은 도전 층(232), 도전성 필라들(226) 및 도전 층(222)의 이전에 형성된 더미 패턴 부분들 위에 형성되고 이들과 정렬된 더미 패턴이다.
절연 층(230)은 절연 층(240)과 유사한 방식으로 도전 층(222) 및 도전성 필라들(216) 위에 형성된다. 절연 층(230)은 도전 층(222)과 도전성 필라들(216) 사이의 공간들을 커버하고 충전한다. 만약 필요하다면, 도전성 필라들(216)은 기계적 평탄화, CMP, 화학적 에칭 또는 다른 적합한 프로세스에 의해 노출된다. 평탄화 프로세스는 도전성 필라들(216)의 상부 표면들과 동일 평면 상에 있는 절연 층(230)의 상부 표면을 남긴다. 다른 실시예들에서, 필름-원조 몰딩은 도전성 필라들(216)의 상부 표면들을 커버하지 않고 절연 층(240)을 적용하는데 사용된다.
도전 층(212)은 절연 층(230) 및 도전성 필라들(216)의 상부 표면들 위에 패터닝된다. 도전 층(212a)은 상호연결 구조들이 기판 상에 제공되도록 허용하기 위한 접촉 패드들을 포함한다. 도전 층(212a)은 또한 원하는 대로 전기 신호들의 측방향 분배를 위한 도전성 트레이스들을 포함한다. 도전 층(212b)은 도전 층(232b), 도전성 필라들(226b), 도전 층(222b) 및 도전성 필라들(216b) 위에 형성되고 이들과 정렬되는 도전 층(212)의 더미 패턴 부분이다.
도 2f에서, 패키지 기판(250)을 완성하기 위해, 절연 또는 패시베이션 층(220)이 도전 층(212) 위에 증착되고 캐리어(200)가 제거된다. 패키지 기판(250)은, 패키지 내의 전자 디바이스들이 도전 층(232) 상에 배치되고 도전 층(212)이 전기적 상호연결을 위해 최종 패키지로부터 노출되도록 선택적으로 뒤집힌다. 절연 층(220)은 절연 층들(230 및 240)과 유사한 방식으로 형성된다. 절연 층(220)은 도전 층(212)과 함께 평탄화될 수 있거나, 또는 도전 층(212)을 완전히 커버한 채로 남겨질 수 있다. 다른 유형의 전기적 상호연결을 범핑(bumping)하거나 제공하기 위해 접촉 패드들을 노출시키도록 레이저 직접 제거, 화학적 에칭 또는 다른 적합한 프로세스에 의해, 도전 층(212a)의 접촉 패드들 위의 절연 층(220)을 통해 개구가 후속적으로 형성된다.
시드 층(204)을 포함하는 캐리어(200)는, 화학적 에칭, 화학적 기계적 평탄화(CMP), 기계적 그라인딩 또는 도전 층(232) 및 절연 층(240)을 노출하기 위한 다른 적합한 프로세스에 의해 제거된다. 시드 층(204)의 제거는 도전 층(232)의 다양한 부분들을 전기적으로 격리시킨다.
패키지 기판(250)은 어레이로 복수의 패키지 형성 영역을 포함한다. 2개의 패키지 형성 영역들이 도 2f의 3개의 소우 스트립트들(210) 사이에 도시된다. 그러나 일반적으로, 2개보다 훨씬 많은 디바이스들이 패키지 기판(250) 상에서 2차원 어레이로 한 번에 형성된다. 패키지 형성 영역들은 전기 신호의 측방향 분배를 위한 도전 층들(212a, 222a, 232a) 및 후속 도전 층들 사이를 수직으로 연결하기 위한 도전성 필라들(216a, 226a)을 포함한다. 패키지 기판(250)은, 반도체 패키지에 대한 인터포저 또는 상호연결 기판으로서 동작하도록 팬-인(fan-in), 팬-아웃(fan-out) 또는 다른 구성으로 패키지 기판의 상부로부터 하부로 전기 신호들을 라우팅한다.
패키지 기판(250)은 패키지 기판의 소우 스트리트(210)에 걸쳐 임의의 원하는 패턴으로 형성되는 더미 도전성 구조들(252)을 포함한다. 더미 도전성 구조들(252)은 도전 층들(212b, 222b, 232b) 및 도전성 필라들(216b, 226b)의 정렬된 부분들의 스택(stack)으로 구성된다. 더미 도전성 구조들(252)의 각각의 도전 층 및 도전성 필라들은, 더미 도전성 구조들이 전체적으로, 전체 기판 두께를 통해 대략 균일하게 연장되도록 대략 동일한 풋프린트를 포함한다. 도 7a 내지 7c는 더미 도전성 구조들(252)에 대한 다수의 가능한 패턴들 중 3개를 예시한다. 패키지 기판(250)은 두 레벨들의 도전성 필라들에 의해 연결되는 3개의 도전 층들을 갖는 것으로 도시되지만, 다른 실시예들에서, 임의의 수의 층들이 패키지 기판을 형성하는데 사용된다.
도 3a 내지 도 3e는 패키지 기판(250)을 사용하여 반도체 패키지를 형성하는 것을 예시한다. 도 3a에서, 반도체 다이(124) 및 이산 컴포넌트들(258)은 도전 층(232a)의 접촉 패드들 상에 장착된다. 이산 컴포넌트들(258)은 인덕터들, 커패시터들 및 레지스터들과 같은 이산 수동 디바이스일 수 있거나, 또는 다이오드들 또는 트랜지스터들과 같은 이산 반도체 컴포넌트들일 수 있다. 솔더 페이스트(259)는, 이산 컴포넌트들(258)이 연결되는 접촉 패드들 상에 인쇄되고, 이산 컴포넌트들 및 반도체 다이(124)는 패키지 기판(250) 위에 배치된다. 솔더 페이스트(259) 및 도전성 범프들(134)을 리플로우하도록 열이 인가된다. 리플로우 후에, 반도체 다이(124)는 도전성 범프들(134)을 통해 도전 층(232a)에 기계적으로 본딩되고 전기적으로 연결되며, 이산 컴포넌트들(258)은 솔더 페이스트(259)를 통해 도전 층(232a)에 기계적으로 본딩되고 전기적으로 연결된다. 동일한 또는 상이한 기능성을 갖는 부가적인 반도체 다이(124) 및 이산 컴포넌트들(258)은 임의의 원하는 전기적 기능성을 구현하도록 제공될 수 있다. 다른 실시예들에서, 반도체 다이(124) 또는 다른 능동 디바이스들 없이, 예를 들어, 라디오 주파수(RF) 필터 네트워크를 형성하기 위해, 수동 컴포넌트들만이 형성되고 패키지 기판(250) 상에 배치된다.
도 3b에서, 인캡슐란트 또는 몰딩 화합물(270)이 페이스트 인쇄, 압축 몰딩, 트랜스퍼 몰딩, 액체 인캡슐란트 몰딩, 진공 라미네이션, 스핀 코팅 또는 다른 적합한 애플리케이터(applicator)를 사용하여 절연 물질로서 패키지 기판(250), 반도체 다이(124), 및 이산 컴포넌트들(258) 위에 증착된다. 인캡슐란트(270)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트 또는 적절한 필러를 갖는 폴리머와 같은 폴리머 복합 물질일 수 있다. 인캡슐란트(270)는 비-도전성이고 외부 엘리먼트들 및 오염물로부터 반도체 디바이스를 환경적으로 보호한다. 또한, 인캡슐란트(270)는 광에 대한 노출로 인한 저하로부터 반도체 다이(124)를 보호한다. 도 3c에서, 도전성 범프들(274)은 도전 층(132) 상의 도전성 범프들(134)과 유사한 방식으로 도전 층(212)의 접촉 패드들 상에 형성된다.
반도체 다이(124), 이산 컴포넌트들(258), 및 인캡슐란트(270)를 갖는 패키지 기판(250)은 도 3d의 캐리어(280) 에 배치된다. 캐리어(280)는 실리콘, 폴리머, 베릴륨 산화물, 유리 또는 구조적 지지를 위한 다른 적절한 저비용의 강성 물질과 같은 희생 베이스 물질(sacrificial base material)을 포함한다. 계면 층 또는 양-측 테이프(282)가 임시 접착 본딩 필름, 에칭-정지 층 또는 열-방출 층으로서 캐리어(280) 위에 형성된다.
일단 캐리어(280) 상에서, 톱날 또는 레이저 절단 툴(284)은 패키지 기판(250)의 인캡슐란트(270) 및 더미 도전성 구조들(252)을 통해 패널을 별개의 반도체 패키지들(300)로 싱귤레이팅하는데 사용된다. 더미 도전성 구조들(252)을 통한 싱귤레이션은, 인캡슐란트(270)의 측 표면과 모두 동일 평면에 있는, 도전 층(212b), 도전성 필라들(216b), 도전 층(222b), 도전성 필라들(226b) 및 도전 층(232b)의 측 표면들을 남긴다. 더미 도전성 구조들(252)은 반도체 패키지들(300)의 측들에서 노출된다.
도 3e에서, 차폐 층(310)이 적절한 금속 증착 기술들, 예를 들어, CVD, PVD 또는 무전해 도금을 사용하여 반도체 패키지들(300) 위에 적용된다. 차폐 층(310)은 더미 도전성 구조들(252)의 노출된 측 표면들뿐만 아니라 인캡슐란트(270)의 상부 표면 및 측 표면들을 커버한다. 스퍼터링 또는 도금 프로세스는 차폐 층(310)이 인캡슐란트(270) 및 더미 도전성 구조들(252)의 표면들 상에 부착되게 한다. 차폐 층(310)은 EMI를 차단하는 양호한 커버리지를 제공하기 위해 반도체 패키지들(300)의 상부 및 모든 측 표면을 완전히 커버한다. 차폐 층(310)은 도미 도전성 구조들(252)에 전기적으로 연결되며, 이는 차폐 층의 전기 도전성을 개선하고 이에 따라 차폐 성능을 개선한다.
반도체 패키지들(300)은 예를 들어, 픽 앤 플레이스(pick and place) 동작을 사용하여 캐리어(280)로부터 제거된다. 반도체 패키지(300)의 제거를 더 용이하게 하도록 계면 층(282)의 접착을 감소시키기 위해 열 또는 자외선이 사용될 수 있다. 반도체 패키지들(300)은 예를 들어, 테이프 및 릴(reel)로 판매를 위해 패키징될 수 있다. 도 4는 전자 디바이스의 부분으로서 PCB 또는 다른 기판(312) 상에서 사용중인 반도체 패키지(300)를 예시한다. PCB(312)는 PCB의 표면 상의 접촉 패드들(314)을 포함한다. 반도체 패키지(300)는 PCB(312) 상에 배치되고, 도전성 범프들(274)은 반도체 패키지를 PCB에 기계적으로 본딩하고 전기적으로 연결하도록 리플로우된다.
반도체 다이(124) 및 이산 디바이스(258)는, 도전 층(232a), 도전성 필라들(226a), 도전 층(222a), 도전성 필라들(216a), 도전 층(212a) 및 도전성 범프들(274)에 의해 서로, PCB(312)에, 그리고 PCB(312) 상의 다른 전기 컴포넌트들에 전기적으로 연결된다. 전기적 연결은 반도체 다이(124) 및 이산 디바이스(258)의 기능성이, 다른 반도체 패키지의 기능성과 함께 전자 디바이스에 통합되도록 허용한다.
더미 도전성 구조들(252)은 기판(250)의 소우 스트리트에 형성되고, 차폐 층(310)에 전기적으로 연결하기 위해 싱귤레이션 후에 반도체 패키지(300)의 에지들에 안착된다. 기판(250)은 임의의 수의 도전 및 절연 층들이 스택된 채로 형성될 수 있으며, 도전 층들 각각은 단순히 더미 도전성 구조들(252)에 대한 소우 스트리트 내에 남겨진 부분을 갖는다. 차폐 층(310)은 EMI, RFI 및 반도체 패키지(300) 상에 입사되는 다른 간섭이 반도체 다이(124) 및 이산 디바이스(258)에 도달하는 것을 감소시키는 것을 돕는다. 반도체 다이(124)에 도달하는 간섭은 반도체 다이 상의 능동 및 수동 회로들의 성능을 저하시킬 수 있다. 차폐 층(310)은 간섭의 상당 부분을 차단한다. 더미 도전성 구조들(252)은 전류 흐름을 위한 부가적인 단면적을 제공함으로써 차폐 층(310)의 전류 처리 능력을 증가시킨다. 증가된 전류 처리 능력은 차폐 층(310)이 차단하는 간섭의 양을 증가시킨다.
도 5는 도전 층(222c)을 통해 더미 도전성 구조들(252)에 대한 선택적인 접지 연결을 갖는 반도체 패키지(316)를 예시한다. 도전 층(222c)은 더미 부분들(222b)을 도전성 트레이스 부분들(222a)과 결합하는 도전 층(222)의 부분이다. 실드 층(310)은 도전성 범프들(274), 도전 층(212a), 도전성 필라들(216a) 및 도전 층(222c)을 통해 PCB(312) 상의 접지 전압 노드에 전기적으로 연결된다. 도전 층(222c)을 통한 접지 연결은 차폐 능력을 개선한다. 패키지 기판(250)의 도전 층들 중 임의의 것이 더미 도전성 구조들(252)을 접지에 연결하는데 사용될 수 있지만, 더미 도전성 구조들의 모든 층들은 서로 수직으로 연결되기 때문에 단지 단일 층만이 연결될 필요가 있다. 일부 실시예들에서, 다수의 도전 층들은 더미 도전성 구조들(252)을 접지에 연결한다. 다른 실시예들에서, 더미 도전성 구조들(252)의 상이한 부분들이 상이한 도전 층들에 의해 접지에 연결된다.
도 6은 도전성 범프들(274b)을 사용하여 PCB(312) 상의 접지 전압 노드에 직접 연결되는 더미 도전성 구조들(252)을 갖는 반도체 패키지(300)를 예시한다. 도전성 범프들(274b)은, 도전성 범프들(274a)이 형성되고 동시에 접촉 패드들(314)에 본딩되는 것과 동시에 도전 층(212b) 상에 형성된다. 도전성 범프들(274)은 PCB(312)로의 더미 도전성 구조들(252)에 대한 직접적인 전기적 연결을 제공한다. 도전성 범프들(274b)을 통한 접지 연결은 패키지(320)에 대한 간섭을 감소시키는데 있어 차폐 층(310)의 성능을 개선한다.
도 7a 내지 7c는 더미 도전성 구조들(252)이 형성될 수 있는 패턴들에 대한 비-제한적인 옵션들을 예시한다. 도 7a는 반도체 패키지(300)의 각각의 모서리에 형성된 부분들 및 패키지의 각각의 측을 따른 별개의 부분들을 갖는 더미 도전성 구조들(252)을 도시한다. 도전성 필러들(216 및 226)을 형성하는데 사용되는 도전 층들을 포함하는 각각의 도전 층은, 도 7a 내지 도 7c에서 예시되지 않은, 반도체 다이(124), 이산 디바이스(258) 및 PCB(312)를 전기적으로 연결하기 위해 필요한 패키지 내부의 임의의 부분들 외에도, 더미 도전성 구조들(252)에 대한 예시된 영역들의 부분들을 포함하도록 패터닝된다. 도 7b는 반도체 패키지(300) 둘레에 완전히 형성된 더미 도전성 구조(252)를 예시한다. 도 7c는 반도체 패키지(300)의 모서리들에만 형성되는 더미 도전성 구조들(252)을 예시한다. 더미 도전성 구조들(252)은 또한 반도체 패키지(300)의 측들에만 또는 임의의 다른 원하는 패턴으로 형성될 수 있다.
도 8은, 복수의 반도체 패키지들이 반도체 패키지(300)와 함께 PCB(312)의 표면 상에 장착되어 있는, 칩 캐리어 기판 또는 PCB(312)를 갖는 전자 디바이스(350)에 통합되는, 차폐 층(310)을 갖는 반도체 패키지(300)를 예시한다. 전자 디바이스(350)는 애플리케이션에 의존하여 하나의 유형의 반도체 패키지 또는 다수의 유형들의 반도체 패키지들을 가질 수 있다.
전자 디바이스(350)는 하나 이상의 전기적 기능들을 수행하기 위해 반도체 패키지들을 사용하는 자립형 시스템일 수 있다. 대안적으로, 전자 디바이스(350)는 보다 큰 시스템의 서브컴포넌트일 수 있다. 예를 들어, 전자 디바이스(350)는 태블릿, 셀룰러 전화, 디지털 카메라, 통신 시스템, 또는 다른 전자 디바이스의 부분일 수 있다. 대안적으로, 전자 디바이스(350)는 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입될 수 있는 다른 신호 프로세싱 카드일 수 있다. 반도체 패키지는 마이크로프로세서들, 메모리들, ASIC, 로직 회로들, 아날로그 회로들, RF 회로들, 이산 디바이스들 또는 다른 반도체 다이 또는 전기 컴포넌트들을 포함할 수 있다. 소형화 및 중량 감소는 제품이 시장에서 수용되기 위해 필수적이다. 반도체 디바이스들 간의 거리는 더 높은 밀도를 달성하기 위해 감소될 수 있다.
도 8에서, PCB(312)는 PCB 상에 장착된 반도체 패키지의 구조적지지 및 전기적 상호연결을 위한 일반적인 기판을 제공한다. 도전성 신호 트레이스들(314)은 증발, 전해 도금, 무전해 도금, 스크린 인쇄 또는 다른 적합한 금속 증착 프로세스를 사용하여 PCB(312)의 표면 상에 또는 그의 층들 내부에 형성된다. 신호 트레이스들(314)은 반도체 패키지들, 장착된 컴포넌트들 및 다른 외부 시스템 컴포넌트들 각각 사이에서 전기 통신을 제공한다. 트레이스(314)는 또한, 필요에 따라 반도체 패키지들 각각에 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 디바이스는 2개의 패키징 레벨을 갖는다. 제 1 레벨 패키징은 반도체 다이를 중간 기판에 기계적으로 그리고 전기적으로 부착하기 위한 기술이다. 제 2 레벨 패키징은 중간 기판을 PCB에 기계적으로 그리고 전기적으로 부착하는 것을 포함한다. 다른 실시예에서, 반도체 디바이스는 다이가 PCB에 기계적으로 그리고 전기적으로 직접 장착되는 제 1 레벨 패키징만을 가질 수 있다.
예시를 위해, 본드 와이어 패키지(356) 및 플립 칩(358)을 포함하는 여러 유형들의 제 1 레벨 패키징이 PCB(312) 상에서 도시된다. 부가적으로, 여러 유형의 제 2 레벨 패키징은 볼 그리드 어레이(BGA)(360), 범프 칩 캐리어(BCC)(362), 랜드 그리드 어레이(LGA)(366), 멀티-칩 모듈(MCM)(368), 쿼드 플랫 비-리드 패키지(QFN)(370), 쿼드 플랫 패키지(372), 및 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(374)를 포함한다. 일 실시예에서, eWLB(374)는 팬-아웃(fan-out) 웨이퍼 레벨 패키지(Fo-WLP) 또는 팬-인 웨이퍼 레벨 패키지(Fi-WLP)이다. 시스템 요건들에 의존하여, 제 1 및 제 2 레벨 패키징 스타일들의 임의의 결합으로 구성된 반도체 패키지들의 임의의 결합은 물론, 다른 전자 컴포넌트가 PCB(312)에 연결될 수 있다. 일부 실시예들에서, 전자 디바이스(350)는 단일 부착 반도체 패키지를 포함하는 반면에, 다른 실시예들은 다수의 상호연결된 패키지들을 필요로 한다. 단일 기판 위에 하나 이상의 반도체 패키지들을 결합함으로써, 제조자들은 사전-제작된 컴포넌트들을 전자 디바이스들 및 시스템들에 통합시킬 수 있다. 반도체 패키지들은 정교한 기능성을 포함하기 때문에, 전자 디바이스들은 덜 비싼 컴포넌트들 및 능률적인(streamlined) 제조 프로세스를 사용하여 제조될 수 있다. 결과적인 디바이스들은 고장날 가능성이 적고 제조하기에 덜 비싸서, 소비자들에 대한 비용을 낮춘다.
본 발명의 하나 이상의 실시예들이 상세히 예시되었지만, 당업자들은 다음의 청구항들에 기술된 바와 같은 본 발명의 범위를 벗어나지 않고 이들 실시예들에 대한 변형들 및 적응들이 이루어질 수 있다는 것을 인지할 것이다.

Claims (20)

  1. 반도체 디바이스를 제조하는 방법으로서,
    제 1 도전 층을 형성하는 단계;
    제 1 도전 층 위에 도전성 필라(conductive pillar)를 형성하는 단계;
    제 2 도전 층을 형성하는 단계 ― 상기 제 1 도전 층의 제 1 부분은 상기 제 2 도전 층의 제 1 부분 및 상기 도전성 필라와 수직으로 정렬됨 ― ;
    상기 제 1 도전 층, 상기 도전성 필라, 및 상기 제 2 도전 층 위에 인캡슐란트(encapsulant)를 증착하는 단계;
    상기 인캡슐란트, 상기 제 1 도전 층의 제 1 부분, 상기 도전성 필라 및 상기 제 2 도전 층의 제 1 부분을 절단(cutting through)하는 단계; 및
    상기 제 1 도전 층, 상기 도전성 필라, 상기 제 2 도전 층 및 상기 인캡슐란트의 측부 표면들과 접촉하는 제 3 도전 층을 증착하는 단계를 포함하는,
    반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 제 1 부분과 별개의 제 2 부분을 포함하도록 상기 제 1 도전 층을 형성하는 단계; 및
    상기 제 2 도전 층의 제 1 부분을 상기 제 1 도전 층의 제 2 부분에 연결하는 제 2 부분을 포함하도록 상기 제 2 도전 층을 형성하는 단계를 더 포함하는,
    반도체 디바이스를 제조하는 방법.
  3. 제2항에 있어서,
    상기 제 1 도전 층의 제 2 부분 상에 도전성 범프(conductive bump)를 배치하는 단계를 더 포함하고,
    상기 도전성 범프는 상기 제 2 도전 층을 통해 상기 제 1 도전 층의 제 1 부분에 전기적으로 연결되는,
    반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    상기 제 1 도전 층의 제 1 부분 상에 도전성 범프를 배치하는 단계; 및
    상기 도전성 범프를 이용하여 기판에 상기 반도체 디바이스를 장착하는 단계를 더 포함하는,
    반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서,
    상기 제 1 도전 층 및 상기 제 2 도전 층 위에 전기 컴포넌트를 배치하는 단계; 및
    상기 전기 컴포넌트 위에 상기 인캡슐란트를 증착하는 단계를 더 포함하는,
    반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서,
    상기 제 1 도전 층 및 상기 제 2 도전 층 위에 절연 층을 형성하는 단계; 및
    상기 제 1 도전 층의 제 1 부분 및 상기 제 2 도전 층의 제 1 부분과 수직으로 정렬되는 제 4 도전 층의 제 1 부분을 포함하는 상기 제 4 도전 층을 형성하는 단계를 더 포함하는,
    반도체 디바이스를 제조하는 방법.
  7. 반도체 다이를 제조하는 방법으로서,
    제 1 도전 층을 형성하는 단계;
    제 1 도전 층 상에 도전성 필라를 형성하는 단계;
    상기 도전성 필라 상에 제 2 도전 층을 형성하는 단계;
    상기 제 1 도전 층, 상기 도전성 필라, 및 상기 제 2 도전 층을 절단하는 단계; 및
    상기 제 1 도전 층 및 상기 제 2 도전 층의 측 표면들 위에 제 3 도전 층을 증착하는 단계를 포함하는,
    반도체 다이를 제조하는 방법.
  8. 제7항에 있어서,
    상기 제 1 도전 층의 제 1 및 제 2 부분들을 연결하는 도전성 트레이스를 포함하도록 상기 제 2 도전 층을 형성하는 단계를 더 포함하는,
    반도체 다이를 제조하는 방법.
  9. 제8항에 있어서,
    상기 제 1 도전 층의 제 2 부분 상에 도전성 범프를 배치하는 단계를 더 포함하는,
    반도체 다이를 제조하는 방법.
  10. 제7항에 있어서,
    상기 제 1 도전 층 상에 도전성 범프를 배치하는 단계를 더 포함하는,
    반도체 다이를 제조하는 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 반도체 디바이스를 제작하는 방법으로서, 상기 방법은
    제 1 도전 층을 형성하는 단계,
    제 1 도전 층 위에 도전성 필라를 형성하는 단계,
    상기 도전성 필라 및 상기 제 1 도전 층 위에 제 2 도전 층을 형성하는 단계, 및
    상기 제 1 도전 층, 상기 도전성 필라, 및 상기 제 2 도전 층의 측부 표면과 접촉하는 제 3 도전 층을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제작하는 방법.
  17. 제16항에 있어서,
    제 1 도전 층 및 제 2 도전 층 위에 인캡슐란트를 증착하는 단계, 및
    상기 인캡슐란트의 측부 표면 위에 제 3 도전 층을 형성하는 단계
    를 더 포함하는, 반도체 디바이스를 제작하는 방법.
  18. 제17항에 있어서,
    인캡슐란트 내에서 제 2 도전 층 위에 전기적 컴포넌트를 배치하는 단계를 더 포함하는, 반도체 디바이스를 제작하는 방법.
  19. 제16항에 있어서,
    제 2 도전 층을 형성해 제 1 도전 층의 두 부분을 연결하는 도전성 트레이스를 포함하는 단계를 더 포함하는, 반도체 디바이스를 제작하는 방법.
  20. 제16항에 있어서,
    제 1 도전 층 상에 범프를 형성하는 단계를 더 포함하는, 반도체 디바이스를 제작하는 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10573590B2 (en) * 2016-10-20 2020-02-25 UTAC Headquarters Pte. Ltd. Multi-layer leadless semiconductor package and method of manufacturing the same
US10804115B2 (en) * 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
KR101982056B1 (ko) * 2017-10-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지 모듈
US10600743B2 (en) * 2017-11-08 2020-03-24 Inari Semiconductor Labs Sdn Bhd Ultra-thin thermally enhanced electro-magnetic interference shield package
US10847470B2 (en) * 2018-02-05 2020-11-24 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
US10796976B2 (en) * 2018-10-31 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US11094634B2 (en) * 2018-12-24 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package structure comprising rigid-flexible substrate and manufacturing method thereof
US10825782B2 (en) * 2018-12-27 2020-11-03 Micron Technology, Inc. Semiconductor packages and associated methods with solder mask opening(s) for in-package ground and conformal coating contact
CN111669926B (zh) * 2020-05-22 2021-09-17 台达电子企业管理（上海）有限公司 电磁场收发装置及无线充电装置
US11177223B1 (en) * 2020-09-02 2021-11-16 Qualcomm Incorporated Electromagnetic interference shielding for packages and modules
TWI755861B (zh) * 2020-09-18 2022-02-21 財團法人工業技術研究院 重布線結構及其形成方法
TWI773360B (zh) * 2021-06-03 2022-08-01 矽品精密工業股份有限公司 電子封裝件及其承載結構與製法
CN117525039A (zh) * 2022-07-30 2024-02-06 华为技术有限公司 芯片封装结构及其制作方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404043B1 (en) * 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
US7901989B2 (en) * 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
SG146460A1 (en) * 2007-03-12 2008-10-30 Micron Technology Inc Apparatus for packaging semiconductor devices, packaged semiconductor components, methods of manufacturing apparatus for packaging semiconductor devices, and methods of manufacturing semiconductor components
US7989928B2 (en) * 2008-02-05 2011-08-02 Advanced Semiconductor Engineering Inc. Semiconductor device packages with electromagnetic interference shielding
US8350367B2 (en) 2008-02-05 2013-01-08 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US20110156090A1 (en) * 2008-03-25 2011-06-30 Lin Charles W C Semiconductor chip assembly with post/base/post heat spreader and asymmetric posts
US8288792B2 (en) * 2008-03-25 2012-10-16 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base/post heat spreader
US7648911B2 (en) * 2008-05-27 2010-01-19 Stats Chippac, Ltd. Semiconductor device and method of forming embedded passive circuit elements interconnected to through hole vias
KR20100048610A (ko) * 2008-10-31 2010-05-11 삼성전자주식회사 반도체 패키지 및 그 형성 방법
JP5324890B2 (ja) * 2008-11-11 2013-10-23 ラピスセミコンダクタ株式会社 カメラモジュールおよびその製造方法
KR101153536B1 (ko) * 2010-06-07 2012-06-11 삼성전기주식회사 고주파 패키지
KR101171512B1 (ko) * 2010-06-08 2012-08-06 삼성전기주식회사 반도체 패키지의 제조 방법
US8709874B2 (en) 2010-08-31 2014-04-29 Advanpack Solutions Pte Ltd. Manufacturing method for semiconductor device carrier and semiconductor package using the same
KR101711045B1 (ko) * 2010-12-02 2017-03-02 삼성전자 주식회사 적층 패키지 구조물
US8623702B2 (en) * 2011-02-24 2014-01-07 Stats Chippac, Ltd. Semiconductor device and method of forming conductive THV and RDL on opposite sides of semiconductor die for RDL-to-RDL bonding
US20130337648A1 (en) * 2012-06-14 2013-12-19 Bridge Semiconductor Corporation Method of making cavity substrate with built-in stiffener and cavity
US20140048950A1 (en) * 2012-08-14 2014-02-20 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with embedded semiconductor device and built-in stopper and method of making the same
US9064977B2 (en) * 2012-08-22 2015-06-23 Freescale Semiconductor Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US20140246227A1 (en) * 2013-03-01 2014-09-04 Bridge Semiconductor Corporation Method of making cavity substrate with built-in stiffener and cavity substrate manufactured thereby
US9337073B2 (en) * 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3D shielding case and methods for forming the same
US9209154B2 (en) * 2013-12-04 2015-12-08 Bridge Semiconductor Corporation Semiconductor package with package-on-package stacking capability and method of manufacturing the same
US9305911B2 (en) * 2013-12-05 2016-04-05 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and adjacent trenches and methods of their fabrication
US9263420B2 (en) * 2013-12-05 2016-02-16 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and methods of their fabrication
US9355985B2 (en) * 2014-05-30 2016-05-31 Freescale Semiconductor, Inc. Microelectronic packages having sidewall-deposited heat spreader structures and methods for the fabrication thereof
US9595485B2 (en) * 2014-06-26 2017-03-14 Nxp Usa, Inc. Microelectronic packages having embedded sidewall substrates and methods for the producing thereof
US20160013076A1 (en) * 2014-07-14 2016-01-14 Michael B. Vincent Three dimensional package assemblies and methods for the production thereof
CN105720031A (zh) 2014-12-03 2016-06-29 恒劲科技股份有限公司 中介基板及其制法
US10388607B2 (en) * 2014-12-17 2019-08-20 Nxp Usa, Inc. Microelectronic devices with multi-layer package surface conductors and methods of their fabrication
US10727082B2 (en) * 2015-08-28 2020-07-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9917100B2 (en) * 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
TW201724423A (zh) * 2015-12-23 2017-07-01 力成科技股份有限公司 扇出型封裝堆疊構造與方法
US9691811B1 (en) * 2016-06-02 2017-06-27 Semiconductor Components Industries, Llc Image sensor chip scale packages and related methods
KR102634389B1 (ko) * 2016-09-07 2024-02-06 삼성전자주식회사 반도체 패키지 및 그의 제조 방법

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