KR102105400B1 - 기판 스트립 - Google Patents

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Abstract

기판 스트립이 개시된다. 본 발명의 일 측면에 따르면, 회로패턴이 형성된 복수의 단위 기판을 포함하는 기판 영역; 상기 기판 영역을 둘러싸는 더미 영역; 및 상기 더미 영역에 형성되고, 기설정된 온도에서 기설정된 형상으로 복원되는 형상기억층을 포함하는 기판 스트립이 제공된다.

Description

기판 스트립{PCB STRIPS}
본 발명은 기판 스트립에 관한 것이다.
전자 산업이 발달함에 따라 전자 부품은 고기능화되며, 다양한 형태로의 발전을 거듭하고 있다. 또한, 휴대용 전자 제품의 많은 분야에서 기술적인 발달이 급진적으로 이루어지고 있다. 인쇄회로기판(PCB, Printed Circuit Board) 자체의 고집적화 및 초박판화에 대한 기술력이 빠르게 향상되고 있으며, 이와 함께 표면실장기술(SMT, Surface Mounting Technology) 타입의 인쇄회로기판의 기술력도 함께 각광받고 있다. 초박판 인쇄회로기판인 2층 및 3층 기판에 적층세라믹콘덴서(MLCC, Multi-Layer Ceramic Capacitor) 등의 부품을 실장하는 경우, 인쇄회로기판에 가해지는 고온 열 이력으로 인해 프레임 단위의 휨(warpage) 및 이에 따른 칩 패키징 공정(chip packaging process)의 제어가 중요한 요소가 되고 있다.
초박판 인쇄회로기판은 박판화의 정도가 클수록 외력에 취약해지고 파손의 우려가 증가한다. 초박판 인쇄회로기판에 대한 칩 패키징 공정, 특히 초박판 인쇄회로기판에 대한 부품의 표면실장을 위해 매거진에서 초박판 인쇄회로기판을 인출 또는 삽입하는 과정에서 발생하는 인쇄회로기판의 파손 문제는 설비 구동능력에 의해 가장 큰 영향을 받게 되지만, 설비 구동능력과 무관하게 칩 패키징 공정 중 인쇄회로기판에 가해지는 열 이력으로 인해 발생하는 휨에 의해 발생할 수도 있다. 이러한 휨으로 인한 초박판 인쇄회로기판의 파손 문제는 초박판 인쇄회로기판의 박판화의 정도에 따라 수율뿐만 아니라 제조 원가에도 영향을 미치는 중요한 파라미터(key parameter)가 되고 있다.
본 발명의 배경기술은 대한민국 공개특허공보 제10-2011-0051424호(2011.05.18, 기판 스트립 및 기판 스트립의 제조 방법)에 개시되어 있다.
본 발명의 실시예들은 칩 패키징 공정에서 발생되는 휨 현상을 저감할 수 있는 기판 스트립을 제공하는데 목적이 있다.
본 발명의 일 측면에 따르면, 회로패턴이 형성된 복수의 단위 기판을 포함하는 기판 영역; 상기 기판 영역을 둘러싸는 더미 영역; 및 상기 더미 영역에 형성되고, 기설정된 온도에서 기설정된 형상으로 복원되는 형상기억층을 포함하는 기판 스트립이 제공된다.
상기 기설정된 형상은 평평한 형상일 수 있다.
상기 기설정된 온도는 상기 기판 영역에 부품을 실장하는 칩 패키징 공정(chip packaging process) 중 도달하는 온도에 대응하여 설정될 수 있다.
상기 형상기억층은 형상기억합금을 포함할 수 있다.
상기 형상기억층은 형상기억고분자를 포함할 수 있다.
상기 형상기억층은, 상기 더미 영역의 일 측부를 따라 형성되는 제1 형상기억층; 및 상기 더미 영역의 일 측부에 대향하는 타 측부를 따라 형성되는 제2 형상기억층을 포함할 수 있다.
상기 제1 형상기억층 및 상기 제2 형상기억층이 각각 형성되는 상기 더미 영역의 일 측부 및 타 측부는 상기 기판 스트립의 단축에 배치될 수 있다.
상기 제1 형상기억층 및 상기 제2 형상기억층은 상기 더미 영역의 일 측부 및 타 측부에 내장될 수 있다.
상기 제1 형상기억층 및 상기 제2 형상기억층은 직사각형의 플레이트 형상으로 이루어질 수 있다.
상기 기판 스트립은 130㎛ 이하의 두께를 가질 수 있다.
본 발명의 실시예들에 따르면, 칩 패키징 공정 중 기판 스트립에 가해지는 열 이력으로 인해 기판 스트립이 휘는 현상을 저감함으로써, 칩 패키징 공정의 전후에 기판 스트립이 매거진에 출입하는 과정에서 파손되거나 설비 오류가 발생하는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 기판 스트립을 도시한 도면.
도 2는 본 발명의 일 실시예에 따른 기판 스트립을 도 1의 I - I´에서 절단하여 도시한 도면.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 발명에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 기판 스트립의 다양한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 기판 스트립을 도시한 도면, 도 2는 본 발명의 일 실시예에 따른 기판 스트립을 도 1의 I - I´에서 절단하여 도시한 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 기판 스트립(10)은 기판 영역(100), 더미 영역(110) 및 형상기억층(120, 130)을 포함한다.
기판 영역(100)은 기판 스트립(10)의 중앙부에 형성된다.
기판 영역(100)은 개별 기판으로 분리될 수 있는 복수의 단위 기판(101)을 포함한다.
복수의 단위 기판(101)은 기판 영역(100) 내에서 상호간에 소정의 간격으로 이격되어 배치된다. 예를 들어, 복수의 단위 기판(101)은 도 1에 도시된 것처럼 기판 영역(100) 내에서 매트릭스(matrix) 형태로 배치될 수 있다.
복수의 단위 기판(101)의 각각에는 회로패턴(103)이 형성된다.
회로패턴(103)은 칩 패키지 공정(chip packaging process) 중 복수의 단위 기판(101)의 각각에 실장되는 부품, 예를 들어 적층세라믹콘덴서(MLCC, Multi-Layer Ceramic Capacitor)와 전기적으로 연결될 수 있다.
복수의 단위 기판(101)은 칩 패키징 공정이 완료되면 기판 스트립(10)으로부터 절단되어 개별 기판으로 분리될 수 있다.
더미 영역(110)은 기판 스트립(10)의 테두리부를 따라 형성된다. 즉, 더미 영역(110)은 기판 영역(100)을 둘러싸도록 형성된다. 도 1에서는 기판 영역(100)과 더미 영역(110)을 구분하기 위하여 일점쇄선을 이용하여 표시하였다.
형상기억층(120, 130)은 더미 영역(110)에 형성된다.
형상기억층(120, 130)은 기설정된 온도에서 기설정된 형상으로 복원되는 성질을 가지는 물질로 이루어진다. 즉, 형상기억층(120, 130)은, 상온에서는 더미 영역(110)이 변형되면 이에 맞춰 변형되지만, 기설정된 온도, 예를 들어 기판 영역(100)에 부품을 실장하는 칩 패키징 공정 중 도달하는 고온에서는 기설정된 형상, 예를 들어 평평한 형상으로 복원될 수 있다. 그 결과, 형상기억층(120, 130)은 칩 패키징 공정 중 도달하는 고온에서 발생하는 기판 스트립(10)의 휨(warpage)을 최소화시킬 수 있고, 칩 패키징 공정의 전후에 기판 스트립(10)이 매거진에 출입하는 과정에서 기판 스트립(10)이 파손되거나 설비 오류가 발생하는 것을 방지할 수 있다. 형상기억층(120, 130)이 기설정된 형상으로 복원되는 기설정된 온도는 기판 영역(100)에 부품을 실장하는 칩 패키징 공정 중 도달하는 온도에 대응하여 설정될 수 있다. 예를 들어, 형상기억층(120, 130)이 소정의 형상으로 복원되는 기설정된 온도는 기판 스트립(10)에 휨이 발생하는 최소 온도와 칩 패키징 공정 중 도달하는 최고 온도 사이에서 설정될 수 있다.
이를 위해, 형상기억층(120, 130)은 형상기억합금(shape memory alloy) 또는 형상기억고분자(shape memory polymer)로 이루어질 수 있다.
형상기억층(120, 130)은 더미 영역(110)의 일 측부를 따라 형성되는 제1 형상기억층(120) 및 더미 영역(110)의 일 측부에 대향하는 타 측부를 따라 형성되는 제2 형상기억층(130)을 포함할 수 있다.
제1 형상기억층(120) 및 제2 형상기억층(130)은 형상기억합금(shape memory alloy) 또는 형상기억고분자(shape memory polymer)로 이루어질 수 있다.
제1 형상기억층(120) 및 제2 형상기억층(130)이 각각 형성되는 더미 영역(110)의 일 측부 및 타 측부는 기판 스트립(10)이 매거진에 출입하는 선단으로써 휨 제어가 특히 중요한 부분이어야 한다. 만약 더미 영역(110)이 칩 패키징 공정 중 발생하는 열 이력으로 인해 과도하게 휘어지는 경우, 기판 스트립(10)이 매거진에 출입하는 과정에서 기판 스트립(10)의 파손 및 설비 오류가 발생할 수 있다. 하지만, 본 실시예에서는, 형상기억층(120, 130)을 더미 영역(110)의 전체가 아닌 일 측부 및 타 측부에만 형성함으로써, 본 발명이 이루고자 하는 소기의 목적을 효율적으로 달성할 수 있다. 여기서, 제1 형상기억층(120) 및 제2 형상기억층(130)이 각각 형성되는 더미 영역(110)의 일 측부 및 타 측부는 기판 스트립(10)이 매거진에 출입하는 선단에 위치하는 기판 스트립(10)의 단축에 배치될 수 있다.
제1 형상기억층(120) 및 제2 형상기억층(130)은 기판 스트립(10)의 빌드 업 또는 적층 공정 중에 더미 영역(110)에 임베딩(embedding) 됨으로써, 더미 영역(110)의 내부에 내장될 수 있다. 도 1에서는 제1 형상기억층(120) 및 제2 형상기억층(130)이 더미 영역(110)에 내장되는 것을 점선을 이용하여 표시하였다.
제1 형상기억층(120) 및 제2 형상기억층(130)은 더미 영역(110)의 상면 또는 하면에 형성될 수도 있지만, 더미 영역(110)의 내부에 내장될 수 있다. 제1 형상기억층(120) 및 제2 형상기억층(130)이 더미 영역(110)의 내부에 내장되는 결과, 기판 스트립(10)의 외관 스펙을 그대로 유지하면서 본 발명이 이루고자 하는 소기의 목적을 달성할 수 있다.
제1 형상기억층(120) 및 제2 형상기억층(130)은 도 1에 도시된 것처럼 더미 영역(110)의 일 측부 및 타 측부를 따라 형성되는 직사각형의 플레이트 형상으로 이루어질 수 있다. 그 결과, 기판 스트립(10)이 매거진에 출입하는 선단 전체에 대한 휨 제어가 안정적으로 이루어질 수 있다.
기판 스트립(10)은 130㎛ 이하의 두께를 가지는 경우에 칩 패키징 공정 중 가해지는 열 이력으로 인한 휨 현상이 문제될 수 있다.
본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
10: 기판 스트립
100: 기판 영역
101: 단위 기판
103: 회로패턴
110: 더미 영역
120: 제1 형상기억층
130: 제2 형상기억층

Claims (10)

  1. 회로패턴이 형성된 복수의 단위 기판을 포함하는 기판 영역;
    상기 기판 영역을 둘러싸는 더미 영역; 및
    상기 더미 영역에 형성되고, 기설정된 온도에서 기설정된 형상으로 복원되는 형상기억층;을 포함하며,
    상기 형상기억층은 적어도 일 측면이 외부로 노출되도록 상기 더미 영역에 부분적으로 매립된 기판 스트립.
  2. 제1항에 있어서,
    상기 기설정된 형상은 평평한 형상인 것을 특징으로 하는 기판 스트립.
  3. 제1항에 있어서,
    상기 기설정된 온도는 상기 기판 영역에 부품을 실장하는 칩 패키징 공정(chip packaging process) 중 도달하는 온도에 대응하여 설정되는 것을 특징으로 하는 기판 스트립.
  4. 제1항에 있어서,
    상기 형상기억층은 형상기억합금을 포함하는 기판 스트립.
  5. 제1항에 있어서,
    상기 형상기억층은 형상기억고분자를 포함하는 기판 스트립.
  6. 제1항에 있어서,
    상기 형상기억층은,
    상기 더미 영역의 일 측부를 따라 형성되는 제1 형상기억층; 및
    상기 더미 영역의 일 측부에 대향하는 타 측부를 따라 형성되는 제2 형상기억층을 포함하는 기판 스트립.
  7. 제6항에 있어서,
    상기 제1 형상기억층 및 상기 제2 형상기억층이 각각 형성되는 상기 더미 영역의 일 측부 및 타 측부는 상기 기판 스트립의 단축에 배치되는 것을 특징으로 하는 기판 스트립.
  8. 삭제
  9. 제6항에 있어서,
    상기 제1 형상기억층 및 상기 제2 형상기억층은 직사각형의 플레이트 형상으로 이루어지는 것을 특징으로 하는 기판 스트립.
  10. 제1항에 있어서,
    상기 기판 스트립은 130㎛ 이하의 두께를 가지는 것을 특징으로 하는 기판 스트립.
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