KR102100812B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 솔더볼을 사용하여 반도체 칩과 인쇄회로기판을 전기적으로 연결하는 반도체 패키지에 있어서, 상기 반도체 칩의 상부에 위치하여 반도체 칩에서 발생된 열을 흡수 및 분산시킴과 아울러 상기 반도체 칩과 상기 인쇄회로기판 사이의 간격을 증가시켜 열 전도 과정의 편차를 줄이는, 상기 솔더볼 직경의 7.5 내지 50%의 두께를 가지는 열버퍼층을 더 포함한다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and manufacturing method thereof}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 적층형 반도체 패키기 및 그 제조방법에 관한 것이다.
일반적으로, 와이어 본딩(wire bonding) 방식에 의해 제작된 반도체 패키지는 인쇄회로기판의 전극 단자들과 반도체 칩의 패드들이 도전성 와이어에 의해 전기적으로 연결되기 때문에 반도체 패키지의 사이즈가 반도체 칩에 비해 크고, 또한 와이어 본딩 공정에 소요되는 시간이 지체됨에 따라 소형화 대량 생산에 한계를 가진다.
특히, 상기 반도체 칩이 고직접화, 고성능화 및 고속화됨에 따라 반도체 패키지를 소형화 및 대량 생산하기 위한 다양한 노력들이 시도되고 있으며, 예를 들면 반도체 칩의 패드들 상에 형성된 솔더 재질이나 금속 재질의 범프를 통해 직접적으로 반도체 칩의 패드들과 인쇄회로기판의 전극 단자들을 전기적으로 연결시키는 반도체 패키지가 제안되었다.
상기 솔더 재질의 범프를 이용한 반도체 패키지는 대표적으로 플립칩 볼 그리드 어레이(FCBGA: flip chip ball grid array)나 웨이퍼 레벨 칩 사이즈/스케일 패키지(WLCSP: wafer level chip size/scale package)방식이 적용되고 있으며, 상기 금속 재질의 범프를 이용한 반도체 패키지는 대표적으로 칩-온-글래스(chip-on-glass)/TCP(tape carrier package) 방식이 적용되고 있다.
상기 플립칩 볼 그리드 어레이 방식은 반도체 칩의 패드들과 접촉되는 솔더 재질의 범프들을 기판(substrate)의 패드들과 전기적으로 연결하고, 상기 솔더 재질의 범프들을 외부의 환경이나 기계적인 문제로부터 보호하기 위해 언더필을 실시한 다음, 상기 반도체 칩이 접촉된 기판의 배면에 솔더 볼들을 부착하여 인쇄회로기판의 전극 단자들과 전기적으로 연결함으로써, 반도체 패키지를 제작한다. 웨이퍼 레벨 칩 사이즈/스케일 패키지에서는 제품의 경박 단소를 위해 재배치와 금속 재질의 범프를 통해서 칩의 사이즈와 패키지 사이즈를 동일한 크기로 제조할 수 있다.
상기 칩-온-글래스 방식은 반도체 칩의 패드상에 금속 재질의 범프를 형성하고 인쇄회로기판의 전극 단자들과 이방 전도성 파티클이 함유된 폴리머를 매개로 열압착 및 경화시켜 반도체 칩의 패드들과 인쇄회로기판의 전극 단자들을 금속 재질의 범프들을 통해 전기적으로 연결함으로써, 반도체 패키지를 제작한다.
아래에서는 종래 솔더 볼(solder ball)을 이용하여 반도체 칩의 패드와 인쇄회로기판의 전극 단자들을 전기적으로 연결하는 반도체 패키지 구조의 예에 대하여 설명한다.
도 1은 종래 반도체 패키지의 일부 단면 구성도이다.
도 1을 참조하면 종래 반도체 패키지는, 반도체 칩(1)의 상부 전면에 배치되는 레진 코팅 필름(RCF, Resin Coated Film, 2)과, 상기 레진 코팅 필름(2)의 상부 일부에 위치하는 재배선층(RDL, Re-Distribution Layer, 3)과, 상기 재배선층(3)의 상부의 중앙부를 노출시키도록 재배선층(3)의 주변 및 레진 코팅 필름(2)의 상면에 형성된 패시베이션층(4)과, 상기 노출된 재배선층(3)에 접하는 금속층(UBM, under bump metallization, 5)과, 상기 금속층(5)의 상부에 위치하는 솔더볼(6)과, 상기 솔더볼(6)에 전극부가 접촉되는 인쇄회로기판(7)을 포함하여 구성된다.
이와 같은 구조에서 반도체 칩(1)은 웨이퍼 레벨일 수 있으며, 그 두께는 제품마다 차이가 있을 수 있다.
위의 구조는 반도체 칩(1)에 형성된 전극부와 인쇄회로기판(7)의 전극부를 솔더볼(6)을 이용하여 전기적으로 연결하는 구조로서, 솔더볼(6)의 두께는 약 200㎛이다.
또한, 도전층인 재배선층(3)과 금속층(5)의 두께는 각각 6㎛와 9㎛ 정도로 형성되며, 비도전층인 레진 코팅 필름(2)과 패시베이션층(4)의 두께는 각각 10㎛로 형성된다.
상기 솔더볼(6), 재배선층(3), 금속층(5), 레진 코팅 필름(2) 및 패시베이션층(4)의 두께는 반도체 칩(1)의 두께나 발열 정도에 무관하게 적용된다.
상기와 같은 구조의 종래 반도체 패키지를 테스트할 때, 인쇄회로기판(7)을 통해 반도체 칩(1)으로 전원을 공급하게 된다. 이때 인쇄회로기판(7)의 자체 저항 성분과 인쇄회로기판(7)과 솔더볼(6) 사이의 접촉 저항성분 등에 의해 인쇄회로기판(7)에서 열이 발생한다.
또한, 전원을 공급받아 소정의 동작을 수행하는 반도체 칩(1)도 자체의 저항성분과 접촉 저항성분에 의해 열이 발생하게 된다.
이때 반도체 칩(1)의 온도와 인쇄회로기판(7)의 온도는 차이가 있을 수 있으며, 서로 다른 열팽창률에 의해 솔더볼(6)에는 스트레스가 가해진다.
특히, 도 1에서는 하나의 솔더볼(6)을 도시하였으나 반도체 패키지에는 다수의 솔더볼을 사용하며 반도체 칩(1)과 인쇄회로기판(7)의 길이(또는 폭) 방향의 열팽창 정도의 차이에 의해 다수의 솔더볼(6)들에 스트레스가 가해지며, 가장자리에 위치하는 솔더볼(6)은 중앙부에 위치하는 솔더볼에 비해 더 큰 스트레스가 작용하게 된다.
이러한 스트레스에 의해 솔더볼(6)에 크랙이 발생할 수 있다.
솔더볼(6)에 크랙이 발생되면, 저항의 증가에 따른 반도체 패키지의 특성의 변경을 유발하며, 심한경우 반도체 패키지를 사용할 수 없는 상태로 만들 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 반도체 칩과 인쇄회로기판을 전기적으로 연결하는 솔더볼에 크랙이 발생하는 것을 방지할 수 있는 반도체 패키지 및 그 제조방법을 제공함에 있다.
또한, 본 발명이 해결하고자 하는 기술적 과제는, 물리적으로 더 안정된 상태의 접촉 구조를 가지는 반도체 패키지 및 그 제조방법을 제공함에 있다.
상기와 같은 과제를 해결하기 위한 본 발명의 일 측면에 따른 반도체 패키지는, 솔더볼을 사용하여 반도체 칩과 인쇄회로기판을 전기적으로 연결하는 반도체 패키지에 있어서, 상기 반도체 칩의 상부에 위치하여 반도체 칩에서 발생된 열을 흡수 및 분산시킴과 아울러 상기 반도체 칩과 상기 인쇄회로기판 사이의 간격을 증가시켜 열 전도 과정의 편차를 줄이도록 상기 솔더볼 직경의 7.5 내지 50%의 두께를 가지는 열버퍼층을 더 포함한다.
본 발명의 일실시예에 따르면, 상기 열버퍼층은, 반도체 칩의 일면에 접하는 레진 코팅 필름 또는 레진 코팅 필름 상에 형성된 패시베이션층일 수 있다.
본 발명의 일실시예에 따르면, 상기 열버퍼층은 두께가 15 내지 100㎛일 수 있다.
본 발명의 일실시예에 따르면, 상기 패시베이션층은, 다층 구조이며, 다층 구조의 최하층은 레진 코팅 필름의 상부 전체에 위치하고, 최상층은 상기 솔더볼이 안착되는 금속층이 단차 지도록 일부에 위치할 수 있다.
본 발명의 일실시예에 따르면, 상기 금속층은, 재배선층에 접촉되는 영역인 단차가 낮은 영역과, 상기 패시베이션층의 상부에 위치하는 단차가 높은 영역 및 상기 단차가 낮은 영역과 높은 영역을 연결하는 단차면을 포함하며, 상기 솔더볼은, 중앙부가 단차가 낮은 영역 상에 위치하고, 주변부가 단차가 높은 영역 상에 위치할 수 있다.
본 발명의 일실시예에 따르면, 반도체 패키지의 전체 두께가 일정하도록 상기 열버퍼층의 두께와 상기 반도체 칩의 두께를 조정할 수 있다.
본 발명의 일실시예에 따르면, 상기 열버퍼층의 상부에서 상기 솔더볼의 측면부를 지지하는 에폭시 몰딩 컴파운드를 더 포함할 수 있다.
또한, 본 발명의 다른 측면에 따른 반도체 패키지 제조방법은, a) 반도체 칩 상에 레진 코팅 필름을 형성하고, 레진 코팅 필름의 상부 일부에서 반도체 칩의 전극에 접촉되는 재배선층을 형성하는 단계와, b) 상기 레진 코팅 필름의 상부에 위치하며, 재배선층의 중앙 상부를 노출시키는 열버퍼층인 패시베이션층을 솔더볼 직경의 7.5 내지 50% 두께로 형성하는 단계와, c) 상기 재배선층에 접촉되는 금속층을 형성하는 단계와, d) 상기 금속층과 인쇄회로기판을 전기적으로 연결하는 솔더볼을 형성하는 단계를 포함할 수 있다.
본 발명의 반도체 패키지 제조방법은, a-1) 반도체 칩 상에 열버퍼층인 레진 코팅 필름을 솔더볼 직경의 7.5 내지 50%의 두께로 형성하고, 레진 코팅 필름의 상부 일부에서 반도체 칩의 전극에 접촉되는 재배선층을 형성하는 단계와, b-1) 상기 레진 코팅 필름의 상부에 위치하며, 재배선층의 중앙 상부를 노출시키는 열버퍼층인 패시베이션층을 형성하는 단계와, c-1) 상기 재배선층에 접촉되는 금속층을 형성하는 단계와, d-1) 상기 금속층과 인쇄회로기판을 전기적으로 연결하는 솔더볼을 형성하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면, 상기 패시베이션층은, 다층으로 형성하며, 최하층은 레진 코팅 필름의 전체에 형성하고, 최상층은 상기 금속층의 주변부 하부에 위치하도록 형성할 수 있다.
본 발명의 일실시예에 따르면, 상기 금속층은 재배선층에 접촉되는 영역인 단차가 낮은 영역과, 상기 패시베이션층의 상부에 위치하는 단차가 높은 영역 및 상기 단차가 낮은 영역과 높은 영역을 연결하는 단차면을 포함하고, 상기 솔더볼은, 중앙부가 단차가 낮은 영역 상에 위치하고, 주변부가 단차가 높은 영역 상에 위치하도록 형성할 수 있다.
본 발명의 일실시예에 따르면, 상기 열버퍼층의 상부에 상기 솔더볼의 측면부를 지지하는 에폭시 몰딩 컴파운드를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일실시예에 따르면, 반도체 패키지의 전체 두께가 일정하도록 상기 열버퍼층의 두께와 상기 반도체 칩의 두께를 조정할 수 있다.
본 발명의 일실시예에 따르면, 상기 열버퍼층의 두께 증가분만큼 상기 반도체 칩의 배면을 연마할 수 있다.
본 발명은 솔더볼의 높이를 실질적으로 높여 반도체 칩과 인쇄회로기판의 온도 차에 의한 영향을 최소화하여 크랙의 발생을 방지할 수 있는 효과가 있다.
본 발명은 솔더볼의 크랙 발생을 방지하여, 반도체 장치의 내구성과 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 물리적인 수단을 사용하여 솔더볼의 측면부를 지지하여, 내구성과 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 종래 반도체 패키지의 일부 단면 구성도이다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 패키지의 단면 구성도이다.
도 3은 도 2의 일부 상세도이다.
도 4a 내지 도 4c는 본 발명의 바람직한 실시예에 따른 반도체 패키지 제조공정 수순 단면도이다.
도 5는 패시베이션층의 두께에 따른 솔더볼의 스트레스 정도를 나타낸 시뮬레이션 결과이다.
도 6은 반도체 패키지의 전체 두께를 고정한 상태에서 패시베이션층과 반도체 칩의 두께를 조정한 경우, 패시베이션층의 두께에 따른 솔더볼의 스트레스 정도를 시뮬레이션한 결과이다.
도 7은 본 발명에서 패시베이션층의 두께에 따른 솔더볼에 가해지는 스트레스 정도를 나타낸 그래프이다.
도 8 내지 도 10은 각각 본 발명의 다른 실시예에 따른 반도체 패키지의 일부 단면 구성도이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면 구성도이다.
이하, 본 발명 반도체 패키지 및 그 제조방법에 대하여 첨부한 도면을 참조하여 상세히 설명한다.
본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이며, 아래에 설명되는 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 발명을 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시 예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는"포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.　
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되지 않음은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시 예들은 본 발명의 실시 예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 패키지의 단면 구성도이며, 도 3은 도 2에서 주요 부분의 상세 단면도이다.
도 2와 도 3을 각각 참조하면 본 발명의 바람직한 실시예에 따른 반도체 패키지는, 반도체 칩(10)과, 상기 반도체 칩(10)의 상부에 위치하는 레진 코팅 필름(20)과, 상기 레진 코팅 필름(20)의 상부 일부에 위치하며, 레진 코팅 필름(20)의 개구 영역을 통해 상기 반도체 칩(10)의 전극에 접촉되는 재배선층(30)과, 상기 재배선층(30)의 중앙부를 제외한 주변영역의 일부와 상기 레진 코팅 필름(20)의 상부 전면에 위치하여 열을 흡수 및 분산하여 스트레스를 감소시키는 패시베이션층(40)과, 상기 패시베이션층(40)의 개구를 통해 상기 재배선층(30)에 접촉되어 단차가 형성된 금속층(50)과, 상기 금속층(50)의 상부에 배치되어 중앙부는 상기 금속층(50)의 단차가 낮은 영역에 위치하고, 주변부는 금속층(50)의 단차가 높은 영역에 위치하는 솔더볼(60)과, 상기 솔더볼(60)에 전극이 접촉되도록 상기 반도체 칩(10)의 상부측에서 평행하게 배치되는 인쇄회로기판(70)을 포함한다.
이하, 상기와 같이 구성되는 본 발명의 바람직한 실시예에 따른 반도체 패키지의 구성 및 작용에 대하여 더 상세히 설명함과 아울러 도 4a 내지 도 4c의 제조공정 수순 단면도를 통해 제조방법을 상세히 설명한다.
도 4a에 도시한 바와 같이 반도체 칩(10)을 준비한다. 상기 반도체 칩(10)은 웨이퍼 레벨의 칩이며, 특성, 용도 등에 따른 공정의 차이에 의하여 두께에 차이가 있다. 통상 반도체 칩(10)의 두께는 250 내지 368㎛의 범위로 형성된다.
상기 반도체 칩(10)의 상부에 레진 코팅 필름(20)을 형성한다. 상기 레진 코팅 필름(20)은 적어도 둘 이상의 상하 개구가 식각공정으로 형성되어 있으며, 개구를 통해 반도체 칩(10)의 전극부를 노출시킨다.
레진 코팅 필름(20)은 스핀 코팅법 등의 코팅법으로 형성할 수 있으며, 사진식각공정을 통해 개구를 형성할 수 있다. 레진 코팅 필름(20)의 두께는 반도체 칩(10)의 두께와는 무관하게 10㎛의 두께로 형성한다.
그 다음, 금속을 증착하고 패터닝하여 상기 노출된 반도체 칩(10)의 전극부에 접촉되는 재배선층(30)을 형성한다.
반도체 칩(10)에 형성된 전극부는 면적이 매우 작기 때문에 재배선층(30)을 이용하여 외부에서 접촉이 용이하도록 면적을 확장한다. 이때 면적의 확장을 위해서는 외부 접촉을 위한 전극의 위치를 변경할 수 있다.
재배선층(30)의 두께는 6㎛의 두께가 되도록 형성한다.
그 다음, 도 4b에 도시한 바와 같이 상기 재배선층(30)과 레진 코팅 필름(20)의 상부에 패시베이션층(40)을 형성한다. 상기 패시베이션층(40)은 알려진 절연막, 에폭시 수지재 필름(SUEX) 등을 사용할 수 있다.
상기 패시베이션층(40)의 두께는 이후에 설명할 솔더볼의 직경의 7.5 내지 50%의 두께가 되도록 한다. 즉, 솔더볼의 직경이 200㎛일 때, 15 내지 100㎛가 되도록 형성하는 것이 바람직하다.
패시베이션층(40)은 반도체 칩(10)에서 발생하는 열을 흡수 및 넓은 면적으로 분산하여, 솔더볼(60)에 작용하는 스트레스를 감소시키는 역할을 한다. 7.5%(15㎛) 미만의 두께에서는 열의 흡수율이 상대적으로 작아 스트레스 감소 효과가 미미하며, 50%(100㎛)를 초과하는 경우 반도체 패키지의 두께가 증가하며, 제조공정 난이도가 증가한다.
상기 패시베이션층(40)의 일부를 제거하여 하부의 재배선층(30)의 상부 중앙 일부를 노출시킨 후, 금속을 증착하고 패터닝하여 재배선층(30)에 접촉되는 금속층(50)을 형성한다. 이때 금속층(50)의 두께는 9㎛가 되도록 한다.
상기 패시베이션층(40)의 일부를 제거하여 하부의 재배선층(30)을 노출시키면, 재배선층(30)이 노출된 위치와 남아있는 패시베이션층(40)의 상면은 단차가 발생한다. 이 단차의 높이는 패시베이션층(40)의 두께와 같다.
이처럼 단차가 형성된 상태에서 금속층(50)을 형성하면, 금속층(50)은 재배선층(30)과 접하는 영역과 패시베이션층(40)의 상부에 위치하는 영역간 단차가 형성된다.
그 다음, 도 4c에 도시한 바와 같이 상기 금속층(50)에 접촉되는 솔더볼(60)을 형성한 후, 인쇄회로기판(70)의 전극을 가열 후 솔더볼(60)에 본딩한다.
15 내지 100㎛ 두께의 패시베이션층(40)은 앞서 설명한 바와 같이 반도체 칩(10)에서 발생한 열을 흡수 및 분산하여, 열충격을 완화하고, 솔더볼(60)에 가해지는 스트레스를 줄일 수 있다.
또한, 패시베이션층(40)의 두께를 상대적으로 두껍게 하면 인쇄회로기판(70)과 반도체 칩(10) 사이의 거리를 더 멀게 이격시켜 유지할 수 있으며, 따라서 열의 전도 과정에서 온도 편차가 감소하여, 솔더볼(60)에 가해지는 스트레스를 줄일 수 있게 된다.
도 5는 패시베이션층(40)의 두께에 따른 솔더볼(60)의 스트레스 정도를 나타낸 시뮬레이션 결과이다.
도 5의 (a)는 패시베이션층(40)을 40㎛로 형성하였을 때의 시뮬레이션결과이며, (b)는 70㎛, (d)는 100㎛의 두께로 형성했을 때 솔더볼(60)의 스트레스를 시뮬레이션한 결과이다.
이처럼 패시베이션층(40)의 두께를 증가시킬수록 솔더볼(60)에 작용하는 스트레스를 감소시킬 수 있다. 하지만 패시베이션층(40)의 두께를 100㎛를 초과하는 범위까지 증가시키면 앞서 언급한 바와 같이 제조공정의 어려움이 발생하고, 반도체 패키지의 두께가 증가하게 된다.
도 6은 반도체 패키지의 전체 두께를 고정한 상태에서 패시베이션층(40)과 반도체 칩(10)의 두께를 조절한 경우, 패시베이션층(40)의 두께에 따른 솔더볼(60)의 스트레스 정도를 시뮬레이션한 결과이다.
반도체 패키지의 전체 두께를 600㎛(0.6mm)로 고정하고, 패시베이션층(40)의 두께 증가분만큼 반도체 칩(10)의 두께를 감소시켰다. 이는 웨이퍼 레벨인 반도체 칩(10)의 두께는 반도체 칩(10)을 제조하는 기판의 배면 연마 등으로 충분히 조절할 수 있다.
이때 또한 도 5의 예와 같이, 패시베이션층(40)의 두께 증가에 따라 솔더볼(60)에 가해지는 스트레스가 감소함을 알 수 있었다.
도 7은 패시베이션층(40)의 두께에 따른 솔더볼(60)에 가해지는 스트레스(Mpa) 정도를 나타낸 그래프이다.
도 7에서 non fix는 도 5에 도시한 예와 같이 반도체 칩(10)의 두께를 조절하지 않고, 패시베이션층(40)의 두께만을 조절한 예를 나타내며, fix는 도 6에 도시한 바와 같이 반도체 칩(10)과 패시베이션층(40)의 두께를 조절한 예를 나타낸다.
솔더볼(60)에 가해지는 스트레스의 감소 효과는 반도체 칩(10)의 두께가 감소하고, 패시베이션층(40)의 두께가 증가할수록 크게 나타난다.
반도체 패키지의 두께를 0.6mm로 고정하지 않은 상태(도 5의 상태)에서 패시베이션층(40)의 두께가 각각 40, 70, 100㎛일 때, 솔더볼(60)에 가해지는 스트레스는 약 18000, 16000, 15000Mpa로 감소하며, 이는 솔더볼(60)에 크랙을 발생시킬 정도의 강한 스트레스는 아니며, 반도체 패키지의 두께를 0.6mm로 고정한 상태(도 6의 상태)에서 패시베이션층(40)의 두께가 각각 40, 70, 100㎛일 때, 솔더볼(60)에 가해지는 스트레스는 더욱 줄어들게 된다.
특히, 패시베이션층(40)의 두께가 100㎛일 때 14000Mpa로 감소하여, 반도체 패키지의 두께를 고정하지 않은 상태에 비하여 1000Mpa 정도 더 감소되는 특징을 나타낸다.
반도체 패키지의 두께를 고정하지 않은 상태에서, 패시베이션층(40)의 두께가 종래와 같이 10㎛인 경우 솔더볼(60)에 가해지는 스트레스에 비하여 계면별 스트레스 총합 수치는 24%가 감소한다. 이때 계면은 도 5의 A, B, C이다.
또한, 반도체 패키지의 두께를 고정한 상태에서 계면별 스트레스 총합 수치는 29%가 감소됨을 확인할 수 있다.
이처럼 패시베이션층(40)의 두께를 조절하여 솔더볼(60)에 가해지는 스트레스를 감소시킬 수 있으며, 따라서 솔더볼(60)에 크랙이 발생하는 것을 방지할 수 있다.
다시 도 3을 참조하면, 본 발명은 패시베이션층(40)을 상대적으로 두껍게 형성하여 열에 의한 스트레스를 감소시킬 수 있을 뿐만 아니라 물리적인 구조를 보다 안정화할 수 있다.
솔더볼(60)이 접촉되는 금속층(50)은 패시베이션층(40)의 형성에 의해 15 내지 100㎛ 높이의 단차가 형성되며, 그 상부에 위치하는 솔더볼(60)은 중앙부의 높이(h1)와 주변부의 높이(h2)에 차이가 발생하게 된다.
다시 말해서, 솔더볼(60)의 하부측 둘레는 상기 패시베이션층(40)과 금속층(50)에 의해 형성된 단차 경계면(31)에 접하여 지지되며, 물리적으로 더 안정된 구조를 나타낸다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지의 일부 단면 구성도이다.
도 8에 도시한 바와 같이, 본 발명은 패시베이션층(40)을 제1패시베이션층(41)과 제2패시베이션층(42)을 포함하는 다층 구조로 형성할 수 있다.
이때, 제1패시베이션층(41)은 10㎛의 두께로 레진 코팅 필름(20)의 상부 전체에 형성하고, 제2패시베이션층(42)은 금속층(50)에 단차를 형성할 수 있는 정도로 상기 제1패시베이션층(41)의 상부 일부에만 형성한 것일 수 있다.
상기 제2패시베이션층(42)의 두께는 5 내지 90㎛가 되도록 한다.
이와 같은 구조는 패시베이션층(40)의 표면적을 증가시켜 인쇄회로기판(70)과의 사이 공간으로 열의 배출이 원활하게 일어나도록 할 수 있다.
또한, 솔더볼(60)의 하부 둘레를 단차면에 의해 지지하는 물리적 구조의 효과도 기대할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지의 일부 단면 구성도이다.
도 9를 참조하면, 앞서 도 3을 참조하여 설명한 구조에서 상기 솔더볼(60)의 주변부가 감싸지도록 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound, 80)를 더 형성한 구조다.
에폭시 몰딩 컴파운드(80)의 형성에 의해, 열의 흡수 및 열의 분산을 더욱 효과적으로 할 수 있으며, 솔더볼(60)을 물리적으로 더욱 안정적으로 지지할 수 있게 된다.
이때 에폭시 몰딩 컴파운드(80)의 두께는 60㎛로 형성한다.
도 10에 도시한 바와 같이, 에폭시 몰딩 컴파운드(80)는 도 8에 도시한 실시예에도 적용할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 일부 단면 구성도이다.
위의 실시예들에서는 패시베이션층(40)을 15 내지 100㎛로 종래에 비하여 두껍게 형성하여 반도체 칩(10)에서 발생한 열을 흡수 및 분산시키는 예를 설명한 것이다.
도 11을 참조하면 레진 코팅 필름(20)의 두께를 솔더볼(60)의 직경에 대하여 7.5 내지 50%의 두께로 하는 것이 바람직하다. 즉, 솔더볼(60)의 직경이 200㎛인 경우 15 내지 100㎛로 증가시켜 반도체 칩(10)에서 발생 되는 열을 흡수 및 분산시킬 수 있다. 이때 레진 코팅 필름은 단일 또는 다층구조일 수 있다.
상기 레진 코팅 필름(20)의 두께를 증가시키면 동작시 열이 발생하는 반도체 칩(10)과 인쇄회로기판(70) 사이의 거리를 사이의 거리를 더 멀게 이격시켜 유지할 수 있으며, 따라서 열의 전도 과정에서 온도 편차가 감소하여, 솔더볼(60)에 가해지는 스트레스를 줄일 수 있게 된다.
종래에 비하여 더 두꺼운 레진 코팅 필름(20)을 사용하기 위해서, 상기 반도체 칩(10)에 마련된 칩패드(11)에 재배선층(30)을 전기적으로 연결하는 플러그(31)의 높이가 증가하게 된다.
또한, 도 11을 참조하여 설명한 본 발명의 다른 실시예는 앞서 설명한 실시예들의 특징적인 구성들을 적용할 수 있다. 예를 들어 솔더볼(60)의 측면을 지지하는 에폭시 몰딩 컴파운드(80)를 패시베이션층(40) 상에 형성할 수 있다.
그리고 레진 코팅 필름(20)의 두께 증가분만큼 반도체 칩(10)의 배면을 연마하여 전체 반도체 패키지의 두께를 일정할 수 있다.
이처럼 본 발명은 패시베이션층(40) 또는 레진 코팅 필름(20)의 두께를 조절하여 열버퍼층으로 사용할 수 있으며, 열버퍼층의 사용에 의하여 열의 흡수 및 분산, 전도 과정의 온도 편차를 감소시켜 솔더볼(60)에 크랙이 발생하는 것을 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
10:반도체 칩 20:레진 코팅 필름
30:재배선층 40:패시베이션층
50:금속층 60:솔더볼
70:인쇄회로기판 80:에폭시 몰딩 컴파운드

Claims (14)

  1. 솔더볼을 사용하여 반도체 칩과 인쇄회로기판을 전기적으로 연결하는 반도체 패키지에 있어서,
    상기 반도체 칩의 상부에 위치하여 반도체 칩에서 발생된 열을 흡수 및 분산시킴과 아울러 상기 반도체 칩과 상기 인쇄회로기판 사이의 간격을 증가시켜 열 전도 과정의 편차를 줄이는, 상기 솔더볼 직경의 7.5 내지 50%의 두께를 가지는 열버퍼층을 더 포함하며,
    상기 열버퍼층은 다층 구조의 패시베이션층이고,
    상기 다층 구조의 최하층은 반도체 칩의 일면에 접하는 레진 코팅 필름의 상부 전체에 위치하고, 상기 다층 구조의 최상층은 상기 솔더볼이 안착되는 금속층이 단차지도록 일부에 위치하여 패시베이션층의 표면적을 증가시키는 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 열버퍼층은 두께가 15 내지 100㎛인 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 삭제
  6. 제3항에 있어서,
    반도체 패키지의 전체 두께가 일정하도록 상기 열버퍼층의 두께와 상기 반도체 칩의 두께를 조정하여 된 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 열버퍼층의 상부에서 상기 솔더볼의 측면부를 지지하는 에폭시 몰딩 컴파운드를 더 포함하는 반도체 패키지.
  8. a) 반도체 칩 상에 레진 코팅 필름을 형성하고, 레진 코팅 필름의 상부 일부에서 반도체 칩의 전극에 접촉되는 재배선층을 형성하는 단계;
    b) 상기 레진 코팅 필름의 상부에 위치하며, 재배선층의 중앙 상부를 노출시키는 열버퍼층인 패시베이션층을 솔더볼 직경의 7.5 내지 50% 두께로 형성하는 단계;
    c) 상기 재배선층에 접촉되는 금속층을 형성하는 단계; 및
    d) 상기 금속층과 인쇄회로기판을 전기적으로 연결하는 솔더볼을 형성하는 단계를 포함하되,
    상기 b) 단계에서 상기 패시베이션층은 다층으로 형성하며, 최하층은 상기 레진 코팅 필름의 전체에 형성하고, 최상층은 상기 금속층의 주변부 하부에 위치하도록 형성하여, 패시베이션층의 표면적을 증가시켜 열방출이 용이하도록 하는 것을 특징으로 하는 반도체 패키지 제조방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제8항에 있어서,
    상기 열버퍼층의 상부에 상기 솔더볼의 측면부를 지지하는 에폭시 몰딩 컴파운드를 형성하는 단계를 더 포함하는 반도체 패키지 제조방법.
  13. 제8항에 있어서,
    반도체 패키지의 전체 두께가 일정하도록 상기 열버퍼층의 두께와 상기 반도체 칩의 두께를 조정하는 반도체 패키지 제조방법.
  14. 제13항에 있어서,
    상기 열버퍼층의 두께 증가분만큼 상기 반도체 칩의 배면을 연마하는 것을 특징으로 하는 반도체 패키지 제조방법.
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