TWI828205B - 半導體裝置封裝體及其形成方法 - Google Patents

半導體裝置封裝體及其形成方法 Download PDF

Info

Publication number
TWI828205B
TWI828205B TW111123420A TW111123420A TWI828205B TW I828205 B TWI828205 B TW I828205B TW 111123420 A TW111123420 A TW 111123420A TW 111123420 A TW111123420 A TW 111123420A TW I828205 B TWI828205 B TW I828205B
Authority
TW
Taiwan
Prior art keywords
semiconductor device
gap
adhesive
annular
annular portion
Prior art date
Application number
TW111123420A
Other languages
English (en)
Other versions
TW202310273A (zh
Inventor
葉書伸
汪金華
賴柏辰
林柏堯
鄭心圃
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202310273A publication Critical patent/TW202310273A/zh
Application granted granted Critical
Publication of TWI828205B publication Critical patent/TWI828205B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Die Bonding (AREA)

Abstract

提供一種半導體裝置封裝體及其形成的方法。半導體裝置封裝體包括一基底、一半導體裝置、一環型結構、一罩蓋結構以及一黏著部件。半導體裝置設置於基底上。環型結構設置於基底上，並環繞半導體裝置。罩蓋結構設置於環型結構上，並延伸跨越半導體裝置。黏著部件設置於環型結構與半導體裝置之間的間隙內，並黏合罩蓋結構及基底上。

Description

半導體裝置封裝體及其形成方法
本發明實施例係關於一種半導體技術，且特別是關於一種半導體裝置封裝體及其形成方法。
各種電子應用，諸如個人電腦、手機、數位相機及其他電子設備會使用半導體裝置。半導體裝置通常是透過在半導體基底上依序沉積絕緣或介電層、導電層及半導電層材料，並利用微影技術對各種材料層進行圖案化，從而在其上形成電路部件及元件。 許多積體電路通常是在單一半導體晶圓上製造的，晶圓上的個別晶片透過沿切割道在積體電路之間進行鋸切來進行單體化。個別晶片通常進行個別封裝成，例如，多晶片模組(multi-chip modules, MCM)，或在其他類型的封裝。
一種較小的半導體封裝類型為覆晶晶片級封裝(flip chip chip-scale package, FcCSP)，其中半導體晶粒倒置於基底上，並使用凸塊接合至基底上。基底上有佈線，以連接晶粒上的凸塊及基底上的接觸墊，這些接觸墊有較大佔用面積。在基底的另一側形成一焊球陣列，用於將封裝晶粒與終端應用進行電性連接。
儘管現有的封裝結構及製造封裝結構的方法通常足以滿足其預期目的，但其在所有方面並非完全令人滿意。
在一些實施例中，提供一種半導體裝置封裝體，半導體裝置封裝體包括：一基底，具有一第一表面；一半導體裝置，設置於第一表面上；一環型結構，設置於第一表面上，並環繞半導體裝置；一罩蓋結構，設置於環型結構的一上表面上方，並延伸跨越半導體裝置；以及一黏著部件，設置於環型結構與半導體裝置之間的一間隙內，並貼附罩蓋結構及基底的第一表面。
在一些實施例中，提供了一種半導體裝置封裝體。半導體裝置封裝體包括：一基底，具有一第一表面；一半導體裝置，設置於第一表面上；一環型結構，設置於第一表面上，並環繞半導體裝置；一罩蓋結構，設置於環型結構的一上表面上，並延伸跨越半導體裝置；以及複數個黏著部件，彼此分離並設置於環型結構與半導體裝置之間的一間隙內，其中黏著部件從基底的第一表面延伸至罩蓋結構，以將罩蓋結構連接至基底。
在一些實施例中，提供一種半導體裝置封裝體之形成方法。上述方法包括：貼附一半導體裝置至一基底的一第一表面上；安裝一環型結構於第一表面上，以環繞半導體裝置，其中環型結構包括位於半導體裝置的兩相對側的一第一環型部及一第二環型部，第一間隙形成於第一環型部件與半導體裝置之間，第二間隙形成於第二環型部件與半導體裝置之間， 第一間隙比第二間隙小；安裝一罩蓋結構於環型結構的一上表面上，以覆蓋半導體裝置；以及提供至少一黏著部件於第一間隙內，以將罩蓋結構連接至基底上。在一些實施例中，黏著部件包括一黏著材料。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。
再者，於空間上的相關用語，例如“下方”、“之下”、“下”、“之上”、“上方”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，也涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
所屬技術領域具有通常知識者可理解文中的用語“實質上” ，例如“實質上平坦”或“實質上共面”等。在一些實施例中，可以刪除形容詞“實質上”。在合適的情況下，用語“實質上”也可以包括帶有“全部”、 “完全”、“所有”等實施例。在合適的情況下，用語“實質上”也可牽涉90%或更高，如95%或更高，特別是99%或更高，包括100%。此外，諸如“實質上平行”或“實質上垂直”等用語應解釋為不排除與特定排列方式有細微的偏差，例如可包括不超過10°的偏差。“實質上”一詞不排除 "完全"，例如，“實質上不含” Y的組合物可能完全不含Y。
諸如與特定距離或尺寸相關的用語 “約”應解釋為不排除與特定距離或尺寸的微小的偏差，並可包括例如高達10%的偏差。與數值x有關的用語 “約”可以指x±5或10%。
根據本揭露的各種實施例，提供了一種半導體裝置封裝體及其形成方法，討論了一些實施例的一些變化。在各種視圖及說明性實施例中，使用類似的標號來表示類似的部件。在一些實施例中，半導體裝置封裝體包括一離心的半導體裝置(即，相對於封裝基底離心排列)，如此將對封裝體中所使用的黏著層造成更大的應力，並對封裝體的可靠度產生不利影響。 為了解決這個問題，在離心半導體裝置附近提供一或多個應力降低部件(例如，黏著部件)，以降低黏著層上的應力，這將於下文中詳細說明。
可就特定背景描述本發明的實施例，即晶片級封裝(chip scale package, CSP)，特別是覆晶晶片級封裝(flip chip CSP, FcCSP)。然而，其他實施例也可適用於其他封裝技術，例如覆晶球柵陣列(flip chip ball grid array, FcBGA)封裝及其他封裝技術，例如在二維半積體電路(2.5DIC)結構或三維積體電路(3DIC)結構中使用中介層或其他主動晶片。雖然方法實施例可以在下文說明中以特定順序進行，但其他方法實施例也可考慮以任何邏輯順序步驟來進行。 此外，類似的標號或指標表示類似的部件。
第1圖繪示出根據一些實施例之半導體裝置封裝體1的示意性平面圖。第2A圖繪示出沿第1圖中M-M’線的半導體裝置封裝體1的示意性剖面圖，第2B繪示出沿第1圖中N-N’線的半導體裝置封裝體1的示意性剖面圖。請參照第1、2A及2B圖，半導體裝置封裝體1包括一基底10、一半導體裝置20、一環型結構30、一罩蓋結構40及多個黏著部件50。額外的特徵部件可加入半導體裝置封裝體1及/或在其他實施例中可以替換或移除下文所述的一些特徵部件。
基底10可在封裝於半導體裝置封裝體1中的半導體裝置(將於稍後說明)及外部電子裝置(未繪示)之間提供電性連接。在一些實施例中，基底10為半導體基底。舉例來說，基底10的材料可以包括元素半導體，如矽或鍺；化合物半導體，如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦或砷化銦；或其組合。在一些實施例中，基底10為絕緣體上覆矽(silicon-on-insulator, SOI)基底、絕緣體上覆鍺(germanium-on-insulator, GOI)基底或類似基底。在一些實施例中，基底10為中介層基底、封裝基底或類似基底。封裝基底可以包括印刷電路板(printed circuit board, PCB)、陶瓷基底或其他合適的封裝基底。
在一些實施例中，基底10具有各種裝置元件(為簡化起見並未繪示)。形成於基底10內或基底10上的裝置元件的示例可以包括電晶體(例如，金屬氧化物半導體場效應電晶體(metal oxide semiconductor field effect transistor, MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor, CMOS)電晶體、雙極結晶體管(bipolar junction transistor, BJT)、高壓電晶體、高頻電晶體、p通道及/或n通道場效應電晶體(PFET/NFET)等)、二極體、電阻器、電容器、電感器及/或其他適用裝置元件。可以進行各種製程來形成裝置元件，如沉積、蝕刻、佈植、微影、退火及/或其他合適的製程。基底10可以進一步具有一或多個電路層，用於將裝置元件與後接合的半導體裝置進行電性連接。基底10在平面圖中通常具有矩形或方形的形狀，但本揭露內容不限於此。
在一些實施例中，一半導體裝置20設置於基底10的第一表面10A(例如，所示的上表面)上，然而也可以使用更多的半導體裝置。在一些實施例中，半導體裝置20是功能性積體電路(IC)晶片，如半導體晶片、電子晶片、微機電系統(Micro-Electro Mechanical Systems, MEMS)晶片或其組合。功能性積體電路晶片可以包括一或多個應用處理器、邏輯電路、記憶體裝置、電源管理積體電路、類比電路、數位電路、混合信號電路、一或多個其他合適的功能性積體電路或其組合，具體取決於實際需要。在一些其他實施例中，半導體裝置2為一封裝模組，具有一或多個半導體晶片及承載這些半導體晶片的一中介層基底。半導體裝置20的這些結構在所屬技術領域是眾所周知的，因此在此不多作說明。半導體裝置20可以透過各種製程，例如沉積、蝕刻、佈植、微影、退火及/或其他合適的製程來製造。
經過製造之後，可以使用，例如，拾取及放置機台將半導體裝置20放置於基底10上方的所需位置。在一些實施例中，根據設計要求(例如，空間安排考量)，半導體裝置20相對於基底10離心排置。舉例來說，如第1圖所示，在平面圖中，半導體裝置20設置於更靠近基底10的下邊緣100A，而遠離基底10的上邊緣100B(即，半導體裝置20與下邊緣100A之間的距離X 1短於半導體裝置20與上邊緣100B之間的距離X 2短)。因此，半導體裝置20在此也可稱為離心半導體裝置。
在一些實施例中，半導體裝置20通過覆晶接合安裝於基底10上，然而也可以使用其他合適的接合技術。如第2A圖及第2B圖所示，放置半導體裝置20，使其主動表面(例如，所示的下表面)面向基底10的第一表面10A，然後透過電性連接器201接合至露出於第一表面10A處的接觸墊(為簡化起見並未繪示)。電性連接器201用於電性內連接半導體裝置20與基底10。電性連接器201可以包括導電柱體、焊球、受控塌陷晶片連接(controlled collapse chip connection, C4)凸塊、微凸塊、一或多個其他合適的接合結構或其組合。
在一些實施例中，電性連接器201由金屬材料製成或包括金屬材料，例如銅、鋁、金、鎳、銀、鈀或類似材料或其組合。 電性連接器201可以使用電鍍製程、無電電鍍製程、放置製程、印刷製程、物理氣相沉積(physical vapor deposition, PVD)製程、化學氣相沉積(chemical vapor deposition, CVD)製程、微影製程、一或多種其他適用製程或其組合來形成。在其他一些實施例中，電性連接器201由含錫材料製成或包括含錫材料。含錫材料可更包括銅、銀、金、鋁、鉛、一或多種其他合適的材料或其組合。在其他一些實施例中，電性連接器201為無鉛的。為了將含錫材料塑形成所需的凸塊或球的形狀，可以進行回流製程。
在一些實施例中，也形成了一底膠層202，以環繞及保護電性連接器201，並增強半導體裝置20與基底10之間的連接，如第2A及2B圖所示。底膠層202可以由絕緣材料製成或包括絕緣材料，如底膠材料。底膠材料可以包括環氧樹脂、樹脂、填充材料、應力釋放劑(stress release agent, SRA)、黏著促進劑、另一合適的材料或其組合。
在一些實施例中，液態的底膠材料塗佈於半導體裝置20及基底10之間的間隙中，以加強電性連接器201的強度，進而加強整個封裝體結構。在塗膠之後，固化底膠材料，以形成底膠層202。在其他一些實施例中，並未形成底膠層202。
在一些實施例中，半導體裝置封裝體1也包括電性連接器，例如焊球(為簡化起見並未繪示)，形成於基底10的第二表面10B(例如，所示的下表面)上。焊球透過基底10的電路層與電性連接器201電性連接。焊球使半導體裝置封裝體1與外部電子裝置(如，PCB(未繪示))之間能夠進行電性連接。
在一些實施例中，環型結構30設置於基底10的第一表面10A上，並且沿基底10的週邊佈置。在平面圖中，環型結構30通常為矩形或方形環，取決於基底10的形狀。舉例來說，環型結構30的內邊緣301可以相鄰並環繞半導體裝置20的側壁200，而外邊緣302可以與基底10的邊緣100實質上對齊，如第1圖所示。再者，環型結構30實質上為一平坦結構，並且具有一下表面30A及與下表面30A相對的一上表面30B。下表面30A面向第一表面10A。環型結構30可以用作一剛性環，而用以約束基底10以減輕其翹曲及/或增強基底10的堅固性。在一些實施例中，環型結構30的材料可以包括金屬，例如銅、不銹鋼、不銹鋼/鎳或類似物，但並未限於此。
在一些實施例中，整個環型結構30在平面圖中具有一致的寬度W，如第1圖所示。然而，在一些其他實施例中，環型結構30的不同部分可以具有不同的寬度，以獲得更好的結構強度(例如，請參照第5A至5E圖及第6圖)。
如第1及2B圖中所示的半導體裝置20(排置為更接近下邊緣100A，且更遠離基底10的上邊緣100B)的情況下，形成一間隙G 1於半導體裝置20的側壁200A與鄰近下邊緣100A的環型結構30的環型部31之間，並且形成一間隙G 2於半導體裝置20的側壁200B與鄰近上邊緣100B的環型結構30的環型部32之間。側壁200A可以與環型部31平行，而側壁200B可以與環型部32平行。間隙G 1小於間隙G 2。如上所述，此(離心)設計是對空間安排的考量。
在一些實施例中，一黏著層AL 1夾設於環型結構30的下表面30A與基底10的第一表面10A之間。黏著層AL 1可用以將環型結構30接合至基底10。在將環型結構30安裝於基底10上之前，可將黏著層AL 1塗覆於第一表面101及/或下表面30A。黏著層AL 1的材料的示例可以包括有機黏著材料，例如環氧樹脂、聚醯亞胺(polyimide, PI)、聚苯並噁唑(polybenzoxazol PBO)、苯並環丁烯(benzo-cyclo-butene, BCB)，但不限於此。
在一些實施例中，罩蓋結構40設至於環型結構30的上表面30B上，並且延伸跨越下方的半導體裝置20。罩蓋結構40在平面圖中通常為矩形或方形環型，此取決於基底10(或環型結構30)的形狀。在一些實施例中，罩蓋結構40的平面尺寸實質上等於基底10的平面尺寸，然而罩蓋結構40的平面尺寸可能大於或小於基底10的平面尺寸。罩蓋結構40實質上為平坦的。舉例來說，整個罩蓋結構40在垂直於基底10的第一表面10A的垂直方向D 3上具有一致的高度H。
在一些實施例中，罩蓋結構40透過夾設於罩蓋結構40與環型結構30的上表面30B之間的一黏著層AL 2而接合至環型結構30。黏著層AL 2的材料及形成方法可以與黏著層AL 1的材料及形成方法相同或相似。罩蓋結構40及環型結構30用作一遮蔽部件，用於密封及保護基底10上的半導體裝置20。在一些實施例中，罩蓋結構40及環型結構30是由相同的材料製成或包括相同的材料，然而也可以由不同的材料製成或包括不同的材料。在一些其他實施例中，罩蓋結構40及環型結構30為一體成形，而省略了黏著層AL 2。
在一些實施例中，一熱界面材料(thermal interface material, TIM)層L 3夾設於罩蓋結構40與半導體裝置20之間。熱界面材料(TIM)層L 3可以是導熱性及電性絕緣材料，例如環氧樹脂、混合金屬(銀或金等)的環氧樹脂、導熱油脂、類似物或其組合。 因此，罩蓋結構40透過熱界面材料(TIM)層L 3與半導體裝置20熱耦接，且罩蓋結構40也可以用作散熱器，用於散發從半導體裝置20所產生的熱量。熱界面材料(TIM)層L 3可以在將罩蓋結構40放置於半導體裝置20上之前，塗覆至半導體裝置20的上表面及/或罩蓋結構40的下表面40A。
應可理解的是上述用於半導體裝置封裝體1的各種部件及基底材料可能具有不同的熱膨脹係數(coefficient of thermal expansion, CTE)。 因此，當封裝體在封裝體完整性測試(package assembly)、可靠度測試或場運作(field operation)期間經歷熱循環時，部件及基底材料可能以不同的速率膨脹，導致封裝易於翹曲(儘管已經提供了環型結構30來減輕翹曲)。在離心半導體裝置20相對於基底10離心排置的情況下，更嚴重的封裝體變形發生於半導體裝置20的離心側，因而使靠近離心側的黏著層部分受到更大的應力，增加了離層的風險。舉例來說，在第2B圖的實施例中，半導體裝置20離心向右，因此，在熱循環期間，黏著層AL 1及/或黏著層AL 2與半導體裝置20的離心側相鄰的部分(以虛線圈出)將受到更大的應力。如此一來，上述黏著層AL 1及/或黏著層AL 2的這些部分發生離層的風險會增加，並且會降低封裝體的可靠度。
根據本揭露的一些實施例，在半導體裝置封裝體1中提供了應力降低設計以解決上述問題。以下將說明與應力降低設計相關的各種設計或排置。
在一些實施例中，如第1及2B圖所示，在離心半導體裝置20的側壁200A與環型結構30的環型部31之間的較小間隙G 1中設置了若干黏著部件50。各個黏著部件50從基底10的第一表面10A延伸至罩蓋結構40的下表面40A，以將罩蓋結構40連接至基底10(因此，黏著部件50在垂直方向D 3的厚度T 1實質上等於黏著層AL 1、環型結構30及黏著層AL 2在垂直方向D 3的組合厚度T 2，即T 1=T 2)。
黏著部件50可以包括黏著材料，並且在一些實施例中直接連接到罩蓋結構40及基底10的第一表面10A。黏著材料可以包括有機黏著材料，例如環氧樹脂、聚醯亞胺(PI)、聚苯並噁唑(PBO)、苯並環丁烯(BCB)，類似於黏著層AL 1及L 2，然而也可以使用其他合適的黏著材料。在一些實施例中，可以將液態的黏著材料塗覆(例如，透過點膠機台，未繪示)於間隙G 1內，然後固化形成黏著部件50。各個黏著部件50可為具有直角或圓角的實質性正方形、具有直角或圓角的長方形、環形(如第1圖中的虛線所示)，或其他合適的上視形狀。
在一些實施例中，如第1圖所示，黏著部件50彼此隔開，並且排置於平行半導體裝置20的側壁200A的第一方向D 1。在一些實施例中，黏著部件50在相鄰的黏著部件50之間具有實質上相同的間距P(在第一方向D 1)，但本揭露不限於此。在第1圖的實施例中，黏著部件50排置成對應於半導體裝置20的側壁200A的中間區域MA。本文使用的用語 “中間區域”是指側壁200A的相對中間區域，它佔據了側壁200A總面積的約50%至75%。因此，黏著部件50在第一方向D 1的組合長度L 1短於側壁200A在第一方向D 1的長度L 2短。
可以對本揭露的實施例進行許多變化及/或修改。舉例來說，第3A圖至第3F圖為示意性平面圖，繪示出根據一些實施例之黏著部件50的不同排置(為簡化起見，在這些圖式中省略了封裝體的罩蓋結構40)。
在第3A圖中，間隙G 1中的幾個黏著部件50排置於第一方向D 1上，並且排置成對應於半導體裝置20的側壁200A的中間區域MA及兩個角落區域CA(此處使用的用語 “角落區域”是指對應於半導體裝置20的兩個角並且鄰近於側壁200A的中間區域MA的區域)。 因此，黏著部件50在第一方向D 1的組合長度L 1實質上等於(或略短於)側壁200A在第一方向D 1的長度L 2。在第3B圖中，一些黏著部件50位於側壁200A的角落區域CA之外。因此，黏著部件50在第一方向D 1上的組合長度L 1大於側壁200A在第一方向D 1上的長度L 2。
在第3C圖中，間隙G 1內設置有三個黏著部件50，並且黏著部件50的位置分別對應於側壁200A的中間區域MA及兩個角落區域CA。在第3D圖中，黏著部件50也排置成同時對應於側壁200A的中間區域MA及兩個角落區域CA，但在對應於中間區域MA的相鄰黏著部件50之間有較大的間距P 1(間距P 1大於其他位置的相鄰黏著部件50之間的間距P 2)。在第3E及3F圖中，黏著部件50排置成對應於兩個角落區域CA，但未對應於側壁200A的中間區域MA。對應於各個角落區域CA的黏著部件50的數量可為一或多個。
所屬技術領域具有通常知識者可理解，黏著部件50的上述排置示例是為了說明性目的而提供的，並且也可以使用其他合適的排置。
透過上述設計，黏著部件50有助於將罩蓋結構40與基底10(以及其間的其他部件)耦接，而在一些實施例中降低由封裝體中的部件在熱循環期間因具有不同熱膨脹係數(CTE)(即，各種變形)而在黏著層AL 1及/或黏著層AL 2(特別是對於鄰近半導體裝置20的離心側的部分) 引起的應力。如此一來，封裝體的可靠度可以得到改善。
另外，根據一些實施例，各個黏著部件50與半導體裝置20及環型結構30的環型部31分開。舉例來說，如第2B圖所示，在垂直於第一方向D 1的第二方向D 2上，在各個黏著部件50與半導體裝置20之間有大於0μm的距離S 1，並且在各個黏著部件50及環型部30之間有大於0μm的距離S 2。在各種實施例中，距離S 1可以與距離S 2相同或不同。此有助於避免一些旁效應，如晶片(裝置)破裂。
第4A及4B圖為示意性的平面圖，繪示出根據一些實施例的用於取代多個黏著部件50的黏著部件50’的排置。黏著部件50’的材料及形成方法可以與黏著部件50的材料相同或相似。在第4A及4B圖中，黏著部件50’是延伸於第一方向D1上的長條結構，並且設置於離心半導體裝置20的側壁200A與環型結構30的環型部31之間的較小間隙G 1內。 如第4A圖所示，黏著部件50’可排置成與側壁200A的中間區域MA及兩個角落區域CA兩者對應。如此一來，黏著部件50’在第一方向D 1的長度L 1’實質上等於側壁200A在第一方向D 1的長度L 2。或者，如第4B圖所示，黏著部件50’可排置成僅對應於側壁200A的中間區域MA。如此一來，黏著部件50’在第一方向D 1的長度L 1’短於側壁200A在第一方向D 1的長度L 2。 應當理解，相對於上述點狀黏著部件50，條狀黏著部件50’可能會增加成本。
儘管在上述實施例的半導體裝置封裝體1中只有一半導體裝置20，但在其他實施例中也可以使用更多的半導體裝置。舉例來說，第5A至5G圖說明了根據一些實施例的半導體裝置封裝體的示意性平面圖，此封裝體為多晶片模組(multi-chip module, MCM)，包括至少兩個整合於基底10上的不同半導體裝置。在一些實施例中，封裝體中的半導體裝置包括第一類半導體裝置20及第二類半導體裝置21、22、23及24。半導體裝置20可以與先前所述的半導體裝置20相同，如積體電路(IC)晶片或封裝模組(例如，系統級晶片(system-on chip, SoC)晶片或包括兩個或多個具有整合功能的晶片的系統積體電路(system on integrated circuit, SoIC)裝置)。半導體裝置21至24中各個可為一記憶體晶片，可以包括一靜態隨機存取記憶體(static random access memory, SRAM)裝置、一動態隨機存取記憶體(dynamic random access memory, DRAM)裝置、一高頻寬記憶體(HBM)裝置或另一種類型的記憶體裝置。在一些其他實施例中，第5A至5G圖中所示的半導體裝置封裝體也可為基底上晶圓上晶片(chip-on-wafer-on-substrate, CoWoS)封裝體(例如，半導體裝置20至24透過中介層貼附於基底10上)或另一種合適的封裝體。
第1及第3A-3F圖中所繪示的黏著部件50的各種排置也可以應用於第5A至第5G圖所示的半導體裝置封裝體，以降低由封裝體中的部件在熱循環期間因具有不同熱膨脹係數(CTE)(即，各種變形)而在黏著層AL 1及/或黏著層AL 2(特別是對於鄰近半導體裝置20的離心側的部分) 引起的應力，進而改善封裝體的可靠度。
此外，在一些實施例中，如第5A至5G圖所示，遠離離心半導體裝置20的環型部32的寬度W 1可以大於靠近離心半導體裝置20的環型部31的寬度W 2，以增強環型結構30的結構強度。
在一些其他實施例中，如第6圖所示，在離心半導體裝置20的側壁200B與環型結構30的環型部32之間的較大間隙G 2中也設置了額外的黏著部件51。黏著部件51有助於進一步降低黏著層AL 1及/或黏著層AL 2上的應力，其原因與上述在較小間隙G 1中提供的黏著部件50類似。由於由離心半導體裝置20對黏著層AL 1及/或黏著層AL 2引起的不均勻應力，黏著部件51的數量及組合長度(在第一方向D 1)通常小於黏著部件50的長度。應可理解的是，黏著部件50/51的組合長度越大，降低應力的效果就越好。因此，在不同的實施例中可以使用黏著部件50及51的各種排置，而不限於第6圖中所示的排置。
第7圖為簡化的流程圖，繪示出根據一些實施例之用於形成半導體裝置封裝體的方法700。為了進行說明，流程圖將配合第1、2A-2B、3A-3F及4A-4B圖所示的示意圖一同說明。所述的一些操作步驟在不同的實施例中可以取代或取消。或者，在不同的實施例中可以增加一些操作步驟。
方法700包括操作步驟701，其中貼附一半導體裝置20於一基底10上，例如透過使用拾取及放置機台，將半導體裝置20放置於基底10的第一表面10A上。之後，回流位於半導體裝置20及基底10之間的電性連接器201，使半導體裝置20與基底10電性內連接。在一些實施例中，考量空間安排，半導體裝置20相對於基底10離心排置，如第1及2B圖中所示。
方法700更包括操作步驟702，其中安裝一環型結構30於第一表面10A上，並且環繞基底10上的半導體裝置20。在一些實施例中，方法700更包括在環型結構30與第一表面10A之間塗覆黏著層AL 1，用以將環型結構30接合至基底10，如先前所述。在半導體裝置20相對於基底10離心排置的一些實施例中，在離心半導體裝置20與環型結構30的兩個相對的環型部31、32之間分別形成兩個具有不同尺寸的間隙G1、G2。
方法700更包括操作步驟703，其中提供一或多個黏著部件50/50’(如第1、3A-3F及4A-4B圖中所示)於離心半導體裝置20與相鄰的環型部31之間的較小間隙G1內。黏著部件50/50’(本文也稱為應力降低部件)用於將隨後貼附的罩蓋結構40連接至基底10(以及其間的其他部件)，此有助於在一些實施例中降低由離心半導體裝置20(如上所述)對黏著層AL 1及/或黏著層AL 2引起的應力。在一些實施例中，黏著部件50/50’與半導體裝置20及環型結構30分離，以避免晶片(裝置)破裂或其他未知的旁效應。
黏著部件50/50’可以包括黏著材料(例如，有機黏著材料，例如環氧樹脂、聚醯亞胺(PI)、聚苯並噁唑(PBO)、苯並環丁烯(BCB))，並且可以在將罩蓋結構40(在操作步驟704中提供)安裝於環型結構30的上表面30B上(即，操作步驟703)之前使用點膠機台(未繪示)塗覆至間隙G1內。在一些實施例中，黏著部件50/50’、黏著層AL 1及黏著層AL 2由相同的黏著材料製成或包括相同的黏著材料，但在其他實施例中，也可以使用不同的材料。製程順序可以調整。舉例來說，操作步驟703及操作步驟704是可以互調的。
另外，方法700包括操作步驟704，其中安裝一罩蓋結構40於環型結構30的頂部並覆蓋下方的半導體裝置20。在一些實施例中，方法700更包括塗覆一黏著層AL 2於罩蓋結構40與環型結構30的上表面30B之間，用以將罩蓋結構40接合至環型結構30，如先前所述。在一些實施例中，黏著部件50/50’從基底10的第一表面10A延伸至罩蓋結構40的下表面40A，以將罩蓋結構40與基底10耦接。
因此，根據本揭露的一些實施例，提供了具有離心排列的半導體裝置的半導體裝置封裝體。半導體裝置封裝體具有降低應力的設計(例如，透過在半導體裝置的離心側提供一或多個黏著部件)，以降低在熱循環期間產生於封裝體中的黏著層的應力，並降低黏著層的風險。因此，封裝體結構的可靠度可以得到改善。
根據一些實施例，提供一種半導體裝置封裝體，半導體裝置封裝體包括：一基底、一半導體裝置、一環型結構、一罩蓋結構及一黏著部件。基底具有一第一表面。半導體裝置設置於第一表面上。環型結構設置於第一表面上，並環繞半導體裝置。罩蓋結構設置於環型結構的一上表面上方，並延伸跨越半導體裝置。黏著部件設置於環型結構與半導體裝置之間的一間隙內，並貼附罩蓋結構及基底的第一表面。
根據一些實施例，提供了一種半導體裝置封裝體。半導體裝置封裝體包括：一基底、一半導體裝置、一環型結構、一罩蓋結構及複數個黏著部件。基底具有一第一表面。半導體裝置設置於第一表面上。環型結構設置於第一表面上，並環繞半導體裝置。 罩蓋結構設置於環型結構的一上表面上，並延伸跨越半導體裝置。 黏著部件彼此分離，並設置於環型結構與半導體裝置之間的一間隙內。 再者，黏著部件從基底的第一表面延伸至罩蓋結構，以將罩蓋結構連接至基底。
根據一些實施例，提供一種半導體裝置封裝體之形成方法。上述方法包括貼附一半導體裝置至一基底的一第一表面上。 上述方法更包括安裝一環型結構於第一表面上，以環繞半導體裝置。環型結構包括位於半導體裝置的兩相對側的一第一環型部及一第二環型部。第一間隙形成於第一環型部件與半導體裝置之間，第二間隙形成於第二環型部件與半導體裝置之間。 第一間隙比第二間隙小。上述方法更包括安裝一罩蓋結構於環型結構的一上表面上，以覆蓋半導體裝置。再者，上述方法更包括提供至少一黏著部件於第一間隙內，以將罩蓋結構連接至基底上。
以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
1:半導體裝置封裝體 10:基底 10A:第一表面 10B:第二表面 20:(第一類)半導體裝置/ 離心半導體裝置 21, 22, 23, 24:(第二類)半導體裝置 30:環型結構 30A, 40A:下表面 30B:上表面 31, 32:環型部 40:罩蓋結構 50, 50’:黏著部件 100:邊緣 100A:下邊緣 100B:上邊緣 200, 200A, 200B:側壁 201:電性連接器 202:底膠層 301:內邊緣 302:外邊緣 700:方法 701, 702, 703, 704:操作步驟 AL 1, AL 2:黏著層 CA:角落區域 D 1:第一方向 D 2:第二方向 D 3:垂直方向 G 1, G 2:間隙 H:高度 L 1:組合長度 L 1’, L 2:長度 L 3:熱界面材料(TIM)層 MA:中間區域 P, P 1, P 2:中間區域 S 1, S 2:距離 T 1, T 2:厚度 W, W 1, W 2:寬度 X 1, X 2:距離
第1圖繪示出根據一些實施例之半導體裝置封裝體的示意性平面圖。 第2A圖繪示出根據一些實施例之沿第1圖中的M-M’線的半導體裝置封裝體的示意性剖面圖。 第2B圖繪示出根據一些實施例，沿第1圖中的N-N’線的半導體裝置封裝體的示意性剖面圖。 第3A圖繪示出根據一些實施例之多個黏著部件的排置示意性平面圖。 第3B圖繪示出根據一些實施例之多個黏著部件的排置示意性平面圖。 第3C圖繪示出根據一些實施例之多個黏著部件的排置示意性平面圖。 第3D圖繪示出根據一些實施例之多個黏著部件的排置示意性平面圖。 第3E圖繪示出根據一些實施例之多個黏著部件的排置示意性平面圖。 第3F圖繪示出根據一些實施例之多個黏著部件的排置示意性平面圖。 第4A圖繪示出根據一些實施例之多個黏著部件的排置示意性平面圖。 第4B圖繪示出根據一些實施例之多個黏著部件的排置示意性平面圖。 第5A圖繪示出根據一些實施例之多個黏著部件的排置示意性平面圖。 第5B圖繪示出根據一些實施例之多個黏著部件的排置示意性平面圖。 第5C圖繪示出根據一些實施例之多個黏著部件的排置示意性平面圖。 第5D圖繪示出根據一些實施例之多個黏著部件的排置示意性平面圖。 第5E圖繪示出根據一些實施例之多個黏著部件的排置示意性平面圖。 第5F圖繪示出根據一些實施例之多個黏著部件的排置示意性平面圖。 第5G圖繪示出根據一些實施例之多個黏著部件的排置示意性平面圖。 第6圖繪示出根據一些實施例的示意性平面圖，說明了多個黏著部件的佈置。 第7圖繪示出根據一些實施例之半導體裝置封裝體之形成方法簡化流程圖。
無
1:半導體裝置封裝體
10:基底
20:(第一類)半導體裝置/離心半導體裝置
30:環型結構
31,32:環型部
40:罩蓋結構
50:黏著部件
100:邊緣
100A:下邊緣
100B:上邊緣
200,200A,200B:側壁
301:內邊緣
302:外邊緣
D1:第一方向
D2:第二方向
D3:垂直方向
G1,G2:間隙
L1:組合長度
L2:長度
MA:中間區域
P:中間區域
W:寬度
X1,X2:距離

Claims (10)

  1. 一種半導體裝置封裝體，包括：一基底，具有一第一表面；一半導體裝置，設置於該第一表面上；一環型結構，設置於該第一表面上，並環繞該半導體裝置；一罩蓋結構，設置於該環型結構的一上表面上方，並延伸跨越該半導體裝置；以及一黏著部件，設置於該環型結構與該半導體裝置之間的一間隙內，並貼附該罩蓋結構及該基底的該第一表面，其中該黏著部件與該半導體裝置及該環型結構分開。
  2. 如請求項1之半導體裝置封裝體，其中該環型結構包括：一第一環型部及一第二環型部，位於該半導體裝置的兩相對側，一第一間隙形成於該第一環型部與該半導體裝置之間，一第二間隙形成於該第二環型部與該半導體裝置之間，且該第一間隙小於該第二間隙，其中該半導體裝置具有一側壁，面向且平行於該第一環型部，且該黏著部件設置於該側壁與該第一環型部之間的該第一間隙內，且沿平行於該側壁的一第一方向延伸。
  3. 如請求項2之半導體裝置封裝體，其中該黏著部件在該第一方向上的長度實質上等於或短於該半導體裝置的該側壁在該第一方向上的長度。
  4. 如請求項1之半導體裝置封裝體，其中該環型結構包括：一第一環型部及一第二環型部，位於該半導體裝置的兩相對側，一第一間隙形成於該第一環型部與該半導體裝置之間，一第二間隙形成於該第二環型部與 該半導體裝置之間，且該第一間隙小於該第二間隙，其中該半導體裝置具有一側壁，面向且平行於該第一環型部，以及其中該半導體裝置封裝更包括彼此分開的複數個黏著部件，且該等黏著部件設置於該側壁與該第一環型部之間的該第一間隙內，且沿平行於該側壁的一第一方向排置。
  5. 如請求項4之半導體裝置封裝體，其中該等黏著部件排置成對應於該半導體裝置的該側壁的一中間區域或複數個角落區域。
  6. 一種半導體裝置封裝體，包括：一基底，具有一第一表面；一半導體裝置，設置於該第一表面上；一環型結構，設置於該第一表面上，並環繞該半導體裝置；一罩蓋結構，設置於該環型結構的一上表面上，並延伸跨越該半導體裝置；以及複數個黏著部件，彼此分離並設置於該環型結構與該半導體裝置之間的一間隙內，其中該黏著部件從該基底的該第一表面延伸至該罩蓋結構，以將該罩蓋結構連接至該基底。
  7. 如請求項6之半導體裝置封裝體，其中該環型結構包括：一第一環型部及一第二環型部，位於該半導體裝置的兩相對側，一第一間隙形成於該第一環型部與該半導體裝置之間，一第二間隙形成於該第二環型部與該半導體裝置之間，且該第一間隙小於該第二間隙，其中該半導體裝置具有一側壁，面向且平行於該環型結構，且其中該等黏著部件設置於該側壁與該第一環型部之間的該第一間隙內，且沿平行於該側壁的 一第一方向排置。
  8. 如請求項6或7之半導體裝置封裝體，其中該等黏著部件具有兩種不同的間距。
  9. 一種半導體裝置封裝體之形成方法，包括：貼附一半導體裝置至一基底的一第一表面上；安裝一環型結構於該第一表面上，以環繞該半導體裝置，其中該環型結構包括位於該半導體裝置的兩相對側的一第一環型部及一第二環型部，一第一間隙形成於該第一環型部件與該半導體裝置之間，一第二間隙形成於該第二環型部件與該半導體裝置之間，該第一間隙比該第二間隙小；安裝一罩蓋結構於該環型結構的一上表面上，以覆蓋該半導體裝置；以及提供至少一黏著部件於該第一間隙內，以將該罩蓋結構連接至該基底上。
  10. 如請求項9之半導體裝置封裝體之形成方法，更包括：提供第一黏著層，夾設於該環型結構與該基底的該第一表面之間；以及提供一第二黏著層，夾設於該罩蓋結構與該環型結構的該上表面之間，其中該第一黏著層、該第二黏著層與該黏著部件包括相同的材料。
TW111123420A 2021-08-30 2022-06-23 半導體裝置封裝體及其形成方法 TWI828205B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/460,668 2021-08-30
US17/460,668 US11894320B2 (en) 2021-08-30 2021-08-30 Semiconductor device package with stress reduction design and method of forming the same

Publications (2)

Publication Number Publication Date
TW202310273A TW202310273A (zh) 2023-03-01
TWI828205B true TWI828205B (zh) 2024-01-01

Family

ID=84739393

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111123420A TWI828205B (zh) 2021-08-30 2022-06-23 半導體裝置封裝體及其形成方法

Country Status (3)

Country Link
US (2) US11894320B2 (zh)
CN (1) CN115565962A (zh)
TW (1) TWI828205B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527457B2 (en) * 2021-02-26 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure with buffer layer embedded in lid layer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040150118A1 (en) * 2003-02-03 2004-08-05 Nec Electronics Corporation Warp-suppressed semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040150118A1 (en) * 2003-02-03 2004-08-05 Nec Electronics Corporation Warp-suppressed semiconductor device

Also Published As

Publication number Publication date
TW202310273A (zh) 2023-03-01
CN115565962A (zh) 2023-01-03
US11894320B2 (en) 2024-02-06
US20230067690A1 (en) 2023-03-02
US20240243076A1 (en) 2024-07-18

Similar Documents

Publication Publication Date Title
US11031370B2 (en) Semiconductor device and manufacturing method thereof
US8378480B2 (en) Dummy wafers in 3DIC package assemblies
TW202117968A (zh) 半導體器件、包含所述半導體器件的電子器件以及其製造方法
US20240243076A1 (en) Semiconductor device package with stress reduction design
TWI785799B (zh) 半導體晶粒封裝及其形成方法
TW202006905A (zh) 半導體封裝
US20230326881A1 (en) Semiconductor package with riveting structure between two rings and method for forming the same
US11699668B2 (en) Semiconductor device package having warpage control and method of forming the same
US11749575B2 (en) Semiconductor package structure having ring portion with recess for adhesive and method for forming the same
TWI796114B (zh) 半導體晶粒封裝及其形成方法
US11978729B2 (en) Semiconductor device package having warpage control and method of forming the same
US11929293B2 (en) Semiconductor package with lid structure
US20220157777A1 (en) Semiconductor device package having dummy dies and method of forming the same
US12125822B2 (en) Method of manufacturing a semiconductor device package having dummy dies
TWI799174B (zh) 半導體晶粒封裝及其形成方法
TW202308100A (zh) 半導體封裝及其形成方法