KR102069252B1 - 절연 구조물을 갖는 게이트 구조물 및 이의 제조 방법 - Google Patents

절연 구조물을 갖는 게이트 구조물 및 이의 제조 방법 Download PDF

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Abstract

반도체 구조물 및 이의 형성 방법이 제공된다. 반도체 구조물의 제조 방법은, 기판 위에 게이트 구조물을 형성하는 단계, 및 게이트 구조물의 측벽 상에 스페이서를 형성하는 단계를 포함한다. 반도체 구조물의 제조 방법은, 게이트 구조물의 상부 표면 상에 그리고 스페이서의 상부 부분 상에 하드 마스크 구조물을 형성하는 단계를 더 포함하며, 스페이서의 하부 부분 상에는 하드 마스크 구조물을 형성하지 않는다.

Description

절연 구조물을 갖는 게이트 구조물 및 이의 제조 방법{GATE STRUCTURE WITH INSULATING STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 절연 구조물을 갖는 게이트 구조물 및 이의 제조 방법에 관한 것이다.
반도체 디바이스는 개인용 컴퓨터, 휴대 전화, 디지털 카메라, 및 기타 전자 장비와 같은 다양한 전자 응용제품에 사용되고 있다. 반도체 디바이스는 통상적으로, 반도체 기판 위에 절연성 또는 유전성 재료층, 전도성 재료층, 및 반도성 재료층을 순차적으로 성막하고, 그 위에 회로 컴포넌트 및 요소를 형성하도록 리소그래피를 사용하여 다양한 재료층들을 패터닝함으로써 제조된다.
그러나, 기존의 반도체 제조 프로세스는 그의 의도한 목적에는 전반적으로 충분하였지만, 디바이스 스케일링 다운(scaling-down)이 지속됨에 따라, 모든 점에서 완전히 만족스럽지는 못하였다.
반도체 구조물 및 이의 형성 방법이 제공된다. 반도체 구조물의 제조 방법은, 기판 위에 게이트 구조물을 형성하는 단계, 및 게이트 구조물의 측벽 상에 스페이서를 형성하는 단계를 포함한다. 반도체 구조물의 제조 방법은, 게이트 구조물의 상부 표면 상에 그리고 스페이서의 상부 부분 상에 하드 마스크 구조물을 형성하는 단계를 더 포함하며, 스페이서의 하부 부분 상에는 하드 마스크 구조물을 형성하지 않는다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 도 1f는 일부 실시예에 따라 반도체 구조물을 형성하는 다양한 단계들의 단면도이다.
도 2a 내지 도 2c는 일부 실시예에 따라 반도체 구조물을 형성하는 다양한 단계들의 단면도이다.
도 3a 및 도 3b는 일부 실시예에 따른 반도체 구조물의 단면도이다.
도 4a 내지 도 4e는 일부 실시예에 따라 반도체 구조물을 형성하는 다양한 단계들의 단면도이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가, 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
반도체 구조물 및 이의 제조 방법의 실시예가 제공된다. 반도체 구조물을 형성하는 방법은, 게이트 구조물을 누설(leakage)로부터 방지하도록 게이트 구조물 위에 하드 마스크 구조물을 형성하는 것을 포함한다.
도 1a 내지 도 1f는 일부 실시예에 따라 반도체 구조물(100a)을 형성하는 다양한 단계들의 단면도이다. 도 1a에 도시된 바와 같이, 일부 실시예에 따라 기판(102)이 수용된다. 기판(102)은 실리콘 웨이퍼와 같은 반도체 웨이퍼일 수 있다. 대안으로서 또는 추가적으로, 기판(102)은 원소 반도체 재료, 화합물 반도체 재료, 및/또는 합금 반도체 재료를 포함할 수 있다. 원소 반도체 재료의 예는 결정 실리콘, 다결정질 실리콘, 비정질 실리콘, 게르마늄, 및/또는 다이아몬드일 수 있지만, 이에 한정되는 것은 아니다. 화합물 반도체 재료의 예는, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물일 수 있지만, 이에 한정되는 것은 아니다. 합금 반도체 재료의 예는, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP일 수 있지만, 이에 한정되는 것은 아니다.
또한, 기판(102)은, 도핑 영역, 층간 유전체(ILD; interlayer dielectric) 층, 전도성 특징부, 및/또는 격리(isolation) 구조물과 같은 구조물을 포함할 수 있다. 또한, 기판(102)은 패터닝될 단일 또는 복수의 재료 층을 더 포함할 수 있다. 예를 들어, 재료 층은 실리콘 층, 유전체 층, 및/또는 도핑된 폴리실리콘 층을 포함할 수 있다.
일부 실시예에 따라 도 1a에 도시된 바와 같이, 게이트 구조물(104a)이 기판(102) 위에 형성된다. 일부 실시예에 따르면, 게이트 구조물(104)은 게이트 유전체 층(110), 게이트 전극 층(112), 및 절연 층(114)을 포함한다.
일부 실시예에서, 게이트 유전체 층(110)은 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 또는 금속의 산질화물과 같은 하이 k(high-k) 유전체 재료로 제조된다. 하이 k 유전체 재료의 예는, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 또는 다른 적용가능한 유전체 재료를 포함하지만, 이에 한정되는 것은 아니다.
일부 실시예에서, 게이트 전극 층(112)은 알루미늄, 구리, 텅스텐, 티타늄, 탄탈, 또는 다른 적용가능한 재료와 같은 전도성 재료로 제조된다. 일부 실시예에서, 게이트 전극 층(112)은 폴리실리콘으로 제조된다. 일부 실시예에서, 게이트 전극 층(112)은 일함수(work function) 금속 층을 더 포함한다. 일함수 금속 층은 적절한 일함수를 갖도록 맞춤화될 수 있다. 예를 들어, PMOS 디바이스를 위한 P 타입 일함수 금속(P 금속)을 원하는 경우, TiN, WN, 또는 W가 사용될 수 있다. 반면에, NMOS 디바이스를 위한 N 타입 일함수 금속(N 금속)을 원하는 경우, TiAl, TiAlN, 또는 TaCN이 사용될 수 있다.
게이트 구조물(104a)이 형성된 후에, 일부 실시예에 따라 도 1a에 도시된 바와 같이, 게이트 구조물(104a)의 측벽 위에 제1 스페이서(106a) 및 제2 스페이서(106a')가 형성된다. 일부 실시예에서, 제1 스페이서(106a) 및 제2 스페이서(106a')는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 카바이드, 또는 다른 적용가능한 유전체 재료로 제조된다. 제1 스페이서(106a) 및 제2 스페이서(106a')는 단층 또는 복수의 층을 포함할 수 있다.
도 1a에 도시된 바와 같이, 게이트 구조물(104a)은 게이트 전극 층(112) 및 게이트 전극 층(112) 위에 형성된 절연 층(114)을 포함한다. 또한, 제1 스페이서(106a)는 게이트 전극 층(112)의 제1 측벽(116) 및 절연 층(114)의 제1 측벽(118) 상에 형성되고, 제2 스페이서(106a')는 게이트 전극 층(112)의 제2 측벽(116') 및 절연 층(114')의 제2 측벽(118') 상에 형성된다.
다음으로, 일부 실시예에 따라 도 1a에 도시된 바와 같이, 층간 유전체 층(108)이 기판(102) 위의 게이트 구조물(104a) 주변에 형성된다. 층간 유전체 층(108)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), 로우 k 유전체 재료, 및/또는 다른 적용가능한 유전체 재료와 같은 복수의 유전체 재료로 제조된 다층을 포함할 수 있다. 로우 k 유전체 재료의 예는, FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물, 비정질 플루오르화 탄소, 파릴렌, BCB(bis-benzocyclobutenes), 또는 폴리이미드를 포함하지만. 이에 한정되는 것은 아니다. 층간 유전체 층(108)은 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 스핀온(spin-on) 코팅, 또는 다른 적용가능한 프로세스에 의해 형성될 수 있다.
그 후에, 일부 실시예에 따라 도 1b에 도시된 바와 같이, 층간 유전체 층(108)의 상부 부분이 제거된다. 일부 실시예에서, 층간 유전체 층(108)의 상부 부분은 에칭 프로세스에 의해 제거된다. 층간 유전체 층(108)의 상부 부분이 제거된 후에, 게이트 구조물(104a)의 상부 부분이 노출된다. 보다 구체적으로, 층간 유전체 층(108)의 상부 부분이 제거된 후에, 제1 스페이서(106a), 제2 스페이서(106a'), 및 절연 층(114)의 부분들이 노출된다.
다음으로, 일부 실시예에 따라 도 1c에 도시된 바와 같이, 하드 마스크 구조물(120a)이 게이트 구조물(104a) 위에 형성된다. 일부 실시예에서, 하드 마스크 구조물(120a)은 메인(main) 부분(122), 제1 연장 부분(extending portion)(124), 및 제2 연장 부분(126)을 포함한다. 보다 구체적으로, 하드 마스크 구조물(120a)의 메인 부분(122)은 게이트 구조물(104a)의 상부 표면(즉, 절연 층(114)의 상부 표면) 위에 형성된다. 또한, 메인 부분(122)의 일측에 이어지는 제1 연장 부분(124)은 제1 측벽(106a)의 상부 부분 위로 연장하지만 제1 측벽(106a)의 하부 부분으로는 연장하지 않고, 메인 부분(122)의 타측에 이어지는 제2 연장 부분(126)은 제2 측벽(106a')의 상부 부분 위로 연장하지만 제2 측벽(106a')의 하부 부분으로는 연장하지 않는다.
일부 실시예에서, 제1 연장 부분(124)의 길이는 제2 연장 부분(126)의 길이와 실질적으로 동일하다. 제1 연장 부분(124)의 길이는, 기판(102)의 상부 표면에 수직인 방향으로 측정되는, 제1 스페이서(106a) 위의 제1 연장 부분(124)의 길이로서 정의될 수 있다. 마찬가지로, 제2 연장 부분(126)의 길이는, 기판(102)의 상부 표면에 수직인 방향으로 측정되는, 제2 스페이서(106a) 위의 제2 연장 부분(126)의 길이로서 정의될 수 있다.
일부 실시예에서, 하드 마스크 구조물(120a)은 TiN으로 제조된다. 일부 실시예에서, 하드 마스크 구조물(120a)은 물리적 기상 증착 프로세스를 수행함으로써 형성된다. 일부 실시예에서, 하드 마스크 구조물(120a)은 플라즈마 스프레이 물리적 기상 증착 프로세스를 수행함으로써 형성된다. 일부 실시예에서, 제1 방향으로 게이트 구조물(104a)을 향해 플라즈마가 스프레이되고, 제1 방향과 게이트 구조물(104a)의 상부 표면 사이의 각도는 약 30 ° 내지 약 85 °의 범위이다. 기판(102)의 상부 표면에 수직이 아닌 제1 방향으로 플라즈마가 게이트 구조물(104a)로 스프레이될 때, 하드 마스크 구조물(120)의 제1 연장 부분(124) 및 제2 연장 부분(126)의 길이는 제어하기가 더 쉬울 수 있다.
그러나, 하드 마스크 구조물(120a)의 형성은 다른 제조 프로세스를 포함할 수 있으며, 본 개시의 범위가 한정하는 것으로 의도되지 않음을 유의하여야 한다. 하드 마스크 구조물(120a)은 게이트 구조물(104a) 상에 충분한 커버리지로 형성된다.
일부 실시예에서, 일부 실시예에 따라 도 1c에 도시된 바와 같이, 추가의 하드 마스크 층(128)이 층간 유전체 층(108) 위에 형성된다. 그러나, 하드 마스크 층(128)의 두께는 상대적으로 작을 수 있다. 일부 실시예에서, 하드 마스크 구조물(120a)의 메인 부분(122)의 두께는 하드 마스크 층(128)의 두께보다 더 크다.
일부 실시예에서, 하드 마스크 구조물(120a)의 메인 부분(122)의 두께는 약 6 nm 내지 약 30 nm 범위이다. 하드 마스크 구조물(120a)의 메인 부분(122)이 충분히 두껍지 않은 경우, 후속 에칭 프로세스에서 게이트 구조물(104a)을 보호할 수 없을 수 있다. 반면에, 하드 마스크 구조물(120a)의 메인 부분(122)이 너무 두껍다면, 층간 유전체 층(108) 위에 형성된 하드 마스크 층(128)의 두께도 또한 비교적 두꺼울 수 있고, 후속 프로세스에서 층간 유전체 층(108)을 통해 형성되는 트렌치의 형성이 더 어려워질 수 있다.
하드 마스크 구조물(120a)이 형성된 후에, 일부 실시예에 따라 도 1d에 도시된 바와 같이, 트렌치(130a)를 형성하도록 층간 유전체 층(108)의 일부가 제거된다. 일부 실시예에서, 트렌치(130a)는 에칭 프로세스를 수행함으로써 형성된다. 도 1d에서 층간 유전체 층(108)이 완전히 제거된 것으로 보이지 않지만, 이는 구조물의 단면도만 도시한 것임을 유의하여야 한다. 구조물의 다른 부분에서는, 층간 유전체 층(108)의 일부 부분이 아직도 게이트 구조물(104a) 주변에 위치되어 있다.
트렌치(130a)가 형성된 후에, 일부 실시예에 따라 도 1e에 도시된 바와 같이, 하드 마스크 구조물(120a)이 제거된다. 일부 실시예에서, 하드 마스크 구조물(120a)은 에칭 프로세스를 수행함으로써 제거된다. 그 후에, 일부 실시예에 따라 도 1f에 도시된 바와 같이, 실리사이드 층(132)이 트렌치(130a)의 하부 표면 위에 형성된다.
실리사이드 층(132)은, 금속 층을 형성하고, 실리사이드 층을 형성하도록 어닐링 프로세스를 수행하며, 추가의 금속 층을 제거함으로써 형성될 수 있다. 보다 구체적으로, 트렌치(130a)에 의해 노출된 기판(102)의 상부 표면 위에 금속 층이 형성될 수 있다. 금속 층은 Ni, Ti, Al, Sn, Co, Pd, 또는 Pt로 제조될 수 있다. 금속 층이 형성된 후에, 금속 층이 기판(102)의 상부 표면과 반응할 수 있도록 어닐링 프로세스가 수행될 수 있다. 따라서, 실리사이드 층(132)은 금속 층과 기판(102)을 반응시킴으로써 형성될 수 있다. 실리사이드 층(132)이 형성된 후에, 반응되지 않은 금속 층이 제거될 수 있다.
실리사이드 층(132)이 형성된 후에, 일부 실시예에 따라 도 1f에 도시된 바와 같이, 트렌치(130a) 내의 실리사이드 층(132) 위에 컨택(134a)이 형성된다. 일부 실시예에서, 컨택(134a)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 티타늄 질화물(TiN), 탄탈 질화물(TaN), 니켈 실리사이드(NiS), 코발트 실리사이드(CoSi), 탄탈 카바이드(TaC), 탄탈 실리사이드 질화물(TaSiN), 탄탈 카바이드 질화물(TaCN), 티타늄 알루미나이드(TiAl), 티타늄 알루미나이드 질화물(TiAlN), 다른 적용가능한 전도성 재료, 또는 이들의 조합과 같은 전도성 재료를 포함한다.
또한, 컨택(134a)은 라이너 및/또는 배리어 층을 더 포함할 수 있다. 예를 들어, 컨택 트렌치의 측벽 및 바닥 상에 라이너(도시되지 않음)가 형성될 수 있다. 라이너는 TEOS(tetraethylorthosilicate) 또는 실리콘 질화물일 수 있지만, 임의의 다른 적용가능한 유전체가 대안으로서 사용될 수 있다. 라이너는 플라즈마 강화 화학적 기상 증착(PECVD; plasma enhanced chemical vapor deposition) 프로세스를 사용하여 형성될 수 있지만, 물리적 기상 증착 또는 열 프로세스와 같은 다른 적용가능한 프로세스가 대안으로서 사용될 수 있다. 배리어 층(도시되지 않음)이 라이너(존재한다면) 위에 형성될 수 있고, 개구의 측벽 및 바닥을 덮을 수 있다. 배리어 층은 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physical vapor deposition), 플라즈마 강화 CVD(PECVD; plasma enhanced CVD), 플라즈마 강화 물리적 기상 증착(PEPVD; plasma enhanced physical vapor depositon), 원자층 증착(ALD; atomic layer deposition), 또는 임의의 다른 적용가능한 성막 프로세스와 같은 프로세스를 사용하여 형성될 수 있다. 배리어 층은 탄탈 질화물로 제조될 수 있지만, 탄탈, 티타늄, 티타늄 질화물 등과 같은 다른 재료도 또한 사용될 수 있다.
도 1f에 도시된 바와 같이, 컨택(134a) 및 게이트 구조물(104a)은 제1 스페이서(106a) 및 제2 스페이서(106a')에 의해 분리된다. 또한, 절연 층(114)과, 절연 층(114)의 측벽 위에 형성된 제1 스페이서(106a) 및 제2 스페이서(106a')는, 게이트 전극 층(112) 위에 형성된 절연 구조물(136a)로서 보일 수 있다. 앞서 기재된 바와 같이, 반도체 구조물(100a)의 형성 동안, 하드 마스크 구조물(120)이 게이트 구조물(104a) 위에(예를 들어, 절연 구조물(136a) 위에) 형성되고, 제1 연장 부분(124) 및 제2 연장 부분(126)이 각각 제1 스페이서(106a) 및 제2 스페이서(106a')의 상부 부분 위에(예를 들어, 절연 구조물(136a)의 측벽 위에) 형성된다. 따라서, 게이트 전극 층(112)은 에칭 프로세스와 같은 후속 프로세스에서 보다 잘 보호될 수 있다. 그러므로, 게이트 전극 층(112)과 컨택(134a) 사이의 누설 위험이 감소될 수 있다.
도 2a 내지 도 2c는 일부 실시예에 따라 반도체 구조물(100b)을 형성하는 다양한 단계들의 단면도이다. 반도체 구조물(100b)을 형성하는데 사용되는 프로세스 및 재료는, 도 1a 내지 도 1f에 도시되며 상기 기재된 바와 같은 반도체 구조물(100a)을 형성하는 데 사용된 것과 유사하거나 동일할 수 있으며, 여기에서 반복되지 않는다.
도 2a에 도시된 바와 같이, 게이트 구조물(104b)이 기판(102) 위에 형성되고, 게이트 구조물(104b)은 기판(102) 위에 형성된 게이트 유전체 층(110), 게이트 유전체 층(110) 위에 형성된 게이트 전극 층(112), 및 게이트 전극 층(112) 위에 형성된 절연 층(114)을 포함한다. 또한, 일부 실시예에 따라 도 2a에 도시된 바와 같이, 제1 스페이서(106b) 및 제2 스페이서(106b')가 게이트 구조물(104b)의 측벽 위에 형성된다.
다음으로, 층간 유전체 층(108)이 기판(102) 위에 게이트 구조물(104b) 주변에 형성된다. 게이트 구조물(104b)의 일부를 노출시키도록 층간 유전체 층(108)의 상부 부분이 제거된다. 층간 유전체 층(108)의 상부 부분이 제거된 후에, 일부 실시예에 따라 도 2a에 도시된 바와 같이, 하드 마스크 구조물(120b)이 게이트 구조물(104b) 위에 형성된다.
도 1c에 도시되고 앞서 기재된 바와 마찬가지로, 하드 마스크 구조물(120b)은 메인 부분(122), 제1 연장 부분(124), 및 제2 연장 부분(126)을 포함한다. 보다 구체적으로, 하드 마스크 구조물(120b)의 메인 부분(122)은 게이트 구조물(104b)의 상부 표면(즉, 절연 층(114)의 상부 표면) 위에 형성된다. 또한, 메인 부분(122)의 일측에 이어지는 제1 연장 부분(124)은 제1 측벽(106b)의 상부 부분 위로 연장하지만 제1 측벽(106b)의 하부 부분으로는 연장하지 않고, 메인 부분(122)의 타측에 이어지는 제2 연장 부분(126)은 제2 측벽(106b')의 상부 부분 위로 연장하지만 제2 측벽(106b')의 하부 부분으로는 연장하지 않는다. 하드 마스크 구조물(120b)을 형성하는 데 사용되는 프로세스 및 재료는 하드 마스크 구조물(120a)을 형성하는 데 사용된 것과 유사하거나 동일하고, 여기에서 반복되지 않는다.
하드 마스크 구조물(120b)이 형성된 후에, 일부 실시예에 따라 도 2b에 도시된 바와 같이, 트렌치(130b)를 형성하도록 층간 유전체 층(108)의 일부가 제거된다. 도 2b에서는 층간 유전체 층(108)이 완전히 제거된 것으로 보이지만, 이는 구조물의 단면도만을 도시한 것임을 유의하여야 한다. 구조물의 다른 부분에서는, 층간 유전체 층(108)의 일부 부분이 게이트 구조물(104b) 주변에 남아있다.
일부 실시예에서, 트렌치(130b)는 에칭 프로세스를 수행함으로써 형성된다. 또한, 에칭 프로세스 동안, 일부 실시예에 따라 제1 스페이서(106b) 및 제2 스페이서(106b')의 일부가 제거된다. 앞서 기재된 바와 같이, 제1 연장 부분(124) 및 제2 연장 부분(126)이 각각 제1 스페이서(106b) 및 제2 스페이서(106b')의 상부 부분 위에 형성된다. 따라서, 제1 스페이서(106b) 및 제2 스페이서(106b')의 상부 부분은 하드 마스크 구조물(120b)에 의해 보다 잘 보호될 수 있으며, 하드 마스크 구조물(120b)에 의해 덮이지 않은 제1 스페이서(106b) 및 제2 스페이서(106b')의 일부 부분은 에칭될 수 있다. 일부 실시예에서, 하드 마스크 구조물(120b)의 제1 연장 부분(124)에 의해 덮이지 않은 제1 스페이서(106b)의 일부가 제거되며, 그리하여 도 2b에 도시된 바와 같이, 제1 스페이서(106b)의 상부 부분은 제1 스페이서(106b)의 하부 부분보다 더 넓다.
마찬가지로, 일부 실시예에 따라 도 2b에 도시된 바와 같이, 하드 마스크 구조물(120b)의 제2 연장 부분(126)에 의해 덮이지 않은 제2 스페이서(106b')의 일부가 제거되며, 그리하여 제2 스페이서(106b')의 상부 부분은 제2 스페이서(106b')의 하부 부분보다 더 넓다. 제1 스페이서(106b)의 상부 부분의 폭과 제1 스페이서(106b)의 하부 부분의 폭 간의 차이는, 단락(short circuit)을 형성할 위험 증가를 막도록 제어될 수 있다.
도 2b에 도시된 바와 같이, 일부 실시예에 따르면, 제1 스페이서(106b) 및 제2 스페이서(106b')의 일부 하부 부분이 제거되므로, 트렌치(130b)의 상부 부분의 폭은 트렌치(130b)의 하부 부분의 폭보다 더 작다. 트렌치(130b)가 형성된 후에, 일부 실시예에 따라 도 2c에 도시된 바와 같이, 하드 마스크 구조물(120b)이 제거된다. 그 후에, 일부 실시예에 따라 도 2c에 도시된 바와 같이, 실리사이드 층(132)이 트렌치(130b)의 하부 표면 위에 형성되고, 컨택(134b)이 실리사이드 층(132) 위의 트렌치(130b)에 형성된다. 컨택(134b)을 형성하는 데 사용되는 프로세스 및 재료는 컨택(134a)을 형성하는 데 사용된 것과 유사하거나 동일하고, 여기에서 반복되지 않는다.
또한, 트렌치(130b)가 더 넓은 하부 부분을 가지므로, 트렌치(130b)에 형성된 컨택(134b)도 또한 더 넓은 하부 부분을 가질 수 있다. 일부 실시예에서, 컨택(134b)의 상부 부분의 폭(예를 들어, 컨택(134b)의 상부 표면의 폭)은 컨택(134b)의 하부 부분의 폭(예를 들어, 컨택(134b)의 하부 표면의 폭)보다 더 작다.
도 2c에 도시된 바와 같이, 컨택(134b) 및 게이트 구조물(104b)은 제1 스페이서(106b) 및 제2 스페이서(106b')에 의해 분리된다. 또한, 절연 층(114)과, 절연 층(114)의 측벽 위에 형성된 제1 스페이서(106b) 및 제2 스페이서(106b')는, 게이트 전극 층(112) 위에 형성된 절연 구조물(136b)로서 볼 수 있다. 앞서 기재된 바와 같이, 반도체 구조물(100b)의 형성 동안, 하드 마스크 구조물(120b)이 게이트 구조물(104b) 위에(예를 들어, 절연 구조물(136b) 위에) 형성되고, 제1 연장 부분(124) 및 제2 연장 부분(126)이 각각 제1 스페이서(106b) 및 제2 스페이서(106b')의 상부 부분 위에(예를 들어, 절연 구조물(136b)의 측벽 위에) 형성된다. 따라서, 게이트 전극 층(112)은 에칭 프로세스와 같은 후속 프로세스에서 보다 잘 보호될 수 있다. 그러므로, 게이트 전극 층(112)과 컨택(134b) 사이에 단락을 형성할 위험이 감소될 수 있다.
또한, 도 2c에 도시된 바와 같이, 일부 실시예에 따르면, 제1 스페이서(106b) 및 제2 스페이서(106b')의 일부 부분이 제거되며, 그리하여 제1 스페이서(106b)의 상부 부분의 폭(예를 들어, 제1 스페이서(106b)의 상부 표면의 폭)은 제1 스페이서(106b')의 하부 부분의 폭(예를 들어, 제1 스페이서(106b)의 하부 표면의 폭)보다 더 크다.
앞서 기재된 바와 같이, 절연 층(114)과, 절연 층(114)의 측벽 위에 형성된 제1 스페이서(106b) 및 제2 스페이서(106b')는, 게이트 전극 층(112) 위에 형성된 절연 구조물(136b)로서 볼 수 있다. 도 2c에 도시된 바와 같이, 일부 실시예에 따르면, 절연 구조물(136b)의 상부 부분은 절연 구조물(136b)의 하부 부분보다 더 넓다. 즉, 일부 실시예에 따르면, 절연 구조물(136b)의 상부 부분의 폭(예를 들어, 절연 구조물(136b)의 상부 표면의 폭)은 절연 구조물(136b)의 하부 부분의 폭(예를 들어, 절연 구조물(136b)의 하부 표면의 폭)보다 더 크다. 일부 실시예에서, 절연 구조물(136b)의 상부 부분의 폭의, 절연 구조물(136b)의 하부 부분의 폭에 대한 비(ratio)는 1보다 크며, 예를 들어 약 1.01 내지 약 1.2 범위이다.
하드 마스크 구조물(120a 및 120b)과 같은 하드 마스크 구조물을 사용하는 것을 포함하는 방법은 다양한 응용에 적용될 수 있다는 것을 유의하여야 한다. 예를 들어, 하드 마스크 구조물은 다양한 간격으로 서로 떨어져 있는 게이트 구조물들을 갖는 반도체 구조물을 형성하는 데에 사용될 수 있다.
도 3a 및 도 3b는 일부 실시예에 따른 반도체 구조물(100c)의 단면도들이다. 반도체 구조물(100c)은 상기 기재된 반도체 구조물(100a 및 100b)과 유사하다. 반도체 구조물(100c)을 형성하는데 사용되는 프로세스 및 재료는, 반도체 구조물(100a 및 100b)을 형성하는데 사용된 것과 유사하거나 동일할 수 있고, 여기에서 반복되지 않는다.
보다 구체적으로, 일부 실시예에 따라 도 3a에 도시된 바와 같이, 제1 게이트 구조물(104c), 제2 게이트 구조물(104d), 및 제3 게이트 구조물(104e)이 기판(102) 위에 형성된다. 또한, 일부 실시예에 따르면, 제1 게이트 구조물(104c)과 제2 게이트 구조물(104d) 사이의 거리는 제2 게이트 구조물(104d)과 제3 게이트 구조물(104e) 사이의 거리와 상이하다. 2개의 게이트 구조물 사이의 거리는, 기판(102)의 상부 표면에 평행한 방향으로 측정되는, 2개의 인접한 게이트 구조물의 측벽 사이의 거리로서 정의될 수 있다.
게이트 구조물(104a 및 104b)과 마찬가지로, 제1 게이트 구조물(104c), 제2 게이트 구조물(104d), 및 제3 게이트 구조물(104e)은 각각, 기판(102) 위에 형성된 게이트 유전체 층(110), 게이트 유전체 층(110) 위에 형성된 게이트 전극 층(112), 및 게이트 전극 층(112) 위에 형성된 절연 층(114)을 포함한다. 또한, 제1 스페이서(106c) 및 제2 스페이서(106c')가 제1 게이트 전극 구조물(104c)의 측벽 상에 형성된다. 제1 스페이서(106d) 및 제2 스페이서(106d')가 제2 게이트 전극 구조물(104d)의 측벽 상에 형성된다. 제1 스페이서(106e) 및 제2 스페이서(106e')가 제3 게이트 전극 구조물(104e)의 측벽 상에 형성된다.
제1 게이트 구조물(104c), 제2 게이트 구조물(104d), 및 제3 게이트 구조물(104e)이 형성된 후에, 층간 유전체 층(108)이 제1 게이트 구조물(104c), 제2 게이트 구조물(104d), 및 제3 게이트 구조물(104e) 주변에 형성된다. 또한, 일부 실시예에 따라 도 3a에 도시된 바와 같이, 제1 하드 마스크 구조물(120c)이 제1 게이트 구조물(104c) 위에 형성되고, 제2 하드 마스크 구조물(120d)이 제2 게이트 구조물(104d) 위에 형성되고, 제3 마스크 구조물(120e)이 제3 게이트 구조물(104e) 위에 형성된다. 제1 하드 마스크 구조물(120c)은 메인 부분(122c), 제1 연장 부분(124c), 및 제2 연장 부분(126c)을 포함한다. 마찬가지로, 제2 하드 마스크 구조물(120d)은 메인 부분(122d), 제1 연장 부분(124d), 및 제2 연장 부분(126d)을 포함하고, 제3 하드 마스크 구조물(120e)은 메인 부분(122e), 제1 연장 부분(124e), 및 제2 연장 부분(126e)을 포함한다.
일부 실시예에서, 제1 하드 마스크 구조물(120c), 제2 하드 마스크 구조물(120d), 및 제3 하드 마스크 구조물(120e)은 물리적 기상 증착 프로세스를 수행함으로써 형성된다. 일부 실시예에서, 제1 하드 마스크 구조물(120c), 제2 하드 마스크 구조물(120d), 및 제3 하드 마스크 구조물(120e)은 플라즈마 스프레이 물리적 기상 증착 프로세스를 수행함으로써 형성된다. 앞서 기재된 바와 같이, 제1 방향으로 게이트 구조물(104c 내지 104e)에 플라즈마가 스프레이될 수 있고, 제1 방향과 게이트 구조물의 상부 표면 사이의 각도는 약 30 ° 내지 약 85 ° 범위이다. 기판(102)의 상부 표면에 수직이 아닌 제1 방향으로 플라즈마가 게이트 구조물에 스프레이될 때, 제1 연장 부분(124c 내지 124e) 및 제2 연장 부분(126c 내지 126e)의 길이가 인접한 게이트 구조물들 사이의 간격에 의해 영향받는 것을 막을 수 있다. 따라서, 제1 연장 부분(124c 내지 124e) 및 제2 연장 부분(126c 내지 126e)의 길이는 제어하기가 더 쉬울 수 있다.
그러므로, 제1 게이트 구조물(104c)과 제2 게이트 구조물(104d) 사이 그리고 제2 게이트 구조물(104d)과 제3 게이트 구조물(104e) 사이의 거리가 상이하더라도, 그들의 연장 부분의 길이는 여전히 실질적으로 동일할 수 있다. 따라서, 제1 게이트 구조물(104c), 제2 게이트 구조물(104d), 및 제3 게이트 구조물(104e) 사이에 트렌치를 형성하는 것과 같은 실질적인 제조 프로세스에서, 그들의 게이트 전극 층(110)은 제1 하드 마스크 구조물(120c), 제2 하드 마스크 구조물(120d), 및 제3 하드 마스크 구조물(120e)에 의해 보다 잘 그리고 더욱 동등하게 보호될 수 있다.
일부 실시예에서, 제1 하드 마스크 구조물(120c)의 제1 연장 부분(124c)의 길이, 제2 하드 마스크 구조물(120d)의 제1 연장 부분(124d)의 길이, 및 제3 하드 마스크 구조물(120e)의 제1 연장 부분(124e)의 길이는 실질적으로 동일하다.
제1 하드 마스크 구조물(120c), 제2 하드 마스크 구조물(120d), 및 제3 하드 마스크 구조물(120e)이 형성된 후에, 트렌치를 형성하도록 층간 유전체 층(108)의 일부가 에칭되고, 제1 하드 마스크 구조물(120c), 제2 하드 마스크 구조물(120d), 및 제3 하드 마스크 구조물(120e)이 제거된다. 또한, 일부 실시예에 따르면, 트렌치의 형성 동안, 제1 스페이서(106c 내지 106e) 및 제2 스페이서(106c' 내지 106e')의 일부 부분도 또한 에칭된다. 따라서, 일부 실시예에 따르면, 게이트 전극 층(112) 위에 형성된 절연 층(114)과, 절연 층(114)의 측벽 상에 형성된 제1 스페이서(106c) 및 제2 스페이서(106c')를 포함하는 절연 구조물(136c)은, 더 넓은 상부 부분 및 더 좁은 하부 부분을 갖는다. 또한, 일부 실시예에 따르면, 제1 스페이서(106c) 및 제2 스페이서(106c')는 각각 더 넓은 상부 부분 및 더 좁은 하부 부분을 갖는다.
마찬가지로, 일부 실시예에 따르면, 게이트 전극 층(112) 위에 형성된 절연 층(114)과, 절연 층(114)의 측벽 상에 형성된 제1 스페이서(106d) 및 제2 스페이서(106d')를 포함하는 절연 구조물(136d)은, 더 넓은 상부 부분 및 더 좁은 하부 부분을 갖는다. 또한, 일부 실시예에 따르면, 제1 스페이서(106d) 및 제2 스페이서(106d')는 각각 더 넓은 상부 부분 및 더 좁은 하부 부분을 갖는다.
마찬가지로, 일부 실시예에 따르면, 게이트 전극 층(112) 위에 형성된 절연 층(114)과, 절연 층(114)의 측벽 상에 형성된 제1 스페이서(106e) 및 제2 스페이서(106e')를 포함하는 절연 구조물(136e)은, 더 넓은 상부 부분 및 더 좁은 하부 부분을 갖는다. 또한, 일부 실시예에 따르면, 제1 스페이서(106e) 및 제2 스페이서(106e')는 각각 더 넓은 상부 부분 및 더 좁은 하부 부분을 갖는다.
다음으로, 도 1d 내지 도 1f에 도시된 프로세스와 마찬가지로, 실리사이드 층(132) 및 컨택(134)이 제1 게이트 구조물(104c), 제2 게이트 구조물(104d), 및 제3 게이트 구조물(104e) 사이에 기판(102) 위에 제1 게이트 구조물(104c), 제2 게이트 구조물(104d) 및 제3 게이트 구조물(104e) 사이의 트렌치에 형성된다. 앞서 기재된 바와 같이, 제1 연장 부분(124c, 124d 및 124e) 및 제2 연장 부분(126c, 126d, 및 126e)의 길이가 형성되고 제어되므로, 단락의 위험이 감소될 수 있다.
상기에 기재된 하드 마스크 구조물을 형성하는 방법은 다양한 응용에서 다른 구조물을 형성하는 데 사용될 수 있다. 예를 들어, 컨택 에칭 정지 층이 앞서 기재된 바와 유사한 프로세스에 의해 형성될 수 있다. 도 4a 내지 도 4e는 일부 실시예에 따라 반도체 구조물(100f)을 형성하는 다양한 단계들의 단면도이다. 반도체 구조물(100f)의 형성에 있어서, 컨택 에칭 정지 층은 앞서 기재된 하드 마스크 구조물(120a 내지 120e)을 형성하는 데 사용된 프로세스 및 재료를 사용하여 형성된다. 반도체 구조물(100a 내지 100c)을 형성하는 데에 사용된 것과 유사하거나 동일한, 반도체 구조물(100f)을 형성하는 데에 사용되는 프로세스 및 재료는, 여기에서 반복되지 않는다.
보다 구체적으로, 일부 실시예에 따라 도 4a에 도시된 바와 같이, 게이트 구조물(104f)이 기판(102) 위에 형성된다. 일부 실시예에 따르면, 게이트 구조물(104f)은 게이트 유전체 층(110), 게이트 전극 층(112), 및 절연 층(114)을 포함한다. 게이트 구조물(104f)이 형성된 후에, 게이트 구조물(104f)의 측벽 위에 제1 스페이서(106f) 및 제2 스페이서(106f')가 형성된다.
다음으로, 일부 실시예에 따라 도 4a에 도시된 바와 같이, 컨택 에칭 정지 층(120f)이 게이트 구조물(104f) 위에 형성된다. 일부 실시예에서, 컨택 에칭 정지 층(120f)은 메인 부분(122f), 제1 연장 부분(124f) 및 제2 연장 부분(126f)을 포함한다. 보다 구체적으로, 컨택 에칭 정지 층(120f)의 메인 부분(122f)은 게이트 구조물(104f)의 상부 표면(즉, 절연 층(114)의 상부 표면) 위에 형성된다. 또한, 메인 부분(122f)의 일측에 이어지는 제1 연장 부분(124)은 제1 스페이서(106f)의 상부 부분 위로 연장하지만 제1 스페이서(106f)의 하부 부분으로는 연장하지 않고, 메인 부분(122f)의 타측에 이어지는 제2 연장 부분(126f)은 제2 스페이서(106f')의 상부 부분 위로 연장하지만 제2 스페이서(106f')의 하부 부분으로는 연장하지 않는다.
일부 실시예에서, 컨택 에칭 정지 층(120f)은 TiN으로 제조된다. 일부 실시예에서, 컨택 에칭 정지 층(120f)은 물리적 기상 증착 프로세스를 수행함으로써 형성된다. 일부 실시예에서, 컨택 에칭 정지 층(120f)은 플라즈마 스프레이 물리적 기상 증착 프로세스를 수행함으로써 형성된다. 일부 실시예에서, 물리적 기상 증착 프로세스에서 플라즈마가 게이트 구조물(104f)로 스프레이하도록 사용된다. 플라즈마는 제1 방향으로 게이트 구조물(104f)에 스프레이되고, 제1 방향과 게이트 구조물(104f)의 상부 표면 사이의 각도는 약 30 ° 내지 약 85 ° 범위이다. 기판(102)의 상부 표면에 수직이 아닌 제1 방향으로 플라즈마가 게이트 구조물(104f)로 스프레이될 때, 컨택 에칭 정지 층(120f)의 제1 연장 부분(124f) 및 제2 연장 부분(126f)의 길이는 제어하기가 더 쉬울 수 있다. 일부 실시예에서, 일부 실시예에 따라 도 4a에 도시된 바와 같이, 컨택 에칭 정지 층(120f)이 기판(102) 위에 더 형성된다.
컨택 에칭 정지 층(120f)이 형성된 후에, 일부 실시예에 따라 도 4b에 도시된 바와 같이, 층간 유전체 층(108)이 기판(102) 위에 게이트 구조물(104f) 주변에 형성된다. 다음으로, 일부 실시예에 따라 도 4c에 도시된 바와 같이, 게이트 구조물(104f)의 상부 표면을 노출시키도록 연마 프로세스가 수행된다. 그 후에, 일부 실시예에 따라 도 4d에 도시된 바와 같이, 트렌치(130f)를 형성하도록 층간 유전체 층(108)의 일부가 제거된다. 트렌치(103f)가 형성된 후에, 일부 실시예에 따라 도 1e에 도시된 바와 같이, 실리사이드 층(132)이 트렌치(130f)의 하부 표면 위에 형성되고 컨택(134f)이 실리사이드 층(132) 위에 형성된다.
일반적으로, 반도체 구조물에서, 게이트 구조물은 다양한 위치에 위치되도록 설계될 수 있고 그들 사이의 거리는 상이할 수 있다. 따라서, 게이트 구조물들 사이의 공간에 컨택이 형성될 때, 컨택을 형성하는 것의 균일도는 패터닝 차이로 인해 열악할 수 있다. 예를 들어, 2개의 게이트 구조물들 사이의 거리가 비교적 클 때에, 많은 양의 하드 마스크 구조물이 형성될 수 있다. 반면에, 2개의 게이트 구조물들 사이의 거리가 비교적 작을 때에는, 적은 양의 하드 마스크 구조물만 형성될 수 있다. 따라서, 패턴의 상이함으로 인해 균일도가 열악할 수 있고, 게이트 구조물과 컨택 사이의 단락 위험이 증가할 수 있다.
따라서, 일부 실시예에서, 단락 위험이 감소될 수 있도록, 하드 마스크 구조물이 형성된다. 일부 실시예에서, 에칭 프로세스와 같은 후속 제조 프로세스에서 게이트 구조물을 보호하도록, 하드 마스크 구조물(예를 들어, 하드 마스크 구조물(120a 내지 120e))은 게이트 구조물(예를 들어, 게이트 구조물(104a 내지 104e)) 위에 형성된다. 또한, 각각의 하드 마스크 구조물은, 게이트 구조물의 측벽 위에 형성된 스페이서(예를 들어, 제1 스페이서(106a 내지 106e) 및 제2 스페이서(106a' 내지 106e'))의 상부 부분 위로 연장하는 제1 연장 부분(예를 들어, 제1 연장 부분(124)) 및 제2 연장 부분(예를 들어, 제2 연장 부분(126))을 포함할 수 있다. 연장 부분의 형성은 게이트 구조물의 게이트 전극 층(예를 들어, 게이트 전극 층(112))의 보다 나은 보호를 가능하게 할 수 있다. 따라서, 게이트 구조물 누설의 위험이 감소될 수 있다.
또한, 제1 연장 부분 및 제2 연장 부분은 게이트 구조물의 상부 표면에 수직이 아닌 방향으로(예를 들어, 앞서 기재된 제1 방향으로) 플라즈마를 스프레이함으로써 형성될 수 있다. 따라서, 제1 연장 부분 및 제2 연장 부분의 길이가 정밀하게 제어될 수 있다. 예를 들어, 게이트 구조물의 양측의 간격이 상이하더라도, 제1 연장 부분의 길이와 제2 연장 부분의 길이는 실질적으로 동일할 수 있다.
또한, 상이한 게이트 구조물 상에 형성된 하드 마스크 구조물의 연장 부분(예를 들어, 제1 연장 부분(124c 내지 124e))도 또한 실질적으로 동일한 길이를 가질 수 있다. 따라서, 후속 에칭 프로세스에서, 게이트 구조물들이 균일하게 보호될 수 있고, 게이트 구조물의 누설 위험이 감소된다.
반도체 구조물 및 이를 제조하는 방법의 실시예가 제공된다. 반도체 구조물을 형성하는 방법은, 게이트 구조물 위에 하드 마스크 구조물을 형성하는 단계를 포함하고, 하드 마스크 구조물은 제1 연장 부분 및 제2 연장 부분을 포함한다. 제1 연장 부분 및 제2 연장 부분은 게이트 구조물 위에 형성된 스페이서 위로 연장한다. 제1 연장 부분 및 제2 연장 부분의 길이는 후속 제조 프로세스에서 게이트 구조물을 보호하도록 제어될 수 있다. 따라서, 제조 프로세스의 수율이 개선될 수 있다.
일부 실시예에서, 반도체 구조물을 제조하는 방법이 제공된다. 반도체 구조물의 제조 방법은, 기판 위에 게이트 구조물을 형성하는 단계 및 게이트 구조물의 측벽 상에 스페이서를 형성하는 단계를 포함한다. 반도체 구조물의 제조 방법은, 게이트 구조물의 상부 표면 상에 그리고 스페이서의 상부 부분 상에 하드 마스크 구조물을 형성하는 단계를 더 포함하며, 스페이서의 하부 부분 상에는 하드 마스크 구조물을 형성하지 않는다.
일부 실시예에서, 반도체 구조물을 제조하는 방법이 제공된다. 반도체 구조물의 제조 방법은, 기판 위에 제1 게이트 구조물을 형성하는 단계 및 제1 게이트 구조물의 측벽 위에 제1 스페이서 및 제2 스페이서를 형성하는 단계를 포함한다. 반도체 구조물의 제조 방법은, 제1 게이트 구조물 위에 제1 하드 마스크 구조물을 형성하는 단계를 더 포함한다. 또한, 제1 하드 마스크 구조물은 제1 스페이서의 상부 부분 위로 연장하는 제1 연장 부분 및 제2 스페이서의 상부 부분 위로 연장하는 제2 연장 부분을 포함한다.
일부 실시예에서, 반도체 구조물이 제공된다. 반도체 구조물은, 기판 및 기판 위에 형성된 제1 게이트 전극 층을 포함한다. 반도체 구조물은, 제1 게이트 전극 층 위에 형성된 제1 절연 구조물을 더 포함한다. 또한, 제1 절연 구조물의 상부 부분은 제1 절연 구조물의 하부 부분보다 더 넓다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (8)

  1. 반도체 구조물을 제조하는 방법에 있어서,
    기판 위에 게이트 구조물 - 상기 게이트 구조물은 게이트 전극 층 및 상기 게이트 전극 층 위의 절연 층을 포함함 - 을 형성하는 단계;
    상기 게이트 전극 층의 측벽 및 상기 절연 층의 측벽 상에 스페이서를 형성하는 단계; 및
    상기 게이트 구조물의 상기 절연 층의 상부 표면 상에 그리고 상기 스페이서의 상부 표면 및 상기 스페이서의 측벽의 상부 부분 상에 하드 마스크 구조물을 형성하는 단계로서, 상기 스페이서의 측벽의 하부 부분 상에는 상기 하드 마스크 구조물을 형성하지 않는 것인, 상기 하드 마스크 구조물 형성 단계를 포함하고,
    상기 하드 마스크 구조물은 플라즈마 스프레이 물리적 기상 증착 프로세스를 수행함으로써 형성되고, 상기 플라즈마 스프레이 물리적 기상 증착 프로세스에서 플라즈마는 상기 게이트 구조물의 상기 상부 표면에 제1 방향으로 스프레이되고, 상기 제1 방향과 상기 게이트 구조물의 상기 상부 표면 사이의 각도는 30° 내지 85° 범위인, 반도체 구조물의 제조 방법.
  2. 청구항 1에 있어서,
    상기 기판 위에 상기 게이트 구조물 주변에 층간 유전체 층을 형성하는 단계; 및
    상기 하드 마스크 구조물이 형성되기 전에 상기 게이트 구조물의 상기 절연 층의 상부 표면을 노출시키도록 상기 층간 유전체 층의 상부 부분을 에칭하는 단계를 더 포함하는 반도체 구조물의 제조 방법.
  3. 청구항 2에 있어서,
    상기 기판의 상부 표면을 노출시키는 트렌치를 형성하도록 상기 층간 유전체 층의 일부를 제거하는 단계;
    상기 하드 마스크 구조물을 제거하는 단계; 및
    상기 트렌치에 컨택을 형성하는 단계를 더 포함하는 반도체 구조물의 제조 방법.
  4. 청구항 1에 있어서,
    상기 하드 마스크 구조물에 의해 덮이지 않은 상기 스페이서의 부분을 제거하는 단계를 더 포함하는 반도체 구조물의 제조 방법.
  5. 청구항 1에 있어서, 상기 하드 마스크 구조물은 TiN으로 제조되는 것인 반도체 구조물의 제조 방법.
  6. 반도체 구조물을 제조하는 방법에 있어서,
    기판 위에 제1 게이트 구조물을 형성하는 단계;
    상기 제1 게이트 구조물의 측벽 상에 제1 스페이서를 형성하는 단계; 및
    상기 제1 게이트 구조물의 상부 표면 상에 그리고 상기 제1 스페이서의 상부 부분 상에 제1 하드 마스크 구조물 - 상기 제1 하드 마스크 구조물은 상기 스페이서의 하부 부분 상에는 형성되지 않음 - 을 형성하는 단계를 포함하고,
    상기 제1 하드 마스크 구조물은 플라즈마 스프레이 물리적 기상 증착 프로세스를 수행함으로써 형성되고, 상기 플라즈마 스프레이 물리적 기상 증착 프로세스에서 플라즈마는 상기 게이트 구조물의 상기 상부 표면에 제1 방향으로 스프레이되고, 상기 제1 방향과 상기 게이트 구조물의 상기 상부 표면 사이의 각도는 30° 내지 85° 범위인, 반도체 구조물의 제조 방법.
  7. 청구항 6에 있어서,
    상기 제1 하드 마스크 구조물은 상기 제1 스페이서의 상부 부분 상으로 연장하는 제1 연장 부분 및 제2 스페이서의 상부 부분 상으로 연장하는 제2 연장 부분을 포함하고, 상기 제1 연장 부분의 길이는 상기 제2 연장 부분의 길이와 동일한 것인 반도체 구조물의 제조 방법.
  8. 반도체 구조물에 있어서,
    기판;
    상기 기판 위에 형성된 제1 게이트 전극 층;
    상기 제1 게이트 전극 층의 상부 표면 및 측벽 상에 형성된 제1 절연 구조물 - 상기 제1 절연 구조물의 상부 부분은 상기 제1 절연 구조물의 하부 부분보다 더 넓고, 상기 제1 절연 구조물은 이 제1 절연 구조물의 상부 표면으로부터 상기 기판을 향해서 접근함에 따라 좁아지는 것임 - ; 및
    상기 기판 위에 형성된 제2 게이트 전극 층 및 제3 게이트 전극 층을 포함하고,
    상기 제1 게이트 전극 층과 상기 제2 게이트 전극 층 사이의 거리는 상기 제2 게이트 전극 층과 상기 제3 게이트 전극 층 사이의 거리와 상이한 것인, 반도체 구조물.
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