KR102068190B1 - 낸드 플래쉬 메모리 장치의 프로그램 방법 - Google Patents

낸드 플래쉬 메모리 장치의 프로그램 방법 Download PDF

Info

Publication number
KR102068190B1
KR102068190B1 KR1020180031791A KR20180031791A KR102068190B1 KR 102068190 B1 KR102068190 B1 KR 102068190B1 KR 1020180031791 A KR1020180031791 A KR 1020180031791A KR 20180031791 A KR20180031791 A KR 20180031791A KR 102068190 B1 KR102068190 B1 KR 102068190B1
Authority
KR
South Korea
Prior art keywords
bit line
nand flash
cell
page
sector
Prior art date
Application number
KR1020180031791A
Other languages
English (en)
Other versions
KR20190110181A (ko
Inventor
이종철
Original Assignee
도실리콘 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도실리콘 씨오., 엘티디. filed Critical 도실리콘 씨오., 엘티디.
Priority to KR1020180031791A priority Critical patent/KR102068190B1/ko
Publication of KR20190110181A publication Critical patent/KR20190110181A/ko
Application granted granted Critical
Publication of KR102068190B1 publication Critical patent/KR102068190B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Abstract

낸드 플래쉬 메모리 장치의 프로그램 방법이 기술된다. 본 발명의 낸드 플래쉬 메모리 장치의 프로그램 방법은 이븐 페이지 프로그램 동작 단계를 구비한다. 상기 이븐 페이지 프로그램 동작 단계는 제1 내지 제2m 이븐 데이터를 상기 입출력 블락과 상기 글로벌 데이터 라인 및 상기 열 선택 블락을 통하여, 상기 제1 내지 상기 제2m 페이지 버퍼에 로딩하여 저장하는 이븐 데이터 로딩 과정; 상기 제(m+1) 내지 상기 제2m 페이지 버퍼에 로딩된 상기 제(m+1) 내지 상기 제2m 이븐 데이터를 상기 글로벌 데이터 라인을 거쳐 상기 제1 내지 상기 제m 페이지 버퍼에 이동하여 저장하는 이븐 데이터 섹터 이동 과정; 및 상기 제1 내지 상기 제m 페이지 버퍼에 저장된 상기 제1 내지 상기 제m 이븐 데이터을 이용하여 상기 제1 내지 제m 비트라인쌍의 상기 1차 비트라인의 셀 스트링의 상기 제i 낸드 플레쉬 셀을 프로그램하며, 상기 제1 내지 상기 제m 페이지 버퍼에 저장된 상기 제(m+1) 내지 상기 제2m 이븐 데이터을 이용하여 상기 제1 내지 제m 비트라인쌍의 상기 2차 비트라인의 셀 스트링의 상기 제i 낸드 플레쉬 셀을 프로그램하는 제1 섹터 셀 프로그램 과정을 구비한다. 본 발명의 낸드 플래쉬 메모리 장치의 프로그램 방법에 의하면, 전체적인 레이아웃 면적의 증가를 최소화하면서도, 프로그램 동작시에 인접하는 메모리셀 사이의 커플링에 따른 프로그램 간섭 현상이 최소화된다.

Description

낸드 플래쉬 메모리 장치의 프로그램 방법{PROGRAM METHOD OF NAND FLASH MEMORY DEVICE}
본 발명은 낸드 플래쉬 메모리 장치의 동작 방법에 관한 것으로서, 프로그램 동작시에 인접하는 메모리셀 사이에서 발생될 수 있는 커플링에 따른 프로그램 간섭 현상(program Interference)를 최소화하는 낸드 플래쉬 메모리 장치의 프로그램 방법에 관한 것이다.
최근, 낸드 플래쉬 메모리(NAND Flash Memroy) 장치는 전원이 공급되지 않아도 데이터의 보존이 가능하며, 상대적으로 높은 집적도를 가진다는 이점으로 인하여, 그 응용범위를 확대하고 있다.
이러한 낸드 플래쉬 메모리 장치에서는 메모리셀들의 프로그램 문턱전압 분포(Program Vt Distribution)는 그 성능을 결정하는 중요한 요인으로 작용한다. 그리고, 인접한 메모리셀들의 프로그램 동작시에 메모리셀 사이에 발생될 수 있는 커플링에 따른 프로그램 간섭(Interference) 현상으로 인하여, 이미 프로그램된 메모리셀의 프로그램 문턱전압(Program Cell Vt)이 변동되는 현상이 발생될 수 있다.
한편, 플래쉬 메모리 장치는 소위 'EOBL(Even-Odd Bit-Line) 프로그램 방식'으로 프로그램되며, 하나의 비트라인쌍을 이루는 이븐 비트라인과 오드 비트라인이 하나의 페이지 버퍼를 공유하는 소위 '페이지 버퍼 공유 구조'를 가지는 것이 일반적이다.
그런데, 기존의 플래쉬 메모리 장치는 이븐 비트라인에 연결된 메모리셀들이 모두 프로그램된 후에, 오드 비트라인에 연결된 메모리셀들이 프로그램된다. 이 경우, 오드 비트라인에 연결된 메모리셀들이 프로그램 시, 이미 프로그램 완료된 이븐 비트라인에 연결된 메모리셀들의 문턱전압이 변동되는 간섭(interference) 현상이 발생된다.
이러한 간섭(interference) 현상을 감소시키기 위하여 이븐 비트라인과 오드 비트라인에 연결된 메모리셀들을 동시에 프로그램하는 소위 ABL(All Bit-Line) 프로그램 방식이 제안되고 있다.
하지만, 이러한 ABL 프로그램 방법을 적용하기 위해서는, 이븐 비트라인과 오드 비트라인 각각에 페이지 버퍼가 배치되는 소위 '단일 페이지 버퍼 구조로' 구현되므로, 전체적인 레이아웃 면적이 증가하는 문제점이 발생된다.
1. 등록특허공보 제10-0805840호, 공고일 2008년 02월 21일 2. 공개특허공보 제10-2013-0035513호, 공개일 2013년 04월 09일
본 발명의 목적은 전체적인 레이아웃 면적의 증가를 최소화하면서도, 프로그램 동작시에 인접하는 메모리셀 사이의 커플링에 따른 프로그램 간섭 현상을 최소화하는 낸드 플래쉬 메모리 장치의 프로그램 방법을 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 낸드 플래쉬 메모리 장치의 프로그램 방법에 관한 것이다. 상기 낸드 플래쉬 메모리 장치는 내부 로우 어드레스에 따라 선택적으로 특정되는 제1 내지 제n(여기서, n은 2 이상의 자연수) 워드라인; 제1 메모리 섹터 및 제2 메모리 섹터로 구분되며, 상기 제1 메모리 섹터에는 순서적으로 배열되는 제1 내지 제m(여기서, m은 2 이상의 자연수) 비트라인쌍들이 배치되며, 상기 제2 메모리 섹터에는 순서적으로 배열되는 제(m+1) 내지 제2m 비트라인쌍들이 배치되며, 상기 제1 메모리 섹터의 상기 제1 내지 상기 제m 비트라인쌍들과 상기 제2 메모리 섹터의 상기 제(m+1) 내지 상기 제2m 비트라인쌍들은 서로 상응하는 메모리 어레이로서, 상기 제1 내지 제2m의 비트라인쌍들 각각은 자신의 1차 비트라인과 2차 비트라인으로 구성되며, 상기 제1 내지 제2m 비트라인쌍들의 상기 1차 비트라인과 상기 2차 비트라인 각각에는 상기 제1 내지 제n 워드라인에 대응하여 게이팅되는 제1 내지 제n 메모리셀들이 형성되는 각자의 셀 스트링이 연결되는 상기 메모리 어레이; 제1 페이지 버퍼 섹터 및 제2 페이지 버퍼 섹터로 구분되는 페이지 버퍼 블락으로서, 상기 제1 페이지 버퍼 섹터에는 상기 제1 내지 제m 비트라인쌍들에 연결되는 제1 내지 제m 페이지 버퍼가 배치되며, 상기 제2 페이지 버퍼 섹터에는 상기 제(m+1) 내지 상기 제2m 비트라인쌍들에 연결되는 제(m+1) 내지 제2m 페이지 버퍼가 배치되는 상기 페이지 버퍼 블락; 글로벌 데이터 라인; 내부 칼럼 어드레스에 따라 특정되는 상기 페이지 버퍼 블락의 상기 제1 내지 상기 제2m 페이지 버퍼와 상기 글로벌 데이터 라인 사이에 데이터 송수신이 가능하도록 제어되는 열 선택 블락; 및 외부와 상기 글로벌 데이터 라인 사이의 데이터 송수신이 가능하도록 제어되는 입출력 블락을 구비한다.
상기 낸드 플래쉬 메모리 장치의 프로그램 방법은 상기 제i(여기서, i는 n 이하의 자연수) 워드라인이 특정되는 이븐 페이지 프로그램 동작 단계를 구비한다.
상기 이븐 페이지 프로그램 동작 단계는 제1 내지 제2m 이븐 데이터를 상기 입출력 블락과 상기 글로벌 데이터 라인 및 상기 열 선택 블락을 통하여, 상기 제1 내지 상기 제2m 페이지 버퍼에 로딩하여 저장하는 이븐 데이터 로딩 과정; 상기 제(m+1) 내지 상기 제2m 페이지 버퍼에 로딩된 상기 제(m+1) 내지 상기 제2m 이븐 데이터를 상기 글로벌 데이터 라인을 거쳐 상기 제1 내지 상기 제m 페이지 버퍼에 이동하여 저장하는 이븐 데이터 섹터 이동 과정; 및 상기 제1 내지 상기 제m 페이지 버퍼에 저장된 상기 제1 내지 상기 제m 이븐 데이터을 이용하여 상기 제1 내지 제m 비트라인쌍의 상기 1차 비트라인의 셀 스트링의 제i 낸드 플레쉬 셀을 프로그램하며, 상기 제1 내지 상기 제m 페이지 버퍼에 저장된 상기 제(m+1) 내지 상기 제2m 이븐 데이터을 이용하여 상기 제1 내지 제m 비트라인쌍의 상기 2차 비트라인의 셀 스트링의 상기 제i 낸드 플레쉬 셀을 프로그램하는 제1 섹터 셀 프로그램 과정을 구비한다.
상기와 같은 본 발명의 낸드 플래쉬 메모리 장치의 프로그램 방법에 의하면, 전체적인 레이아웃 면적의 증가를 최소화하면서도, 프로그램 동작시에 인접하는 메모리셀 사이의 커플링에 따른 프로그램 간섭 현상이 최소화된다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 낸드 플래쉬 메모리 장치의 프로그램 방법이 적용될 수 있는 낸드 플래쉬 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 메모리 어레이를 보다 자세히 나타내는 도면이다.
도 3은 도 1의 페이지 버퍼들을 설명하기 위한 블락도이다.
도 4는 본 발명의 낸드 플래쉬 메모리 장치의 프로그램 방법을 나타내는 플로우챠트이다.
도 5a 내지 도 5c는 도 4의 이븐 프로그램 동작 단계의 각 과정에서의 데이터들이 위치를 설명하기 위한 도면이다.
도 6은 교번 ISPP에서의 워드라인의 전압을 설명하기 위한 도면이다.
도 7a 내지 도 7c는 도 4의 이븐 프로그램 동작 단계의 각 과정에서의 데이터들이 위치를 설명하기 위한 도면이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 하기의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 기술된다. 그러나, 이들 특정 상세들 없이도, 본 발명의 실시될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 사실이다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
한편, 본 명세서에서는 동일한 구성 및 작용을 수행하는 구성요소들에 대해서는 동일한 참조부호와 함께 < >속에 참조부호가 추가된다. 이때, 이들 구성요소들은 참조부호로 통칭한다. 그리고, 이들을 개별적인 구별이 필요한 경우에는, 참조부호 뒤에 '< >'가 추가된다.
본 발명의 내용을 명세서 전반에 걸쳐 설명함에 있어서, 각 구성요소에 대한 복수의 표현은 생략될 수도 있다. 예컨대 복수 개의 스위치나 복수개의 신호선으로 이루어진 구성일지라도 '스위치들', '신호선들'과 같이 표현할 수도 있고, '스위치', '신호선'과 같이 단수로 표현할 수도 있다. 이는 스위치들이 서로 상보적으로 동작하는 경우도 있고, 때에 따라서는 단독으로 동작하는 경우도 있기 때문이며, 신호선 또한 동일한 속성을 가지는 여러 신호선들, 예컨대 데이터 신호들과 같이 다발로 이루어진 경우에 이를 굳이 단수와 복수로 구분할 필요가 없기 때문이기도 하다. 이런 점에서 이러한 기재는 타당하다. 따라서 이와 유사한 표현들 역시 명세서 전반에 걸쳐 모두 이와 같은 의미로 해석되어야 한다.
한편, 본 명세서에서 사용되는 여러가지 용어에 대하여 다음과 같이 정의될 수 있음에 유의한다.
'페이지'란 하나의 프로그램 동작에서 직렬 또는 병렬로 입력되는 프로그램 데이터들을 대응하는 메모리셀에 프로그램하는 단위를 의미한다.
'페이지 버퍼 공유 구조'란 '2개의 비트라인이 하나의 비트라인쌍을 이루어 하나의 페이지 버퍼를 공유하는 구조'를 의미한다.
'EOBL(Even Odd Bit Line) 프로그램 방식'이란 '하나의 워드라인에 연결되는 메모리셀들에 대하여 2개의 페이지(예, 이븐 페이지 및 오드 페이지)로 나누어 프로그램하는 방식'을 의미한다.
'단일 페이지 버퍼 구조'란 '1개의 비트라인에 하나의 페이지 버퍼가 할당되는 구조'를 의미한다.
'ABL(All Bit Line) 프로그램 방식'이란 '하나의 워드라인에 연결되는 메모리셀들에 대하여 1개의 페이지에서 모두 프로그램하는 방식'을 의미한다.
'ISPP(Incremental Step Pulse Program)'이란 '특정되는 워드라인에 연결되는 메모리셀에 대한 프로그램 동작시에 프로그램 성공 여부에 따라, 특정되는 워드라인의 활성화 전압을 미리 설정된 바에 따라 계단식으로 상승시키면서 프로그램 동작을 진행하는 방식'을 의미한다.
'교번(Alternative) ISPP(Incremental Step Pulse Program)'이란 'ISPP 방식으로 프로그램을 진행하되, 하나의 페이지에서 프로그램되는 메모리셀들을 적어도 2개의 그룹으로 교번적으로 프로그램을 진행하는 방식'을 의미한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.
<본 발명의 낸드 플래쉬 메모리 장치의 구성>
도 1은 본 발명의 프로그램 방법이 적용될 수 있는 낸드 플래쉬 메모리 장치의 구성을 설명하기 위한 도면이다.
도 1의 낸드 플래쉬 메모리 장치는 제1 내지 제n 워드라인(WL<1> 내지 WL<n>), 메모리 어레이(MARR), 페이지 버퍼 블락(BKPF), 글로벌 데이터 라인(GDL), 열 선택 블락(BKCS) 및 입출력 블락(BKIU)을 구비한다.
상기 제1 내지 제n 워드라인(WL<1> 내지 WL<n>)은 로우 디코더(RDEC)에 의하여 디코딩되는 내부 로우 어드레스(IRADD)에 따라 선택적으로 특정되어 활성화된다. 여기서, n은 2 이상의 자연수이다.
이때, 본 발명의 낸드 플래쉬 메모리 장치는, 특정되는 상기 제1 내지 제n 워드라인(WL<1> 내지 WL<n>)의 활성화 전압이 미리 설정된 바에 따라 계단식으로 상승하는 ISPP(Incremental Step Pulse Program) 방식으로 프로그램이 진행된다.
상기 메모리 어레이(MARR)는 제1 메모리 섹터(MSEC1) 및 제2 메모리 섹터(MSEC2)로 구분되며, 이에 대해서는 도 2를 참조하여 자세히 기술된다.
도 2는 도 1의 메모리 어레이(MARR)를 보다 자세히 나타내는 도면이다.
도 2를 참조하면, 상기 제1 메모리 섹터(MSEC1)에는 순서적으로 배열되는 제1 내지 제m 비트라인쌍들(PBL<1> 내지 PBL<m>)이 배치되며, 상기 제2 메모리 섹터(MSEC2)에는 순서적으로 배열되는 제(m+1) 내지 제2m 비트라인쌍들(PBL<m+1> 내지 PBL<2m>)이 배치된다. 여기서, m은 2 이상의 자연수이다.
이때, 상기 제1 메모리 섹터(MSEC1)의 제1 내지 제m 비트라인쌍들(PBL<1> 내지 PBL<m>)과 상기 제2 메모리 섹터(MSEC2)의 상기 제(m+1) 내지 상기 제2m 비트라인쌍들들(PBL<m+1> 내지 PBL<2m>)은 서로 상응한다.
그리고, 상기 제1 내지 제2m의 비트라인쌍들 각각은(PBL<1> 내지 PBL<2m>) 자신의 1차 비트라인(BLa<1:2m>)과 2차 비트라인(BLb<1:2m>)으로 구성된다. 또한, 상기 제1 내지 제2m의 비트라인쌍들 각각은(PBL<1> 내지 PBL<2m>) 자신의 1차 비트라인(BLa<1:2m>)과 2차 비트라인(BLb<1:2m>) 각각에는 자신의 셀 스트링(STa<1:2m>, STb<1:2m>)이 연결된다.
이때, 상기 셀 스트링(STa<1:2m>, STb<1:2m>)들 각각은 서로 직렬로 연결되며, 상기 제1 내지 제n 워드라인(WL<1> 내지 WL<n>)에 대응하여 게이팅되는 제1 내지 제n 메모리셀들(MC<1> 내지 MC<n>)을 포함한다.
참고로, 하나의 비트라인쌍(PBL)을 구성하는 1차 비트라인(BLa)과 2차 비트라인(BLb)은 기존의 낸드 플래쉬 메모리 장치에서의 이븐 비트라인과 오드 비트라인에 상응한다.
그리고, 도 2에서, 소스 선택 트랜지스터(STR)는 소스 연결 신호(SSL)에 의하여 게이팅되어 상기 제1 메모리셀(MC<1>)의 일측 접합을 공통 소스 라인(CSL)에 연결한다. 그리고, 드레인 선택 트랜지스터(DTR)는 드레인 연결 신호(DSL)에 의하여 게이팅되어 상기 제n 메모리셀(MC<n>)의 일측 접합을 대응하는 비트라인(BLa<1:2m>, BLb<1:2m>)에 연결한다.
다시 도 1을 참조하면, 상기 페이지 버퍼 블락(BKPF)은 제1 페이지 버퍼 섹터(PFSC1) 및 제2 페이지 버퍼 섹터(PFSC2)로 구분된다. 상기 제1 페이지 버퍼 섹터(PFSC1)에는 상기 제1 내지 제m 비트라인쌍들(PBL<1> 내지 PBL<m>)에 연결되는 제1 내지 제m 페이지 버퍼(PFB<1> 내지 PFB<m>)가 배치된다. 그리고, 상기 제2 페이지 버퍼 섹터(PFSC2)에는 상기 제(m+1) 내지 상기 제2m 비트라인쌍(PBL<m+1> 내지 PBL<2m>)들에 연결되는 제(m+1) 내지 제2m 페이지 버퍼(PFB<m+1> 내지 PFB<2m>)가 배치된다.
즉, 본 발명의 낸드 플래쉬 메모리 장치는 2개의 비트라인이 하나의 비트라인쌍을 이루어 하나의 페이지 버퍼를 공유하는 소위 '페이지 버퍼 공유 구조'로 구현된다.
상기 제1 내지 제2m 페이지 버퍼(PFB<1> 내지 PFB<2m>) 각각은 자신의 페이지 데이터 라인(PDL<1:2m>)을 통하여 전송되는 데이터를 래치하여 저장하며, 또한, 대응하는 비트라인쌍(PBL<1> 내지 PBL<2m>)의 데이터를 센싱하여 출력한다.
도 3은 도 1의 페이지 버퍼들을 설명하기 위한 블락도로서, 제i 페이지 버퍼(PFB<i>)의 일예가 대표적으로 도시된다. 여기서, i는 1 이상이며, 2m 이하인 자연수이다.
본 명세서에서는, 상기 페이지 버퍼(PFB<i>)의 구성 및 동작에 대하여, 본 발명의 특징을 설명하기 위한 부분이 중심으로 기술되며, 일반적인 낸드 플래쉬 메모리 장치에서의 구성, 신호 및 동작에 대한 기술은 생략될 수 있다. 이는 설명의 간략화를 위한 것으로서, 이로 인하여 본 발명의 보호 범위는 축소되지 않음에 유의한다.
도 3을 참조하면, 상기 페이지 버퍼(PFB<i>)는 비트라인 차수 선택부(PBS) 및 래치부(PLT)를 포함한다.
상기 비트 라인 차수 선택부(PBS)는 비트라인 차수 선택 신호(XBS)에 따라 상기 1차 비트라인(BLa<i>) 및 상기 2차 비트라인(BLb<i>) 중의 어느 하나를 상기 래치부(PLT)와 데이터의 송수신이 가능하도록 제어된다.
상기 래치부(PLT)는 프로그램 동작시에 자신의 페이지 데이터 라인(PDL<i>)을 통하여 전송되는 데이터를 래치하여 저장하도록 구동된다.
바람직하기로는 상기 래치부(PLT)는 적어도 3개의 래치들 즉, 메인 래치(LAM), 캐쉬 래치(LAC) 및 보조 래치(LAA)를 포함한다.
상기 메인 래치(LAM)는 메인 데이터(DAM)를 래치하여 저장하며, 상기 비트 라인 차수 선택부(PBS)에 의하여 선택되는 상기 1차 비트라인(BLa<i>) 및 상기 2차 비트라인(BLb<i>) 중의 어느 하나에 상기 메인 데이터(DAM)를 송수신하여 프로그램 동작을 진행한다.
그리고, 상기 캐쉬 래치(LAC)는 상기 페이지 데이터 라인(PDL<i>)로부터 전송되는 데이터를 캐쉬 데이터(DAC)로 래치하여 저장한다.
이때, 상기 메인 래치(LAM)의 상기 메인 데이터(DAM)와 상기 캐쉬 래치(LAC)의 캐쉬 데이터(DAC)는 체인지 신호(XSC1(i가 m 이하인 경우) 혹은 XSC2(i가 m 보다 큰 경우))의 천이에 응답하여 상호 복사되어 저장될 수 있다. 즉, 이전의 상기 메인 래치(LAM)의 상기 메인 데이터(DAM)는 상기 캐쉬 래치(LAC)의 캐쉬 데이터(DAC)로 복사되어 저장될 수 있으며, 이전의 상기 캐쉬 래치(LAC)의 캐쉬 데이터(DAC)는 상기 메인 래치(LAM)의 상기 메인 데이터(DAM)로 복사되어 저장될 수 있다. 이때, 보조 래치(LAA)가 이용된다.
다시 도 1을 참조하면, 상기 열 선택 블락(BKCS)은 열 선택 신호(YSEL<1:2m>)의 활성화에 따라 상기 페이지 버퍼 블락(BKPF)의 상기 제1 내지 상기 제2m 페이지 버퍼(PFB<1> 내지 PFB<2m>) 중의 어느 하나를 특정한다. 이때, 상기 열 선택 신호(YSEL<1:2m>)는 칼럼 디코더(CDEC)에 의하여 디코딩되는 내부 칼럼 어드레스(ICADD)에 따라 활성화된다.
그리고, 상기 열 선택 신호(YSEL<1:2m>)의 활성화에 따라 특정되는 상기 페이지 버퍼 블락(BKCS)의 상기 제1 내지 상기 제2m 페이지 버퍼(PFB<1> 내지 PFB<2m>)는 글로벌 데이터 라인(GDL)과 데이터 송수신이 가능하게 된다.
상기 입출력 블락(BKIU)은 외부와 상기 글로벌 데이터 라인(GDL) 사이의 데이터 송수신이 가능하도록 제어된다.
계속 도 1을 참조하면, 제어 블락(BKCON)은 제1 내지 제n 워드라인(WL<1> 내지 WL<n>), 메모리 어레이(MARR), 페이지 버퍼 블락(BKPF), 열 선택 블락(BKCS) 및 입출력 블락(BKIU)과 같은 본 발명의 프로그램 방법이 적용되는 낸드 플래쉬 메모리 장치의 다른 구성 요소를 제어한다.
바람직하기로는, 상기 제어 블락(BKCON)은 제어부(110), 로우 디코더(RDEC), 전압 발생부(130), 칼럼 디코더(CDEC) 및 패스 체크부(150)를 구비한다.
상기 제어부(110)는 외부로부터 입출력 블락(BKIU)을 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 리드 동작 또는 테스트 동작 등을 수행하기 위한 내부 명령 신호(ICMD)를 생성하여 전압 발생부(130)를 제어한다.
그리고, 상기 제어부(110)는 동작의 종류에 따라 페이지 버퍼 블락(BKPF)의 제1 내지 제2m 페이지 버퍼(PFB<1> 내지 PFB<2m>)을 제어하기 위한 신호들(미도시)을 발생한다.
또한, 상기 제어부(110)는 입출력 블락(170)를 통해 외부로부터 입력되는 외부 어드레스 신호(EADD)에 응답하여 내부 로우 어드레스 신호(IRADD)와 내부 컬럼 어드레스 신호(ICADD)를 발생한다.
상기 전압 발생부(130)는 제어부(110)의 내부 명령 신호(ICMD)에 응답하여 메모리 어레이(MARR)의 메모리셀(MC)들에 대한 프로그램 동작, 리드 동작 및 테스트 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass)을 생성한다. 이때, 생성된 동작 전압들(예, Vpgm, Vread, Vpass)은 선택되는 메모리 어레이(MARR)의 드레인 선택라인(DSL), 워드라인들(WL<1> 내지 WL<n>) 및 소스 선택 라인(SSL)를 포함하는 로컬 라인들로 공급한다.
예를 들면, 상기 전압 발생부(130)는, 프로그램 동작을 위하여, 선택된 페이지의 메모리셀(MC)들에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 메모리셀(MC)들에 인가하기 위한 패스 전압(Vpass)을 로우 디코더(RDEC)로 제공한다. 또한, 상기 전압 발생부(130)는, 리드(read) 동작을 위하여, 선택된 페이지의 메모리셀(MC)들에 인가하기 위한 리드 전압(Vread) 및 비선택된 메모리셀(MC)들에 인가하기 위한 패스 전압(Vpass)을 로우 디코더(RDEC)로 제공한다.
상기 로우 디코더(RDEC)는, 제어부(110)에서 제공되는 내부 로우 어드레스(IRADD)에 따라, 상기 전압 발생부(130)에서 제공되는 동작 전압들이 메모리 어레이(MARR)의 내부의 각 신호들로 제공될 수 있도록 구동된다.
상기 칼럼 디코더(CDEC)는, 제어부(110)에서 제공되는 내부 칼럼 어드레스(CRADD)를 디코딩하여 열 선택 신호(YSEL<1:2m>)로 발생한다. 이때, 상기 칼럼 디코더(CDEC)에서 발생되는 상기 열 선택 신호(YSEL<1:2m>)는 상기 열 선택 블락(BKCS)으로 제공된다.
상기 패스 체크부(150)는 프로그램 동작 후에 실시되는 프로그램 검증 동작에서 제1 페이지 섹터(PFSC1)에서 제공되는 제1 패스 신호(XFA1) 및/또는 제2 페이지 섹터(PFSC2)에서 제공되는 제2 패스 신호(XFA2)를 확인하여 프로그램 재실시 신호(XPDA)를 상기 제어부(110)에 제공한다.
본 실시예에서, 상기 제1 패스 신호(XFA1)는 제1 페이지 섹터(PFSC1)에 배치되는 제1 내지 제m 페이지 버퍼(PFB<1> 내지 PFB<m>) 각각의 상기 메인 래치(LAM)에 저장된 상기 메인 데이터(DAM)와 상기 캐쉬 래치(LAC)에 저장된 상기 캐쉬 데이터(DAC)를 확인하여 아직 프로그램되지 못한 메모리셀(MC)이 존재하는 경우에 활성화된다.
상기 제2 패스 신호(XFA2)는 제2 페이지 섹터(PFSC2)에 배치되는 제(m+1) 내지 제2m 페이지 버퍼(PFB<m+1> 내지 PFB<2m>) 각각의 상기 메인 래치(LAM)에 저장된 상기 메인 데이터(DAM)와 상기 캐쉬 래치(LAC)에 저장된 상기 캐쉬 데이터(DAC)를 확인하여 아직 프로그램되지 못한 메모리셀(MC)이 존재하는 경우에 활성화된다.
그리고, 상기 프로그램 재실시 신호(XPDA)는 상기 제1 및 제2 패스 신호(XFA1 및 XRA2)를 확인하여 활성화된다.
이때, 상기 프로그램 재실시 신호(XPDA)가 활성화될 때, 본 발명의 낸드 플래쉬 메모리 장치는 프로그램 동작을 재실시하도록 구동된다.
<낸드 플래쉬 메모리 장치의 프로그램 방법>
계속하여, 본 발명의 낸드 플래쉬 메모리 장치의 프로그램 방법이 기술된다.
도 4는 본 발명의 낸드 플래쉬 메모리 장치의 프로그램 방법을 나타내는 플로우챠트이다.
도 4를 참조하면, 본 발명의 낸드 플래쉬 메모리 장치의 프로그램 방법은 이븐 페이지 프로그램 동작 단계(S100) 및 오드 페이지 프로그램 동작 단계(S200)를 구비한다.
상기 이븐 페이지 프로그램 동작 단계(S100)에서는, 특정되는 워드라인(WL)에 연결되는 제1 메모리 섹터(MSEC1)의 메모리셀(MC)에 이븐 데이터(DATe<1:2m>)가 프로그램되는 동작이 수행된다. 본 실시예에서는, 상기 제i 워드라인(WL<i>)이 특정되는 것으로 한다.
상기 이븐 페이지 프로그램 동작 단계(S100)은 구체적으로 이븐 데이터 로딩 과정(S110), 이븐 데이터 섹터 이동 과정(S130) 및 제1 섹터 셀 프로그램 과정(S150)을 구비한다.
상기 이븐 데이터 로딩 과정(S110)에서는, 도 5a에 도시되는 바와 같이, 상기 입출력 블락(BKIU)과 상기 글로벌 데이터 라인(GDL) 및 상기 열 선택 블락(BKCS)을 통하여, 제1 내지 제2m 이븐 데이터(DATe<1:2m>)가 상기 제1 내지 상기 제2m 페이지 버퍼(PFB<1:2m>)의 캐쉬 래치(LAC)에 로딩되어 저장된다.
상기 이븐 데이터 섹터 이동 과정(S130)에서는, 도 5b에 도시되는 바와 같이, 상기 제(m+1) 내지 상기 제2m 페이지 버퍼(PFB<m+1> 내지 PFB<2m>)에 로딩된 상기 제(m+1) 내지 상기 제2m 이븐 데이터(DATe<m+1> 내지 DATe<2m>)가 상기 글로벌 데이터 라인(GDL)을 거쳐 상기 제1 내지 상기 제m 페이지 버퍼(PFB<1:m>)의 캐쉬 래치(LAC)에 이동되어 저장된다. 이에 앞서, 상기 제1 내지 상기 제m 페이지 버퍼(PFB<1:m>)의 캐쉬 래치(LAC)에 로딩되어 있던 상기 제1 내지 제m 이븐 데이터(DATe<1:m>)가 상기 제1 내지 상기 제m 페이지 버퍼(PFB<1:m>)의 메인 래치(LAM)에 이동되어 저장된다.
상기 제1 섹터 셀 프로그램 과정(S150)에서는, 도 5c 도시되는 바와 같이, 상기 제1 내지 상기 제m 페이지 버퍼(PFB<1:m>)에 저장된 상기 제1 내지 상기 제2m 이븐 데이터(DATe<1:2m>)을 이용하여 상기 제1 내지 제m 비트라인쌍(PBL<1:m>)의 상기 1차 비트라인(BLa<1:m>) 및 상기 2차 비트라인(BLb<1:m>)의 셀 스트링(STa<1:m> 및 STb<1:m>)의 상기 제i 낸드 플레쉬 셀(MC<i>)이 프로그램된다.
즉, 상기 1차 비트라인(BLa<1:m>)의 상기 제i 낸드 플레쉬 셀(MC<i>)들은 상기 제1 내지 상기 제m 이븐 데이터(DATe<1:m>)를 이용하여 프로그램되며, 상기 2차 비트라인(BLb<1:m>)의 상기 제i 낸드 플레쉬 셀(MC<i>)들은 상기 제(m+1) 내지 상기 제2m 이븐 데이터(DATe<m+1:2m>)를 이용하여 프로그램된다.
한편, 상기 제1 섹터 셀 프로그램 과정(S150)에서는, 도 6에 도시되는 바와 같이, 상기 제i 워드라인(WL<i>)의 전압이 미리 설정된 바에 따라 계단식으로 상승하는 ISPP(Incremental Step Pulse Program) 방식으로 상기 제1 내지 제m 비트라인쌍(PBL<1:m>)의 상기 1차 비트라인(BLa<1:m>) 및 상기 2차 비트라인(BLb<1:m>)의 셀 스트링(STa<1:m> 및 STb<1:m>)의 상기 제i 낸드 플레쉬 셀(MC<i>)이 프로그램된다.
이때, 상기 1차 비트라인(BLa<1:m>)의 셀 스트링(STa<1:m>)의 상기 제i 낸드 플레쉬 셀(MC<i>)들과 상기 2차 비트라인(BLb<1:m>)의 셀 스트링(STb<1:m>)의 상기 제i 낸드 플레쉬 셀(MC<i>)이 상기 제i 워드라인(WL<i>)의 각 전압 레벨에서 교번하여 프로그램하는 교번 ISPP 방식으로 진행된다.
한편, 도 6에서는, 메모리셀(MC<i>)의 문턱전압이 목표로 한 값으로 프로그램되었는 지를 확인하기 위한 전압 레벨의 도시 및 이에 대한 기술은 생략된다. 이는 설명의 간략화를 위한 것으로서, 이로 인하여 본 발명의 보호범위는 축소되지 않는다.
계속하여, 상기 오드 페이지 프로그램 동작 단계(S200)가 기술된다.
상기 오드 페이지 프로그램 동작 단계(S200)에서는, 특정되는 제i 워드라인(WL<i>)에 연결되는 제2 메모리 섹터(MSEC2)의 메모리셀(MC<i>)에 오드 데이터(DATo<1:2m>)가 프로그램되는 동작이 수행된다.
상기 오드 페이지 프로그램 동작 단계(S200)은 구체적으로 오드 데이터 로딩 과정(S210), 오드 데이터 섹터 이동 과정(S230) 및 제2 섹터 셀 프로그램 과정(S250)을 구비한다.
상기 오드 데이터 로딩 과정(S210)에서는, 도 7a에 도시되는 바와 같이, 상기 입출력 블락(BKIU)과 상기 글로벌 데이터 라인(GDL) 및 상기 열 선택 블락(BKCS)을 통하여, 제1 내지 제2m 오드 데이터(DATo<1:2m>)가 상기 제1 내지 상기 제2m 페이지 버퍼(PFB<1:2m>)의 캐쉬 래치(LAC)에 로딩되어 저장된다.
상기 오드 데이터 섹터 이동 과정(S230)에서는, 도 7b에 도시되는 바와 같이, 상기 제1 내지 상기 제m 페이지 버퍼(PFB<1> 내지 PFB<m>)에 로딩된 상기 제1 내지 상기 제m 오드 데이터(DATo<1> 내지 DATo<m>)가 상기 글로벌 데이터 라인(GDL)을 거쳐 상기 제(m+1) 내지 상기 제2m 페이지 버퍼(PFB<m+1:2m>)의 캐쉬 래치(LAC)에 이동되어 저장된다. 이때, 상기 제(m+1) 내지 상기 제2m 페이지 버퍼(PFB<m+1:2m>)의 캐쉬 래치(LAC)에 로딩되어 있던 상기 제(m+1) 내지 제2m 오드 데이터(DATo<m+1:2m>)는 상기 제(m+1) 내지 상기 제2m 페이지 버퍼(PFB<m+1:2m>)의 메인 래치(LAM)에 이동되어 저장된다.
상기 제2 섹터 셀 프로그램 과정(S250)에서는, 도 7c 도시되는 바와 같이, 상기 제1 내지 상기 제m 페이지 버퍼(PFB<1:m>)에 저장된 상기 제1 내지 상기 제2m 오드 데이터(DATe<1:2m>)을 이용하여 상기 제(m+1) 내지 제2m 비트라인쌍(PBL<m+1:2m>)의 상기 1차 비트라인(BLa<m+1:2m>) 및 상기 2차 비트라인(BLb<m+1:2m>)의 셀 스트링(STa<m+1:2m> 및 STb<m+1:2m>)의 상기 제i 낸드 플레쉬 셀(MC<i>)이 프로그램된다.
즉, 상기 1차 비트라인(BLa<m+1:2m>)의 상기 제i 낸드 플레쉬 셀(MC<i>)들은 상기 제(m+1) 내지 상기 제2m 이븐 데이터(DATo<m+1:2m>)를 이용하여 프로그램되며, 상기 2차 비트라인(BLb<m+1:2m>)의 상기 제i 낸드 플레쉬 셀(MC<i>)들은 상기 제1 내지 상기 제m 이븐 데이터(DATo<1:m>)를 이용하여 프로그램된다.
그리고, 상기 제2 섹터 셀 프로그램 과정(S250)에서는, 상기 1차 비트라인(BLa<m+1:2m>)의 셀 스트링(STa<m+1:2m>)의 상기 제i 낸드 플레쉬 셀(MC<i>)들과 상기 2차 비트라인(BLb<m+1:2m>)의 셀 스트링(STb<m+1:2m>)의 상기 제i 낸드 플레쉬 셀(MC<i>)이 상기 제i 워드라인(WL<i>)의 각 전압 레벨에서 교번하여 프로그램하는 교번 ISPP 방식으로 진행된다.
한편, 본 발명의 프로그램 구동 방법이 적용되는 낸드 플래쉬 메모리 장치에서의 리드 구동 방법은 프로그램 구동 방법의 역순으로 진행될 수 있다. 그리고, 이는 당업자라면, 용이하게 구현할 수 있으므로, 이에 대한 구체적인 기술은 생략된다.
정리하면, 상기와 같은 본 발명의 낸드 플래쉬 메모리 장치의 프로그램 구동 방법에서는, 이븐 페이지 프로그램 동작 단계에서는 제1 메모리 섹터의 메모리셀들모두가 프로그램되며, 오드 페이지 프로그램 동작 단계에서는 제2 메모리 섹터의 메모리셀들 모두가 프로그램된다. 즉, 이븐 페이지 프로그램 동작 단계 및 오드 페이지 프로그램 동작 단계에서, 제1 및 제2 메모리 섹터의 인접한 메모리셀들이 한꺼번에 프로그램된다.
이에 따라, 본 발명의 낸드 플래쉬 메모리 장치의 프로그램 구동 방법에 의하면, 인접한 메모리셀들이 한꺼번에 프로그램되므로, 소위 'ABL 프로그램 방식'에서와 유사하게, 인접한 메모리셀들 사이에 발생되는 커플링에 따른 프로그램 문턱전압의 디스터번스가 현저히 감소된다.
또한, 본 발명의 프로그램 구동 방법이 적용되는 낸드 플래쉬 메모리 장치는, '페이지 버퍼 공유 구조'로 구현되므로, 레이아웃 면적의 증가가 최소화되며, 이후, 기존의 EOBL 프로그램이 채용되는 낸드 플래쉬 메모리 장치로 용이하게 변형될 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (5)

  1. 낸드 플래쉬 메모리 장치의 프로그램 방법에 있어서,
    상기 낸드 플래쉬 메모리 장치는
    내부 로우 어드레스에 따라 선택적으로 특정되는 제1 내지 제n(여기서, n은 2 이상의 자연수) 워드라인;
    제1 메모리 섹터 및 제2 메모리 섹터로 구분되며, 상기 제1 메모리 섹터에는 순서적으로 배열되는 제1 내지 제m(여기서, m은 2 이상의 자연수) 비트라인쌍들이 배치되며, 상기 제2 메모리 섹터에는 순서적으로 배열되는 제(m+1) 내지 제2m 비트라인쌍들이 배치되며, 상기 제1 메모리 섹터의 상기 제1 내지 상기 제m 비트라인쌍들과 상기 제2 메모리 섹터의 상기 제(m+1) 내지 상기 제2m 비트라인쌍들은 서로 상응하는 메모리 어레이로서, 상기 제1 내지 제2m의 비트라인쌍들 각각은 자신의 1차 비트라인과 2차 비트라인으로 구성되며, 상기 제1 내지 제2m 비트라인쌍들의 상기 1차 비트라인과 상기 2차 비트라인 각각에는 상기 제1 내지 제n 워드라인에 대응하여 게이팅되는 제1 내지 제n 메모리셀들이 형성되는 각자의 셀 스트링이 연결되는 상기 메모리 어레이;
    제1 페이지 버퍼 섹터 및 제2 페이지 버퍼 섹터로 구분되는 페이지 버퍼 블락으로서, 상기 제1 페이지 버퍼 섹터에는 상기 제1 내지 제m 비트라인쌍들에 연결되는 제1 내지 제m 페이지 버퍼가 배치되며, 상기 제2 페이지 버퍼 섹터에는 상기 제(m+1) 내지 상기 제2m 비트라인쌍들에 연결되는 제(m+1) 내지 제2m 페이지 버퍼가 배치되는 상기 페이지 버퍼 블락;
    글로벌 데이터 라인;
    내부 칼럼 어드레스에 따라 특정되는 상기 페이지 버퍼 블락의 상기 제1 내지 상기 제2m 페이지 버퍼와 상기 글로벌 데이터 라인 사이에 데이터 송수신이 가능하도록 제어되는 열 선택 블락; 및
    외부와 상기 글로벌 데이터 라인 사이의 데이터 송수신이 가능하도록 제어되는 입출력 블락을 구비하며,
    상기 낸드 플래쉬 메모리 장치의 프로그램 방법은
    상기 제i(여기서, i는 n 이하의 자연수) 워드라인이 특정되는 이븐 페이지 프로그램 동작 단계를 구비하며,
    상기 이븐 페이지 프로그램 동작 단계는
    제1 내지 제2m 이븐 데이터를 상기 입출력 블락과 상기 글로벌 데이터 라인 및 상기 열 선택 블락을 통하여, 상기 제1 내지 상기 제2m 페이지 버퍼에 로딩하여 저장하는 이븐 데이터 로딩 과정;
    상기 제(m+1) 내지 상기 제2m 페이지 버퍼에 로딩된 상기 제(m+1) 내지 상기 제2m 이븐 데이터를 상기 글로벌 데이터 라인을 거쳐 상기 제1 내지 상기 제m 페이지 버퍼에 이동하여 저장하는 이븐 데이터 섹터 이동 과정; 및
    상기 제1 내지 상기 제m 페이지 버퍼에 저장된 상기 제1 내지 상기 제m 이븐 데이터을 이용하여 상기 제1 내지 제m 비트라인쌍의 상기 1차 비트라인의 셀 스트링의 제i 낸드 플레쉬 셀을 프로그램하며, 상기 제1 내지 상기 제m 페이지 버퍼에 저장된 상기 제(m+1) 내지 상기 제2m 이븐 데이터을 이용하여 상기 제1 내지 제m 비트라인쌍의 상기 2차 비트라인의 셀 스트링의 상기 제i 낸드 플레쉬 셀을 프로그램하는 제1 섹터 셀 프로그램 과정을 구비하는 것을 특징으로 하는 낸드 플래쉬 메모리 장치의 프로그램 방법.
  2. 제1항에 있어서, 상기 제1 섹터 셀 프로그램 과정은
    상기 제i 워드라인의 전압을 계단식으로 상승하여 상기 제1 내지 제m 비트라인쌍의 상기 1차 비트라인 및 상기 2차 비트라인 각각의 셀 스트링의 상기 제i 낸드 플레쉬셀을 프로그램하되, 상기 1차 비트라인의 셀 스트링의 상기 제i 낸드 플레쉬 셀과 상기 2차 비트라인의 셀 스트링의 상기 제i 낸드 플레쉬 셀을 교번하여 프로그램하는 교번 ISPP 방식으로 진행되는 것을 특징으로 하는 낸드 플래쉬 메모리 장치의 프로그램 방법.
  3. 제1항에 있어서, 상기 낸드 플래쉬 메모리 장치의 프로그램 방법은
    오드 페이지 프로그램 동작 단계를 더 구비하며
    상기 오드 페이지 프로그램 동작 단계는
    제1 내지 제2m 오드 데이터를 상기 입출력 블락과 상기 글로벌 데이터 라인 및 상기 열 선택 블락을 통하여, 상기 제1 내지 상기 제2m 페이지 버퍼에 로딩하여 저장하는 오드 데이터 로딩 과정;
    상기 제1 내지 상기 제m 페이지 버퍼에 로딩된 상기 제1 내지 상기 제m 오드 데이터를 상기 글로벌 데이터 라인을 거쳐 상기 제(m+1) 내지 상기 제2m 페이지 버퍼에 이동하여 저장하는 오드 데이터 섹터 이동 과정; 및
    상기 제(m+1) 내지 상기 제2m 페이지 버퍼에 저장된 상기 제1 내지 상기 제m 오드 데이터을 이용하여 상기 제(m+1) 내지 제2m 비트라인쌍의 상기 1차 비트라인의 셀 스트링의 상기 제i 낸드 플레쉬셀을 프로그램하며, 상기 제(m+1) 내지 상기 제2m 페이지 버퍼에 저장된 상기 제(m+1) 내지 상기 제2m 오드 데이터을 이용하여 상기 제(m+1) 내지 제2m 비트라인쌍의 상기 2차 비트라인의 셀 스트링의 상기 제i 낸드 플레쉬셀을 프로그램하는 제2 섹터 셀 프로그램 과정을 구비하는 것을 특징으로 하는 낸드 플래쉬 메모리 장치의 프로그램 방법.
  4. 제3항에 있어서, 상기 제2 섹터 셀 프로그램 과정은
    상기 제i 워드라인의 전압을 계단식으로 상승하여 상기 제(m+1) 내지 제2m 비트라인쌍의 상기 1차 비트라인 및 상기 2차 비트라인 각각의 셀 스트링의 상기 제i 낸드 플레쉬셀을 프로그램하되, 상기 1차 비트라인의 셀 스트링의 상기 제i 낸드 플레쉬 셀과 상기 2차 비트라인의 셀 스트링의 상기 제i 낸드 플레쉬 셀을 교번하여 프로그램하는 교번 ISPP 방식으로 진행되는 것을 특징으로 하는 낸드 플래쉬 메모리 장치의 프로그램 방법.
  5. 제1항에 있어서, 상기 제1 내지 제2m 페이지 버퍼 각각은
    적어도 3개의 래치를 포함하는 것을 특징으로 하는 낸드 플래쉬 메모리 장치의 프로그램 방법.
KR1020180031791A 2018-03-20 2018-03-20 낸드 플래쉬 메모리 장치의 프로그램 방법 KR102068190B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180031791A KR102068190B1 (ko) 2018-03-20 2018-03-20 낸드 플래쉬 메모리 장치의 프로그램 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180031791A KR102068190B1 (ko) 2018-03-20 2018-03-20 낸드 플래쉬 메모리 장치의 프로그램 방법

Publications (2)

Publication Number Publication Date
KR20190110181A KR20190110181A (ko) 2019-09-30
KR102068190B1 true KR102068190B1 (ko) 2020-01-20

Family

ID=68098227

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180031791A KR102068190B1 (ko) 2018-03-20 2018-03-20 낸드 플래쉬 메모리 장치의 프로그램 방법

Country Status (1)

Country Link
KR (1) KR102068190B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102090874B1 (ko) * 2018-09-12 2020-03-18 도실리콘 씨오., 엘티디. 고전압 트랜지스터의 수를 저감하는 낸드 플래시 메모리 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100694968B1 (ko) 2005-06-30 2007-03-14 주식회사 하이닉스반도체 비휘발성 메모리 장치와 그것의 멀티-페이지 프로그램,독출 및 카피백 프로그램 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100805840B1 (ko) 2006-09-01 2008-02-21 삼성전자주식회사 캐시를 이용한 플래시 메모리 장치 및 그것의 프로그램방법
KR100908542B1 (ko) * 2007-12-24 2009-07-20 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 프로그램 방법
KR101203256B1 (ko) * 2010-07-09 2012-11-20 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 동작 방법
KR20120119324A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR101817743B1 (ko) 2011-09-30 2018-01-22 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20130072669A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20130072667A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작방법
KR102039431B1 (ko) * 2012-08-30 2019-11-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102527961B1 (ko) * 2015-07-02 2023-05-04 삼성전자주식회사 불휘발성 메모리 시스템 및 그것의 프로그램 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100694968B1 (ko) 2005-06-30 2007-03-14 주식회사 하이닉스반도체 비휘발성 메모리 장치와 그것의 멀티-페이지 프로그램,독출 및 카피백 프로그램 방법

Also Published As

Publication number Publication date
KR20190110181A (ko) 2019-09-30

Similar Documents

Publication Publication Date Title
US7589998B2 (en) Non-volatile memory device and method of operation therefor
US8625376B2 (en) Semiconductor memory device and method of operation the same
CN105931666B (zh) 半导体存储装置及存储系统
US8971109B2 (en) Semiconductor memory device and method of operating the same
US8611155B2 (en) Semiconductor memory device and program methods thereof
US20130163335A1 (en) Semiconductor memory device and method of operating the same
US9466339B2 (en) Semiconductor memory device and method of operating the same
US8804433B2 (en) Semiconductor memory device and operating method thereof
JP2007035124A (ja) 半導体記憶装置
US20130083600A1 (en) Semiconductor device and method of operating the same
JP2019164865A (ja) メモリシステム
JP2010211883A (ja) 不揮発性半導体記憶装置
US20120268993A1 (en) Semiconductor memory device
TWI459389B (zh) 半導體記憶體裝置、記憶體裝置讀取程式以及方法
US20150270003A1 (en) Non-volatile memory and method for programming the same
KR101203256B1 (ko) 불휘발성 메모리 장치 및 이의 동작 방법
KR102068190B1 (ko) 낸드 플래쉬 메모리 장치의 프로그램 방법
US8988943B2 (en) Semiconductor memory device and operating method thereof
US9318198B2 (en) Memory system and method of operating the same
KR20130008275A (ko) 반도체 메모리 장치 및 그 동작 방법
KR101739431B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR102263163B1 (ko) 복수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
KR20090068617A (ko) 불휘발성 메모리 소자의 카피백 프로그램 방법
KR20120005828A (ko) 불휘발성 메모리 장치의 동작 방법
KR20230136482A (ko) 프로그램 서스펜드 동안 검증 데이터를 유지하는 반도체 메모리 장치 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant