KR102051338B1 - 유기 전계 효과 트랜지스터 및 이를 제조하기 위한 방법 - Google Patents
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Abstract
본 발명은 유기 전계 효과 트랜지스터에 관한 것으로, 제 1 전극(1) 및 제 2 전극(2) ― 전극들은 소스 전극 및 드레인 전극을 제공함 ―, 제 1 전극(1) 및 제 2 전극(1, 2)과 전기적으로 접촉하는 진성 유기 반도전성 층(3), 게이트 전극(6), 게이트 전극(6)과 진성 유기 반도전성 층(3) 사이에 제공되는 게이트 절연체(5), 및 유기 매트릭스 재료 및 유기 도펀트를 포함하는 도핑된 유기 반도전성 층(4)을 포함하며, 여기서, 도핑된 유기 반도전성 층(4)은 게이트 절연체(5)와 진성 유기 반도전성 층(3) 사이에 제공되고, 여기서, 제 1 전극(1)과 제 2 전극(1) 사이의 전하 캐리어 채널이 도핑된 유기 반도전성 층(4)에 형성된다. 추가적으로, 본 발명은 유기 전계 효과 트랜지스터를 제조하기 위한 방법에 관한 것이다.
Description
본 발명은 유기 전계 효과 트랜지스터 및 이를 제조하기 위한 방법에 관한 것이다.
1980년대에 유기 전계 효과 트랜지스터(OFET)들의 발명 이후로 계속, 그들의 성능은 지속적으로 개선될 수 있었다. 오늘날, OFET들은, e-잉크 디스플레이들, 인쇄 RFID 태그들, 및 플렉서블한 전자기기를 구동하기 위해 사용된다. 실리콘 기술과 비교되는 OFET들의 이점들은, 넓은 영역들 상에 낮은 프로세스 온도들로 얇고 플렉서블한 회로들을 실현할 가능성이다.
일반적으로, 유기 전계 효과 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 추가적으로, OFET는 유기 반도체, 및 유기 반도체로부터 게이트 전극을 분리시키는 게이트 절연체를 포함한다.
발전에도 불구하고, OFET들의 광범위한 애플리케이션은, 그들의 낮은 성능 및 안정성으로 인해 여전히 제한된다. 그러나, 진보된 OFET 구조들의 개발에 의해, 개선에 대한 큰 잠재성이 존재한다.
유기 도핑 기술이 고도로 효율적인 광전자(opto-electronic) 디바이스들에 대한 중요한(key) 기술이 될 것으로 관측되었지만, 유기 트랜지스터들에서 도핑된 유기층들의 사용은 훨씬 덜 일반적이다.
OFET들의 성능을 개선하기 위한 3개의 상이한 접근법들이 존재한다.
예를 들어, 도핑은, 소스 및 드레인 전극들에서 접촉 저항을 감소시키도록 사용될 수 있다. 금속 전극들과 유기 반도체 사이의 얇은 p-도핑된 또는 n-도핑된 층은, 터널 전류들을 증가시키고 전하 캐리어들의 주입을 향상시키는 옴 접촉을 형성한다.
몇몇 그룹들은 OFET 성능 상에서 채널 "도핑"의 효과들에 대해 보고했다. 예를 들어, 산화물 표면에 Ca의 단분자층(monolayer)을 사용하여 p-타입으로부터 n-타입으로 펜타센(pentacene) 트랜지스터들을 스위칭하는 것이 가능하다. 단분자층은, 절연층의 표면을 완전히 커버하고, 로컬 "의사-도펀트(pseudo-dopant)"로서 동작한다. Ca와 절연 층 사이에는 어떠한 전하 캐리어 전달도 존재하지 않는다. 대신에, 전기장이 단분자층에서의 Ca 원자들에 의해 생성된다. Ca 단분자층은, 유기 반도체와 게이트 절연체 사이의 인터페이스에 전자 트랩들을 채운다. 공기중-안정한(air-stable) n-도펀트에 의해 n-OFET의 채널을 "도핑"하는 것은 n-타입 트랜지스터들의 공기중-안정성(air-stability)을 증가시킬 수 있다는 것이 관측되었다.
또한, 임계 전압이 도핑 농도에 의해 시프팅될 수 있다는 것이 보고되었다. Meijer 등의 Journal of Applied Physics, vol. 93, no. 8, p. 4831, 2003은 폴리머 트랜지스터들 상에서 산소 노출에 의한 도핑의 효과를 연구했다. 스위치-온 전압(플랫밴드 전압(flatband voltage))의 시프트가 관측되었지만, 그 효과는 저자들에 의해 도핑에 관련되지 않았다. 유사하게, 다른 저자들은, 도펀트를 적용하는 것에 대해 임계 전압의 유사한 시프트를 발견했지만, 종종, 이러한 효과는 채널 도핑보다는 다소 접촉 도핑의 영향에 관련된다.
반전(inversion) FET들은 일반적으로 오프이며, 반전 채널은, 트랜지스터를 온으로 스위칭하기 위해, 인가된 게이트 전압에 의해 형성되어야 한다. 반전 FET들은 CMOS 회로들에서 사용되며, 모든 집적 회로들의 가장 기본적인 빌딩 블록이다. 반전 레짐(regime)이 유기 MIS(금속 절연체 반도체) 커패시터들에 도달될 수 없다는 것이 알려져 있다. 그러나, 소수의 캐리어들이 소스 및 드레인 전극들에 주입되면, 반전 채널이 FET 구조들에서 형성될 수 있다는 것이 시뮬레이션들에 의해 예측되었다. Huang 등의 Journal of Applied Physics, vol. 100, no. 11, p. 114512, 2006은, 일반적으로 n-도전성 진성(intrinsic) 재료가 코로나 방전에 의한 유기층의 증착 전에 게이트 절연체를 충전함으로써 p-도전성으로 제조될 수 있다는 것을 관측할 수 있다.
문헌 US 2010/0096625 A1은, 소스 및 드레인 전극이 배열되는 기판을 포함하는 유기 전계 효과 트랜지스터를 기재한다. 반도전성 층은 전극들의 상단 상에 증착되고 전극들과 전기적으로 접촉한다. 반도전성 층은, 하부 서브층 및 상부 서브층으로 형성된다. 상부 서브층의 상단 상에 유전체 층 및 게이트 전극이 제공된다. 반도전성 층의 반도체 재료는, 나노튜브들 또는 도전성의 실리콘 필라멘트들과 같은 무기 입자들을 포함할 수도 있다. 하부 서브층 및 상부 서브층은 n-타입 또는 p-타입일 수 있으며, 동일한 종류의 도핑을 가질 수 있다.
문헌 US 5,629,530에서, 소스 영역, 드레인 영역 및 개재(interpose)된 n-타입 채널 영역을 갖는 전계 효과 트랜지스터가 기재된다. 채널 영역은, 절연층에 의해 채널 영역으로부터 분리된 게이트 전극을 제공받는다.
유기 박막 트랜지스터가 문헌 US 2006/0033098 A1에서 설명된다. 트랜지스터는, 기판, 게이트 전극, 전체 게이트 전극을 커버하는 게이트 유전층, 소스 전극, 드레인 전극, 활성 채널 층 및 소스 계면층을 포함한다. 소스 전극과 활성 채널 층 사이의 전위(potential) 장벽은 활성 채널 층 내로 시제(agent)를 부가함으로써 감소된다.
문헌 EP 2 194 582 A1은, 기판, 게이트 전극, 소스 전극, 드레인 전극, 절연체 층, 유기 반도전성 층, 및 유기 반도전성 층과 절연체 층 사이에 배열된 채널 제어층을 갖는 유기 박막 트랜지스터를 설명한다. 채널 제어층은, 5.8eV보다 작은 이온화 전위를 갖는 비정질 유기 화합물을 포함한다.
문헌 US 2003/0092232 A1에서, 추가적인 전계 효과 트랜지스터가 기재된다.
본 발명의 목적은 최적화된 작동(working) 파라미터들을 갖는 유기 전계 효과 트랜지스터 및, 그 트랜지스터를 제조하기 위한 방법을 제공하는 것이다. 특히, 본 발명의 목적은 튜닝가능한 임계 전압을 갖는 유기 전계 효과 트랜지스터를 제공하는 것이다. 이러한 목적은, 청구항 제 1 항에 기재된 유기 전계 효과 트랜지스터, 및 청구항 제 16 항에 기재된 유기 전계 효과 트랜지스터를 제조하기 위한 방법에 의해 해결된다. 본 발명의 유리한 실시예들은 종속항들의 주제이다.
본 발명의 일 양상에 따르면, 유기 전계 효과 트랜지스터가 제공된다. 트랜지스터는, 제 1 전극 및 제 2 전극 ― 전극들은 소스 전극 및 드레인 전극을 제공함 ―, 제 1 전극 및 제 2 전극과 전기적으로 접촉하는 진성(intrinsic) 유기 반도전성 층, 게이트 전극, 게이트 전극과 진성 유기 반도전성 층 사이에 제공되는 게이트 절연체, 및 유기 매트릭스 재료 및 유기 도펀트를 포함하는 도핑된 유기 반도전성 층을 포함한다. 도핑된 유기 반도전성 층은, 게이트 절연체와 진성 유기 반도전성 층 사이에 제공된다. 전하 캐리어 채널은 도핑된 유기 반도전성 층에서 제 1 전극과 제 2 전극 사이에 형성된다.
본 발명의 다른 양상에 따르면, 유기 전계 효과 트랜지스터를 제조하기 위한 방법이 제공되며, 방법은, 다음의 단계들, 즉, 기판을 제공하는 단계, 게이트 전극을 형성하기 위해 전극 재료로 기판을 코팅하는 단계, 절연층을 형성하기 위해 절연 재료를 증착하는 단계, 도핑된 유기 반도전성 층을 형성하기 위해 유기 매트릭스 재료 및 유기 도펀트 재료를 함께-증발(co-evaporate)시키는 단계, 진성 유기 반도전성 재료를 형성하기 위해 유기 재료를 증착하는 단계, 진성 유기 반도전성 층과 전기적으로 접촉하는 제 1 전극 및 제 2 전극을 형성하기 위해 다른 전극 재료를 증착하는 단계를 포함한다.
본 발명을 이용하여, 트랜지스터의 임계 전압을 튜닝하는 것이 가능하다. 2개의 파라미터들, 즉, 도핑된 유기 반도전성 층의 두께 및 도핑된 유기 반도전성 층 내의 유기 도펀트의 농도는 임계 전압을 결정한다. 트랜지스터의 제조 동안 이들 파라미터들 중 하나 또는 둘 모두에 대해 특정한 값들을 선택함으로써, 임계 전압은 넓은 범위에서 조정될 수 있다. 층의 두께와 도핑 농도 사이에 상호작용이 존재한다. 높은 도핑 농도는 채널에서 많은 양의 전하 캐리어들을 유도한다. 이러한 경우에서, 도핑된 유기 반도전성 층이 트랜지스터의 OFF 상태를 인에이블하도록 얇은 것이 바람직하다.
바람직하게, 도핑된 유기 반도전성 층의 두께 및 도핑된 유기 반도전성 층 내의 유기 도펀트의 농도는, 게이트 계면에서 전하 캐리어들의 도전성 채널을 인에이블하도록 구성된다. 도핑된 유기 반도전성 층은 가변 임계 전압 Vth를 인에이블하도록 구성된다. 트랜지스터의 임계 전압은 도핑 농도에 의해 자유롭게 셋팅될 수 있다. 바람직하게, 도핑된 유기 반도전성 층의 두께는, 침투(percolated) 층, 더 바람직하게는 폐쇄 층을 형성하도록 충분히 두꺼워야 한다. 침투 층은, 층의 재료의 아일랜드(island)들을 포함하는 층이며, 아일랜드들의 밀도는, 층 내의 전기적 통로를 인에이블하기에 충분히 높다. 예를 들어, 도핑된 유기 반도전성 층에서, 유기 매트릭스 재료 및 유기 도펀트로 이루어진 아일랜드들의 밀도는, 침투층을 형성하기 위해, 제 1 전극과 제 2 전극 사이의 도전성 통로를 인에이블하기에 충분히 높아야 한다. 폐쇄 층은, 층의 재료에서 중단들이 없는 층이다. 폐쇄 층은 층 재료가 자유로운 어떠한 영역들도 갖지 않는다.
도핑된 유기 반도전성 층의 두께 및 도핑된 유기 반도전성 층 내의 도펀트의 농도는, 높은 IDS(드레인 전극과 소스 전극 사이의 전류), 및 정규 전압 동작 조건 하에서의 적어도 10000배의 ON/OFF 비를 인에이블하도록 또한 구성될 수 있다. 바람직하게, ON/OFF 비는 100000배보다 높다.
바람직하게, 유기 도펀트는, 층의 계면에 축적되는 대신에, 도핑된 유기 반도전성 층의 매트릭스 재료로 공간적으로 분포된다. 더 바람직하게, 도펀트의 분포는 층의 디멘션(dimension)들을 따라 균일(homogeneous)하다. 대조적으로, 종래 기술에서, 도핑된 유기 반도전성 층과 게이트 절연체 사이의 계면에 단분자층의 도펀트 재료를 적용하는 것만이 알려져 있다. 이것은, 예를 들어, 5V만큼의 임계 전압의 일정한 시프트를 유도한다. 도펀트 재료의 농도가 단분자층에서 고정되기 때문에, 임계 전압의 시프트에 대한 다른 값들 또는 더 정밀한(finer) 조정은 가능하지 않다.
매트릭스 재료 (호스트)/도펀트 시스템은 매트릭스 및 도펀트 재료의 에너지 레벨들에 관해 통상적으로 선택된다. 호스트와 도펀트의 바람직한 결합에 대해, 도핑을 위해 요구되는 활성화 에너지는 50meV보다 작다. 그러한 활성화 에너지는, 온도 의존적인 커패시턴스-전압 측정들에 의해 결정될 수 있다. 낮은 활성화 에너지는, 이것이 반전 FET의 온도 독립적인 임계 전압을 보장(guarantee)하기 때문에 바람직하다.
유기 도펀트는 유기 재료로 제조된 도펀트이다. 그것은 바람직하게는 전기적 도펀트이다. 매트릭스 재료에 전기적 유기 도펀트를 제공하는 것은, 도펀트와 매트릭스 재료 사이에 전하 전달을 유도한다. 전기적 도펀트들은, p-도펀트들(산화 반응) 및 n-도펀트들(환원 반응)로 분류된다. 전기적 도핑은 본 기술분야에 잘 알려져 있으며, 예시적인 참조 문헌들은, Gao 등의 Appl. Phys. Lett. V.79, p.4040 (2001), Blochwitz 등의 Appl. Phys. Lett. V.73, p.729 (1998), D’Andrade 등의 App. Phys. Let. V.83, p. 3858 (2003), Walzer 등의 Chem. Rev. V. 107, p.1233 (2007), US2005040390A1, US2009179189A이다. 바람직한 p-도핑 화합물들은, 시아노 그룹들을 포함하는 유기 분자들이다.
예시적인 p-도펀트들은 다음과 같다.
― 테트라플루오르-테트라시아노퀴논디메틴(F4TCNQ),
― 2,2'-(퍼플루오르나프탈렌-2,6-디일리덴)디말로노나이트릴,
― 2,2',2''-(사이클로프로판-1,2,3-트리일리덴)트리스(2-(p-시아노테트라플루오르페닐)아세토나이트릴), 및
― 2,2',2''-(시아노프로판-1,2,3,-트리일리덴)트리스(2-(2,6-디클로르-3,5-디플루오르-4-(트리플루오르메틸)페닐)아세토나이트릴),
― 2,2',2''-(사이클로프로판-1,2,3-트리일리덴)트리스(2-(퍼플루오르페닐)아세토나이트릴),
― 2,2',2''-(사이클로프로판-1,2,3-트리일리덴)트리스(2-(2,6-디클로로-3,5-디플루오르-4-(트리플루오르메틸)페닐)-아세토나이트릴), 및
― 3,6-디플루오르-2,5,7,7,8,8-헥사시아노퀴노디메탄(F2CN2TCNQ 또는 F2-HCNQ).
예시적인 n-도펀트들은 다음과 같다.
― 아크리딘 오렌지 염기(AOB)
― 테트라키스(1,3,4,6,7,8 - 헥사하이드로- 2H - 피리미도 [1,2-a] 피리미디나토)디텅스텐(II)(W2(hpp)4),
― 3,6-비스-(디메틸 아미노)-아크리딘, 및
― 비스(에틸렌-디티오) 테트라티아풀바렌(BEDT-TTF).
바람직한 호스트-도펀트 화합물들은 (표 1)과 같다.
바람직하게, 진성 유기 반도전성 층은 도펀트 재료가 자유롭다. 더 상세하게는, 진성 유기 반도전성 층은 단일 유기 재료로 제조된다. 이러한 재료는, 어떠한 도펀트 재료도 존재하지 않더라도, 매트릭스 재료로 또한 지칭될 수 있다.
진성 유기 반도전성 층 및/또는 도핑된 유기 반도전성 층은, 다음의 구조들, 즉, 결정질, 다결정질, 비정질 및 이들의 결합 중 하나를 갖는 매트릭스 재료를 포함할 수 있다.
우선적으로, 도핑된 유기 반도전성 층은 게이트 절연체와 직접 접촉한다. 대안적으로, 패시베이션(passivation) 층은 게이트 절연체와 도핑된 유기 반도전성 층 사이에 배열될 수 있다. 이를 이용하여, 게이트 절연체의 표면에서의 전자들의 트래핑(trapping)이 회피될 수 있다.
(산화물일 수 있는) 게이트 절연체의 재료는 원자 층 증착에 의해 증착될 수 있다. 게이트 전극의 전극 재료들 뿐만 아니라 제 1 전극 및 제 2 전극은, 진공 열 증발(VTE)에 의해 증착될 수 있다. 대안적으로, 전극 재료들은, 도전성 페이스트를 적용하는 동안 잉크-젯 인쇄될 수 있다. 바람직하게, OFET의 층들, 즉, 게이트 전극 및/또는 제 1 전극 및/또는 제 2 전극 및/또는 진성 유기 반도전성 층 및/또는 도핑된 유기 반도전성 층 및/또는 절연 층은, 섀도우(shadow) 마스크들에 의해 구조화될 수 있다. 대안적으로 또는 보완으로(supplementary), OFET의 층들은 광학 리소그래피에 의해 구조화될 수 있다. 진성 유기 반도전성 층에 대한 유기 재료는, 초고진공(ultra high vacuum)(UHV) 조건들 하의 열 증발에 의해 우선적으로 증착될 수 있다. 바람직한 실시예에서, 진성 유기 반도전성 층의 유기 재료는, 동일한 섀도우 마스크를 사용하여, 제 1 전극 및 제 2 전극의 다른 전극 재료의 증착 전에 증착된다. 이를 이용하여, 제 1 전극 및 제 2 전극에서의 전하 캐리어들의 효율적인 주입이 보장된다. 대안적으로, 유기 전계 효과 트랜지스터는, 블레이드 코팅, 스핀 코팅 및 스프레이 코팅과 같은 용액 기반 방법들에 의해 제조될 수 있다. 바람직하게, 트랜지스터는 롤-투-롤(roll-to-roll) 코팅에 의해 제조된다.
바람직한 실시예에서, 진성 유기 반도전성 층 및 도핑된 유기 반도전성 층은 동일한 유기 매트릭스 재료를 포함한다. 대안적으로, 진성 유기 반도전성 층 및 도핑된 유기 반도전성 층은 상이한 매트릭스 재료들을 포함할 수 있다.
본 발명의 추가적인 바람직한 실시예에서, 정공(hole) 수송 재료 및 전자 전달 재료를 포함하는 혼합 층은, 제 1 전극 및 제 2 전극 중 적어도 하나와의 전기적 접촉으로 제공된다. 혼합 층은, 펜타센 또는 C60과 같은 정공 및 전자 전달 재료의 함께-증발된 층에 의해 각각 실현될 수 있다.
하나의 바람직한 실시예에서, 도핑된 유기 반도전성 층의 두께는, 1nm와 20nm 사이이다. 바람직하게, 도핑된 유기 반도전성 층의 두께는 2nm와 10nm 사이이다. 바람직하게, 진성 유기 반도전성 층은 적어도 1nm, 더 바람직하게는, 적어도 2 nm의 두께를 갖는다. 진성 유기 반도전성 층은 바람직하게는 적어도 침투 층, 더 바람직하게는, 폐쇄 층을 형성하기 위한 두께를 갖는다.
다른 바람직한 실시예에 따르면, 진성 유기 반도전성 층 및 도핑된 유기 반도전성 층은 서로 직접 접촉한다.
바람직한 실시예에 따르면, 다음의 그룹, 즉, 제 1 전극, 제 2 전극, 및 게이트 전극으로부터 선택된 적어도 하나의 전극은 금속 재료로 제조된다. 예를 들어, 게이트 전극은, Al, Au, Ag, Ti, Pt와 같은 대부분의 금속들에 의해 형성될 수 있다. 제 1 전극 및/또는 제 2 전극이 전자들을 주입시킬 것이라면, 그것/그들은 낮은 일함수(work function)를 갖는 금속들, 예를 들어 Ti 또는 Al에 의해 형성될 수도 있다. 제 1 전극 및/또는 제 2 전극이 정공들을 주입시킬 것이라면, 그것/그들은 큰 일함수를 갖는 금속들, 예를 들어 Au, Ag, ITO에 의해 형성될 수도 있다.
더 추가적인 실시예에서, 도핑된 유기 반도전성 층은, 최대 4wt%의 도펀트 농도를 갖는다. 바람직하게, 도펀트 농도는 0.5wt%와 4wt% 사이이다. 더 바람직하게, 도펀트 농도는 0.5wt%와 2wt% 사이이다. 도핑된 층의 도핑 농도는 목표된 임계 전압들에 의존하여 선택되어야 한다. 예를 들어, 0.5wt%의 n-도핑 농도는 10V의 임계 전압을 초래하며, 1wt%의 n-도핑 농도는 20V의 임계 전압을 유도한다(도 5c 및 수학식 1 참조). 트랜지스터에서 기생 누설 전류(parasitic leakage current)들을 감소시키기 위해, 도핑된 반도전성 층은 가능한 얇아야 한다. 한편, 그것은, 침투 층, 더 바람직하게는 폐쇄 층을 형성하기에 그리고 도핑된 유기 반도전성 층에서 페르미(Fermi) 레벨을 제어하기에 충분히 두꺼워야 한다.
바람직한 실시예에서, 주입 층은, 제 1 전극 및 제 2 전극 중 적어도 하나에 인접하여 제공된다. 주입 층은, 제 1 전극 및/또는 제 2 전극으로부터 전하 캐리어 채널로의 전하 캐리어들의 주입을 각각 개선시킨다. 주입 층은 각각의 전극에 인접하여 제공될 수 있다. 주입 층(들)은, 진성 유기 반도전성 층과 직접 접촉할 수 있다. 대안적으로 또는 보완으로, 혼합 층은, 예를 들어, 펜타센과 같은 러프(rough)한 다결정질 재료 상으로의, 주입 층(들) 또는 제 1 전극 및 제 2 전극의 증발에 의해 형성될 수 있다. 주입 층(들) 또는 제 1 전극 및/또는 제 2 전극은, 반도체와 혼합 층의 미소결정(crystallite)들 사이의 그루브(groove)들을 채울 것이다.
다른 바람직한 실시예에서, 주입 층은 도펀트 재료를 포함한다. 바람직하게, 도펀트 재료는 전기적인 도펀트이다. 우선적으로, 도펀트 재료는 유기 도펀트이다. 주입 층은, 매트릭스 재료 및 도펀트 재료를 포함할 수도 있다. 우선적으로, 주입 층은, 제 1 전극 및/또는 제 2 전극에 인접하여 도펀트 재료의 단분자층으로서 배열될 수 있는 순수한 도펀트 재료로 제조된다. 대안적으로, 주입 층은, 도펀트 재료로 도핑된 매트릭스 재료에 의해 형성된 영역 및 순수한 도펀트 재료에 의해 형성된 다른 영역을 포함할 수도 있다. 바람직하게, 주입 층(들)의 매트릭스 재료 및 진성 유기 반도전성 층의 매트릭스 재료는 동일하다.
또 다른 바람직한 실시예에서, 주입 층의 도펀트 재료는, 도핑된 유기 반도전성 층의 도펀트와 반대의 타입이다. 이러한 실시예에 의해, 반전 OFET가 실현된다. 도핑된 유기 반도전성 층은, 주입 층 내의 p-도펀트 재료에 대해 n-도핑되어야 하고, 주입 층 내의 n-도펀트 재료에 대해 p-도핑되어야 한다. 이에 의해, 임계 전압의 시프트를 증가시키기 위한 솔루션이 제공된다. 반전 FET에 대한 임계 전압 Vth의 시프트는 다음에 의해 주어지며,
여기서, 
는, 진성 페르미 레벨 포지션과 도핑된 유기 층의 페르미 레벨 포지션 사이의 에너지 갭이고, VSB는 소스와 벌크(bulk) 사이의 전압이고, C'OX는 (단위 면적 당) 게이트 커패시턴스이고, ND는 도핑 농도이고, 
은 유기 층의 유전율이고, 
은 진공 유전율이며, e는 기본 전하이다. 유전율은 유기 반도체의 분극률에 관련된다. 유기 재료들에 대한 
의 통상적인 값들은 2.5와 7 사이에서 변한다. 반전 OFET에 대한 임계 전압의 시프트에 대한 도핑의 영향이 공핍 타입 OFET들의 영향보다 훨씬 더 강하다는 것이 명백하다.
제 1 전극 및 제 2 전극은, 전자들 또는 정공들 중 어느 하나를 진성 반도전성 층 내로 주입시킬 수 있다.
반전 타입 유기 전계 효과 트랜지스터는 종래 기술에 비해 다음의 이점들을 갖는다.
― 도핑된 유기 반도전성 층 내의 도핑 농도에 의해 임계 전압이 정확히 튜닝가능하다.
― 도핑된 채널에도 불구하고, 트랜지스터들은 큰 ON/OFF 비를 나타낸다.
― 선형 레짐 내의 주어진 게이트 전압에서의 전류가 도핑 농도에 의해 튜닝가능하다.
― 트랜지스터 구조들이 표준 진공 또는 용액 기반 증착 프로세스들에 의해 프로세싱될 수 있다.
― 트랜지스터 구조들이, 섀도우 마스크들, 리소그래피, 잉크-젯 인쇄, 레이저 구조화 또는 다른 구조화 방법들에 의해 측면 디멘션들에서 스케일링가능하다(scalable).
바람직한 실시예에서, 주입 층 및 제 1 전극 및 제 2 전극 중 적어도 하나는, 전하 캐리어 채널 내로 소수 전하 캐리어들을 주입하도록 구성된다. 전하 캐리어들의 종류는, 도핑된 유기 반도전성 층의 도핑의 종류에 대하여 정의된다. 도핑된 유기 반도전성 층이 n-도펀트로 도핑된다면, 다수 전하 캐리어들은 전자들이고, 소수 전하 캐리어들은 정공들이다. 도핑된 유기 반도전성 층이 p-도핑된다면, 다수 전하 캐리어들은 정공들이며, 소수 전하 캐리어들은 전자들이다.
바람직한 실시예에 따르면, 도핑된 유기 반도전성 층은 소수 전하 캐리어 채널을 형성하도록 구성되며, 이 채널을 통해 소수 전하 캐리어들이 제 1 전극과 제 2 전극 사이에서 이동할 수 있다. 소수 전하 캐리어들은, 제 1 전극으로부터 제 2 전극으로 그리고 제 2 전극으로부터 제 1 전극으로 이동할 수 있다.
추가적인 바람직한 실시예에 따르면, 주입 층의 도펀트 재료는, 도핑된 유기 반도체 층의 도펀트와 동일한 타입이다. 이러한 실시예에 의해, 공핍 OFET가 실현된다. 도핑된 유기 반도전성 층은, 주입 층 내의 n-도펀트 재료에 대해 n-도핑되어야 하고, 그리고 주입 층 내의 p-도펀트 재료에 대해 p-도핑되어야 한다. 임계 전압이 공핍 트랜지스터에 대해 매우 양호하게 정의되지는 않지만, 플랫밴드(flatband) 전압 VFB에 의해 근사될 수 있다. 표준 반도체 이론에 따르면, 플랫밴드 전압 VFB의 시프트는, (계면 및 산화물 트랩들을 무시하여, p-타입 트랜지스터들에 대해) 다음에 의해 주어지며,
여기서, EHOMO는 유기 반도체의 HOMO(가장 높은 점유된 분자 오비탈) 포지션이고, Wf는 게이트 금속의 일함수이며, 
는 HOMO와 페르미 에너지 사이의 에너지 갭이다. 도핑함으로써, 페르미 에너지의 포지션(즉, 
)이 제어될 수 있다. 따라서, 수학식 2에 따르면, 플랫밴드 전압은 도핑으로 인한 
의 시프트에 의해 제어될 수 있다.
하나의 바람직한 실시예에서, 주입 층 및 제 1 전극 및 제 2 전극 중 적어도 하나는, 전하 캐리어 채널 내로 다수 전하 캐리어들을 주입시키도록 구성된다. 또한, 전하 캐리어들의 종류는 도핑된 유기 반도전성 층의 도핑의 종류에 대하여 정의된다.
더 추가적인 실시예에서, 도핑된 유기 반도전성 층은 다수 전하 캐리어 채널을 형성하도록 구성되며, 이 채널을 통해, 다수 전하 캐리어들은 제 1 전극과 제 2 전극 사이에서 이동할 수 있다. 다수 전하 캐리어들은 제 1 전극으로부터 제 2 전극으로 그리고 제 2 전극으로부터 제 1 전극으로 이동할 수 있다.
추가적인 실시예에 따르면, 제 1 전극 및 제 2 전극은, 게이트 전극 상으로의 제 1 전극 및 제 2 전극 각각의 투사가, 제 1 전극 및 제 2 전극의 폭만큼 큰 영역을 각각 커버하도록, 게이트 전극에 대하여 배열된다.
다음에서, 본 발명은, 상이한 실시예들을 참조하여 예로서 더 상세히 설명될 것이다. 도면들은 다음을 도시한다.
도 1은 OFET의 개략적 표현이다.
도 2는 상단 접촉 하단 게이트 구조를 갖는 OFET의 개략적 표현이다.
도 3은 하단 접촉들을 갖는 OFET의 개략적 표현이다.
도 4는 상단 게이트 구조를 갖는 OFET의 개략적 표현이다.
도 5는 반전 OFET의 특성들이다.
도 6은 공핍 OFET의 특성들이다.
도 7은, 반전 OFET 및 공핍 OFET에 대하여 도핑으로 인한 임계치 시프트의 비교이다.
도 8은 현실적인 파라미터들에 대한 수학식 1의 플롯이다.
도 2는 상단 접촉 하단 게이트 구조를 갖는 OFET의 개략적 표현이다.
도 3은 하단 접촉들을 갖는 OFET의 개략적 표현이다.
도 4는 상단 게이트 구조를 갖는 OFET의 개략적 표현이다.
도 5는 반전 OFET의 특성들이다.
도 6은 공핍 OFET의 특성들이다.
도 7은, 반전 OFET 및 공핍 OFET에 대하여 도핑으로 인한 임계치 시프트의 비교이다.
도 8은 현실적인 파라미터들에 대한 수학식 1의 플롯이다.
도 1은 OFET의 개략적 표현을 도시한다. 트랜지스터는 제 1 전극(1), 제 2 전극(2), 제 1 주입 층(1a), 제 2 주입 층(2a), 진성 유기 반도전성 층(3), 도핑된 유기 반도전성 층(4), 게이트 절연체(5), 및 게이트 전극(6)을 포함한다. 제 1 주입 층(1a) 및 제 2 주입 층(2a)은 n-도핑되거나 p-도핑된다. 도핑된 유기 반도전성 층(4)은, 반전 OFET를 실현하기 위해, 주입 층들이 n-도핑된다면 p-도핑되거나, 주입 층들이 p-도핑된다면 n-도핑된다. 공핍 OFET가 제공되어야 한다면, 도핑된 유기 반도전성 층(4)은, 주입 층들이 p-도핑된다면 p-도핑되거나, 주입 층들이 n-도핑된다면 n-도핑된다. 게이트 절연체(5)와 도핑된 유기 반도전성 층(4) 사이에 공핍 영역이 형성된다.
도 2에서, 상단 접촉 하단 게이트 구조에 의해 OFET가 실현된다. 트랜지스터는 소스 전극(1), 드레인 전극(2), 진성 (도핑되지 않은) 유기 반도체(3), 도핑된 유기 반도체(4), 게이트 절연체(5) 및 게이트 전극(6)을 포함한다(도 2a). 소스 전극(1) 및 드레인 전극(2)은 반도체 내로 전자들 또는 정공들을 주입시킬 수 있다. 도핑된 층의 두께는 작아야 한다(2-10nm). 진성 반도전성 층의 두께는 20nm 와 100nm 사이에서 변할 수 있다. 진성 유기 반도체(3)의 전하 캐리어 이동도는 커야한다. 가능한 재료들은, 펜타센, C60, 디나프토[2,3-b:2 ,3 -f]티에노[3,2-b]-싸이오펜(DNTT), 또는 구리 프탈로시아닌(CuPc)이다. 게이트 절연체(5)는, SiO2, Al2O3, HfO2, 폴리메틸-메타크릴레이트(PMMA) 또는 다른 통상적으로 사용되는 게이트 유전체들에 의해 형성될 수도 있다.
전자 또는 정공 주입 접촉들을 실현하기 위해, 부가적인 층들(1a 및 2a)이 소스 전극(1) 및 드레인 전극(2)과 진성 유기 반도체(3) 사이에 도입된다(도 2b). 부가적인 층들(1a, 2a)은, 계면에서 소스 전극(1) 및 드레인 전극(2)으로의 오믹(ohmic) 접촉을 형성하기 위해, 도핑된 주입 층들에 의해 실현될 수 있다. 도핑된 층들(1a, 2a)은, n-주입 접촉들을 위한 Cs, Cr2(hpp)4, 또는 W2(hpp)4 뿐만 아니라, p-주입 접촉들을 위한 F4TCNQ, MoO3, WoO3, 또는 F6-TCNNQ에 의해 실현될 수 있다. 주입 층들은, 반전 OFET를 실현하기 위해, 도핑된 채널이 n-도핑된다면 p-도핑되어야하거나, 도핑된 채널이 p-도핑된다면 n-도핑되어야 한다. 주입 층들은, 공핍 OFET를 실현하기 위해, 도핑된 채널이 p-도핑된다면 p-도핑되어야하거나, 도핑된 채널이 n-도핑된다면 n-도핑되어야 한다. 도핑된 주입 층들의 두께는 2-50nm으로부터의 범위에 있을 수 있다. 다음의 재료들, 즉, MeO-TPD, 펜타센 및 C60은, 주입 층에 대한 매트릭스 재료들로서 적절하다. 재료들은 표 1에 리스트된 임의의 도펀트로 도핑될 수 있다.
도핑된 층(4) 내로의 전자들 또는 정공들의 주입을 추가적으로 향상시키기 위해, 혼합 층(1b, 2b)은 소스 전극(1) 또는 주입 층(1a)과 도핑된 층(4) 사이, 또는 드레인 전극(2) 또는 주입 층(2a)과 도핑된 층(4) 사이에 포함될 수 있다(도 2c 및 2d).
트랜지스터는, 도 3에 도시된 바와 같이, 하단 소스/드레인 접촉들로 또한 실현될 수 있다. 트랜지스터는, 소스 전극(1) 및 드레인 전극(2), 진성 유기 반도체(3), 도핑된 유기 반도전성 층(4), 게이트 절연체(5) 및 게이트 전극(6)을 포함한다. 도 2에 도시된 상단 접촉 구조들과 동일한 재료들이 사용될 수 있다. 또한, 소스 접촉(1) 및 드레인 접촉(2)은 정공 주입 또는 전자 주입 중 어느 하나일 수 있다. 이것은, 적응된 일함수들을 갖는 접촉들을 사용함으로써(도 3a), 또는 도핑된 주입 층들(1a, 2a)을 사용함으로써(도 3b) 실현될 수 있다. 반전 타입 OFET에 대해, 도핑된 층(4)은, n-타입 주입 접촉들에 대해 p-타입을 가져야 하며, p-타입 주입 접촉들에 대해 n-타입을 가져야 한다. 공핍 OFET에 대해, 도핑된 층(4)은, p-타입 주입 접촉들에 대해 p-타입을 가져야 하며, n-타입 주입 접촉들에 대해 n-타입을 가져야한다.
유사하게, 트랜지스터는, 도 4에 도시된 바와 같이, 상단-게이트 구조로 또한 실현될 수 있다. 하단-게이트 구조들과 비교할 시에, 도핑된 유기 반도전성 층(4)이 진성 유기 반도전성 층(3)의 상단 상에 증착된다. 그렇지 않으면, 구조는 하단 게이트 구조들과 동일하며, 동일한 재료들이 사용될 수 있다. 또한, 도핑된 주입 층들(1a 및 2a)은 전극들에서 전하 캐리어 주입을 향상시키도록 사용될 수 있다(도 4b).
트랜지스터의 임계 전압의 시프트는, 공핍 타입 OFET들보다 반전 타입 OFET들에 대해 훨씬 더 강하며, 이는 다음에 도시된다.
반전 타입 OFET는 도 2b에 따라 실현된다. 유리 기판은, 60 nm의 알루미늄으로 이루어지는 게이트 전극(6)으로 코팅된다. 게이트 전극(6)은, 게이트 절연체(5)를 형성하는 원자 층 증착에 의해 증착된 120nm Al2O3에 의해 커버된다. 절연체(5)의 상단 상에, 도핑된 유기 반도전성 층(4)을 형성하는 n-타입 도펀트 W2(hpp)4 (0, 0.5, 1wt%)로 도핑된 6nm의 펜타센, 및 진성 유기 반도전성 층(3)을 형성하는 40 nm의 펜타센은 UHV 조건들(10-7mbar 아래의 압력)에서 열 증발에 의해 증착된다. 소스(1) 및 드레인(2) 전극은 50 nm 알루미늄으로 이루어진다. 반도체(3, 4) 내로의 p-타입 주입을 보장하기 위해, p-타입 도펀트 F6-TCNNQ(4wt%)로 도핑된 50nm의 펜타센은 진성 층(3)과 금속 주입 층들(1a 및 2a) 사이에 포함된다. Al2O3 층을 제외한 모든 층들은 섀도우 마스크들에 의해 구조화된다. 채널 길이 및 폭은 각각 300㎛ 및 20mm이다.
도 2b에 따른, 트랜지스터의 결과적인 출력 특성은 도 5에 도시된다(상부 도면). 트랜지스터는, 게이트(6)에 인가된 전압이 없는 OFF이며, 트랜지스터를 턴 온 하기 위해 네거티브 전압이 인가되어야 한다. 도핑된 유기 반도전성 층(4)의 n-도핑 농도를 이용하는 임계 전압의 시프트가 p-타입 도핑과 비교하여 도 5에 도시된다(하부 도면). 0.5wt% 및 1wt%만의 도핑된 유기 반도전성 층(4)에서의 매우 낮은 도핑 농도들을 이용하여 20 V 초과만큼 임계 전압이 튜닝될 수 있다는 것이 관측될 수 있다.
도 6은 공핍 타입 OFET에 대한 특성들을 도시한다. 도핑된 유기 반도전성 층(4)의 p-도핑 농도를 이용하는 임계 전압의 시프트가 도시된다(도 6의 하부 도면).
도 7은, 반전 OFET 및 공핍 OFET에 대하여 도핑으로 인한 임계 전압 시프트의 비교를 도시한다. 시프트는 반전 타입 OFET에 대해 훨씬 더 강하다.
도 8은 현실적인 파라미터들에 대한 수학식 1의 플롯을 도시한다. 도 8은 반전 OFET에 대한 임계 전압의 예측된 시프트를 도시한다. 임계 전압은 20 V 초과만큼 페르미 레벨 
의 포지션에 대해 시프팅한다. 페르미 레벨의 포지션은, 트랜지스터의 채널 내의 도핑 농도에 의해 제어될 수 있다. 파라미터들은, ND = 1019cm-3, HOMO = 5.2eV, LUMO = 3.2eV, εr,ox = 9, εr,org = 3, dox = 120nm, Wf = 4.2eV이다.
다음에서 공핍 타입 OFET가 실현된다. 유리 기판은, 60nm의 알루미늄으로 이루어지는 게이트 전극(6)으로 코팅된다. 게이트 전극(6)은, 게이트 절연체(5)를 형성하는 원자 층 증착에 의해 증착된 120nm Al2O3에 의해 커버된다. 절연체(5)의 상단 상에, 도핑된 유기 반도전성 층(4)을 형성하는 p-타입 도펀트 F6-TCNNQ (0, 0.5, 1wt%)로 도핑된 6nm의 펜타센 및 진성 유기 반도전성 층(3)을 형성하는 40nm의 펜타센은 UHV 조건들(10-7mbar 아래의 압력)에서 열 증발에 의해 증착된다. 소스(1) 및 드레인(2) 전극은 50nm 알루미늄으로 이루어진다. Al2O3 층을 제외한 모든 층들은 섀도우 마스크들에 의해 구조화된다. 채널 길이 및 폭은 각각 300㎛ 및 20mm이다.
Claims (16)
- 유기 필드 효과 트랜지스터로서,
제 1 전극(1) 및 제 2 전극(2) ― 상기 전극들은 소스 전극 및 드레인 전극을 제공함 ―,
상기 제 1 전극(1) 및 상기 제 2 전극(2)과 전기적으로 접촉하는 진성 유기 반전도성(intrinsic organic semiconducting) 층(3),
게이트 전극(6),
상기 게이트 전극(6)과 상기 진성 유기 반도전성 층(3) 사이에 제공되는 게이트 절연체(5), 및
유기 매트릭스 재료 및 유기 도펀트를 포함하는 도핑된 유기 반도전성 층(4)을 포함하며,
상기 도핑된 유기 반도전성 층(4)은 상기 게이트 절연체(5)와 상기 진성 유기 반도전성 층(3) 사이에 제공되고,
상기 제 1 전극(1)과 상기 제 2 전극(2) 사이의 전하 캐리어 채널은 상기 도핑된 유기 반도전성 층(4)에 형성되고,
주입 층(1a, 2a)이 상기 제 1 전극(1) 및 상기 제 2 전극(2) 중 적어도 하나에 인접하여 제공되며,
상기 주입 층(1a, 2a)은 상기 도핑된 유기 반도전성 층(4)의 도펀트와 반대 타입의 도펀트로 도핑되는, 유기 필드 효과 트랜지스터. - 제 1 항에 있어서,
상기 진성 유기 반도전성 층(3) 및 상기 도핑된 유기 반도전성 층(4)은 동일한 유기 매트릭스 재료를 포함하는, 유기 필드 효과 트랜지스터. - 제 1 항 또는 제 2 항에 있어서,
정공(hole) 전달 재료 및 전자 전달 재료를 포함하는 혼합 층(mixed layer)은 상기 제 1 전극(1) 및 상기 제 2 전극(2) 중 적어도 하나와 전기적으로 접촉하여 제공되는, 유기 필드 효과 트랜지스터. - 제 1 항 또는 제 2 항에 있어서,
상기 도핑된 유기 반도전성 층(4)의 두께는 1 nm 와 20 nm 사이에 있는, 유기 필드 효과 트랜지스터. - 제 1 항 또는 제 2 항에 있어서,
상기 진성 유기 반도전성 층(3) 및 상기 도핑된 유기 반도전성 층(4)은 서로 직접 접촉하는, 유기 필드 효과 트랜지스터. - 제 1 항 또는 제 2 항에 있어서,
상기 제 1 전극(1), 상기 제 2 전극(2), 및 상기 게이트 전극(6)의 그룹으로부터 선택되는 적어도 하나의 전극은 금속 재료로 제조되는, 유기 필드 효과 트랜지스터. - 제 1 항 또는 제 2 항에 있어서,
상기 도핑된 유기 반도전성 층(4)은 최대 4 wt%의 도펀트 농도를 갖는, 유기 필드 효과 트랜지스터. - 제 1 항 또는 제 2 항에 있어서,
상기 주입 층(1a, 2a) 및 상기 제 1 전극(1) 및 상기 제 2 전극(2) 중 적어도 하나는, 상기 전하 캐리어 채널 내로 소수(minority) 전하 캐리어들을 주입시키도록 구성되는, 유기 필드 효과 트랜지스터. - 제 8 항에 있어서,
상기 도핑된 유기 반도전성 층(4)은 소수 전하 캐리어 채널을 형성하도록 구성되며, 상기 소수 전하 캐리어 채널을 통해 상기 소수 전하 캐리어들이 상기 제 1 전극(1)과 상기 제 2 전극(2) 사이에서 이동할 수 있는, 유기 필드 효과 트랜지스터. - 유기 전계 효과 트랜지스터를 제조하기 위한 방법으로서,
기판을 제공하는 단계,
게이트 전극을 형성하기 위해 전극 재료로 상기 기판을 코팅하는 단계,
절연층을 형성하기 위해 절연 재료를 증착하는 단계,
도핑된 유기 반도전성 층을 형성하기 위해 유기 매트릭스 재료 및 유기 도펀트 재료를 함께-증발(co-evaporating)시키는 단계,
진성 유기 반도전성 재료를 형성하기 위해 유기 재료를 증착하는 단계,
도핑된 주입 층을 형성하기 위해 주입 재료 및 또 하나의 도펀트 재료를 증착하는 단계, 및
상기 주입 층 및 상기 진성 유기 반도전성 층 중 하나와 전기적으로 접촉하는 제 1 전극 및 제 2 전극을 형성하기 위해 또 하나의 전극 재료를 증착하는 단계를 포함하며,
상기 또 하나의 도펀트 재료는 상기 도핑된 유기 반도전성 층의 상기 도펀트 재료와 반대 타입을 갖는, 유기 전계 효과 트랜지스터를 제조하기 위한 방법. - 삭제
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |