KR102051042B1 - Electric circuit using variable low resistance area and controlling thereof - Google Patents
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Abstract
Description
본 발명은 변동 저저항 영역을 이용한 전자 회로 및 이의 제어 방법에 관한 것이다.The present invention relates to an electronic circuit using a variable low resistance region and a control method thereof.
기술의 발전 및 사람들의 생활의 편의에 대한 관심이 증가함에 따라 다양한 전자 제품에 대한 개발 시도가 활발해지고 있다.As the interest in the development of technology and the convenience of people's life has increased, attempts to develop various electronic products have been active.
또한 이러한 전자 제품은 갈수록 소형화되고 있고 집적화되고 있으며, 사용되는 장소가 광범위하게 증가하고 있다.In addition, these electronic products are becoming smaller and more compact, and the places where they are used are widely increasing.
이러한 전자 제품은 다양한 전기 소자를 포함하고, 예를들면 CPU, 메모리, 기타 다양한 전기 소자를 포함한다. 이러한 기 소자들은 다양한 종류의 전기 회로를 포함할 수 있다.Such electronic products include various electrical elements, for example CPUs, memories, and various other electrical elements. Such base elements may include various types of electrical circuits.
예를들면 컴퓨터, 스마트폰 뿐만 아니라 IoT를 위한 가정용 센서 소자, 인체 공학용 바이오 전자 소자 등 다양한 분야의 제품에 전기 소자가 사용된다.For example, electric devices are used in various fields such as computers and smartphones, as well as home sensor devices for IoT and bioelectronic devices for ergonomics.
한편, 최근의 기술 발달 속도와 사용자들의 생활 수준의 급격한 향상에 따라 이러한 전기 소자의 사용과 응용 분야가 급격하게 늘어나 그 수요도 이에 따라 증가하고 있다.On the other hand, according to the recent speed of technology development and the rapid improvement of the living standard of users, the use and application fields of such electric devices are rapidly increased, and the demand is increasing accordingly.
이러한 추세에 따라 흔히 사용하고 있는 다양한 전기 소자들에 쉽고 빠르게 적용하는 전자 회로를 구현하고 제어하는데 한계가 있다.According to this trend, there are limitations in implementing and controlling electronic circuits that are easily and quickly applied to various commonly used electrical components.
본 발명은 다양한 용도에 용이하게 적용할 수 있는 변동 저저항 영역을 이용한 전자 회로 및 이의 제어 방법을 제공할 수 있다. The present invention can provide an electronic circuit and a control method thereof using a variable low resistance region that can be easily applied to various applications.
본 발명의 일 실시예는 자발 분극성 재료를 포함하는 활성층, 상기 활성층에 인접하도록 배치된 하나 이상의 인가 전극, 상기 인가 전극을 통하여 상기 활성층에 전기장을 인가하여 상기 활성층에 형성된 분극 영역, 상기 분극 영역의 경계에 대응하여 인접한 다른 영역보다 전기적 저항이 낮은 영역을 포함하는 변동 저저항 영역 및 상기 인가 전극과 이격되고 상기 변동 저저항 영역에 의하여 선택적으로 전류의 패쓰가 생성되도록 형성된 복수의 연결 전극부를 포함하는 전자 회로를 개시한다.An embodiment of the present invention provides an active layer comprising a spontaneous polarizable material, at least one applying electrode disposed to be adjacent to the active layer, a polarization region formed in the active layer by applying an electric field to the active layer through the applying electrode, and the polarization region. A variable low resistance region including a region having a lower electrical resistance than another adjacent region corresponding to the boundary of the electrode; and a plurality of connection electrode portions spaced apart from the applied electrode and selectively generated by the variable low resistance region. An electronic circuit is disclosed.
본 실시예에 있어서 상기 인가 전극은 서로 이격된 복수 개의 인가 전극을 포함하도록 형성될 수 있다.In the present embodiment, the application electrode may be formed to include a plurality of application electrodes spaced apart from each other.
본 실시예에 있어서 상기 복수의 연결 전극 중 적어도 하나의 연결 전극은 상기 복수 개의 인가 전극의 일측에 배치되고, 상기 복수의 연결 전극 중 적어도 다른 하나의 연결 전극은 상기 복수 개의 인가 전극의 타측에 배치되는 것을 포함할 수 있다.In the present embodiment, at least one connection electrode of the plurality of connection electrodes is disposed on one side of the plurality of application electrodes, and at least another connection electrode of the plurality of connection electrodes is disposed on the other side of the plurality of application electrodes. It may include being.
본 실시예에 있어서 상기 인가 전극은 적어도 일 방향으로 배열된 복수 개의 인가 전극 및 이와 교차하는 다른 일 방향으로 배열된 복수 개의 인가 전극을 포함할 수 있다.In the present embodiment, the application electrode may include a plurality of application electrodes arranged in at least one direction and a plurality of application electrodes arranged in another direction crossing the same.
본 실시예에 있어서 상기 복수의 연결 전극 중 하나의 연결 전극은 상기 일 방향으로 배열된 복수 개의 인가 전극의 일측에 배치되고, 상기 복수의 연결 전극 중 하나의 연결 전극은 상기 일 방향으로 배열된 복수 개의 인가 전극의 타측에 배치될 수 있다.In the present embodiment, one connection electrode of the plurality of connection electrodes is disposed on one side of the plurality of application electrodes arranged in the one direction, and one connection electrode of the plurality of connection electrodes is arranged in the one direction. It may be disposed on the other side of the two applying electrodes.
본 실시예에 있어서 상기 인가 전극은 서로 이격된 복수 개의 인가 전극을 포함하고, 상기 복수의 연결 전극 중 적어도 하나 이상은 상기 복수 개의 인가 전극의 사이에 배치될 수 있다.In the present embodiment, the application electrode may include a plurality of application electrodes spaced apart from each other, and at least one of the plurality of connection electrodes may be disposed between the plurality of application electrodes.
본 실시예에 있어서 상기 연결 전극부는 단자부인 것을 포함할 수 있다.In the present embodiment, the connection electrode part may include a terminal part.
본 실시예에 있어서 상기 변동 저저항 영역은 상기 인가 전극을 통한 전기장을 제어하여 상기 분극 영역의 제어에 따라 생성 또는 소멸할 수 있다.In the present exemplary embodiment, the variable low resistance region may be generated or extinguished under the control of the polarization region by controlling the electric field through the application electrode.
본 실시예에 있어서 상기 복수의 변동 저저항 영역의 일 변동 저저항 영역을 경계로 양측에 서로 다른 방향의 분극 영역이 형성될 수 있다.In the present exemplary embodiment, polarization regions in different directions may be formed on both sides of one variable low resistance region of the plurality of variable low resistance regions.
본 실시예에 있어서 상기 인가 전극을 통한 전기장을 인가하는 시간을 제어하여, 서로 이격된 복수 개의 분극 영역이 일 영역에서 중첩된 영역을 포함하고, 이에 대응되는 복수의 변동 저저항 영역의 일 영역이 서로 중첩되어 통합되는 영역을 포함할 수 있다.In this embodiment, by controlling the time to apply the electric field through the application electrode, a plurality of polarization regions spaced apart from each other includes a region overlapping in one region, one region of the plurality of variable low resistance region corresponding to It may include regions overlapping each other and integrated.
본 실시예에 있어서 상기 변동 저저항 영역은 상기 인가 전극을 통하여 인가된 전기장이 제거되어도 유지될 수 있다.In the present exemplary embodiment, the variable low resistance region may be maintained even when the electric field applied through the application electrode is removed.
본 실시예에 있어서 상기 변동 저저항 영역은 상기 인가 전극의 주변에 선형을 포함하도록 형성될 수 있다. In the present exemplary embodiment, the variable low resistance region may be formed to include a linear shape around the application electrode.
본 발명의 다른 실시예는 자발 분극성 재료를 포함하는 활성층 및 상기 활성층에 인접하도록 배치된 인가 전극에 대하여, 상기 인가 전극을 통하여 상기 활성층에 전기장을 인가하여 상기 활성층의 분극 영역을 형성하는 단계, 상기 분극 영역의 경계에 대응하여 인접한 다른 영역보다 전기적 저항이 낮은 영역을 포함하는 변동 저저항 영역을 형성하는 단계 및 상기 변동 저저항 영역에 의하여 상기 인가 전극과 이격되는 복수의 연결 전극부에 전류의 패쓰가 선택적으로 생성되는 단계를 포함하는 하는 전자 회로 제어 방법을 개시한다.Another embodiment of the present invention is to form a polarized region of the active layer by applying an electric field to the active layer through the application electrode for the active layer comprising a spontaneous polarizable material and the applied electrode disposed adjacent to the active layer, Forming a variable low resistance region including a region having a lower electrical resistance than another adjacent region corresponding to the boundary of the polarization region and a plurality of connection electrode portions spaced apart from the applied electrode by the variable low resistance region; Disclosed is an electronic circuit control method comprising the step of selectively generating a path.
본 실시예에 있어서 상기 인가 전극은 서로 이격된 복수 개의 인가 전극을 포함하도록 형성하고, 상기 복수 개의 인가 전극을 통하여 상기 변동 저저항 영역이 복수 개로 형성될 수 있다.In the present exemplary embodiment, the application electrode may be formed to include a plurality of application electrodes spaced apart from each other, and a plurality of variable low resistance regions may be formed through the plurality of application electrodes.
본 실시예에 있어서 상기 복수 개로 형성된 변동 저저항 영역은 중첩되어 적어도 일 영역에서 통합되는 것을 포함할 수 있다.In the present exemplary embodiment, the plurality of variable low resistance regions may be overlapped and integrated in at least one region.
본 실시예에 있어서 상기 복수의 연결 전극을 통하여 적어도 일 방향으로 전류의 흐름을 형성할 수 있다.In the present embodiment, a flow of current may be formed in at least one direction through the plurality of connection electrodes.
본 실시예에 있어서 상기 복수의 연결 전극을 통하여 일 방향 및 이와 교차하는 다른 일 방향으로 전류의 흐름을 형성할 수 있다.In the present embodiment, the flow of current may be formed in one direction and the other direction crossing the plurality of connection electrodes.
본 실시예에 있어서 상기 변동 저저항 영역은 상기 인가 전극을 통한 전기장을 제어하여 상기 분극 영역의 제어에 따라 생성 또는 소멸하는 단계를 포함할 수 있다.In the present exemplary embodiment, the variable low resistance region may include generating or dissipating under the control of the polarization region by controlling an electric field through the applying electrode.
본 실시예에 있어서 상기 인가 전극은 서로 이격된 복수 개의 인가 전극을 포함하도록 형성하고, 상기 복수 개의 인가 전극 및 상기 복수 개의 연결 전극부를 통하여 곱 또는 합의 값을 포함하는 논리 회로를 형성할 수 있다.In the present exemplary embodiment, the application electrode may be formed to include a plurality of application electrodes spaced apart from each other, and a logic circuit including a product or sum may be formed through the plurality of application electrodes and the plurality of connection electrodes.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다. Other aspects, features, and advantages other than those described above will become apparent from the following drawings, claims, and detailed description of the invention.
본 발명에 관한 변동 저저항 영역을 이용한 전자 회로 및 이의 제어 방법은 다양한 용도에 용이하게 적용할 수 있다. The electronic circuit using the variable low resistance region and the control method thereof according to the present invention can be easily applied to various applications.
도 1은 본 발명의 일 실시예에 관한 전자 회로를 도시한 개략적인 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절취한 단면도이다.
도 3은 도 2의 K의 확대도이다.
도 4a 내지 도 4c는 도 1의 전자 회로 관련 제어 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 관한 전자 회로를 도시한 개략적인 평면도이다.
도 6은 도 5의 Ⅱ-Ⅱ선을 따라 절취한 단면도이다.
도 7 내지 도 11은 도 5의 전자 회로의 동작을 설명하기 위한 도면들이다.
도 12는 본 발명의 다른 실시예에 관한 전자 회로를 도시한 개략적인 평면도이다.
도 13은 도 12의 Ⅴ-Ⅴ선을 따라 절취한 단면도이다.
도 14는 본 발명의 또 다른 실시예에 관한 전자 회로를 도시한 개략적인 평면도이다.
도 15는 본 발명의 또 다른 실시예에 관한 전자 회로를 도시한 개략적인 평면도이다.
도 16은 본 발명의 또 다른 실시예에 관한 전자 회로를 도시한 개략적인 평면도이다.
도 17은 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 평면도이다.
도 18 및 도 19는 도 17의 전자 소자의 동작을 설명하기 위한 도면들이다.
도 20은 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 평면도이다.
도 21 및 도 22는 도 20의 전기 소자의 동작을 설명하기 위한 도면들이다.
도 23은 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 평면도이다.
도 24 및 도 25는 도 23의 전기 소자의 동작을 설명하기 위한 도면들이다.
도 26은 도 23의 전기 소자의 동작의 다른 예를 설명하기 위한 도면들이다.1 is a schematic plan view showing an electronic circuit according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along the line II-II of FIG. 1.
FIG. 3 is an enlarged view of K of FIG. 2.
4A to 4C are diagrams for describing the electronic circuit related control method of FIG. 1.
5 is a schematic plan view showing an electronic circuit according to an embodiment of the present invention.
FIG. 6 is a cross-sectional view taken along the line II-II of FIG. 5.
7 to 11 are diagrams for describing an operation of the electronic circuit of FIG. 5.
12 is a schematic plan view showing an electronic circuit according to another embodiment of the present invention.
FIG. 13 is a cross-sectional view taken along the line VV of FIG. 12.
14 is a schematic plan view showing an electronic circuit according to another embodiment of the present invention.
15 is a schematic plan view showing an electronic circuit according to another embodiment of the present invention.
16 is a schematic plan view showing an electronic circuit according to another embodiment of the present invention.
17 is a schematic plan view of an electronic device according to still another embodiment of the present invention.
18 and 19 are diagrams for describing an operation of the electronic device of FIG. 17.
20 is a schematic plan view of an electronic device according to still another embodiment of the present invention.
21 and 22 are diagrams for describing an operation of the electrical device of FIG. 20.
23 is a schematic plan view of an electronic device according to still another embodiment of the present invention.
24 and 25 are diagrams for describing an operation of the electrical device of FIG. 23.
FIG. 26 is a diagram for describing another example of the operation of the electric element of FIG. 23.
이하 첨부된 도면들에 도시된 본 발명에 관한 실시예를 참조하여 본 발명의 구성 및 작용을 상세히 설명한다.Hereinafter, with reference to the embodiments of the present invention shown in the accompanying drawings will be described in detail the configuration and operation of the present invention.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다. As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. Effects and features of the present invention, and methods of achieving them will be apparent with reference to the embodiments described below in detail together with the drawings. However, the present invention is not limited to the embodiments disclosed below but may be implemented in various forms.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, and the same or corresponding components will be denoted by the same reference numerals, and redundant description thereof will be omitted. .
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. In the following embodiments, the terms first, second, etc. are used for the purpose of distinguishing one component from other components rather than a restrictive meaning.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. In the following examples, the singular forms "a", "an" and "the" include plural forms unless the context clearly indicates otherwise.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. In the following examples, the terms including or having have meant that there is a feature or component described in the specification and does not preclude the possibility of adding one or more other features or components.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. In the drawings, components may be exaggerated or reduced in size for convenience of description. For example, the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of description, and thus the present invention is not necessarily limited to the illustrated.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다. In the following embodiments, the x-axis, y-axis and z-axis are not limited to three axes on the Cartesian coordinate system, but may be interpreted in a broad sense including the same. For example, the x-axis, y-axis, and z-axis may be orthogonal to each other, but may refer to different directions that are not orthogonal to each other.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다. In the case where an embodiment may be implemented differently, a specific process order may be performed differently from the described order. For example, two processes described in succession may be performed substantially simultaneously or in the reverse order of the described order.
도 1은 본 발명의 일 실시예에 관한 전자 회로를 도시한 개략적인 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절취한 단면도이고, 도 3은 도 2의 K의 확대도이다.1 is a schematic plan view showing an electronic circuit according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along the line II-II of FIG. 1, and FIG. 3 is an enlarged view of K of FIG.
도 1 및 도 2를 참조하면 본 실시예의 전자 회로(10)는 활성층(11), 인가 전극(12), 변동 저저항 영역(VL)을 포함할 수 있다.1 and 2, the
활성층(11)은 자발 분극성 재료를 포함할 수 있다. 예를들면 활성층(11)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(11)은 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.The
선택적 실시예로서 활성층(11)은 페로브스카이트 계열 물질을 포함할 수 있고, 예를들면 BaTiO3, SrTiO3, BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.As an alternative embodiment the
또한 다른 예로서 활성층(11)은 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 활성층(11)은 CH3NH3PbI3, CH3NH3PbIxCl3-x, MAPbI3, CH3NH3PbIxBr3-x, CH3NH3PbClxBr3-x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3-x, HC(NH2)2PbIxBr3-x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1-yPbI3, (CH3NH3)(HC(NH2)2)1-yPbIxCl3-x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1-yPbClxBr3-x (0≤x, y≤1)를 포함할 수 있다. As another example, the
기타 다양한 강유전성 재료를 이용하여 활성층(11)을 형성할 수 있는 바 이에 대한 모든 예시의 설명은 생략한다. 또한 활성층(11)을 형성 시 강유전성 재료에 기타 다양한 물질을 도핑을 하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.Since the
활성층(11)은 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 활성층(11)은 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.The
인가 전극(12)은 활성층(11)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를들면 전압을 활성층(11)에 인가할 수 있다.The applying
선택적 실시예로서 인가 전극(12)은 활성층(11)의 상면에 접하도록 형성될 수 있다.In some embodiments, the applying
또한, 인가 전극(12)은 활성층(11)에 다양한 크기의 전압을 인가할 수 있고 전압 인가의 시간을 제어할 수 있도록 형성될 수 있다. In addition, the applying
선택적 실시예로서 인가 전극(12)은 게이트 전극일 수 있다.In some embodiments, the applying
예를들면 인가 전극(12)은 전원(미도시) 또는 전원 제어부와 전기적으로 연결될 수 있다.For example, the applying
인가 전극(12)은 다양한 재료를 포함할 수 있고, 전기적 도전성이 높은 재료를 포함할 수 있다. 예를들면 다양한 금속을 이용하여 인가 전극(12)을 형성할 수 있다.The applying
예를들면 인가 전극(12)은 알루미늄, 크롬, 티타늄, 탄탈, 몰리브덴, 텅스텐, 네오디뮴, 스칸듐 또는 구리를 함유하도록 형성할 수 있다. 또는 이러한 재료들의 합금을 이용하여 형성하거나 이러한 재료들의 질화물을 이용하여 형성할 수도 있다.For example, the
또한 선택적 실시예로서 인가 전극(12)은 적층체 구조를 포함할 수도 있다.In some embodiments, the applying
도시하지 않았으나 선택적 실시예로서 인가 전극(12)과 활성층(11)의 사이에 하나 이상의 절연층이 더 배치될 수도 있다.Although not shown, in some embodiments, one or more insulating layers may be further disposed between the applying
변동 저저항 영역(VL)은 활성층(11)에 형성된 영역으로서 전류가 흐를 수 있는 영역이고, 또한 도 1에 도시한 것과 같이 인가 전극(12)의 주변에 선형을 갖는 전류의 패쓰로 형성될 수 있다.The variable low resistance region VL is a region formed in the
구체적으로 변동 저저항 영역(VL)은 활성층(11)의 영역 중 변동 저저항 영역(VL)과 인접한 다른 영역보다 전기적 저항이 낮아진 영역이다.Specifically, the variable low resistance region VL is a region in which the electrical resistance is lower than that of other regions adjacent to the variable low resistance region VL among the regions of the
또한, 인가 전극(12)을 통한 변동 저저항 영역(VL)을 형성한 후에, 인가 전극(12)을 통한 전기장을 제거하여도, 예를들면 전압을 제거하여도 활성층(11)의 분극 상태는 유지되므로 변동 저저항 영역(VL)은 유지되고, 전류의 패쓰를 형성한 상태를 유지할 수 있다.In addition, after the variable low resistance region VL is formed through the
이를 통하여 다양한 전자 회로를 구성할 수 있다.Through this, various electronic circuits can be configured.
변동 저저항 영역(VL)은 높이(HVL)을 갖고, 이러한 높이(HVL)은 활성층(11)의 전체의 두께에 대응될 수 있다.The variable low resistance region VL has a height HVL, and this height HVL may correspond to the entire thickness of the
이러한 변동 저저항 영역(VL)은 높이(HVL)는 인가 전극(12)을 통한 전기장의 가할 때 전기장의 세기, 예를들면 전압의 크기에 비례할 수 있다. 적어도 이러한 전기장의 크기는 활성층(11)이 갖는 고유의 항전기장보다는 클 수 있다.The height HVL of the variable low resistance region VL may be proportional to the strength of the electric field when the electric field is applied through the
변동 저저항 영역(VL)은 인가 전극(12)을 통하여 전압이 활성층(11)에 인가되면 형성되는 영역이고, 인가 전극(12)의 제어를 통하여 변동, 예를들면 생성, 소멸 또는 이동할 수 있다.The variable low resistance region VL is a region formed when a voltage is applied to the
활성층(11)은 제1 분극 방향을 갖는 제1 분극 영역(11F)을 포함할 수 있고, 변동 저저항 영역(VL)은 이러한 제1 분극 영역(11F)의 경계에 형성될 수 있다.The
또한, 제1 분극 영역(11F)에 인접하도록 제2 분극 방향을 갖는 제2 분극 영역(11R)을 포함할 수 있고, 변동 저저항 영역(VL)은 이러한 제2 분극 영역(11R)의 경계에 형성될 수 있다. 제2 방향은 적어도 제1 방향과 상이한 방향일 수 있고, 예를들면 제1 방향과 반대 방향일 수 있다.In addition, a
예를들면 변동 저저항 영역(VL)은 제1 분극 영역(11F)과 제2 분극 영역(11R)의 사이에 형성될 수 있다.For example, the variable low resistance region VL may be formed between the
변동 저저항 영역(VL)은 일 방향의 폭(WVL)을 가질 수 있고, 이는 변동 저저항 영역(VL)의 이동 거리에 비례할 수 있다.The variable low resistance region VL may have a width WVL in one direction, which may be proportional to the moving distance of the variable low resistance region VL.
또한, 이러한 폭(WVL)은 변동 저저항 영역(VL)으로 정의되는 평면상의 영역의 폭일 수 있고, 이는 제1 분극 영역(11F)의 폭에 대응한다고 할 수 있다.In addition, the width WVL may be a width of a planar region defined as the variable low resistance region VL, which may correspond to the width of the
또한, 변동 저저항 영역(VL)은 제1 분극 영역(11F)의 경계선의 측면 전체에 대응하도록 형성될 수 있고, 제1 분극 영역(11F)의 측면으로부터 멀어지는 방향으로 두께(TVL1)를 가질 수 있다. In addition, the variable low resistance region VL may be formed to correspond to the entire side surface of the boundary line of the
선택적 실시예로서 이러한 두께(TVL1)는 0.1 내지 0.3 나노미터일 수 있다.In an alternative embodiment, this thickness TVL1 may be between 0.1 and 0.3 nanometers.
도 4a 내지 도 4c는 도 1의 전자 회로에 대하여 전류 경로 범위 제어 방법을 설명하기 위한 도면이다.4A to 4C are diagrams for describing a current path range control method for the electronic circuit of FIG. 1.
도 4a를 참조하면, 활성층(11)은 제2 분극 방향을 갖는 제2 분극 영역(11R)을 포함할 수 있다. 선택적 실시예로서 인가 전극(12)을 통한 초기화 전기장을 인가하여 도 4a와 같은 활성층(11)의 분극 상태를 형성할 수 있다.Referring to FIG. 4A, the
그리고 나서 도 4b를 참조하면, 활성층(11)에 제1 분극 영역(11F)이 형성된다. 구체적 예로서 인가 전극(12)의 폭에 대응하도록 인가 전극(12)과 중첩된 영역에 우선 제1 분극 영역(11F)이 형성될 수 있다. 4B, the
인가 전극(12)을 통하여 활성층(11)의 항전기장보다 크고, 또한 적어도 활성층(11)의 두께 전체에 대응하도록 제1 분극 영역(11F)의 높이(HVL)가 형성될 수 있을 정도의 크기의 전기장을 활성층(11)에 인가할 수 있다.The height HVL of the
이러한 인가 전극(12)을 통한 전기장의 인가를 통하여 활성층(11)의 제2 분극 영역(11R)의 일 영역에 대한 분극 방향을 바꾸어 제1 분극 영역(11F)으로 변하게 할 수 있다.The polarization direction of one region of the
선택적 실시예로서 제1 분극 영역(11F)의 높이(HVL)방향으로의 성장 속도는 매우 빠를 수 있는데, 예를들면 1km/sec(초)의 속도를 갖고 성장할 수 있다.In some embodiments, the growth speed in the height HVL direction of the
그리고 나서 계속적으로 인가 전극(12)을 통한 전기장을 유지하면, 즉 시간이 지나면 제1 분극 영역(11F)은 수평 방향(H), 즉 높이(HVL)과 직교하는 방향으로 이동하여 그 크기가 커질 수 있다. 즉, 제2 분극 영역(11R)의 영역을 점진적으로 제1 분극 영역(11F)으로 변환할 수 있다.Then, continuously maintaining the electric field through the applying
선택적 실시예로서 제1 분극 영역(11F)의 수평 방향(H)으로의 성장 속도는 매우 빠를 수 있는데, 예를들면 1m/sec(초)의 속도를 갖고 성장할 수 있다.As an optional embodiment, the growth speed of the
이를 통하여 변동 저저항 영역(VL)의 크기를 제어할 수 있는데, 이러한 크기는 예를들면 변동 저저항 영역(VL)의 폭이고 제1 분극 영역(11F)의 성장 거리에 대응하므로 성장 속력과 전기장 유지 시간에 비례할 수 있다. 예를들면 성장 거리는 성장 속력과 전기장 유지 시간의 곱에 비례할 수 있다.Through this, the size of the variable low resistance region VL can be controlled. For example, the size of the variable low resistance region VL is the width of the variable low resistance region VL and corresponds to the growth distance of the
또한, 제1 분극 영역(11F)의 성장 속력은 높이(HVL)방향으로의 성장 속도와 수평 방향(H)으로의 성장 속도의 합에 비례할 수 있다.In addition, the growth speed of the
그러므로 변동 저저항 영역(VL)의 크기는 전기장 유지 시간을 제어하여 원하는 대로 조절할 수 있다.Therefore, the size of the variable low resistance region VL can be adjusted as desired by controlling the electric field holding time.
구체적으로 도 4c에 도시한 것과 같이 제1 분극 영역(11F)은 넓게 퍼져서 커지고, 그에 따라 변동 저저항 영역(VL)도 인가 전극(12)으로부터 멀리 떨어지는 방향으로 이동할 수 있다.In detail, as illustrated in FIG. 4C, the
본 실시예는 인가 전극을 통하여 활성층에 전기장을 가하여 활성층에 제2 분극 방향과 다른 제1 분극 방향을 갖는 제1 분극 영역을 형성하고, 이러한 제1 분극 영역과 제2 분극 영역의 사이의 경계에 해당하는 변동 저저항 영역을 형성할 수 있다. 이러한 변동 저저항 영역은 저항이 낮은 영역으로서 저항이 감소한 영역으로서 전류의 패쓰가 될 수 있어 전자 회로를 용이하게 형성할 수 있다.The present embodiment applies an electric field to the active layer through an application electrode to form a first polarization region having a first polarization direction different from the second polarization direction in the active layer, and at the boundary between the first polarization region and the second polarization region. A corresponding variable low resistance region can be formed. Such a variable low resistance region is a region of low resistance and may be a path of current as a region of low resistance, thereby easily forming an electronic circuit.
또한, 본 실시예는 인가 전극을 통한 전기장의 크기를 제어하여, 예를들면 전압의 크기를 제어하여 변동 저저항 영역의 높이를 정할 수 있고, 구체적으로 활성층의 전체 두께에 대응하는 높이를 갖도록 제어할 수 있다.In addition, the present embodiment may control the magnitude of the electric field through the applied electrode, for example, to control the magnitude of the voltage to determine the height of the variable low resistance region, and specifically, to have a height corresponding to the overall thickness of the active layer. can do.
또한, 인가 전극을 통한 전기장을 유지하는 시간을 제어하여 변동 저저항 영역의 크기, 예를들면 폭을 결정할 수 있다. 이러한 변동 저저항 영역의 크기의 제어를 통하여 전류의 흐름의 패쓰의 크기를 용이하게 제어할 수 있다.In addition, the size of the variable low resistance region, for example, the width, can be determined by controlling the time for maintaining the electric field through the application electrode. The size of the path of the current flow can be easily controlled by controlling the size of the variable low resistance region.
또한, 인가 전극을 통한 전기장을 제거하여도 분극 영역의 분극 상태는 유지되므로 전류의 패쓰를 용이하게 유지할 수 있고, 인가 전극을 통한 전기장을 지속적으로 유지하여 분극 영역이 확대되면 이미 형성되어 있던 변동 저저항 영역은 저항이 낮아져 전류가 흐르지 않게 될 수 있다.In addition, even if the electric field through the applied electrode is removed, the polarization state of the polarization region is maintained, so that the passage of current can be easily maintained, and if the polarization region is expanded by continuously maintaining the electric field through the application electrode, the already formed variation is reduced. The resistance region may have a low resistance so that no current flows.
이를 통하여 전류의 패쓰에 대한 소멸을 제어할 수 있고, 결과적으로 전류의 흐름에 대한 용이한 제어를 할 수 있다.Through this, it is possible to control the disappearance of the current path, and as a result, it is possible to easily control the flow of the current.
본 실시예의 전자 회로를 제어하여 다양한 용도에 사용할 수 있고, 예를들면 변동 저저항 영역에 접하도록 하나 이상의 전극을 연결할 수 있다.The electronic circuit of the present embodiment can be controlled to be used for various purposes, and for example, one or more electrodes can be connected to contact the variable low resistance region.
도 5는 본 발명의 일 실시예에 관한 전자 회로를 도시한 개략적인 평면도이고, 도 6은 도 5의 Ⅱ-Ⅱ선을 따라 절취한 단면도이다.FIG. 5 is a schematic plan view showing an electronic circuit according to an embodiment of the present invention, and FIG. 6 is a cross-sectional view taken along the line II-II of FIG. 5.
도 5 및 도 6을 참조하면 본 실시예의 전자 회로(100)는 활성층(110), 인가 전극(120), 변동 저저항 영역(VL) 및 하나 이상의 연결 전극부(131, 132)를 포함할 수 있다.5 and 6, the
활성층(110)은 자발 분극성 재료를 포함할 수 있다. 예를들면 활성층(110)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(110)은 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.The
선택적 실시예로서 활성층(110)은 페로브스카이트 계열 물질을 포함할 수 있고, 예를들면 BaTiO3, SrTiO3, BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.As an alternative embodiment the
또한 다른 예로서 활성층(110)은 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 활성층(110)은 CH3NH3PbI3, CH3NH3PbIxCl3-x, MAPbI3, CH3NH3PbIxBr3-x, CH3NH3PbClxBr3-x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3-x, HC(NH2)2PbIxBr3-x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1-yPbI3, (CH3NH3)(HC(NH2)2)1-yPbIxCl3-x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1-yPbClxBr3-x (0≤x, y≤1)를 포함할 수 있다.As another example, the
기타 다양한 강유전성 재료를 이용하여 활성층(110)을 형성할 수 있는 바에 이에 대한 모든 예시의 설명은 생략한다. 또한 활성층(110)을 형성 시 강유전성 재료에 기타 다양한 물질을 도핑을 하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.Since the
활성층(110)은 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 활성층(110)은 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.The
인가 전극(120)은 활성층(110)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를들면 전압을 활성층(110)에 인가할 수 있다.The applying
선택적 실시예로서 인가 전극(120)은 활성층(110)의 상면에 접하도록 형성될 수 있다.In some embodiments, the applying
또한, 인가 전극(120)은 활성층(110)에 다양한 크기의 전압을 인가할 수 있고 전압 인가의 시간을 제어할 수 있도록 형성될 수 있다. In addition, the applying
선택적 실시예로서 인가 전극(120)은 게이트 전극일 수 있다.In some embodiments, the applying
예를들면 인가 전극(120)은 전원(미도시) 또는 전원 제어부와 전기적으로 연결될 수 있다.For example, the applying
인가 전극(120)은 다양한 재료를 포함할 수 있고, 전기적 도전성이 높은 재료를 포함할 수 있다. 예를들면 다양한 금속을 이용하여 인가 전극(120)을 형성할 수 있다.The applying
예를들면 인가 전극(120)은 알루미늄, 크롬, 티타늄, 탄탈, 몰리브덴, 텅스텐, 네오디뮴, 스칸듐 또는 구리를 함유하도록 형성할 수 있다. 또는 이러한 재료들의 합금을 이용하여 형성하거나 이러한 재료들의 질화물을 이용하여 형성할 수도 있다.For example, the
또한 선택적 실시예로서 인가 전극(120)은 적층체 구조를 포함할 수도 있다.In some embodiments, the applying
연결 전극부(131, 132)는 하나 이상의 전극 부재를 포함할 수 있고, 예를들면 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)를 포함할 수 있다.The
연결 전극부(131, 132)는 활성층(110)상에 형성될 수 있고, 예를들면 활성층(110)의 상면에 인가 전극(120)과 이격되도록 형성될 수 있고, 선택적 실시예로서 활성층(110)과 접하도록 형성될 수 있다.The
제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)는 다양한 도전성 재료를 이용하여 형성할 수 있다. 예를들면 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)는 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴 또는 텅스텐을 함유하도록 형성할 수 있다.The first
선택적 실시예로서 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)는 복수의 도전층을 적층한 구조를 포함할 수 있다.In some embodiments, the first
선택적 실시예로서 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)은 도전성의 금속 산화물을 이용하여 형성할 수 있고, 예를들면 산화 인듐(예, In2O3), 산화 주석(예, SnO2), 산화 아연(예, ZnO), 산화 인듐 산화 주석 합금(예, In2O3―SnO2) 또는 산화 인듐 산화 아연 합금(예, In2O3―ZnO)을 함유하도록 형성할 수 있다.In some embodiments, the first
선택적 실시예로서 연결 전극부(131, 132)는 전기적 신호의 입출력을 포함하는 단자 부재일 수 있다.In some embodiments, the
또한 구체적 예로서 연결 전극부(131, 132)의 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)는 소스 전극 또는 드레인 전극을 포함할 수 있다.As a specific example, the first
도 7 내지 도 11은 도 5의 전자 회로의 동작을 설명하기 위한 도면들이다.7 to 11 are diagrams for describing an operation of the electronic circuit of FIG. 5.
도 7은 인가 전극(120)을 통하여 제1 전기장이 인가된 상태를 도시한 도면이고, 도 8은 도 7의 Ⅷ-Ⅷ선을 따라 절취한 단면도이고, 도 9는 도 8의 K의 확대도이다.FIG. 7 is a view illustrating a state in which a first electric field is applied through the applying
도 7 내지 도 9를 참조하면 인가 전극(120)을 통하여 제1 전기장이 활성층(110)에 인가되면 활성층(110)의 적어도 일 영역은 분극 영역(110F)을 포함할 수 있다.7 to 9, when the first electric field is applied to the
이러한 분극 영역(110F)은 인가 전극(120)을 중심으로 인가 전극(120)을 둘러싸는 형태일 수 있다. 분극 영역(110F)은 경계선을 가질 수 있다.The
제1 변동 저저항 영역(VL1)은 이러한 경계선의 측면에 대응하는 영역에 형성될 수 있다. 도 10을 참조하면 인가 전극(120)을 중심으로 인가 전극(120)을 둘러싸는 선형으로 형성될 수 있다.The first variable low resistance region VL1 may be formed in an area corresponding to the side surface of the boundary line. Referring to FIG. 10, the
예를들면 제1 변동 저저항 영역(VL1)은 인가 전극(120)을 둘러싸도록 일 방향으로 제1 폭(WVL1)을 가질 수 있다.For example, the first variable low resistance region VL1 may have a first width WVL1 in one direction to surround the
또한, 제1 변동 저저항 영역(VL1)은 분극 영역(110F)의 경계선의 측면 전체에 대응하도록 형성될 수 있고, 분극 영역(110F)의 측면으로부터 멀어지는 방향으로 두께(TVL1)을 가질 수 있다. In addition, the first variable low resistance region VL1 may be formed to correspond to the entire side surface of the boundary line of the
선택적 실시예로서 이러한 두께(TVL1)는 0.1 내지 0.3 나노미터일 수 있다.In an alternative embodiment, this thickness TVL1 may be between 0.1 and 0.3 nanometers.
선택적 실시예로서 인가 전극(120)을 통하여 제1 전압이 활성층(110)에 인가되기 전에 초기화 전기장을 활성층(110)에 인가하는 과정을 진행할 수 있다.In some embodiments, the initialization electric field may be applied to the
이러한 초기화 전기장을 활성층(110)에 인가하는 과정을 통하여 활성층(110)의 영역을 분극 영역(110F)과 상이한 방향의 분극, 예를들면 반대 방향의 분극 영역으로 모두 전환하는 단계를 포함할 수 있다.The process of applying the initializing electric field to the
그리고 나서, 이와 반대 방향의 전기장을 가하여 일 영역에 분극 영역(110F)을 형성할 수 있다.Then, the
활성층(110)의 분극 영역(110F)의 경계에 형성된 제1 변동 저저항 영역(VL1)은 활성층(110)의 다른 영역에 비하여 저항이 낮은 영역으로 변할 수 있다. 예를들면 제1 변동 저저항 영역(VL1)은 활성층(110)의 분극 영역(110F) 및 제1 변동 저저항 영역(VL1)의 주변의 활성층(110)의 영역보다 낮은 저항을 가질 수 있다.The first variable low resistance region VL1 formed at the boundary of the
이를 통하여 제1 변동 저저항 영역(VL1)은 전류의 통로를 형성할 수 있다.As a result, the first variable low resistance region VL1 may form a current passage.
선택적 실시예로서 제1 변동 저저항 영역(VL1)은 활성층(110)에 구비된 복수의 도메인 월의 일 영역에 대응될 수 있다.In some embodiments, the first variable low resistance region VL1 may correspond to one region of a plurality of domain walls provided in the
또한, 이러한 제1 변동 저저항 영역(VL1)은 활성층(110)의 분극 영역(110F)의 분극 상태가 유지되면 계속 유지될 수 있다. 즉, 인가 전극(120)을 통하여 활성층(110)에 인가된 제1 전압을 제거하여도 변동 저저항 영역(VL1)의 상태, 즉 저저항 상태는 유지될 수 있다.In addition, the first variable low resistance region VL1 may be maintained when the polarization state of the
도 7 및 도 8에 도시한 것과 같이 제1 변동 저저항 영역(VL1)을 통하여 전류의 통로가 형성될 수 있다. 다만, 연결 전극부(131, 132)가 제1 변동 저저항 영역(VL1)에 대응되지 않으므로 연결 전극부(131, 132)를 통한 전류의 흐름은 발생하지 않을 수 있다.As illustrated in FIGS. 7 and 8, a passage of current may be formed through the first variable low resistance region VL1. However, since the
도 10은 인가 전극(120)을 통하여 제1 전기장을 일정시간 더 유지한 상태를 도시한 도면이고, 도 11은 도 10의 ⅩⅠ-ⅩⅠ선을 따라 절취한 단면도이다.FIG. 10 is a view illustrating a state in which the first electric field is further maintained for a predetermined time through the applying
도 10 및 도 11을 참조하면 인가 전극(120)을 통한 제1 전기장의 유지 시간이 길어져, 도 7 및 도 8의 분극 영역(110F)이 수평 방향으로 이동하여 분극 영역(110F)이 커지고 그에 따라 제1 변동 저저항 영역(VL1)보다 큰 제2 변동 저저항 영역(VL2) 이 형성될 수 있다.Referring to FIGS. 10 and 11, the holding time of the first electric field through the applying
예를들면 도 7 및 도 8에서 인가한 전압을 일정 시간 동안 계속적으로 유지하여 도 10 및 도 11과 같은 구조를 형성할 수 있다.For example, the voltage applied in FIGS. 7 and 8 may be continuously maintained for a predetermined time to form a structure as shown in FIGS. 10 and 11.
분극 영역(110F)은 인가 전극(120)을 중심으로 인가 전극(120)을 둘러싸는 형태일 수 있다. 분극 영역(110F)은 경계선을 가질 수 있다. 제2 변동 저저항 영역(VL2)은 이러한 분극 영역(110F)의 경계선의 측면에 대응하는 영역에 형성될 수 있다. 도 10을 참조하면 인가 전극(120)을 중심으로 인가 전극(120)을 둘러싸는 선형으로 형성될 수 있다.The
예를들면 제2 변동 저저항 영역(VL2)은 인가 전극(120)을 둘러싸도록 일 방향으로 제2 폭(WVL2)을 가질 수 있고, 제2 폭(WVL2)은 제1 폭(WVL1)보다 클 수 있다.For example, the second variable low resistance region VL2 may have a second width WVL2 in one direction so as to surround the
또한, 제2 변동 저저항 영역(VL2)은 분극 영역(110F)의 경계선의 측면 전체에 대응하도록 형성될 수 있고, 분극 영역(110F)의 측면으로부터 멀어지는 방향으로 두께를 가질 수 있고, 선택적 실시예로서 이러한 두께는 0.1 내지 0.3 나노미터일 수 있다.In addition, the second variable low resistance region VL2 may be formed to correspond to the entire side of the boundary line of the
활성층(110)의 분극 영역(110F)의 경계에 형성된 제2 변동 저저항 영역(VL2)은 활성층(110)의 다른 영역에 비하여 저항이 낮은 영역으로 변할 수 있다. 예를들면 제2 변동 저저항 영역(VL2)은 활성층(110)의 분극 영역(110F) 및 제2 변동 저저항 영역(VL2)의 주변의 활성층(110)의 영역보다 낮은 저항을 가질 수 있다.The second variable low resistance region VL2 formed at the boundary of the
이를 통하여 제2 변동 저저항 영역(VL2)은 전류의 통로를 형성할 수 있다.As a result, the second variable low resistance region VL2 may form a passage for current.
선택적 실시예로서 제2 변동 저저항 영역(VL2)은 활성층(110)에 구비된 복수의 도메인 월의 일 영역에 대응될 수 있다.In some embodiments, the second variable low resistance region VL2 may correspond to one region of a plurality of domain walls provided in the
또한, 이러한 제2 변동 저저항 영역(VL2)은 활성층(110)의 분극 상태가 유지되면 계속 유지될 수 있다. 즉, 인가 전극(120)을 통하여 활성층(110)에 인가된 제2 전압을 제거하여도 제2 변동 저저항 영역(VL2)의 상태, 즉 저저항 상태는 유지될 수 있다.In addition, the second variable low resistance region VL2 may be maintained when the polarization state of the
그러므로 제2 변동 저저항 영역(VL2)을 통하여 전류의 통로가 형성될 수 있다. Therefore, a passage of current may be formed through the second variable low resistance region VL2.
또한, 구체적인 예로서 연결 전극부(131, 132)가 제2 변동 저저항 영역(VL2)에 대응되도록 형성되고, 예를들면 연결 전극부(131, 132)의 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)가 서로 이격된 채 제2 변동 저저항 영역(VL2)의 상면과 접하도록 배치될 수 있다.In addition, as a specific example, the
이를 통하여 연결 전극부(131, 132)의 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)를 통하여 전류가 흐를 수 있다.As a result, current may flow through the first
또한, 다양한 전기적 신호를 발생할 수 있다. 예를들면 도 10 및 도 11 상태에서의 전기장을 더 지속적으로 인가할 경우, 즉 인가 시간이 증가할 경우 제2 변동 저저항 영역(VL2)은 더 이동하여 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)을 벗어날 수 있다. 이에 따라 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)를 통해서 전류가 흐르지 않을 수 있다.In addition, various electrical signals may be generated. For example, when the electric field is continuously applied in the states of FIGS. 10 and 11, that is, when the application time increases, the second variable low resistance region VL2 moves further to move the first
또한, 선택적 실시예로서 활성층(110)의 전체에 대한 초기화 과정을 진행할 수도 있다. In addition, as an optional embodiment, the initialization process may be performed for the entirety of the
그리고 나서 다시 인가 전극(120)을 통하여 활성층(110)에 전기장을 인가할 경우 연결 전극부(131, 132)의 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)에 전류가 흐를 수 있다.Then, when the electric field is applied to the
본 실시예의 전자 회로는 인가 전극을 통하여 활성층에 다양한 크기의 전압을 인가할 수 있고, 인가되는 시간을 제어할 수 있다.The electronic circuit of this embodiment can apply various sizes of voltages to the active layer through the application electrode, and can control the time of application.
이를 통하여 원하는 크기의 영역으로 활성층에 분극 영역을 형성할 수 있고, 이러한 분극 영역의 경계에 변동 저저항 영역을 형성할 수 있다.As a result, a polarization region may be formed in the active layer with a region having a desired size, and a variable low resistance region may be formed at the boundary of the polarization region.
이러한 변동 저저항 영역에 대응하도록, 예를들면 접하도록 연결 전극부를 형성할 경우 연결 전극부를 통하여 전류가 흐를 수 있고, 전압을 제거하여도 강유전성 재료를 함유하는 활성층은 분극 상태를 유지할 수 있고 이에 따라 그 경계의 변동 저저항 영역도 유지될 수 있어 전류가 계속 흐를 수 있다.When the connection electrode portion is formed to correspond to such a variable low resistance region, for example, a current may flow through the connection electrode portion, and even if the voltage is removed, the active layer containing the ferroelectric material may maintain the polarization state. The variable low resistance region of the boundary can also be maintained so that current can continue to flow.
또한, 변동 저저항 영역을 분극 영역으로 변하도록 인가 전극을 통하여 전압을 활성층에 인가할 수 있고, 이를 통하여 전류가 흐르던 연결 전극부에는 전류가 흐르지 않게 된다.In addition, a voltage may be applied to the active layer through the applying electrode so that the variable low resistance region is changed into the polarization region, so that no current flows through the connection electrode portion through which the current flows.
이러한 인가 전극의 전압을 제어하여 전류의 흐름을 제어할 수 있고, 이러한 전류의 흐름의 제어를 통하여 전자 회로는 다양한 용도에 이용될 수 있다. The flow of current can be controlled by controlling the voltage of the applied electrode, and the electronic circuit can be used for various applications through the control of the flow of current.
선택적 실시예로서 전자 회로는 메모리로 사용할 수 있다.As an alternative embodiment, the electronic circuitry can be used as a memory.
예를들면 전류의 흐름을 1, 흐르지 않음을 0이라고 정의하여 메모리로 사용할 수 있고, 구체적 예로서 전압 제 거시에도 전류가 흐를 수 있는 바 비휘발성 메모리로도 사용할 수 있다.For example, it can be used as a memory by defining a current flow as 1 and a non-flowing value as 0. As a specific example, it can be used as a nonvolatile memory as the current can flow even when voltage is removed.
또한, 전자 회로는 다양한 신호를 생성하여 전달하는 회로부를 구성할 수 있고, 스위칭 소자로도 사용될 수 있다.In addition, the electronic circuit may constitute a circuit unit that generates and transmits various signals, and may also be used as a switching element.
또한, 그 밖에 전기적 신호의 제어를 요하는 부분에 간단한 구조로 적용할 수 있으므로 가변 회로, CPU, 바이오 칩 등 다양한 분야에 적용될 수 있다.In addition, since it can be applied in a simple structure to the part requiring the control of the electrical signal can be applied to various fields such as a variable circuit, a CPU, a biochip.
도 12는 본 발명의 다른 실시예에 관한 전자 회로를 도시한 개략적인 평면도이고, 도 13은 도 12의 Ⅴ-Ⅴ선을 따라 절취한 단면도이다.12 is a schematic plan view of an electronic circuit according to another exemplary embodiment of the present invention, and FIG. 13 is a cross-sectional view taken along the line VV of FIG. 12.
도 12 및 도 13을 참조하면 본 실시예의 전자 회로(200)는 활성층(210), 인가 전극(220), 변동 저저항 영역(VL) 및 연결 전극부(231, 232)를 포함할 수 있다.12 and 13, the
설명의 편의를 위하여 전술한 실시예와 상이한 점을 중심으로 설명하기로 한다.For convenience of explanation, the following description will focus on differences from the above-described embodiment.
활성층(210)은 자발 분극성 재료를 포함할 수 있다. 예를들면 활성층(210)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(210)은 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다. The
활성층(210)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.Description of the material for forming the
인가 전극(220)은 활성층(210)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를들면 전압을 활성층(210)에 인가할 수 있다.The applying
선택적 실시예로서 인가 전극(220)은 활성층(210)의 상면에 접하도록 형성될 수 있다.In some embodiments, the applying
인가 전극(220)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.The description of the material forming the
연결 전극부(231, 232)는 하나 이상의 전극 부재를 포함할 수 있고, 예를들면 제1 연결 전극 부재(231) 및 제2 연결 전극 부재(232)를 포함할 수 있다.The
연결 전극부(231, 232)는 활성층(210)상에 형성될 수 있고, 예를들면 인가 전극(220)과 이격되도록 활성층(210)의 면 중 인가 전극(220)이 형성된 면의 반대면에 형성될 수 있다. The
인가 전극(220)은 활성층(210)의 상면에, 연결 전극부(231, 232)은 활성층(210)의 하면에 형성될 수 있다.The applying
선택적 실시예로서 연결 전극부(231, 232)는 활성층(210)과 접하도록 형성될 수 있다.In some embodiments, the
제1 연결 전극 부재(231) 및 제2 연결 전극 부재(232)는 다양한 도전성 재료를 이용하여 형성할 수 있다. The first
제1 연결 전극 부재(231) 및 제2 연결 전극 부재(232)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.The description of the material forming the first
도 13을 참조하면 인가 전극(220)을 통하여 전압이 활성층(210)에 인가되면 활성층(210)의 적어도 일 영역은 분극 영역(210F)을 포함할 수 있다.Referring to FIG. 13, when a voltage is applied to the
변동 저저항 영역(VL)은 이러한 분극 영역(210F)의 경계선의 측면에 대응하는 영역에 형성될 수 있고, 도 12를 참조하면 인가 전극(220)을 중심으로 인가 전극(220)을 둘러싸는 선형으로 형성될 수 있다.The variable low resistance region VL may be formed in a region corresponding to the side of the boundary line of the
예를들면 변동 저저항 영역(VL2)은 인가 전극(220)을 둘러싸도록 일 방향으로 폭을 가질 수 있다.For example, the variable low resistance region VL2 may have a width in one direction to surround the
또한, 변동 저저항 영역(VL)은 분극 영역(210F)의 경계선의 측면 전체에 대응하도록 형성될 수 있고, 분극 영역(210F)의 측면으로부터 멀어지는 방향으로 두께를 가질 수 있고, 선택적 실시예로서 이러한 두께는 0.1 내지 0.3 나노미터일 수 있다.In addition, the variable low resistance region VL may be formed to correspond to the entire side of the boundary line of the
활성층(210)의 분극 영역(210F)의 경계에 형성된 변동 저저항 영역(VL)은 활성층(210)의 다른 영역에 비하여 저항이 낮은 영역으로 변할 수 있다. 예를들면 변동 저저항 영역(VL)은 활성층(210)의 분극 영역(210F) 및 변동 저저항 영역(VL)의 주변의 활성층(210)의 영역보다 낮은 저항을 가질 수 있다.The variable low resistance region VL formed at the boundary of the
이를 통하여 변동 저저항 영역(VL)은 전류의 통로를 형성할 수 있다.As a result, the variable low resistance region VL may form a passage for current.
선택적 실시예로서 변동 저저항 영역(VL)은 활성층(210)에 구비된 복수의 도메인 월의 일 영역에 대응될 수 있다.In some embodiments, the variable low resistance region VL may correspond to one region of a plurality of domain walls provided in the
또한, 이러한 변동 저저항 영역(VL)은 활성층(210)의 분극 상태가 유지되면 계속 유지될 수 있다. 즉, 인가 전극(220)을 통하여 활성층(210)에 인가된 전압을 제거하여도 변동 저저항 영역(VL)의 상태, 즉 저저항 상태는 유지될 수 있다.In addition, the variable low resistance region VL may be maintained when the polarization state of the
변동 저저항 영역(VL)을 통하여 전류의 통로가 형성될 수 있다. A passage of current may be formed through the variable low resistance region VL.
또한 구체적인 예로서 연결 전극부(231, 232)가 변동 저저항 영역(VL)에 대응되도록 형성되고, 예를들면 연결 전극부(231, 232)의 제1 연결 전극 부재(231) 및 제2 연결 전극 부재(232)가 서로 이격된 채 변동 저저항 영역(VL)의 하면과 접하도록 배치될 수 있다.In addition, as a specific example, the
이를 통하여 연결 전극부(231, 232)의 제1 연결 전극 부재(231) 및 제2 연결 전극 부재(232)를 통하여 전류가 흐를 수 있다.As a result, current may flow through the first
본 실시예의 전자 회로는 인가 전극을 통하여 활성층에 다양한 크기의 전압을 인가할 수 있고, 인가되는 시간을 제어할 수 있다.The electronic circuit of this embodiment can apply various sizes of voltages to the active layer through the application electrode, and can control the time of application.
이를 통하여 원하는 크기의 영역으로 활성층에 분극 영역을 형성할 수 있고, 이러한 분극 영역의 경계에 변동 저저항 영역을 형성할 수 있다.As a result, a polarization region may be formed in the active layer with a region having a desired size, and a variable low resistance region may be formed at the boundary of the polarization region.
또한 활성층의 일면에 인가 전극을 형성하고 타면에 연결 전극부를 형성하여 전자 회로의 정밀한 패터닝 및 미세화를 용이하게 진행할 수 있다.In addition, an application electrode may be formed on one surface of the active layer and a connection electrode portion may be formed on the other surface to facilitate precise patterning and miniaturization of the electronic circuit.
도 14는 본 발명의 또 다른 실시예에 관한 전자 회로를 도시한 개략적인 평면도이다.14 is a schematic plan view showing an electronic circuit according to another embodiment of the present invention.
도 14를 참조하면 본 실시예의 전자 회로(600)는 활성층(610), 제1, 2 인가 전극(621, 622), 제1, 2 변동 저저항 영역(VL1, VL2) 및 연결 전극부(631, 632, 641, 642)를 포함할 수 있다.Referring to FIG. 14, the
활성층(610)은 자발 분극성 재료를 포함할 수 있다. 예를들면 활성층(610)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(610)은 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.The
활성층(610)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.Description of the material for forming the
제1, 2 인가 전극(621, 622)은 활성층(610)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를들면 전압을 활성층(610)에 인가할 수 있다.The first and second applying
선택적 실시예로서 제1, 2 인가 전극(621, 622)은 활성층(610)의 상면에 접하도록 형성될 수 있고, 제1 인가 전극(621)과 제2 인가 전극(622)은 서로 이격되도록 배치될 수 있다.In some embodiments, the first and
제1, 2 인가 전극(621, 622)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 인가 전극과 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.The material for forming the first and
연결 전극부(631, 632, 641, 642)는 하나 이상의 전극 부재를 포함할 수 있고, 예를들면 제1 연결 전극 부재(631), 제2 연결 전극 부재(632), 제3 연결 전극 부재(641), 제4 연결 전극 부재(642)를 포함할 수 있다.The
연결 전극부(631, 632, 641, 642)는 활성층(610)상에 형성될 수 있고, 예를들면 활성층(610)의 상면에 인가 전극(620)과 이격되도록 형성될 수 있고, 선택적 실시예로서 활성층(610)과 접하도록 형성될 수 있다.The
제1 연결 전극 부재(631), 제2 연결 전극 부재(632), 제3 연결 전극 부재(641), 제4 연결 전극 부재(642)는 다양한 도전성 재료를 이용하여 형성할 수 있다. The first
제1 연결 전극 부재(631), 제2 연결 전극 부재(632), 제3 연결 전극 부재(641), 제4 연결 전극 부재(642)는 전술한 실시예에서의 연결 전극부에 대한 설명과 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.The first
도 14는 제1, 2 인가 전극(621, 622)을 통하여 제1 전기장이 인가된 상태를 도시한 도면이다.FIG. 14 is a diagram illustrating a state in which a first electric field is applied through the first and second applying
도 14를 참조하면 제1 인가 전극(621)을 통하여 제1 전압이 활성층(610)에 인가되면 활성층(610)의 적어도 일 영역은 분극 영역(예를들면 VL1의 안쪽 영역)을 포함할 수 있다.Referring to FIG. 14, when a first voltage is applied to the
이러한 활성층(610)의 분극 영역은 제1 인가 전극(621)을 중심으로 인가 전극(620)을 둘러싸는 형태일 수 있다. 즉, 제1 변동 저저항 영역(VL1)의 내측 영역이 활성층(610)의 분극 영역에 대응될 수 있다.The polarization region of the
제1 변동 저저항 영역(VL1)은 이러한 경계선의 측면에 대응하는 영역에 형성될 수 있다. 도 14를 참조하면 인가 전극(620)을 중심으로 인가 전극(620)을 둘러싸는 선형으로 형성될 수 있다.The first variable low resistance region VL1 may be formed in an area corresponding to the side surface of the boundary line. Referring to FIG. 14, the applied electrode 620 may be formed to linearly surround the applied electrode 620.
또한, 제1 변동 저저항 영역(VL1)은 활성층(610)의 분극 영역의 경계선의 측면 전체에 대응하도록 형성될 수 있고, 분극 영역의 측면으로부터 멀어지는 방향으로 두께를 가질 수 있다. In addition, the first variable low resistance region VL1 may be formed to correspond to the entire side surface of the boundary line of the polarization region of the
선택적 실시예로서 이러한 두께는 0.1 내지 0.3 나노미터일 수 있다.In an alternative embodiment, such thickness may be between 0.1 and 0.3 nanometers.
도 14를 참조하면 제2 인가 전극(622)을 통하여 제1 전기장이 활성층(610)에 인가되면 활성층(610)의 적어도 일 영역은 분극 영역(예를들면 VL2의 안쪽 영역)을 포함할 수 있다.Referring to FIG. 14, when the first electric field is applied to the
이러한 활성층(610)의 분극 영역은 제2 인가 전극(621)을 중심으로 인가 전극(620)을 둘러싸는 형태일 수 있다. 즉, 제2 변동 저저항 영역(VL2)의 내측 영역이 활성층(610)의 분극 영역에 대응될 수 있다.The polarization region of the
제2 변동 저저항 영역(VL2)은 이러한 경계선의 측면에 대응하는 영역에 형성될 수 있다. 도 14를 참조하면 인가 전극(620)을 중심으로 인가 전극(620)을 둘러싸는 선형으로 형성될 수 있다.The second variable low resistance region VL2 may be formed in a region corresponding to the side of the boundary line. Referring to FIG. 14, the applied electrode 620 may be formed to linearly surround the applied electrode 620.
또한, 제2 변동 저저항 영역(VL2)은 활성층(610)의 분극 영역의 경계선의 측면 전체에 대응하도록 형성될 수 있고, 분극 영역의 측면으로부터 멀어지는 방향으로 두께를 가질 수 있다. In addition, the second variable low resistance region VL2 may be formed to correspond to the entire side surface of the boundary line of the polarization region of the
선택적 실시예로서 이러한 두께는 0.1 내지 0.3 나노미터일 수 있다.In an alternative embodiment, such thickness may be between 0.1 and 0.3 nanometers.
제2 변동 저저항 영역(VL2)은 제1 변동 저저항 영역(VL1)과 이격되도록 형성될 수 있다. The second variable low resistance region VL2 may be formed to be spaced apart from the first variable low resistance region VL1.
예를들면 제1 변동 저저항 영역(VL1) 및 제2 변동 저저항 영역(VL2)은 각각 다각형 또는 폐곡선과 같은 형태를 가질 수 있다.For example, the first variable low resistance region VL1 and the second variable low resistance region VL2 may have a polygonal shape or a closed curve, respectively.
제1, 2 변동 저저항 영역(VL1, VL2)는 각각 전류의 통로를 형성할 수 있다.The first and second variable low resistance regions VL1 and VL2 may form passages of current, respectively.
제1 변동 저저항 영역(VL1)을 통하여 전류의 통로가 형성될 수 있고, 연결 전극부(631, 632)가 제1 변동 저저항 영역(VL1)에 대응되어 연결 전극부(631, 632)를 통한 전류의 흐름이 발생할 수 있다.A current path may be formed through the first variable low resistance region VL1, and the
또한, 제2 변동 저저항 영역(VL2)을 통하여 전류의 통로가 형성될 수 있고, 연결 전극부(641, 642)가 제2 변동 저저항 영역(VL2)에 대응되어 연결 전극부(641, 642)를 통한 전류의 흐름이 발생할 수 있다.In addition, a passage of current may be formed through the second variable low resistance region VL2, and the
즉, 제1, 2 인가 전극(621, 622)을 통한 전압의 인가를 제어하여 동시에 각 영역별로 상이한 전류의 통로를 형성할 수 있다.That is, the application of voltage through the first and
선택적 실시예로서 제1 연결 전극 부재(641) 및 제2 연결 전극 부재(642)의 형성 위치를 제3 연결 전극 부재(643) 및 제4 연결 전극 부재(644)의 형성 위치를 서로 마주보도록 배치하여 전류의 통로의 위치를 구별되도록 제어할 수 있다.In some embodiments, the formation positions of the first
본 실시예의 전자 회로는 인가 전극을 통하여 활성층에 다양한 크기의 전압을 인가할 수 있고, 인가되는 시간을 제어할 수 있다.The electronic circuit of this embodiment can apply various sizes of voltages to the active layer through the application electrode, and can control the time of application.
이를 통하여 원하는 크기의 영역으로 활성층에 분극 영역을 형성할 수 있고, 이러한 분극 영역의 경계에 제1 변동 저저항 영역 및 제2 변동 저저항 영역을 형성할 수 있다.As a result, a polarization region may be formed in the active layer in a region having a desired size, and a first variable low resistance region and a second variable low resistance region may be formed at the boundary of the polarization region.
이러한 제1 변동 저저항 영역 및 제2 변동 저저항 영역에 대응하도록, 예를들면 접하도록 연결 전극부를 형성할 경우 연결 전극부를 통하여 전류가 흐를 수 있고, 전압을 제거하여도 강유전성 재료를 함유하는 활성층은 분극 상태를 유지할 수 있고 이에 따라 그 경계의 변동 저저항 영역도 유지될 수 있어 전류가 계속 흐를 수 있다.When the connection electrode portion is formed to correspond to the first variable low resistance region and the second variable low resistance region, for example, a current may flow through the connection electrode portion, and the active layer containing the ferroelectric material even if the voltage is removed. Can maintain the polarization state, and thus the variable low resistance region of the boundary can be maintained, so that the current can continue to flow.
또한, 변동 저저항 영역을 분극 영역으로 변하도록 인가 전극을 통하여 전압을 활성층에 인가할 수 있고, 이를 통하여 전류가 흐르던 연결 전극부에는 전류가 흐르지 않게 된다.In addition, a voltage may be applied to the active layer through the applying electrode so that the variable low resistance region is changed into the polarization region, so that no current flows through the connection electrode portion through which the current flows.
이러한 인가 전극의 전압을 제어하여 전류의 흐름을 제어할 수 있고, 이러한 전류의 흐름의 제어를 통하여 전자 회로는 다양한 용도에 이용될 수 있다. The flow of current can be controlled by controlling the voltage of the applied electrode, and the electronic circuit can be used for various applications through the control of the flow of current.
또한, 제1 변동 저저항 영역 및 제2 변동 저저항 영역의 2개의 전류의 통로를 형성할 수 있어 다양한 신호 발생 및 이용을 용이하게 할 수 있다.In addition, two current paths may be formed in the first variable low resistance region and the second variable low resistance region to facilitate generation and use of various signals.
도 15는 본 발명의 또 다른 실시예에 관한 전자 회로를 도시한 개략적인 평면도이다.15 is a schematic plan view showing an electronic circuit according to another embodiment of the present invention.
도 15를 참조하면 본 실시예의 전자 회로(700)는 활성층(710), 제1, 2 인가 전극(721, 722), 변동 저저항 영역(VL) 및 연결 전극부(731, 732, 741, 742)를 포함할 수 있다.Referring to FIG. 15, the
활성층(710)은 자발 분극성 재료를 포함할 수 있다. 예를들면 활성층(710)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(710)은 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.The
활성층(710)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.The description of the material for forming the
제1, 2 인가 전극(721, 722)은 활성층(710)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를들면 전압을 활성층(710)에 인가할 수 있다.The first and second applying
선택적 실시예로서 제1, 2 인가 전극(721, 722)은 활성층(710)의 상면에 접하도록 형성될 수 있고, 제1 인가 전극(721)과 제2 인가 전극(722)은 서로 이격되도록 배치될 수 있다.In some embodiments, the first and
제1, 2 인가 전극(721, 722)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 인가 전극과 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.The description of the material forming the first and
연결 전극부(731, 732, 741, 742)는 하나 이상의 전극 부재를 포함할 수 있고, 예를들면 제1 연결 전극 부재(731), 제2 연결 전극 부재(732), 제3 연결 전극 부재(741), 제4 연결 전극 부재(742)를 포함할 수 있다.The
연결 전극부(731, 732, 741, 742)는 활성층(710)상에 형성될 수 있고, 예를들면 활성층(710)의 상면에 인가 전극(720)과 이격되도록 형성될 수 있고, 선택적 실시예로서 활성층(710)과 접하도록 형성될 수 있다.The
제1 연결 전극 부재(731), 제2 연결 전극 부재(732), 제3 연결 전극 부재(741), 제4 연결 전극 부재(742)는 다양한 도전성 재료를 이용하여 형성할 수 있다. The first
제1 연결 전극 부재(731), 제2 연결 전극 부재(732), 제3 연결 전극 부재(741), 제4 연결 전극 부재(742)는 전술한 실시예에서의 연결 전극부에 대한 설명과 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.The first
도 15는 제1, 2 인가 전극(721, 722)을 통하여 제2 전기장이 인가된 상태를 도시한 도면이다.FIG. 15 illustrates a state in which a second electric field is applied through the first and
선택적 실시예로서 도 15는 도 14의 구조와 동일하고 제1, 2 인가 전극(721, 722)을 통하여 제1 전기장을 도 14의 상태보다 더 오랫동안 유지한 것일 수 있다. 구체적 예로서 도 14에서 형성된 2개의 분극 영역들이 서로 중첩되어 통합된 것일 수 있고, 이에 따라 도 15의 변동 저저항 영역(VL)은 도 14의 제1 변동 저저항 영역(VL1)과 제2 변동 저저항 영역(VL2)이 통합되면서 중첩된 것일 수 있다.As an alternative embodiment, FIG. 15 may have the same structure as that of FIG. 14 and maintain the first electric field longer than the state of FIG. 14 through the first and second applying
변동 저저항 영역(VL)은 길게 연장되어 활성층(710)의 일 측면 및 이와 마주하는 다른 측면에 대응될 수 있다.The variable low resistance region VL may be extended to correspond to one side of the
변동 저저항 영역(VL)은 전류의 통로를 형성할 수 있다.The variable low resistance region VL may form a passage of current.
연결 전극부(731, 741)가 변동 저저항 영역(VL)의 하나의 선에 대응되어 전류의 흐름이 발생할 수 있다.The
또한, 연결 전극부(732, 742)가 변동 저저항 영역(VL)의 하나의 선에 대응되어 전류의 흐름이 발생할 수 있다.In addition, the
이를 통하여 활성층(710)의 영역 중 제1 인가 전극(721), 제2 인가 전극(722)을 중심에 두고 양측에 각각 전류의 흐름이 발생할 수 있다.As a result, current may flow on both sides of the
본 실시예의 전자 회로는 복수의 인가 전극을 통하여 활성층에 다양한 크기의 전압을 인가할 수 있고, 인가되는 시간을 제어할 수 있다.The electronic circuit of this embodiment can apply various sizes of voltages to the active layer through the plurality of application electrodes, and can control the time of application.
이를 통하여 원하는 크기의 영역으로 활성층에 분극 영역을 형성할 수 있고, 이러한 분극 영역을 중첩하도록 제어할 수 있다.As a result, a polarization region may be formed in the active layer with a region having a desired size, and the polarization region may be controlled to overlap.
이러한 중첩된 크기의 분극 영역의 경계에 변동 저저항 영역을 형성할 수 있고, 활성층의 측면에 대응되도록 형성할 수 있다.The variable low resistance region may be formed at the boundary of the polarization region of the overlapped size, and may be formed to correspond to the side surface of the active layer.
이러한 변동 저저항 영역을 통하여 활성층의 다양한 영역에 대하여 전류의 흐름을 형성할 수 있다.Through the variable low resistance region, a current flow can be formed in various regions of the active layer.
도 16은 본 발명의 또 다른 실시예에 관한 전자 회로를 도시한 개략적인 평면도이다.16 is a schematic plan view showing an electronic circuit according to another embodiment of the present invention.
도 16을 참조하면 본 실시예의 전자 회로(800)는 활성층(810), 제1, 2, 3 인가 전극(821, 822, 823), 변동 저저항 영역(VL) 및 연결 전극부(831, 832)를 포함할 수 있다.Referring to FIG. 16, the
활성층(810)은 자발 분극성 재료를 포함할 수 있다. 예를들면 활성층(810)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(810)은 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.The
활성층(810)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.The description of the material for forming the
제1, 2, 3 인가 전극(821, 822, 823)은 활성층(810)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를들면 전압을 활성층(810)에 인가할 수 있다.The first, second, and third applying
선택적 실시예로서 제1, 2, 3 인가 전극(821, 822, 823)은 활성층(810)의 상면에 접하도록 형성될 수 있고, 제1 인가 전극(821), 제2 인가 전극(822) 및 제3 인가 전극(823)은 서로 이격되도록 배치될 수 있다.In some embodiments, the first, second, and
제1, 2, 3 인가 전극(821, 822, 823)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 인가 전극과 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.The description of the material forming the first, second, and
연결 전극부(831, 832)는 하나 이상의 전극 부재를 포함할 수 있고, 예를들면 제1 연결 전극 부재(831), 제2 연결 전극 부재(832)를 포함할 수 있다.The
또한 구체적인 예로서 이러한 제1 연결 전극 부재(831), 제2 연결 전극 부재(832)은 단자부에 대응되는 것일 수 있고 제1 연결 전극 부재(831)는 제1 단자부, 제2 연결 전극 부재(832)는 제2 단자부에 대응되는 것일 수 있다.Also, as a specific example, the first
연결 전극부(831, 832)는 활성층(810)상에 형성될 수 있고, 예를들면 활성층(810)의 상면에 인가 전극(820)과 이격되도록 형성될 수 있고, 선택적 실시예로서 활성층(810)과 접하도록 형성될 수 있다.The
제1 연결 전극 부재(831), 제2 연결 전극 부재(832)는 다양한 도전성 재료를 이용하여 형성할 수 있다. 제1 연결 전극 부재(831), 제2 연결 전극 부재(832)는 전술한 실시예에서의 연결 전극부에 대한 설명과 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.The first
도 16은 제1, 2, 3 인가 전극(821, 822, 823)을 통하여 전기장이 인가된 상태를 도시한 도면이다.FIG. 16 is a diagram illustrating a state in which an electric field is applied through the first, second, and
예를들면 도 16을 참조하면 제1 인가 전극(821)을 통하여 전압이 활성층(810)에 인가되고, 제2 인가 전극(822)을 통하여 전압이 활성층(810)에 인가되고, 제3 인가 전극(823)을 통하여 전압이 활성층(810)에 인가된 상태를 도시하는 것일 수 있다.For example, referring to FIG. 16, a voltage is applied to the
제1 인가 전극(821)을 통한 분극 영역, 제2 인가 전극(822)을 통한 분극 영역 및 제3 인가 전극(822)이 중첩될 수 있고, 이에 따라 변동 저저항 영역도 중첩되어 하나의 변동 저저항 영역(VL)을 형성할 수 있다.The polarization region through the
선택적 실시예로서 하나의 변동 저저항 영역(VL)의 내측의 영역은 제1 인가 전극(821)을 통한 분극 영역, 제2 인가 전극(822)을 통한 분극 영역 및 제3 인가 전극(822)이 중첩된 영역일 수 있다.In an exemplary embodiment, a region inside the one variable low resistance region VL may include a polarization region through the
변동 저저항 영역(VL)은 전류의 통로를 형성할 수 있다.The variable low resistance region VL may form a passage of current.
연결 전극부(831, 832)가 변동 저저항 영역(VL)에 대응되어 전류의 흐름이 발생할 수 있다.The
구체적 예로서 제1 단자부에 대응되는 제1 연결 전극 부재(831)로부터 제2 단자부에 대응되는 제2 연결 전극 부재(832)로 전류가 흐르거나 또는 그 반대 방향으로 전류의 흐름이 생성될 수 있다.As a specific example, a current may flow from the first
본 실시예의 전자 회로는 복수의 인가 전극을 통하여 활성층에 다양한 크기의 전압을 인가할 수 있고, 인가되는 시간을 제어할 수 있다.The electronic circuit of this embodiment can apply various sizes of voltages to the active layer through the plurality of application electrodes, and can control the time of application.
이를 통하여 원하는 크기의 영역으로 활성층에 분극 영역을 형성할 수 있고, 이러한 분극 영역을 중첩하도록 제어할 수 있다.As a result, a polarization region may be formed in the active layer with a region having a desired size, and the polarization region may be controlled to overlap.
이러한 중첩된 크기의 분극 영역의 경계에 변동 저저항 영역을 형성할 수 있고, 활성층의 측면에 대응되도록 형성할 수 있다.The variable low resistance region may be formed at the boundary of the polarization region of the overlapped size, and may be formed to correspond to the side surface of the active layer.
이러한 변동 저저항 영역을 통하여 활성층의 다양한 영역에 대하여 전류의 흐름을 형성할 수 있다.Through the variable low resistance region, a current flow can be formed in various regions of the active layer.
도 17은 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 평면도이다.17 is a schematic plan view of an electronic device according to still another embodiment of the present invention.
도 17을 참조하면 본 실시예의 전자 소자(900)는 활성층(910), 복수의 인가 전극(921, 922, 923, 924, 925, 925, 926, 927, 928, 929) 및 연결 전극부(931, 932, 933, 934, 935, 936)을 포함할 수 있다.Referring to FIG. 17, the
활성층(910)은 자발 분극성 재료를 포함할 수 있다. 예를들면 활성층(910)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(910)은 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.The
활성층(910)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.Description of the material for forming the
복수의 인가 전극(921, 922, 923, 924, 925, 925, 926, 927, 928, 929)은 활성층(910)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를들면 전압을 활성층(910)에 인가할 수 있다.The plurality of applying
선택적 실시예로서 복수의 인가 전극(921, 922, 923, 924, 925, 925, 926, 927, 928, 929)은 활성층(910)의 상면에 접하도록 형성될 수 있다.In some embodiments, the plurality of
또한, 복수의 인가 전극(921, 922, 923, 924, 925, 925, 926, 927, 928, 929)은 활성층(910)에 다양한 크기의 전압을 인가할 수 있고 전압 인가의 시간을 제어할 수 있도록 형성될 수 있다. In addition, the plurality of
복수의 인가 전극(921, 922, 923, 924, 925, 926, 927, 928, 929)은 서로 이격된 채 배치될 수 있다.The plurality of
선택적 실시예로서 복수의 인가 전극(921, 922, 923, 924, 925, 926, 927, 928, 929)은 일 방향 및 이와 교차하는 다른 일 방향을 따라 배열될 수 있다.In some embodiments, the plurality of
복수의 인가 전극(921, 922, 923, 924, 925, 926, 927, 928, 929)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.The description of the material forming the plurality of
연결 전극부(931, 932, 933, 934, 935, 936, 941, 942, 943, 944, 945, 946)는 하나 이상의 전극 부재를 포함할 수 있고, 예를들면 제1 연결 전극 부재(931), 제2 연결 전극 부재(932), 제3 연결 전극 부재(933), 제4 연결 전극 부재(934), 제5 연결 전극 부재(935), 제6 연결 전극 부재(936), 제7 연결 전극 부재(941), 제8 연결 전극 부재(942), 제9 연결 전극 부재(943), 제10 연결 전극 부재(944), 제11 연결 전극 부재(945) 및 제12 연결 전극 부재(946)를 포함할 수 있다.The connecting
연결 전극부(931, 932, 933, 934, 935, 936, 941, 942, 943, 944, 945, 946)는 활성층(910)상에 형성될 수 있고, 예를들면 활성층(910)의 상면에 복수의 인가 전극(921, 922, 923, 924, 925, 926, 927, 928, 929)과 이격되도록 형성될 수 있고, 선택적 실시예로서 활성층(910)과 접하도록 형성될 수 있다.The connecting
연결 전극부(931, 932, 933, 934, 935, 936, 941, 942, 943, 944, 945, 946)는 서로 이격된 채 배치될 수 있고, 선택적 실시예로서 복수의 인가 전극(921, 922, 923, 924, 925, 926, 927, 928, 929)의 주변에 배치될 수 있다.The connecting
선택적 실시예로서 연결 전극부(931, 932, 933, 934, 935, 936, 941, 942, 943, 944, 945, 946)는 복수의 인가 전극(921, 922, 923, 924, 925, 926, 927, 928, 929)의 배열 방향을 따라서 양측에 각각 배열될 수 있다. In some embodiments, the connecting
예를들면 연결 전극부(931, 932, 933, 934, 935, 936, 941, 942, 943, 944, 945, 946)의 각각은 도 17을 기준으로 복수의 인가 전극(921, 922, 923, 924, 925, 926, 927, 928, 929)의 X축 방향으로의 각각의 배열의 양측에 배치되고, 복수의 인가 전극(921, 922, 923, 924, 925, 926, 927, 928, 929)의 Y축 방향으로의 각각의 배열의 양측에 배치될 수 있다.For example, each of the
또한 구체적인 예로서 이러한 연결 전극부(931, 932, 933, 934, 935, 936, 941, 942, 943, 944, 945, 946)의 각각은 단자부에 대응되는 것일 수 있다. As a specific example, each of the
제1 연결 전극 부재(931), 제3 연결 전극 부재(933) 및 제5 연결 전극 부재(935)는 각각 우측 단자부에 대응되는 것일 수 있고, 제2 연결 전극 부재(932), 제4 연결 전극 부재(934) 및 제6 연결 전극 부재(936)는 각각 좌측 단자부에 대응되는 것일 수 있다The first
제7 연결 전극 부재(941), 제9 연결 전극 부재(943) 및 제11 연결 전극 부재(945)은 각각 상측 단자부에 대응되는 것일 수 있고, 제8 연결 전극 부재(942), 제10 연결 전극 부재(944) 및 제12 연결 전극 부재(946)는 하측 단자부에 대응되는 것일 수 있다.The seventh
연결 전극부(931, 932, 933, 934, 935, 936, 941, 942, 943, 944, 945, 946)를 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 연결 전극부와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.The description of the material forming the connecting
도 18 및 도 19는 도 17의 전자 소자의 동작을 설명하기 위한 도면들이다.18 and 19 are diagrams for describing an operation of the electronic device of FIG. 17.
도 18을 참조하면 복수의 인가 전극(924, 925, 926)을 통하여 전압이 활성층(910)에 인가된 상태를 도시한 도면이고, 이를 통하여 활성층(910)의 적어도 일 영역은 분극 영역을 포함할 수 있고, 인가 전극(924, 925, 926)의 각각을 통하여 형성된 분극 영역이 전술한 것과 같이 통합 및 중첩되고 그로 인하여 변동 저저항 영역들도 중첩되면서 통합될 수 있다.Referring to FIG. 18, a voltage is applied to the
예를들면 도 21에 도시한 것과 같이 분극 영역의 경계면에 수평 변동 저저항 영역(VLH)이 형성될 수 있다.For example, as shown in FIG. 21, the horizontal variable low resistance region VLH may be formed at the boundary surface of the polarization region.
예를들면 수평 변동 저저항 영역(VLH)의 내측의 영역이 활성층(910)의 분극 영역에 대응될 수 있다.For example, a region inside the horizontal variable low resistance region VLH may correspond to a polarization region of the
수평 변동 저저항 영역(VLH)에 대응된 제3 연결 전극 부재(933), 제4 연결 전극 부재(934)를 통하여 전류의 흐름이 발생할 수 있다.The current flows through the third
구체적 예로서 우측 단자부 중 하나인 제3 연결 전극 부재(933)로부터 좌측 단자부 중 하나인 제4 연결 전극 부재(934)로 전류가 흐르거나 또는 그 반대 방향으로 전류의 흐름이 생성될 수 있다.As a specific example, a current may flow from the third
도 19를 참조하면 복수의 인가 전극(922, 925, 928)을 통하여 전압이 활성층(910)에 인가된 상태를 도시한 도면이고, 이를 통하여 활성층(910)의 적어도 일 영역은 분극 영역을 포함할 수 있고, 인가 전극(922, 925, 928)의 각각을 통하여 형성된 분극 영역이 전술한 것과 같이 통합 및 중첩되고 그로 인하여 변동 저저항 영역들도 중첩되면서 통합될 수 있다.19 illustrates a state in which a voltage is applied to the
이를 통하여 도 19에 도시한 것과 같이 분극 영역의 경계면에 수직 변동 저저항 영역(VLv)이 형성될 수 있고, 수직 변동 저저항 영역(VLv)의 내측의 영역이 활성층(910)의 분극 영역에 대응될 수 있다.As a result, as shown in FIG. 19, the vertically variable low resistance region VLv may be formed at the boundary surface of the polarization region, and the region inside the vertically variable low resistance region VLv corresponds to the polarization region of the
수직 변동 저저항 영역(VLv)에 대응된 제9 연결 전극 부재(943), 제10 연결 전극 부재(944)을 통하여 전류의 흐름이 발생할 수 있다.Current may flow through the ninth
구체적 예로서 상측 단자부 중 하나인 제9 연결 전극 부재(943)로부터 하측 단자부 중 하나인 제10 연결 전극 부재(944)로 전류가 흐르거나 또는 그 반대 방향으로 전류의 흐름이 생성될 수 있다.As a specific example, a current may flow from the ninth
본 실시예의 전기 소자는 인가 전극을 통하여 활성층에 다양한 크기의 전압을 인가할 수 있고, 인가되는 시간을 제어할 수 있다.The electrical device of the present embodiment can apply various sizes of voltages to the active layer through the application electrode and control the time of application.
복수 개의 인가 전극을 일 방향 및 이와 다른 방향으로 배열하고 그 주위에 복수의 연결 전극 부재를 형성할 수 있다.A plurality of application electrodes may be arranged in one direction and another direction, and a plurality of connection electrode members may be formed around the plurality of application electrodes.
이를 통하여 복수 개의 인가 전극에 선택적으로 전압을 인가할 수 있고, 그에 따라 원하는 형태로 변동 저저항 영역을 형성하여 전류의 흐름의 방향을 제어할 수 있다.Through this, a voltage can be selectively applied to the plurality of application electrodes, thereby forming a variable low resistance region in a desired shape, thereby controlling the direction of current flow.
즉, 원하는 위치, 원하는 방향으로의 전류의 흐름을 제어하여 원하는 형태 및 기능의 전기 소자를 용이하게 형성할 수 있다.That is, it is possible to easily form the electric element of the desired shape and function by controlling the flow of the current in the desired position, the desired direction.
도 20은 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 평면도이다.20 is a schematic plan view of an electronic device according to still another embodiment of the present invention.
도 20을 참조하면 본 실시예의 전기 소자(1000)는 활성층(1010), 복수의 인가 전극(1021, 1022, 1023, 1024, 1025, 1121, 1122, 1123, 1124, 1125, 1221, 1222, 1223, 1224, 1225, 1321, 1322, 1323, 1324, 1325) 및 연결 전극부(1031, 1032, 1131, 1132, 1231, 1232, 1331, 1332, 1041, 1042, 1141, 1142, 1241, 1242, 1341, 1342, 1441, 1442)을 포함할 수 있다.Referring to FIG. 20, the
활성층(1010)은 자발 분극성 재료를 포함할 수 있다. 예를들면 활성층(1010)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(1010)은 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.The
활성층(1010)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.Description of the material for forming the
복수의 인가 전극(1021, 1022, 1023, 1024, 1025, 1121, 1122, 1123, 1124, 1125, 1221, 1222, 1223, 1224, 1225, 1321, 1322, 1323, 1324, 1325)은 활성층(1010)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를들면 전압을 활성층(1010)에 인가할 수 있다.The plurality of applied
선택적 실시예로서 복수의 인가 전극(1021, 1022, 1023, 1024, 1025, 1121, 1122, 1123, 1124, 1125, 1221, 1222, 1223, 1224, 1225, 1321, 1322, 1323, 1324, 1325)은 활성층(1010)의 상면에 접하도록 형성될 수 있다.In some embodiments, the plurality of
또한, 복수의 인가 전극(1021, 1022, 1023, 1024, 1025, 1121, 1122, 1123, 1124, 1125, 1221, 1222, 1223, 1224, 1225, 1321, 1322, 1323, 1324, 1325)은 활성층(1010)에 다양한 크기의 전압을 인가할 수 있고 전압 인가의 시간을 제어할 수 있도록 형성될 수 있다. In addition, the plurality of applied
복수의 인가 전극(1021, 1022, 1023, 1024, 1025, 1121, 1122, 1123, 1124, 1125, 1221, 1222, 1223, 1224, 1225, 1321, 1322, 1323, 1324, 1325)은 서로 이격된 채 배치될 수 있다.The plurality of applied
선택적 실시예로서 복수의 인가 전극(1021, 1022, 1023, 1024, 1025, 1121, 1122, 1123, 1124, 1125, 1221, 1222, 1223, 1224, 1225, 1321, 1322, 1323, 1324, 1325)은 일 방향 및 이와 교차하는 다른 일 방향을 따라 배열될 수 있다. 선택적 실시예로서 도 20에 도시한 것과 같이 X축 방향 및 이와 교차하는 Y축 방향으로 배열될 수 있다.In some embodiments, the plurality of
복수의 인가 전극(1021, 1022, 1023, 1024, 1025, 1121, 1122, 1123, 1124, 1125, 1221, 1222, 1223, 1224, 1225, 1321, 1322, 1323, 1324, 1325)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.To a material forming a plurality of applied
또한 복수의 인가 전극(1021, 1022, 1023, 1024, 1025, 1121, 1122, 1123, 1124, 1125, 1221, 1222, 1223, 1224, 1225, 1321, 1322, 1323, 1324, 1325)의 개수는 더 많게 또는 더 적에 전기 소자에 적합하도록 자유롭게 결정될 수 있다.In addition, the number of the plurality of applied
연결 전극부(1031, 1032, 1131, 1132, 1231, 1232, 1331, 1332, 1041, 1042, 1141, 1142, 1241, 1242, 1341, 1342, 1441, 1442)는 하나 이상의 전극 부재를 포함할 수 있고, 예를들면 제1 연결 전극 부재(1031), 제2 연결 전극 부재(1032), 제3 연결 전극 부재(1131), 제4 연결 전극 부재(1132), 제5 연결 전극 부재(1231), 제6 연결 전극 부재(1232), 제7 연결 전극 부재(1331), 제8 연결 전극 부재(1332), 제9 연결 전극 부재(1041), 제10 연결 전극 부재(1042), 제11 연결 전극 부재(1141), 제12 연결 전극 부재(1142), 제13 연결 전극 부재(1241), 제14 연결 전극 부재(1242), 제15 연결 전극 부재(1341) 및 제16 연결 전극 부재(1342), 제17 연결 전극 부재(1441) 및 제18 연결 전극 부재(1442)를 포함할 수 있다.The connecting
연결 전극부(1031, 1032, 1131, 1132, 1231, 1232, 1331, 1332, 1041, 1042, 1141, 1142, 1241, 1242, 1341, 1342, 1441, 1442)의 개수는 더 많게 또는 더 적게 자유롭게 결정될 수 있다.The number of connecting
연결 전극부(1031, 1032, 1131, 1132, 1231, 1232, 1331, 1332, 1041, 1042, 1141, 1142, 1241, 1242, 1341, 1342, 1441, 1442)는 활성층(1010)상에 형성될 수 있고, 예를들면 활성층(1010)의 상면에 복수의 인가 전극(1021, 1022, 1023, 1024, 1025, 1121, 1122, 1123, 1124, 1125, 1221, 1222, 1223, 1224, 1225, 1321, 1322, 1323, 1324, 1325)과 이격되도록 형성될 수 있고, 선택적 실시예로서 활성층(1010)과 접하도록 형성될 수 있다.The connecting
연결 전극부(1031, 1032, 1131, 1132, 1231, 1232, 1331, 1332, 1041, 1042, 1141, 1142, 1241, 1242, 1341, 1342, 1441, 1442)는 서로 이격된 채 배치될 수 있고, 선택적 실시예로서 복수의 인가 전극(1021, 1022, 1023, 1024, 1025, 1121, 1122, 1123, 1124, 1125, 1221, 1222, 1223, 1224, 1225, 1321, 1322, 1323, 1324, 1325)의 주변에 배치될 수 있다.The connecting
선택적 실시예로서 연결 전극부(1031, 1032, 1131, 1132, 1231, 1232, 1331, 1332, 1041, 1042, 1141, 1142, 1241, 1242, 1341, 1342, 1441, 1442)는 복수의 인가 전극(1021, 1022, 1023, 1024, 1025, 1121, 1122, 1123, 1124, 1125, 1221, 1222, 1223, 1224, 1225, 1321, 1322, 1323, 1324, 1325)의 배열 방향을 따라서 양측에 각각 배열될 수 있다. In some embodiments, the
예를들면 연결 전극부(1031, 1032, 1131, 1132, 1231, 1232, 1331, 1332, 1041, 1042, 1141, 1142, 1241, 1242, 1341, 1342, 1441, 1442)의 각각은 도 23을 기준으로 복수의 인가 전극(1021, 1022, 1023, 1024, 1025, 1121, 1122, 1123, 1124, 1125, 1221, 1222, 1223, 1224, 1225, 1321, 1322, 1323, 1324, 1325)의 X축 방향으로의 각각의 배열의 양측에 배치되고, 복수의 인가 전극(1021, 1022, 1023, 1024, 1025, 1121, 1122, 1123, 1124, 1125, 1221, 1222, 1223, 1224, 1225, 1321, 1322, 1323, 1324, 1325)의 Y축 방향으로의 각각의 배열의 양측에 배치될 수 있다.For example, each of the connecting
또한 구체적인 예로서 이러한 연결 전극부(1031, 1032, 1131, 1132, 1231, 1232, 1331, 1332, 1041, 1042, 1141, 1142, 1241, 1242, 1341, 1342, 1441, 1442)의 각각은 단자부에 대응되는 것일 수 있다. Also, as a specific example, each of the
제1 연결 전극 부재(1031), 제3 연결 전극 부재(1131), 제5 연결 전극 부재(1231) 및 제7 연결 전극 부재(1331)는 각각 우측 단자부에 대응되는 것일 수 있고, 제2 연결 전극 부재(1032), 제4 연결 전극 부재(1132) 및 제6 연결 전극 부재(1232), 제8 연결 전극 부재(1332)는 각각 좌측 단자부에 대응되는 것일 수 있다.The first
제9 연결 전극 부재(1041), 제11 연결 전극 부재(1141), 제13 연결 전극 부재(1241), 제15 연결 전극 부재(1341) 및 제17 연결 전극 부재(1441)은 각각 상측 단자부에 대응되는 것일 수 있고, 제10 연결 전극 부재(1042), 제12 연결 전극 부재(1142), 제14 연결 전극 부재(1242), 및 제16 연결 전극 부재(1342), 및 제18 연결 전극 부재(1442)는 하측 단자부에 대응되는 것일 수 있다.The ninth
연결 전극부(1031, 1032, 1131, 1132, 1231, 1232, 1331, 1332, 1041, 1042, 1141, 1142, 1241, 1242, 1341, 1342, 1441, 1442)를 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 연결 전극부와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.The material for forming the connecting
도 21 및 도 22는 도 20의 전기 소자의 동작을 설명하기 위한 도면들이다.21 and 22 are diagrams for describing an operation of the electrical device of FIG. 20.
도 21을 참조하면 복수의 인가 전극(1022, 1122, 1222, 1221)를 통하여 전압이 활성층(1010)에 인가된 상태를 도시한 도면이고, 이를 통하여 활성층(1010)의 적어도 일 영역은 분극 영역(1010F)을 포함할 수 있고, 분극 영역(1010F)의 경계면에 변동 저저항 영역(VLa)이 형성될 수 있다.Referring to FIG. 21, a voltage is applied to the
예를들면, 전술한 실시예에서 설명한 바와 같이 복수의 인가 전극(1022, 1122, 1222, 1221)를 통하여 전압이 활성층(1010)에 인가되어 복수의 분극 영역이 중첩 및 통합되고 이에 따라 변동 저저항 영역들도 중첩되고 통합되어 도 21에 도시한 분극 영역(1010F) 및 변동 저저항 영역(VLa)이 형성된 것일 수 있다.For example, as described in the above embodiments, a voltage is applied to the
변동 저저항 영역(VLa)에 대응된 제6 연결 전극 부재(1232), 제11 연결 전극 부재(1141)를 통하여 전류의 흐름이 발생할 수 있다. 이러한 전류의 흐름은 논리 회로 구현 시 용이한 방법을 제공할 수 있고, 예를들면 도 21은 곱의 논리 회로(AND)를 구현한 것이라고 볼 수 있다.A current may flow through the sixth
즉, 먼저 인가 전극(1221)를 통하여 전압이 활성층(1010)에 인가된 후에, 복수의 인가 전극(1022, 1122, 1222)의 모두를 통하여 전압이 활성층(1010)에 인가되면 제6 연결 전극 부재(1232)와 제11 연결 전극 부재(1141)간의 전류의 흐름이 생성될 수 있다.That is, when a voltage is first applied to the
또한 좌측 단자부 중 하나인 제6 연결 전극 부재(1232)로부터 상측 단자부 중 하나인 제11 연결 전극 부재(1141)로 전류가 흐르거나 또는 그 반대 방향으로 전류의 흐름이 생성될 수 있다.In addition, a current may flow from the sixth
도 22를 참조하면 복수의 인가 전극(1122, 1123, 1124, 1222, 1223, 1224, 1322, 1324)를 통하여 전압이 활성층(1010)에 인가된 상태를 도시한 도면이고, 이를 통하여 활성층(1010)의 적어도 일 영역은 분극 영역(1010F)을 포함할 수 있고, 분극 영역(1010F)의 경계면에 변동 저저항 영역(VLr)이 형성될 수 있다.Referring to FIG. 22, a voltage is applied to the
예를들면, 전술한 실시예에서 설명한 바와 같이 복수의 인가 전극(1122, 1123, 1124, 1222, 1223, 1224, 1322, 1324)를 통하여 전압이 활성층(1010)에 인가되어 복수의 분극 영역이 중첩 및 통합되고 이에 따라 변동 저저항 영역들도 중첩되고 통합되어 도 22에 도시한 분극 영역(1010F) 및 변동 저저항 영역(VLr)이 형성된 것일 수 있다.For example, as described in the above-described embodiment, a voltage is applied to the
변동 저저항 영역(VLr)에 대응된 제12 연결 전극 부재(1142), 제16 연결 전극 부재(1342)를 통하여 전류의 흐름이 발생할 수 있다. 이러한 전류의 흐름은 논리 회로 구현 시 용이한 방법을 제공할 수 있고, 예를들면 도 22는 합의 논리 회로(OR)를 구현한 것이라고 볼 수 있다.A current may flow through the twelfth
즉, 먼저 인가 전극(1122, 1222, 1322, 1124, 1224, 1324)를 통하여 전압이 활성층(1010)에 인가된 후에, 복수의 인가 전극(1123, 1223) 중 적어도 어느 하나를 통하여 전압이 활성층(1010)에 인가되면 제12 연결 전극 부재(1142)와 제16 연결 전극 부재(1342)간의 전류의 흐름이 생성될 수 있다.That is, first, a voltage is applied to the
또한 하측 단자부 중 하나인 제12 연결 전극 부재(1142)로부터 이와 다른 하측 단자부 하나인 제16 연결 전극 부재(1342)로 전류가 흐르거나 또는 그 반대 방향으로 전류의 흐름이 생성될 수 있다.In addition, current may flow from the twelfth
본 실시예의 전기 소자는 인가 전극을 통하여 활성층에 다양한 크기의 전압을 인가할 수 있고, 인가되는 시간을 제어할 수 있다.The electrical device of the present embodiment can apply various sizes of voltages to the active layer through the application electrode and control the time of application.
복수 개의 인가 전극을 일 방향 및 이와 다른 방향으로 배열하고 그 주위에 복수의 연결 전극 부재를 형성할 수 있다.A plurality of application electrodes may be arranged in one direction and another direction, and a plurality of connection electrode members may be formed around the plurality of application electrodes.
이를 통하여 복수 개의 인가 전극에 선택적으로 전압을 인가할 수 있고, 그에 따라 원하는 형태로 변동 저저항 영역을 형성하여 전류의 흐름의 방향을 제어할 수 있다.Through this, a voltage can be selectively applied to the plurality of application electrodes, thereby forming a variable low resistance region in a desired shape, thereby controlling the direction of current flow.
즉, 원하는 위치, 원하는 방향으로의 전류의 흐름을 제어하여 원하는 형태 및 기능의 전기 소자를 용이하게 형성할 수 있고, 다양한 형태의 논리 회로를 구현할 수 있다.That is, by controlling the flow of current in a desired position and a desired direction, an electric element having a desired shape and function can be easily formed, and various types of logic circuits can be implemented.
도 23은 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 평면도이다.23 is a schematic plan view of an electronic device according to still another embodiment of the present invention.
도 23을 참조하면 본 실시예의 전기 소자(2000)는 활성층(2010), 복수의 인가 전극(2021, 2022, 2023, 2024) 및 연결 전극부(2031, 2032, 2033, 2034, 2131, 2132, 2133, 2134, 2231, 2232, 2233, 2234, 2331, 2332, 2333, 2334)을 포함할 수 있다.Referring to FIG. 23, the
활성층(2010)은 자발 분극성 재료를 포함할 수 있다. 예를들면 활성층(2010)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(2010)은 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.The
활성층(2010)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.Description of the material for forming the
복수의 인가 전극(2021, 2022, 2023, 2024)은 활성층(2010)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를들면 전압을 활성층(2010)에 인가할 수 있다.The plurality of
선택적 실시예로서 복수의 인가 전극(2021, 2022, 2023, 2024)은 활성층(2010)의 상면에 접하도록 형성될 수 있다.In some embodiments, the plurality of
또한, 복수의 인가 전극(2021, 2022, 2023, 2024)은 활성층(2010)에 다양한 크기의 전압을 인가할 수 있고 전압 인가의 시간을 제어할 수 있도록 형성될 수 있다. In addition, the plurality of
복수의 인가 전극(2021, 2022, 2023, 2024)은 서로 이격된 채 배치될 수 있다.The plurality of
선택적 실시예로서 복수의 인가 전극(2021, 2022, 2023, 2024)은 일 방향 및 이와 교차하는 다른 일 방향을 따라 배열될 수 있다. In some embodiments, the plurality of
선택적 실시예로서 복수의 인가 전극(2021, 2022, 2023, 2024) 중 적어도 어느 하나는 활성층(2010)의 단부에 배치될 수 있고, 다른 예로서 모서리에 배치될 수도 있다.In some embodiments, at least one of the plurality of
일 예로 도 23에 도시한 것과 같이 활성층(2010)의 각 모서리에 복수의 인가 전극(2021, 2022, 2023, 2024)이 배열될 수 있다.For example, as illustrated in FIG. 23, a plurality of
복수의 인가 전극(2021, 2022, 2023, 2024)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.The description of the material forming the plurality of
또한 복수의 인가 전극(2021, 2022, 2023, 2024) 의 개수는 더 많게 또는 더 적에 전기 소자에 적합하도록 자유롭게 결정될 수 있다.In addition, the number of the plurality of
연결 전극부(2031, 2032, 2033, 2034, 2131, 2132, 2133, 2134, 2231, 2232, 2233, 2234, 2331, 2332, 2333, 2334)는 하나 이상의 전극 부재를 포함할 수 있고, 예를들면 제1 연결 전극 부재(2031), 제2 연결 전극 부재(2032), 제3 연결 전극 부재(2033), 제4 연결 전극 부재(2034), 제5 연결 전극 부재(2131), 제6 연결 전극 부재(2132), 제7 연결 전극 부재(2133), 제8 연결 전극 부재(2134), 제9 연결 전극 부재(2231), 제10 연결 전극 부재(2232), 제11 연결 전극 부재(2233), 제12 연결 전극 부재(2234), 제13 연결 전극 부재(2331), 제14 연결 전극 부재(2332), 제15 연결 전극 부재(2333) 및 제16 연결 전극 부재(2334)를 포함할 수 있다.The connecting
연결 전극부(2031, 2032, 2033, 2034, 2131, 2132, 2133, 2134, 2231, 2232, 2233, 2234, 2331, 2332, 2333, 2334)의 개수는 더 많게 또는 더 적게 자유롭게 결정될 수 있다.The number of
연결 전극부(2031, 2032, 2033, 2034, 2131, 2132, 2133, 2134, 2231, 2232, 2233, 2234, 2331, 2332, 2333, 2334)는 활성층(2010)상에 형성될 수 있고, 예를들면 활성층(2010)의 상면에 복수의 인가 전극(2021, 2022, 2023, 2024)과 이격되도록 형성될 수 있고, 선택적 실시예로서 활성층(2010)과 접하도록 형성될 수 있다.
연결 전극부(2031, 2032, 2033, 2034, 2131, 2132, 2133, 2134, 2231, 2232, 2233, 2234, 2331, 2332, 2333, 2334)는 서로 이격된 채 배치될 수 있다.The
선택적 실시예로서 복수의 인가 전극(2021, 2022, 2023, 2024)의 배열 방향을 따라서 복수의 인가 전극(2021, 2022, 2023, 2024) 중 두 개의 전극의 사이에 배치될 수 있다.In some embodiments, the plurality of
일 예로 인가 전극(2021)과 인가 전극(2023)의 사이에 연결 전극부(2031, 2032, 2033, 2034)가 배열될 수 있고, 인가 전극(2023)과 인가 전극(2022)의 사이에 연결 전극부(2331, 2332, 2333, 2334)가 배열될 수 있고, 인가 전극(2022)과 인가 전극(2024)의 사이에 연결 전극부(2231, 2232, 2233, 2234)가 배열될 수 있고, 인가 전극(2024)과 인가 전극(2021)의 사이에 연결 전극부(2131, 2132, 2133, 2134)가 배열될 수 있다.For example, connecting
제1 연결 전극 부재(2031), 제2 연결 전극 부재(2032), 제3 연결 전극 부재(2033), 제4 연결 전극 부재(2034), 제5 연결 전극 부재(2131), 제6 연결 전극 부재(2132), 제7 연결 전극 부재(2133), 제8 연결 전극 부재(2134), 제9 연결 전극 부재(2231), 제10 연결 전극 부재(2232), 제11 연결 전극 부재(2233), 제12 연결 전극 부재(2234), 제13 연결 전극 부재(2331), 제14 연결 전극 부재(2332), 제15 연결 전극 부재(2333) 및 제16 연결 전극 부재(2334)First
또한 구체적인 예로서 이러한 연결 전극부(2031, 2032, 2033, 2034, 2131, 2132, 2133, 2134, 2231, 2232, 2233, 2234, 2331, 2332, 2333, 2334)의 각각은 단자부에 대응되는 것일 수 있다. As a specific example, each of the
제1 연결 전극 부재(2031), 제2 연결 전극 부재(2032), 제3 연결 전극 부재(2033) 및 제4 연결 전극 부재(2034)는 각각 상측 단자부에 대응되는 것일 수 있고, 제9 연결 전극 부재(2231), 제10 연결 전극 부재(2232), 제11 연결 전극 부재(2233) 및 제12 연결 전극 부재(2234)는 각각 하측 단자부에 대응되는 것일 수 있다.The first
제5 연결 전극 부재(2131), 제6 연결 전극 부재(2132), 제7 연결 전극 부재(2133) 및 제8 연결 전극 부재(2134)는 각각 좌측 단자부에 대응되는 것일 수 있고, 제13 연결 전극 부재(2331), 제14 연결 전극 부재(2332), 제15 연결 전극 부재(2333) 및 제16 연결 전극 부재(2334)는 각각 우측 단자부에 대응되는 것일 수 있다.The fifth
연결 전극부(2031, 2032, 2033, 2034, 2131, 2132, 2133, 2134, 2231, 2232, 2233, 2234, 2331, 2332, 2333, 2334)를 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 연결 전극부와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.The material for forming the connecting
도 24 및 도 25는 도 23의 전기 소자의 동작을 설명하기 위한 도면들이다.24 and 25 are diagrams for describing an operation of the electrical device of FIG. 23.
도 24를 참조하면 복수의 인가 전극(2021, 2022)를 통하여 전압이 활성층(2010)에 인가된 상태를 도시한 도면이고, 이를 통하여 활성층(2010)은 2개의 분극 영역(2010F1, 2010F2)을 포함할 수 있고, 분극 영역(2010F1, 2010F2)의 각각의 경계면에 2개의 변동 저저항 영역(VL1, VL2)이 형성될 수 있다.24 illustrates a state in which a voltage is applied to the
예를들면, 인가 전극(2021)을 통하여 전압이 활성층(2010)에 인가되어 분극 영역(2010F1)이 형성 및 변동 저저항 영역(VL1)이 형성되고, 인가 전극(2022)을 통하여 전압이 활성층(2010)에 인가되어 분극 영역(2010F2)이 형성 및 변동 저저항 영역(VL1)이 형성된 것일 수 있다.For example, a voltage is applied to the
제1 변동 저저항 영역(VL1)에 대응된 2개의 연결 전극 부재(2031, 2131)를 통하여 전류의 흐름이 발생할 수 있다. The flow of current may occur through two
예를들면 좌측 단자부 중 하나인 제5 연결 전극 부재(2131)로부터 상측 단자부 중 하나인 제1 연결 전극 부재(2031)로 전류가 흐르거나 또는 그 반대 방향으로 전류의 흐름이 생성될 수 있다.For example, a current may flow from the fifth
또한 제2 변동 저저항 영역(VL2)에 대응된 2개의 연결 전극 부재(2231, 2331)를 통하여 전류의 흐름이 발생할 수 있다.In addition, current may flow through two
예를들면 우측 단자부 중 하나인 제13 연결 전극 부재(2331)로부터 하측 단자부 중 하나인 제9 연결 전극 부재(2231)로 전류가 흐르거나 또는 그 반대 방향으로 전류의 흐름이 생성될 수 있다.For example, a current may flow from the thirteenth
또한, 이러한 변동 저저항 영역(VL1, VL2)의 교차로 인하여 2개의 연결 전극 부재(2031, 2131) 및 2개의 연결 전극 부재(2231, 2331)가 전기적 통로를 형성할 수도 있다.In addition, due to the intersection of the variable low resistance regions VL1 and VL2, the two
예를들면 좌측 단자부 중 하나인 제5 연결 전극 부재(2131), 상측 단자부 중 하나인 제1 연결 전극 부재(2031), 우측 단자부 중 하나인 제13 연결 전극 부재(2331) 및 하측 단자부 중 하나인 제9 연결 전극 부재(2231)들 간에 전류의 흐름이 생성될 수 있다.For example, one of the fifth
도 25를 참조하면 복수의 인가 전극(2021, 2022)를 통하여 전압이 활성층(2010)에 인가된 상태를 도시한 도면이고, 이를 통하여 활성층(2010)은 2개의 분극 영역(2010F1, 2010F2)을 포함할 수 있고, 분극 영역(2010F1, 2010F2)의 각각의 경계면에 2개의 변동 저저항 영역(VL1, VL2)이 형성될 수 있다.Referring to FIG. 25, a voltage is applied to the
예를들면, 인가 전극(2021)을 통하여 전압이 활성층(2010)에 인가되어 분극 영역(2010F1)이 형성 및 제1 변동 저저항 영역(VL1)이 형성되고, 인가 전극(2022)을 통하여 전압이 활성층(2010)에 인가되어 분극 영역(2010F2)이 형성 및 제2 변동 저저항 영역(VL1)이 형성된 것일 수 있다.For example, a voltage is applied to the
도 25를 참조하면 도 24와 비교할 때, 변동 저저항 영역(VL1, VL2)의 크기가 변하였고, 구체적으로 제1 변동 저저항 영역(VL1)의 크기는 커지고 제2 변동 저저항 영역(VL2)의 크기는 작아졌다.Referring to FIG. 25, in comparison with FIG. 24, the sizes of the variable low resistance regions VL1 and VL2 have changed. Specifically, the size of the first variable low resistance region VL1 is increased and the second variable low resistance region VL2 is increased. The size of the smaller.
이러한 변동 저저항 영역의 크기는 인가 전극을 통한 인가되는 전압의 크기와 인가 유지 시간에 비례할 수 있다. 즉, 도 25는 도 24와 비교 시 인가 전극(2021)을 통하여 인가되는 전압의 크기 또는 인가 유지 시간의 값이 클 수 있다.The size of the variable low resistance region may be proportional to the magnitude of the voltage applied through the application electrode and the application sustain time. That is, FIG. 25 may have a larger magnitude of a voltage applied to the
또한, 도 25는 도 24와 비교 시 인가 전극(2022)을 통하여 인가되는 전압의 크기 또는 인가 유지 시간의 값이 작을 수 있다. In addition, FIG. 25 may have a smaller value of a voltage or an application holding time applied through the
제1 변동 저저항 영역(VL1)에 대응된 2개의 연결 전극 부재(2032, 2132)를 통하여 전류의 흐름이 발생할 수 있다.A current may flow through two
예를들면 좌측 단자부 중 하나인 제6 연결 전극 부재(2132)로부터 상측 단자부 중 하나인 제2 연결 전극 부재(2032)로 전류가 흐르거나 또는 그 반대 방향으로 전류의 흐름이 생성될 수 있다.For example, a current may flow from the sixth
또한 제2 변동 저저항 영역(VL2)에 대응된 2개의 연결 전극 부재(2232, 2332)를 통하여 전류의 흐름이 발생할 수 있다.In addition, current may flow through two
예를들면 우측 단자부 중 하나인 제14 연결 전극 부재(2332)로부터 하측 단자부 중 하나인 제10 연결 전극 부재(2232)로 전류가 흐르거나 또는 그 반대 방향으로 전류의 흐름이 생성될 수 있다.For example, a current may flow from the fourteenth
또한, 이러한 변동 저저항 영역(VL1, VL2)의 교차로 인하여 2개의 연결 전극 부재(2032, 2132) 및 2개의 연결 전극 부재(2232, 2332)가 전기적 통로를 형성할 수도 있다.In addition, due to the intersection of the variable low resistance regions VL1 and VL2, the two
예를들면 좌측 단자부 중 하나인 제6 연결 전극 부재(2132), 상측 단자부 중 하나인 제2 연결 전극 부재(2032), 우측 단자부 중 하나인 제14 연결 전극 부재(2332) 및 하측 단자부 중 하나인 제10 연결 전극 부재(2232)들 간에 전류의 흐름이 생성될 수 있다.For example, one of the sixth
도 26은 도 23의 전기 소자의 동작의 다른 예를 설명하기 위한 도면들이다.FIG. 26 is a diagram for describing another example of the operation of the electric element of FIG. 23.
도 26을 참조하면 도 25와 비교할 때, 제2 변동 저저항 영역(VL2)의 내측에 제3 변동 저저항 영역(VL3)이 형성된 것이 도시되어 있다.Referring to FIG. 26, the third variable low resistance region VL3 is formed inside the second variable low resistance region VL2.
이러한 구조는 도 26의 상태에서 인가 전극(2022)을 통하여 인가되는 전기장을 제어하여 형성할 수 있는데, Such a structure may be formed by controlling an electric field applied through the applying
예를들면 도 25의 상태를 이루기 위해 인가 전극(2022)을 통하여 인가된 전기장과 반대 방향의 전기장을 인가하여 분극 영역(2010F2)와 반대 방향의 분극 방향을 갖는 분극 영역(2010F3)을 형성할 수 있다.For example, the polarization region 2010F3 having the polarization direction opposite to the polarization region 2010F2 may be formed by applying an electric field opposite to the electric field applied through the
그리고, 이러한 분극 영역(2010F3)과 분극 영역(2010F2)의 경계에 제3 변동 저저항 영역(VL3)이 형성될 수 있다.The third variable low resistance region VL3 may be formed at the boundary between the polarization region 2010F3 and the polarization region 2010F2.
즉, 인가 전극(2022)을 통한 전기장의 세기 및 방향을 제어하여 하나의 변동 저저항 영역(예를들면 제2 변동 저저항 영역(VL2))을 형성한 후에 그 내측에 하나 이상의 변동 저저항 영역(예를들면 제3 변동 저저항 영역(VL3))을 형성할 수 있다.That is, after controlling the intensity and direction of the electric field through the applied
이를 통하여 제1 변동 저저항 영역(VL1)에 대응된 2개의 연결 전극 부재(2032, 2132)를 통하여 전류의 흐름이 발생할 수 있다.As a result, current may flow through the two
또한 제2 변동 저저항 영역(VL2)에 대응된 2개의 연결 전극 부재(2232, 2332)를 통하여 전류의 흐름이 발생할 수 있다.In addition, current may flow through two
또한 제3 변동 저저항 영역(VL3)에 대응된 2개의 연결 전극 부재(2233, 2333)를 통하여 전류의 흐름이 발생할 수 있다.본 실시예의 전기 소자는 인가 전극을 통하여 활성층에 다양한 크기의 전압을 인가할 수 있고, 인가되는 시간을 제어할 수 있다.In addition, a current flow may occur through two
복수 개의 인가 전극을 일 방향 및 이와 다른 방향으로 배열하고 그 사이에 복수의 연결 전극 부재를 형성할 수 있다.A plurality of application electrodes may be arranged in one direction and another direction, and a plurality of connection electrode members may be formed therebetween.
이를 통하여 복수 개의 인가 전극에 선택적으로 전압을 인가할 수 있고, 그에 따라 원하는 형태로 변동 저저항 영역을 형성하여 전류의 흐름의 방향을 제어할 수 있다. 예를들면 인가 전극을 통한 전압의 크기 및 인가 시간을 제어하여 변동 저저항 영역의 크기를 제어하고 이에 따라 원하는 방향으로의 전류의 흐름을 제어할 수 있다.Through this, a voltage can be selectively applied to the plurality of application electrodes, thereby forming a variable low resistance region in a desired shape, thereby controlling the direction of current flow. For example, it is possible to control the magnitude of the variable low resistance region by controlling the magnitude of the voltage through the applying electrode and the application time, and thus control the flow of current in a desired direction.
즉, 원하는 위치, 원하는 방향으로의 전류의 흐름을 제어하여 원하는 형태 및 기능의 전기 소자를 용이하게 형성할 수 있다.That is, it is possible to easily form the electric element of the desired shape and function by controlling the flow of the current in the desired position, the desired direction.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.As described above, the present invention has been described with reference to the embodiments illustrated in the drawings, which are merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible. . Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
실시예에서 설명하는 특정 실행들은 일 실시 예들로서, 어떠한 방법으로도 실시 예의 범위를 한정하는 것은 아니다. 또한, "필수적인", "중요하게" 등과 같이 구체적인 언급이 없다면 본 발명의 적용을 위하여 반드시 필요한 구성 요소가 아닐 수 있다.Specific implementations described in the embodiments are examples, and do not limit the scope of the embodiments in any way. In addition, unless specifically mentioned, such as "essential", "important" may not be a necessary component for the application of the present invention.
실시예의 명세서(특히 특허청구범위에서)에서 "상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 또한, 실시 예에서 범위(range)를 기재한 경우 상기 범위에 속하는 개별적인 값을 적용한 발명을 포함하는 것으로서(이에 반하는 기재가 없다면), 상세한 설명에 상기 범위를 구성하는 각 개별적인 값을 기재한 것과 같다. 마지막으로, 실시 예에 따른 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 따라 실시 예들이 한정되는 것은 아니다. 실시 예에서 모든 예들 또는 예시적인 용어(예들 들어, 등등)의 사용은 단순히 실시 예를 상세히 설명하기 위한 것으로서 특허청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 실시 예의 범위가 한정되는 것은 아니다. 또한, 당업자는 다양한 수정, 조합 및 변경이 부가된 특허청구범위 또는 그 균등물의 범주 내에서 설계 조건 및 팩터에 따라 구성될 수 있음을 알 수 있다.In the specification of the embodiments (particularly in the claims), the use of the term " above " and similar indicating terms can be used in the singular and plural. In addition, when the range is described in the examples, the invention includes the invention in which the individual values belonging to the range are applied (unless stated to the contrary), and the description is the same as describing each individual value constituting the range. . Finally, if there is no explicit order or contradiction with respect to the steps constituting the method according to the embodiment, the steps may be performed in a suitable order. The embodiments are not necessarily limited according to the description order of the steps. The use of all examples or exemplary terms (eg, etc.) in the embodiments is merely for describing the embodiments in detail, and the scope of the embodiments is limited by the above examples or exemplary terms unless the scope of the claims is defined. It is not. In addition, one of ordinary skill in the art appreciates that various modifications, combinations and changes can be made depending on design conditions and factors within the scope of the appended claims or equivalents thereof.
10, 100, 200, 600, 700, 800, 900, 1000, 2000: 전자 회로
11, 21, 110, 210, 610, 710, 810, 910, 1010, 2010: 활성층
12, 120, 220, 621, 622, 721, 722, 821, 822, 823, 921-929, 1021-1025, 1121-1125, 1221-1225, 1321-1325, 2021-2024: 인가 전극
131, 132, 231, 232, 631, 632, 641, 642, 731, 732, 741, 742, 831, 832, 931-936, 941-946, 1031, 1032, 1131, 1132, 1231, 1232, 1331, 1332, 1041, 1042, 1141, 1142, 1241, 1242, 1341, 1342, 1441, 1442, 2031-2034, 2131-2134, 2231-2234, 2331-2334: 연결 전극부
VL: 변동 저저항 영역10, 100, 200, 600, 700, 800, 900, 1000, 2000: electronic circuit
11, 21, 110, 210, 610, 710, 810, 910, 1010, 2010: active layer
12, 120, 220, 621, 622, 721, 722, 821, 822, 823, 921-929, 1021-1025, 1121-1125, 1221-1225, 1321-1325, 2021-2024: applied electrode
131, 132, 231, 232, 631, 632, 641, 642, 731, 732, 741, 742, 831, 832, 931-936, 941-946, 1031, 1032, 1131, 1132, 1231, 1232, 1331, 1332, 1041, 1042, 1141, 1142, 1241, 1242, 1341, 1342, 1441, 1442, 2031-2034, 2131-2134, 2231-2234, 2331-2334: connecting electrode
VL: variable low resistance region
Claims (19)
상기 활성층에 인접하도록 배치된 복수 개의 인가 전극;
상기 인가 전극을 통하여 상기 활성층에 전기장을 인가하여 상기 활성층에 형성된 분극 영역;
상기 분극 영역의 경계에 대응하여 인접한 다른 영역보다 전기적 저항이 낮은 영역을 포함하는 변동 저저항 영역; 및
상기 인가 전극과 이격되고 상기 변동 저저항 영역에 의하여 선택적으로 전류의 패쓰가 생성되도록 형성된 복수의 연결 전극부를 포함하고,
상기 분극 영역은 상기 활성층의 두께 방향으로 전체 두께에 대응하도록 형성되고, 상기 변동 저저항 영역은 상기 분극 영역을 따라 상기 활성층의 두께 방향으로 전체 두께에 대응하도록 형성되고,
상기 변동 저저항 영역은 상기 복수 개의 인가 전극과 접하지 않고, 상기 변동 저저항 영역은 상기 활성층의 두께 방향을 기준으로 상기 복수 개의 인가 전극과 중첩되지 않도록 형성되고,
상기 복수 개의 인가 전극은 상기 활성층에 서로 독립적으로 전기장을 인가하도록 형성된 것을 포함하는 전자 회로.An active layer comprising a spontaneous polarizable material;
A plurality of application electrodes disposed to be adjacent to the active layer;
A polarization region formed in the active layer by applying an electric field to the active layer through the applying electrode;
A variable low resistance region including a region having an electrical resistance lower than another region adjacent to the boundary of the polarization region; And
A plurality of connection electrode portions spaced from the application electrode and formed to selectively generate a path of the current by the variable low resistance region,
The polarization region is formed to correspond to the entire thickness in the thickness direction of the active layer, the variable low resistance region is formed to correspond to the total thickness in the thickness direction of the active layer along the polarization region,
The variable low resistance region is not in contact with the plurality of application electrodes, and the variable low resistance region is formed so as not to overlap the plurality of application electrodes based on a thickness direction of the active layer.
And the plurality of applying electrodes are configured to apply an electric field to the active layer independently of each other.
상기 복수 개의 인가 전극은 서로 이격되도록 형성된 전자 회로.According to claim 1,
The plurality of application electrodes are formed to be spaced apart from each other.
상기 복수의 연결 전극부 중 적어도 하나의 연결 전극부는 상기 복수 개의 인가 전극의 일측에 배치되고,
상기 복수의 연결 전극부 중 적어도 다른 하나의 연결 전극부는 상기 복수 개의 인가 전극의 타측에 배치되는 것을 포함하는 전자 회로.According to claim 1,
At least one connection electrode part of the plurality of connection electrode parts is disposed on one side of the plurality of application electrodes,
At least another connection electrode part of the plurality of connection electrode parts is disposed on the other side of the plurality of application electrodes.
상기 인가 전극은 적어도 일 방향으로 배열된 복수 개의 인가 전극 및 이와 교차하는 다른 일 방향으로 배열된 복수 개의 인가 전극을 포함하도록 형성된 전자 회로.According to claim 1,
And the applying electrode comprises a plurality of applying electrodes arranged in at least one direction and a plurality of applying electrodes arranged in another direction crossing the same.
상기 복수의 연결 전극부 중 하나의 연결 전극부는 상기 일 방향으로 배열된 복수 개의 인가 전극의 일측에 배치되고,
상기 복수의 연결 전극부 중 하나의 연결 전극부는 상기 일 방향으로 배열된 복수 개의 인가 전극의 타측에 배치되는 전자 회로.The method of claim 4, wherein
One connection electrode part of the plurality of connection electrode parts is disposed on one side of the plurality of application electrodes arranged in the one direction,
One connection electrode part of the plurality of connection electrode parts is disposed on the other side of the plurality of application electrodes arranged in the one direction.
상기 복수 개의 인가 전극은 서로 이격된 복수 개의 인가 전극을 포함하고,
상기 복수의 연결 전극부 중 적어도 하나 이상은 상기 복수 개의 인가 전극의 사이에 배치된 전자 회로.According to claim 1,
The plurality of application electrodes includes a plurality of application electrodes spaced apart from each other,
At least one of the plurality of connection electrode portions is disposed between the plurality of application electrodes.
상기 연결 전극부는 단자부인 것을 포함하는 전자 회로.According to claim 1,
And the connection electrode part is a terminal part.
상기 변동 저저항 영역은 상기 인가 전극을 통한 전기장을 제어하여 상기 분극 영역의 제어에 따라 생성 또는 소멸하는 전자 회로.According to claim 1,
And the variable low resistance region generates or disappears under the control of the polarization region by controlling an electric field through the application electrode.
상기 변동 저저항 영역을 경계로 양측에 서로 다른 방향의 분극 영역이 형성된 전자 회로.According to claim 1,
An electronic circuit having polarization regions in different directions formed on both sides of the variable low resistance region.
상기 인가 전극을 통한 전기장을 인가하는 시간을 제어하여,
서로 이격된 복수 개의 분극 영역이 일 영역에서 중첩된 영역을 포함하고, 이에 대응되는 복수의 변동 저저항 영역의 일 영역이 서로 중첩되어 통합되는 영역을 포함하는 전자 회로.According to claim 1,
By controlling the time of applying the electric field through the applying electrode,
And a region in which a plurality of polarization regions spaced apart from each other include an overlapping region in one region, and a region in which one region of the plurality of variable low resistance regions corresponding to each other overlaps and is integrated.
상기 변동 저저항 영역은 상기 인가 전극을 통하여 인가된 전기장이 제거되어도 유지되는 전자 회로.According to claim 1,
And the variable low resistance region is maintained even if the electric field applied through the applying electrode is removed.
상기 변동 저저항 영역은 상기 인가 전극의 주변에 선형을 포함하도록 형성되는 전자 회로.According to claim 1,
The variable low resistance region is formed to include a line around the applied electrode.
상기 인가 전극을 통하여 상기 활성층에 전기장을 인가하여 상기 활성층에 분극 영역을 형성하는 단계;
상기 분극 영역의 경계에 대응하여 인접한 다른 영역보다 전기적 저항이 낮은 영역을 포함하는 변동 저저항 영역을 형성하는 단계; 및
상기 변동 저저항 영역에 의하여 상기 인가 전극과 이격되는 복수의 연결 전극부에 전류의 패쓰가 선택적으로 생성되는 단계를 포함하고,
상기 분극 영역은 상기 활성층의 두께 방향으로 전체 두께에 대응하도록 형성되고, 상기 변동 저저항 영역은 상기 분극 영역을 따라 상기 활성층의 두께 방향으로 전체 두께에 대응하도록 형성되고,
상기 변동 저저항 영역은 상기 복수 개의 인가 전극과 접하지 않고, 상기 변동 저저항 영역은 상기 활성층의 두께 방향을 기준으로 상기 복수 개의 인가 전극과 중첩되지 않도록 형성되고,
상기 복수 개의 인가 전극은 상기 활성층에 서로 독립적으로 전기장을 인가하도록 형성된 것을 포함하는 전자 회로 제어 방법.For an active layer comprising a spontaneous polarizable material and a plurality of applied electrodes disposed adjacent to the active layer,
Applying an electric field to the active layer through the applying electrode to form a polarization region in the active layer;
Forming a variable low resistance region corresponding to a boundary of the polarization region, the region having a lower electrical resistance than another adjacent region; And
Selectively generating a path of a current in the plurality of connection electrode portions spaced apart from the application electrode by the variable low resistance region,
The polarization region is formed to correspond to the entire thickness in the thickness direction of the active layer, the variable low resistance region is formed to correspond to the total thickness in the thickness direction of the active layer along the polarization region,
The variable low resistance region is not in contact with the plurality of application electrodes, and the variable low resistance region is formed so as not to overlap the plurality of application electrodes based on a thickness direction of the active layer.
And the plurality of applying electrodes are configured to apply an electric field to the active layer independently of each other.
상기 복수 개의 인가 전극은 서로 이격되도록 형성되고,
상기 복수 개의 인가 전극을 통하여 상기 변동 저저항 영역이 복수 개로 형성되는 전자 회로 제어 방법.The method of claim 13,
The plurality of application electrodes are formed to be spaced apart from each other,
And a plurality of variable low resistance regions are formed through the plurality of application electrodes.
상기 복수 개로 형성된 변동 저저항 영역은 중첩되어 적어도 일 영역에서 통합되는 것을 포함하는 전자 회로 제어 방법.The method of claim 14,
And the plurality of variable low resistance regions overlapping and integrated in at least one region.
상기 복수의 연결 전극부를 통하여 적어도 일 방향으로 전류의 흐름을 형성하는 전자 회로 제어 방법.The method of claim 13,
The electronic circuit control method of forming a current flow in at least one direction through the plurality of connection electrode.
상기 복수의 연결 전극부를 통하여 일 방향 및 이와 교차하는 다른 일 방향으로 전류의 흐름을 형성하는 전자 회로 제어 방법.The method of claim 16,
And a current flow in one direction and the other direction crossing the plurality of connection electrode parts.
상기 변동 저저항 영역은 상기 인가 전극을 통한 전기장을 제어하여 상기 분극 영역의 제어에 따라 생성 또는 소멸하는 단계를 포함하는 전자 회로 제어 방법.The method of claim 13,
And controlling the electric field through the applying electrode to generate or dissipate the variable low resistance region under control of the polarization region.
상기 복수 개의 인가 전극 및 상기 복수의 연결 전극부를 통하여 곱 또는 합의 값을 포함하는 논리 회로를 형성하는 전자 회로 제어 방법.The method of claim 13,
And forming a logic circuit including a product or sum value through the plurality of applied electrodes and the plurality of connection electrodes.
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