KR102035630B1 - Light-emitting device - Google Patents

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즈-시엔 왕
이-밍 첸
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Abstract

본 발명이 제공하는 발광다이오드 어레이는, 제1 발광다이오드 및 제2 발광다이오드를 포함하고, 제1 발광다이오드는 제1 영역; 제2 영역; 상기 제1 영역과 상기 제2 영역 사이에 위치하고 전극 절연층을 포함하는 제1 차단통로; 및 제1 영역을 덮는 전극 연결층을 포함하고, 제2 발광다이오드는, 반도체 적층; 상기 반도체 적층 상에 위치하는 제2 전기적 본딩 패드; 및 상기 제1 발광다이오드와 상기 제2 발광다이오드의 사이에 위치하고, 상기 제1 발광다이오드와 상기 제2 발광다이오드를 전기적으로 연결하는 전기적 연결구조를 포함하는 제2 차단통로를 포함한다.A light emitting diode array provided by the present invention includes a first light emitting diode and a second light emitting diode, and the first light emitting diode comprises: a first region; Second area; A first blocking passage located between the first region and the second region and including an electrode insulating layer; And an electrode connection layer covering the first region, wherein the second light emitting diode comprises: a semiconductor stack; A second electrical bonding pad located on the semiconductor stack; And a second blocking passage disposed between the first light emitting diode and the second light emitting diode, the second blocking passage including an electrical connection structure electrically connecting the first light emitting diode and the second light emitting diode.

Description

발광 장치{LIGHT-EMITTING DEVICE}Light-emitting device {LIGHT-EMITTING DEVICE}

본 발명은 발광다이오드 어레이 구조 및 그 제조방법에 관한 것으로, 특히 전극 절연층을 이용하여 누전 현상을 개선하는 구조 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a light emitting diode array and a method for manufacturing the same, and more particularly, to a structure for improving a short circuit phenomenon using an electrode insulating layer and a method of manufacturing the same.

발광다이오드는 반도체 소자 중에서 광범위하게 사용되는 광원이다. 종래의 백열등 또는 형광램프와 비교해보면, 발광다이오드는 전기를 절약하고 사용 수명이 비교적 긴 특성이 있으므로, 종래의 광원을 점차적으로 대체하여 예를 들면 교통 신호등, 백라이트 모듈, 가로등 조명, 의료 설비 등의 산업에 응용되고 있다. The light emitting diode is a light source widely used in semiconductor devices. Compared with conventional incandescent lamps or fluorescent lamps, light emitting diodes save electricity and have a relatively long service life. Therefore, LEDs are gradually replaced by conventional light sources, such as traffic lights, backlight modules, street lamps, and medical equipment. It is applied to industry.

발광다이오드 광원의 응용과 발전에 따라 휘도에 대한 요구가 갈수록 높아지고 있으며, 발광 효율을 향상시켜 휘도를 높이는 것은 업계에서 공동으로 노력하는 방향이 되었다.With the application and development of the light emitting diode light source, the demand for brightness is increasing and the improvement of the luminous efficiency by improving the luminous efficiency has become a direction for joint efforts in the industry.

도 14는 종래 기술에서 반도체 발광소자에 사용되는 LED 패키지(300)를 나타내고 있으며, 패키징 구조(1)에 의해 패키징된 반도체 LED 칩(2)을 포함하고, 반도체 LED 칩(2)은 p-n 접합면(3)을 구비하고, 패키징 구조(1)는 일반적으로, 에폭시 수지 또는 열가소성 플라스틱 재료와 같은 열경화성 재료로 형성된다. 반도체 LED 칩(2)은 용접 와이어(4)를 통해 2개의 도전 프레임(5, 6)에 연결된다. 에폭시 수지는 고온에서 열화(degrading) 현상이 일어날 수 있으므로, 저온 환경에서 경화시켜야만 한다. 그밖에, 에폭시 수지는 매우 높은 열저항성(thermal resistance)을 가지므로, 도 14의 구조는 반도체 LED 칩(2)의 고저항 방열 경로만을 제공하여, 저전력 소모를 위한 LED 패키지(1)의 응용을 제한한다.FIG. 14 shows an LED package 300 used in a semiconductor light emitting device in the prior art, comprising a semiconductor LED chip 2 packaged by a packaging structure 1, the semiconductor LED chip 2 having a pn junction surface. (3), the packaging structure 1 is generally formed of a thermosetting material such as an epoxy resin or a thermoplastic material. The semiconductor LED chip 2 is connected to two conductive frames 5, 6 via a welding wire 4. Epoxy resins must be cured in a low temperature environment as they can cause degradation at high temperatures. In addition, since the epoxy resin has a very high thermal resistance, the structure of FIG. 14 provides only a high resistance heat dissipation path of the semiconductor LED chip 2, thus limiting the application of the LED package 1 for low power consumption. do.

본 발명은 전술한 문제점을 해결하기 위한 발광다이오드 어레이 구조를 제공한다.The present invention provides a light emitting diode array structure for solving the above problems.

본 발명이 제공하는 발광다이오드 어레이는, 제1 발광다이오드 및 제2 발광다이오드를 포함하고, 제1 발광다이오드는 제1 영역; 제2 영역; 제1 영역과 제2 영역 사이에 위치하고 전극 절연층(electrode isolation layer)을 포함하는 제1 차단통로(first isolation path) 및 제1 영역을 덮는 전극 연결층(electrode connecting layer)을 포함하고, 제2 발광다이오드는, 반도체 적층(semiconductor stack layer); 반도체 적층 상에 위치하는 제2 전기적 본딩 패드(second electrical bonding pad); 및 제1 발광다이오드와 제2 발광다이오드의 사이에 위치하고, 제1 발광다이오드와 제2 발광다이오드를 전기적으로 연결하는 전기적 연결구조(electrical connecting structure)를 포함하는 제2 차단통로를 포함한다.A light emitting diode array provided by the present invention includes a first light emitting diode and a second light emitting diode, and the first light emitting diode comprises: a first region; Second area; A first isolation path between the first region and the second region, the electrode including an electrode isolation layer, and an electrode connecting layer covering the first region; The light emitting diode may include a semiconductor stack layer; A second electrical bonding pad positioned on the semiconductor stack; And a second blocking passage positioned between the first light emitting diode and the second light emitting diode, the second blocking passage including an electrical connecting structure electrically connecting the first light emitting diode and the second light emitting diode.

본 발명의 다른 발광다이오드 어레이는 제1 표면을 구비하는 기판; 제1 표면 상에 위치하는 복수 개의 발광다이오드; 상기 제1 표면상에 배치되고, 상기 복수 개의 발광다이오드를 전기적으로 연결하는 복수 개의 도전 배선 구조; 제1 표면상에 위치하는 2개의 전기적 본딩 패드; 및 임의의 전기적 본딩 패드와 임의의 발광다이오드 사이에 위치하는 차단통로를 포함하고, 상기 전기적 본딩 패드와 상기 발광다이오드의 거리는 25㎛보다 작지 않다.Another light emitting diode array of the present invention comprises: a substrate having a first surface; A plurality of light emitting diodes positioned on the first surface; A plurality of conductive wiring structures disposed on the first surface and electrically connecting the plurality of light emitting diodes; Two electrically bonding pads positioned on the first surface; And a blocking passage located between any of the electrically bonding pads and any of the light emitting diodes, wherein the distance between the electrically bonding pads and the light emitting diodes is not less than 25 μm.

도 1 ~ 도 12는 본 발명의 제1 실시예에 따른 발광다이오드 어레이의 구조 단면 개략도이다.
도 13은 본 발명의 제2 실시예에 따른 발광다이오드 어레이의 평면도이다.
도 14는 종래의 발광소자 구조도이다.1 to 12 are schematic cross-sectional views of a light emitting diode array according to a first embodiment of the present invention.
13 is a plan view of a light emitting diode array according to a second embodiment of the present invention.
14 is a structural diagram of a conventional light emitting device.

본 발명을 더욱 상세하고 완벽하게 하기 설명하기 위하여, 도 1 ~ 도 13을 결합하여 설명한다. 본 발명의 제1 실시예에 따른 발광다이오드 어레이(1000)의 구조 및 제조단계는 다음과 같다. 도 1에 도시한 바와 같이, 갈륨비소 기판과 같은 성장 기판(10)을 제공하고; 복수 개의 발광다이오드를 직접 상기 기판에 에피택셜 성장시킨다. 본 실시예에서 발광다이오드 유닛(100, 200)은 2개이나, 이에 한정되지 않는다. 도 2에 도시한 바와 같이, 각 발광다이오드는 제1 도전형 접촉층(11), 제1 도전형 반도체층(12), 활성층(13) 및 제2 도전형 반도체층(14)을 포함한다. 여기서, 제1 도전형 접촉층(11)은 n형 갈륨비소(n-GaAs)일 수 있으며, 제1 도전형 반도체층(12), 활성층(13) 및 제2 도전형 반도체층(14)의 재료는 갈륨(Ga), 알루미늄(Al), 인듐(In), 비소(As), 인(P), 질소(N) 및 규소(Si)로 이루어진 군에서 선택되는 하나 또는 하나 이상의 원소를 포함한다. 예를 들면 갈륨인(GaP), 알루미늄갈륨인듐인(AlGaInP)일 수 있다.In order to describe the present invention in more detail and completely below, a combination of FIGS. 1 to 13 will be described. The structure and manufacturing steps of the LED array 1000 according to the first embodiment of the present invention are as follows. As shown in FIG. 1, there is provided a growth substrate 10, such as a gallium arsenide substrate; A plurality of light emitting diodes are directly epitaxially grown on the substrate. In the present exemplary embodiment, two light emitting diode units 100 and 200 are not limited thereto. As shown in FIG. 2, each light emitting diode includes a first conductivity type contact layer 11, a first conductivity type semiconductor layer 12, an active layer 13, and a second conductivity type semiconductor layer 14. Here, the first conductive contact layer 11 may be n-type gallium arsenide (n-GaAs), and the first conductive semiconductor layer 12, the active layer 13, and the second conductive semiconductor layer 14 may be formed. The material comprises one or more elements selected from the group consisting of gallium (Ga), aluminum (Al), indium (In), arsenic (As), phosphorus (P), nitrogen (N) and silicon (Si). . For example, it may be gallium phosphorus (GaP) or aluminum gallium indium phosphorus (AlGaInP).

증착 방법을 이용하여 제2 도전형 반도체층(14) 상의 선택 영역에 적어도 하나의 제2 전기적 전극(15b) 및 복수 개의 제2 전기적 연장전극(15c)과 같은 하나 이상의 전극 구조를 각각 형성한다. 도 3, 도 4에 도시한 바와 같이, 이들 전극 상에 임시 기판(16)을 접합한 후, 성장 기판(10)을 제거한다. 여기서 임시 기판(16)은 유리일 수 있다. 도 5에 도시한 바와 같이, 마이크로 리소그래피 식각 공정을 이용하여 제2 도전형 접촉층(11)을 부분적으로 제거하여 복수 개의 점상(點狀) 구조를 형성하고 제1 도전형 반도체층(12)의 하부 표면(12a)을 일부 노출시킨 다음, 일부 하부 표면(12a) 및 복수 개의 제1 도전형 접촉층(11) 점상 구조 하측에 전기적 연결층(17)을 각각 형성한다. 상기 제2 전기적 전극(15b) 및 복수 개의 제2 전기적 연장전극(15c)의 재료는 크롬(Cr), 티타늄(Ti), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 알루미늄(Al), 텅스텐(W), 주석(Sn) 또는 은(Ag) 등과 같은 금속재료에서 선택될 수 있다. 전기적 연결층(17)의 재료는 게르마늄/금일 수 있다.One or more electrode structures, such as at least one second electrical electrode 15b and a plurality of second electrical extension electrodes 15c, are respectively formed in the selected region on the second conductivity-type semiconductor layer 14 using the deposition method. 3 and 4, after the temporary substrate 16 is bonded onto these electrodes, the growth substrate 10 is removed. The temporary substrate 16 may be glass here. As shown in FIG. 5, the second conductive contact layer 11 is partially removed by using a microlithography etching process to form a plurality of point-like structures to form the first conductive semiconductor layer 12. After partially exposing the lower surface 12a, an electrical connection layer 17 is formed under the partial lower surface 12a and the plurality of first conductive contact layer 11 point structures, respectively. Materials of the second electrical electrode 15b and the plurality of second electrical extension electrodes 15c include chromium (Cr), titanium (Ti), nickel (Ni), platinum (Pt), copper (Cu), and gold (Au). ), Aluminum (Al), tungsten (W), tin (Sn) or silver (Ag) and the like. The material of the electrical connection layer 17 may be germanium / gold.

도 6에 도시한 바와 같이, 습식 식각법을 이용하여 제1 도전형 반도체층(12)의 하부 표면(12a)을 거친 평면으로 식각한다. 또한 산화알루미늄 기판과 같은 영구 기판(18)을 제공하고, 이 기판상에 접합층(19)을 형성함으로써 도 7의 구조를 형성하거나 또는 도 8에 도시한 바와 같이, 제1 도전형 반도체층(12)의 하부 표면(12a)에 접합층(19)(미도시)을 형성한 다음, 접합층(19)을 통해 영구 기판(18)을 제1 도전형 반도체층(12)의 하부 표면(12a)의 하측에 접합시킴으로써, 도 6, 도 7의 구조를 일체로 접합시켜, 복수 개의 제1 도전형 접촉층(11) 점상 구조 및 전기적 연결층(17)이 제1 도전형 반도체층(12)의 하부 표면(12a)과 접합층(19)의 사이에 개재되도록 한다. 도 9에 도시한 바와 같이, 임시 기판(16)을 제거함으로써 제2 전기적 전극(15b), 복수 개의 제2 전기적 연장전극(15c) 및 제2 도전형 반도체층(14)의 상부 표면(14a)의 일부를 노출시킨다. 유도 결합 플라즈마 반응 이온 에칭 시스템(Inductively Coupled Plasma Reactive Ion Etching System)을 통해 제2 도전형 반도체층(14), 활성층(13)을 제1 도전형 반도체층(12)의 일부 표면이 노출될 때까지 위에서부터 아래로 건식 식각하여 제1 차단통로(20) 및 제2 차단통로(21)를 형성한다. 제1 차단통로(20)는 제1 발광다이오드(100)를 제1 영역(50A) 및 제2 영역(50B)으로 갈라놓고, 이 두 영역의 거리는 25㎛보다 작지 않다. 제2 차단통로(21)는 제1 발광다이오드(100)와 제2 발광다이오드(200) 사이에 위치한다. 도 10에 도시한 바와 같이, 다시 건식 식각 또는 습식 식각 방법을 이용하여 제2 도전형 반도체층(14)의 상부 표면(14a)을 거친 표면으로 식각한다. 도 11에 도시한 바와 같이, 다시 유도 결합 플라즈마 식각 시스템을 통해 제2 차단통로(21) 중의 일부 제1 도전형 반도체층(12)을 식각하여 제거한다. 전후 2차 건식 식각 속도가 다르므로, 제2 차단통로(21) 중의 제2 도전형 반도체층(14), 활성층(13) 및 제1 도전형 반도체층(12)의 측벽은 계단 모양을 형성한다.As shown in FIG. 6, the wet etching method is used to etch the lower surface 12a of the first conductive semiconductor layer 12 into a rough plane. Further, by providing a permanent substrate 18, such as an aluminum oxide substrate, and forming a bonding layer 19 on the substrate, the structure of FIG. 7 is formed or as shown in FIG. After forming the bonding layer 19 (not shown) on the lower surface 12a of 12, the permanent substrate 18 is connected through the bonding layer 19 to the lower surface 12a of the first conductivity-type semiconductor layer 12. 6 and 7, the structures of FIGS. 6 and 7 are integrally bonded to each other so that the plurality of first conductive contact layer 11 point structures and the electrical connection layers 17 are connected to the first conductive semiconductor layer 12. Is interposed between the lower surface 12a of the bonding layer 19 and the bonding layer 19. As shown in FIG. 9, by removing the temporary substrate 16, the upper surface 14a of the second electrical electrode 15b, the plurality of second electrical extension electrodes 15c, and the second conductive semiconductor layer 14. Expose a portion of the. An inductively coupled plasma reactive ion etching system is used to expose the second conductive semiconductor layer 14 and the active layer 13 until a portion of the surface of the first conductive semiconductor layer 12 is exposed. Dry etching from top to bottom to form the first blocking passage 20 and the second blocking passage 21. The first blocking passage 20 divides the first light emitting diode 100 into the first region 50A and the second region 50B, and the distance between the two regions is not smaller than 25 μm. The second blocking passage 21 is positioned between the first light emitting diode 100 and the second light emitting diode 200. As shown in FIG. 10, the upper surface 14a of the second conductivity-type semiconductor layer 14 is etched to the rough surface by using a dry etching method or a wet etching method. As shown in FIG. 11, some of the first conductivity-type semiconductor layers 12 in the second blocking passage 21 are etched and removed through the inductively coupled plasma etching system. Since the back and forth secondary dry etching rates are different, sidewalls of the second conductive semiconductor layer 14, the active layer 13, and the first conductive semiconductor layer 12 in the second blocking passage 21 form a step shape. .

제1 차단통로(20)에서, 제2 영역(50B)의 측벽을 따라 증착 방법으로 전극 절연층(22)을 형성하고, 이 전극 절연층(22)의 높이는 제2 영역(50B)의 측벽 높이보다 높다. 제2 차단통로(21)에서, 제2 영역(50B)의 일부 상부 표면 및 측벽을 따라 증착 방법으로 절연 구조(23)를 형성하고, 제2 발광다이오드(200)의 일부 상부 표면 및 측벽을 따라 증착 방법으로 다른 절연 구조(23)를 형성한다. 여기서, 전극 절연층(22)과 절연 구조(23)의 재료는 산화규소, 질화규소, 산화 알루미늄, 산화지르코늄 또는 산화 티타늄 등 유전 재료일 수 있다. 그 다음 전극 연결층(26)을 형성하여 제1 영역(50A)의 측벽 및 상부 표면을 덮고, 여기서 전극 연결층(26) 재료는 티타늄-금일 수 있다. 전극 연결층(26)과 제1 발광다이오드(100)의 제1 도전형 반도체층(12), 활성층(13) 및 제2 도전형 반도체층(14) 사이에 전기 오옴 접촉을 형성할 수 없으므로, 전기적 연결층(17)을 통해서 제1 도전형 반도체층(12)과 전기 오옴 접촉을 형성하는 것이 필요하다. 제2 차단통로(21)에서, 제2 영역(50B)의 절연 구조(23)의 상부, 측벽 및 제2 차단통로(21) 하부에 전기적 연결구조(24)를 형성한다. 여기서 제1 발광다이오드(100)의 제2 도전형 반도체층(14)은 상기 전기적 연결구조(24) 및 전기적 연결층(17)에 의해 제2 발광다이오드(200)의 제1 도전형 반도체층(12)과 직렬 방식으로 전기적으로 연결된다. 또 제2 전기적 전극(15b) 상에 제2 전기적 본딩 패드(25)를 형성한다. 그밖에, 전극 연결층(26)은 제1 전기적 본딩 패드로 이용될 수 있으며, 전극 연결층(26)과 제2 전기적 본딩 패드(25)가 외부 전원과 전기적으로 연결(미도시)되면, 외부 전원이 제공하는 전류는 전극 연결층(26)에서 전기적 연결층(17)을 거쳐 발광다이오드(100)의 제1 도전형 반도체층(12), 활성층(13), 제2 도전형 반도체층(14)을 흘러지나, 전기적 연결구조(24)를 통해 발광다이오드(200)로 흘러간다. 전극 연결층(26) 및 전기적 연결구조(24)는 제2 전기적 본딩 패드(25)와 함께 증착 방법으로 형성될 수 있으며, 또한 구성 재료가 같을 수 있다. 상기 공정 단계를 통해 2개의 발광다이오드(100, 200)가 직렬 연결된 발광다이오드 어레이(1000)를 형성한다. 발광다이오드(100)는 제1 차단통로(20)에 의해 제1 영역(50A) 및 제2 영역(50B)으로 나뉜다. 제1 영역(50A)은 전극 연결층(26)에 의해 덮여진다. 제2 전기적 본딩 패드(25)는 제2 발광다이오드(200)의 일부 상부 표면(14a) 상에 위치하고, 전극 연결층(26)의 상부 표면과 제2 전기적 본딩 패드(25)의 상부 표면은 같은 수평 높이에 위치한다.In the first blocking passage 20, the electrode insulating layer 22 is formed along the sidewall of the second region 50B by a deposition method, and the height of the electrode insulating layer 22 is the sidewall height of the second region 50B. Higher than In the second blocking passage 21, an insulating structure 23 is formed by a deposition method along some upper surfaces and sidewalls of the second region 50B, and along some upper surfaces and sidewalls of the second light emitting diodes 200. Another insulating structure 23 is formed by the vapor deposition method. Here, the material of the electrode insulating layer 22 and the insulating structure 23 may be a dielectric material such as silicon oxide, silicon nitride, aluminum oxide, zirconium oxide or titanium oxide. An electrode connecting layer 26 is then formed to cover the sidewalls and top surface of the first region 50A, where the electrode connecting layer 26 material may be titanium-gold. Since electrical ohmic contacts cannot be formed between the electrode connection layer 26 and the first conductive semiconductor layer 12, the active layer 13, and the second conductive semiconductor layer 14 of the first light emitting diode 100, It is necessary to form electrical ohmic contact with the first conductivity type semiconductor layer 12 through the electrical connection layer 17. In the second blocking passage 21, an electrical connection structure 24 is formed in the upper portion, the sidewall of the insulating structure 23 in the second region 50B and the lower portion of the second blocking passage 21. The second conductive semiconductor layer 14 of the first light emitting diode 100 may be formed by the first conductive semiconductor layer of the second light emitting diode 200 by the electrical connection structure 24 and the electrical connection layer 17. 12) and electrically connected in series. In addition, a second electrical bonding pad 25 is formed on the second electrical electrode 15b. In addition, the electrode connection layer 26 may be used as a first electrical bonding pad, and when the electrode connection layer 26 and the second electrical bonding pad 25 are electrically connected to an external power source (not shown), an external power source may be used. The current provided from the electrode connection layer 26 through the electrical connection layer 17 to the first conductive semiconductor layer 12, the active layer 13, and the second conductive semiconductor layer 14 of the light emitting diode 100. Flows to the light emitting diodes 200 through the electrical connection structure 24. The electrode connection layer 26 and the electrical connection structure 24 may be formed by the deposition method together with the second electrical bonding pad 25, and may also be made of the same material. Through the above process step, the light emitting diode array 1000 in which two light emitting diodes 100 and 200 are connected in series is formed. The light emitting diode 100 is divided into a first region 50A and a second region 50B by the first blocking passage 20. The first region 50A is covered by the electrode connection layer 26. The second electrical bonding pad 25 is located on a portion of the upper surface 14a of the second light emitting diode 200, and the upper surface of the electrode connection layer 26 and the upper surface of the second electrical bonding pad 25 are the same. Located at a horizontal height.

도 13은 본 발명의 제2 실시예에 따른 발광다이오드 어레이(2000)의 평면도이며, 제1 발광다이오드(100) 및 제2 발광다이오드(200) 등 모두 10개의 발광다이오드를 포함하며, 서로 전기적으로 직렬 연결된 발광다이오드 어레이다. 도 13에 도시한 바와 같이, 발광다이오드 어레이(2000)는 제1 표면(30a)을 구비하는 기판(30); 제1 표면 상에 위치하고, 제1 발광다이오드(100) 및 제2 발광다이오드(200)를 포함하는 10개의 발광다이오드; 제1 표면상에 배치되고, 복수 개의 발광다이오드에 전기적으로 연결된 복수 개의 도전 배선구조(40); 제1 표면상에 위치하고, 외부 연결 전원과 전기적으로 연결되는(미도시) 2개의 전기적 본딩 패드(50, 60); 및 임의의 전기적 본딩 패드(예를 들면 본딩 패드(50))와 임의의 발광다이오드(예를 들면 발광다이오드(100)) 사이에 위치하는 차단통로(70)를 포함하고; 전기적 본딩 패드와 발광다이오드의 거리는 25㎛보다 작지 않다. 여기서 전기적 본딩 패드와 발광다이오드의 거리가 매우 짧을 경우, 발광다이오드의 식각 단계에서 반도체 물질이 상기 발광다이오드 측벽 상에 잔류하기 쉬워, 누전 현상이 발생한다. 이때 차단통로(70)에 있는 발광다이오드의 측벽에 전극 절연층(80)을 형성하면, 이 현상을 개선할 수 있다. 여기서 기판(30)은 담지(擔持) 기초이며 도전 기판 또는 비도전 기판, 투명 기판 또는 불투명 기판을 포함할 수 있다. FIG. 13 is a plan view of a light emitting diode array 2000 according to a second embodiment of the present invention. The first light emitting diode 100 and the second light emitting diode 200 each include ten light emitting diodes, and are electrically connected to each other. It is an array of LEDs connected in series. As shown in FIG. 13, the light emitting diode array 2000 includes a substrate 30 having a first surface 30a; Ten light emitting diodes on the first surface, the ten light emitting diodes including a first light emitting diode 100 and a second light emitting diode 200; A plurality of conductive wiring structures 40 disposed on the first surface and electrically connected to the plurality of light emitting diodes; Two electrically bonding pads 50, 60 located on the first surface and electrically connected to an externally connected power source (not shown); And a blocking passage 70 positioned between any electrical bonding pad (eg bonding pad 50) and any light emitting diode (eg light emitting diode 100); The distance between the electrical bonding pad and the light emitting diode is not smaller than 25 mu m. In this case, when the distance between the electrical bonding pad and the light emitting diode is very short, the semiconductor material tends to remain on the light emitting diode sidewall in the etching step of the light emitting diode, and a short circuit phenomenon occurs. At this time, if the electrode insulating layer 80 is formed on the sidewall of the light emitting diode in the blocking passage 70, this phenomenon can be improved. Here, the substrate 30 is a supporting base and may include a conductive substrate or a non-conductive substrate, a transparent substrate, or an opaque substrate.

상기 제1 도전형 반도체층(12) 및 제2 도전형 반도체층(14)은 적어도 2개 부분의 전기적 특성, 극성 또는 도핑물이 서로 상이하거나 또는 각각 전자와 정공(electron hole)을 제공하는 단일 또는 다중("다중"이라 함은 이중 또는 이중 이상을 가리키며, 이하 동일하다) 반도체 재료이며, 그 전기적 특성은 p형, n형 및 i형 중 임의의 2개의 조합에서 선택할 수 있다. 활성층(13)은 제1 도전형 반도체층(12) 및 제2 도전형 반도체층(14) 사이에 위치하며, 전기에너지와 빛에너지가 상호 변환이 발생 또는 유도될 수 있는 영역이다.The first conductivity-type semiconductor layer 12 and the second conductivity-type semiconductor layer 14 may be a single device in which electrical characteristics, polarities, or dopants of at least two portions are different from each other, or provide electrons and holes, respectively. Or multiple (" multiple " refers to double or double or more, and is the same hereinafter). The electrical property can be selected from any two combinations of p-type, n-type and i-type. The active layer 13 is positioned between the first conductive semiconductor layer 12 and the second conductive semiconductor layer 14, and is an area in which electrical energy and light energy can be mutually converted or induced.

본 발명의 실시예에 따른 상기 발광다이오드의 발광 스펙트럼은 단일 반도체 또는 다중 반도체층의 물리적 또는 화학적 요소를 변화시켜 조절할 수 있다. 일반적으로 사용되는 재료는 인화알루미늄갈륨인듐(AlGaInP) 계열, 질화알루미늄갈륨인듐(AlGaInN) 계열, 산화아연(ZnO）계열 등이다. 활성층(미도시)의 구조는 싱글 헤테로구조(single heterostructure；SH), 더블 헤테로구조(double heterostructure；DH), 더블사이드 헤테로구조(double-side double heterostructure；DDH) 또는 다중 양자우물구조(multi-quantum well；MQW) 등이다. 그리고, 양자우물의 로그(log)를 조절하여 발광 파장을 변화시킬 수 있다. The emission spectrum of the light emitting diode according to an embodiment of the present invention can be adjusted by changing physical or chemical elements of a single semiconductor or multiple semiconductor layers. Commonly used materials are aluminum gallium indium phosphide (AlGaInP) series, aluminum gallium indium nitride (AlGaInN) series, zinc oxide (ZnO) series, etc. The structure of the active layer (not shown) is a single heterostructure (SH). , Double heterostructure (DH), double-side double heterostructure (DDH), multi-quantum well (MQW), etc. The log of the quantum well It can be adjusted to change the emission wavelength.

본 발명의 일 실시예에서, 제1 도전형 접촉층(11)과 성장 기판(10) 사이에 완충층(미도시)을 더 포함한다. 상기 완충층은 2가지 재료 시스템 사이에 개재되어 기판의 재료 시스템을 반도체 시스템으로 “과도”시키는 재료 시스템이다. 발광다이오드의 구조에 있어서, 완충층은 두 재료 사이의 격자 부정합을 감소시키는 재료층이다. 다른 한편으로 완충층은 두 가지 재료 또는 2개로 분리된 구조를 결합시키기 위한 단일 또는 다중 구조로서 완충층의 재료는 유기재료, 무기재료, 금속 또는 반도체 등에서 선택될 수 있으며, 그 구조는 반사층, 열전도층, 도전층, 저항 접촉(ohmic contact)층, 응력 완화(stress realease)층, 응력 조절(stress adjustment)층, 본딩(bonding)층, 파장 변환층 및 기계적 고정 구조 등에서 선택될 수 있다. 일 실시예에서, 상기 완충층의 재료는 AlN, GaN, GaInP, InP, GaAs, AlAs일 수 있으며, 형성 방법은 스퍼터(Sputter) 또는 원자층 증착(Atomic Layer Deposition, ALD)일 수 있다.In one embodiment of the present invention, a buffer layer (not shown) is further included between the first conductivity type contact layer 11 and the growth substrate 10. The buffer layer is a material system interposed between two material systems to “transient” the material system of the substrate to the semiconductor system. In the structure of the light emitting diode, the buffer layer is a material layer which reduces the lattice mismatch between the two materials. On the other hand, the buffer layer is a single or multiple structure for joining two materials or a structure separated into two, and the material of the buffer layer may be selected from an organic material, an inorganic material, a metal or a semiconductor, and the structure may include a reflective layer, a thermal conductive layer, Conductive layers, ohmic contact layers, stress realease layers, stress adjustment layers, bonding layers, wavelength converting layers, mechanical fixing structures, and the like. In one embodiment, the material of the buffer layer may be AlN, GaN, GaInP, InP, GaAs, AlAs, and the formation method may be sputter or atomic layer deposition (ALD).

제2 도전형 반도체층(14)은 선택적으로 제2 도전형 접촉층(미도시)을 더 형성할 수 있다. 접촉층은 활성층(13)에서 멀리 떨어진 제2 도전형 반도체층의 일측에 형성된다. 구체적으로, 제2 도전형 접촉층은 광학층, 전기층 또는 이들의 조합일 수 있다. 광학층은 활성층(미도시)으로부터 방출되거나 또는 활성층(미도시)으로 진입하는 전자기 복사 또는 광선을 변화시킬 수 있다. 여기서 “변화”는 전자기 복사 또는 빛 중 적어도 어느 하나의 광학적 특성을 변화시키는 것을 가리키며, 상기 특성은 주파수, 파장, 강도, 플럭스량, 효율, 색온, 연색 지수(rendering index), 라이트 필드(light field) 및 가시 각도(angle of view)를 포함하나 이에 한정되지 않는다. 전기층은 제2 도전형 접촉층의 임의의 상대측 간의 전압, 저항, 전류, 전기용량 중 적어도 하나의 수치, 밀도, 분포 등의 변화가 발생하거나 변화가 발생할 추세를 가지도록 할 수 있다. 제2 도전형 접촉층의 구성재료는 산화물, 도전 산화물, 투명 산화물, 50% 또는 그 이상의 투과율을 가진 산화물, 금속, 상대적으로 투광하는 금속, 50% 또는 그 이상의 투과율을 가진 금속, 유기질, 무기질, 형광체, 인광체, 도자기, 반도체, 도핑 반도체 및 무도핑 반도체 중 적어도 하나를 포함한다. 일부 응용에서 접촉층의 재료는 산화인듐주석, 산화카드뮴주석, 산화안티몬주석, 산화인듐아연, 산화아연알루미늄, 및 산화아연주석 중 적어도 하나이다. 상대적 투광 금속일 경우, 그 두께는 대략 0.005㎛ ~ 0.6㎛이다. The second conductive semiconductor layer 14 may optionally further form a second conductive contact layer (not shown). The contact layer is formed on one side of the second conductivity type semiconductor layer far from the active layer 13. Specifically, the second conductivity type contact layer may be an optical layer, an electrical layer, or a combination thereof. The optical layer can change the electromagnetic radiation or light rays emitted from or entering the active layer (not shown). “Change” here refers to a change in the optical properties of at least one of electromagnetic radiation or light, which properties include frequency, wavelength, intensity, flux amount, efficiency, color temperature, rendering index, and light field. ) And an angle of view. The electrical layer may cause a change or change in the value, density, distribution, or the like of at least one of voltage, resistance, current, and capacitance between any counterpart of the second conductivity type contact layer. The constituent materials of the second conductivity type contact layer are oxides, conductive oxides, transparent oxides, oxides having a transmittance of 50% or more, metals, relatively transmissive metals, metals having a transmittance of 50% or more, organic, inorganic, Phosphors, phosphors, ceramics, semiconductors, doped semiconductors and undoped semiconductors. In some applications the material of the contact layer is at least one of indium tin oxide, cadmium tin oxide, antimony tin oxide, indium zinc oxide, zinc oxide, and zinc tin oxide. In the case of a relative transmissive metal, its thickness is approximately 0.005 μm to 0.6 μm.

이상 각 도면과 설명은 각각 특정 실시예에 대응되나, 각 실시예에서 설명 또는 개시된 소자, 실시방식, 설계원칙 및 기술원리는 서로 명백하게 충돌, 모순 또는 공동으로 실시하기 어려운 것을 제외하고 필요에 따라 임의로 참고, 교체, 조합, 조율 또는 병합하여 실시할 수 있다. Each drawing and description correspond to a specific embodiment, but the elements, embodiments, design principles, and technical principles described or disclosed in each embodiment may be arbitrarily selected as necessary except that it is difficult to expressly conflict with, contradict, or joint with each other. It can be done by reference, replacement, combination, tuning or merging.

본 발명은 위에서 설명한 바와 같으나 본 발명의 범위, 실시 순서 또는 사용되는 재료와 제조 공정은 이에 한정되지 않는다. 본 발명에 대한 각종 수정과 변경은 본 발명의 정신과 범위를 벗어나지 않는다. The present invention is as described above, but the scope of the present invention, the order of implementation or the materials and manufacturing processes used are not limited thereto. Various modifications and alterations to the present invention will not depart from the spirit and scope of the present invention.

1: 패키징 구조
2: 발광다이오드 칩
3: p-n 접합면
4: 용접 와이어
5, 6: 도전 프레임
10: 성장 기판
11: 제1 도전형 접촉층
12: 제1 도전형 반도체층
12a: 거친 평면
13: 활성층
14: 제2 도전형 반도체층
14a: 거친 평면
15b: 제2 전기적 전극
15c: 제2 전기적 연장전극
16: 임시 기판
17: 전기적 연결층
18: 영구 기판
19: 접합층
20: 제1 차단통로
21: 제2 차단통로
22: 전극 절연층
23: 절연 구조
24: 전기적 연결구조
25: 제2 전기적 본딩 패드
26: 전극 연결층
30: 기판
40: 도전 배선구조
50, 60: 전기 연결 패드
50A: 제1 영역
50B: 제2 영역
70: 차단통로
80: 전극 절연층
100: 제1 발광다이오드
200: 제2 발광다이오드
300: 발광다이오드 패키지
1000, 2000: 발광다이오드 어레이1: packaging structure
2: LED chip
3: pn junction
4: welding wire
5, 6: challenge frame
10: growth substrate
11: first conductivity type contact layer
12: first conductive semiconductor layer
12a: rough flat
13: active layer
14: second conductivity type semiconductor layer
14a: rough flat
15b: second electrical electrode
15c: second electrical extension electrode
16: temporary substrate
17: electrical connection layer
18: permanent substrate
19: bonding layer
20: first blocking passage
21: second blocking passage
22: electrode insulating layer
23: insulation structure
24: electrical connection structure
25: second electrical bonding pad
26: electrode connection layer
30: substrate
40: conductive wiring structure
50, 60: electrical connection pad
50A: first region
50B: second zone
70: blocking passage
80: electrode insulating layer
100: first light emitting diode
200: second light emitting diode
300: light emitting diode package
1000, 2000: light emitting diode array

Claims (10)

제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층;
상기 반도체 적층 중에 형성되고, 상기 반도체 적층을 제1 영역, 제2 영역 및 제3 영역으로 분리하고, 상기 제2 영역은 제1 차단통로 및 제2 차단통로의 사이에 위치하고 제1 측벽을 포함하는, 상기 제1 차단통로 및 상기 제2 차단통로;
상기 제1 차단통로 내에 형성되고 상기 제1 측벽을 피복하는 절연층;
상기 제1 영역의 아래에 위치하고 상기 제2 영역과 전기적으로 연결하는 전기적 연결층; 및
상기 전기적 연결층에 직접 접촉하는 전극 연결층;
을 포함하고,
상기 제2 영역은, 상기 전기적 연결층을 통하여 상기 전극 연결층과 전기적으로 연결되는,
발광 장치.A semiconductor stack including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer;
Formed during the semiconductor stack, the semiconductor stack being separated into a first region, a second region and a third region, the second region being positioned between the first blocking passage and the second blocking passage; The first blocking passage and the second blocking passage;
An insulating layer formed in the first blocking passage and covering the first sidewall;
An electrical connection layer positioned below the first region and electrically connected to the second region; And
An electrode connection layer in direct contact with the electrical connection layer;
Including,
The second region is electrically connected to the electrode connection layer through the electrical connection layer.
Light emitting device. 제1항에 있어서,
상기 전기적 연결층과 상기 반도체 적층은 한 방향에서 서로 중첩되는, 발광 장치.The method of claim 1,
And the electrical connection layer and the semiconductor stack overlap each other in one direction. 제1항에 있어서,
상기 제1 영역은, 상기 전극 연결층에 의해 피복되는 상부 표면을 포함하는, 발광 장치.The method of claim 1,
And the first region comprises an upper surface covered by the electrode connection layer. 제1항에 있어서,
상기 제1 도전형 반도체층은 상기 제2 도전형 반도체층의 폭보다 큰 폭을 가지는, 발광 장치.The method of claim 1,
And the first conductive semiconductor layer has a width larger than that of the second conductive semiconductor layer. 제1항에 있어서,
상기 제2 영역은 제2 측벽을 구비하고, 상기 절연층은 상기 제2 측벽을 피복하는, 발광 장치.The method of claim 1,
And the second region has a second sidewall and the insulating layer covers the second sidewall. 제1항에 있어서,
상기 반도체 적층의 아래에 위치하는 기판을 더 포함하는 발광 장치.The method of claim 1,
And a substrate positioned under the semiconductor stack. 제6항에 있어서,
상기 기판과 상기 반도체 적층에 접합되는 접합층을 더 포함하는 발광 장치.The method of claim 6,
And a bonding layer bonded to the substrate and the semiconductor stack. 제1항에 있어서,
상기 전기적 연결층은 상기 제2 차단통로의 아래에 위치하는, 발광 장치.The method of claim 1,
And the electrical connection layer is located below the second blocking passage. 삭제delete 삭제delete
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