KR20180001009A - Semiconductor device and light emitting device package having thereof - Google Patents
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Abstract
Description
실시 예는 반도체 소자에 관한 것이다.Embodiments relate to semiconductor devices.
실시 예는 발광소자 패키지에 관한 것이다.An embodiment relates to a light emitting device package.
실시 예는 조명 장치에 관한 것이다.An embodiment relates to a lighting device.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.Semiconductor devices including compounds such as GaN and AlGaN have many merits such as wide and easy bandgap energy, and can be used variously as light emitting devices, light receiving devices, and various diodes.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비 전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. Particularly, a light emitting device such as a light emitting diode or a laser diode using a semiconductor material of Group 3-5 or 2-6 group semiconductors can be applied to various devices such as a red, Blue, and ultraviolet rays. By using fluorescent materials or combining colors, it is possible to realize a white light beam with high efficiency. Also, compared to conventional light sources such as fluorescent lamps and incandescent lamps, low power consumption, , Safety, and environmental friendliness.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when a light-receiving element such as a photodetector or a solar cell is manufactured using a semiconductor material of Group 3-5 or Group 2-6 compound semiconductor, development of a device material absorbs light of various wavelength regions to generate a photocurrent , It is possible to use light in various wavelength ranges from the gamma ray to the radio wave region. It also has advantages of fast response speed, safety, environmental friendliness and easy control of device materials, so it can be easily used for power control or microwave circuit or communication module.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Accordingly, the semiconductor device can be replaced with a transmission module of an optical communication means, a light emitting diode backlight replacing a cold cathode fluorescent lamp (CCFL) constituting a backlight of an LCD (Liquid Crystal Display) display device, White light emitting diodes (LEDs), automotive headlights, traffic lights, and gas and fire sensors. In addition, semiconductor devices can be applied to high frequency application circuits, other power control devices, and communication modules.
일반적인 반도체 소자는 각각의 반도체층들 사이의 격자 불일치 및 열팽창 계수 차이에 의해 반도체층에 스트레인(strain)이 변화될 수 있다. 상기 스트레인 변화는 반도체층 내에 전위(dislocation)나 결함(defect)을 야기할 수 있다. 상기 전위 또는 결함은 V핏이나 크랙(crack) 발생의 원인이 될 수 있고, V핏이나 크랙은 누설전류를 발생시키는 문제가 있었다. A typical semiconductor device can be strained to a semiconductor layer by a difference in lattice mismatch and thermal expansion coefficient between respective semiconductor layers. The strain change may cause dislocations or defects in the semiconductor layer. The potential or defect may cause V-pits or cracks, and V-pits or cracks may cause leakage currents.
실시 예는 결정성을 향상시킬 수 있는 반도체 소자 및 이를 갖는 발광소자 패키지를 제공할 수 있다.Embodiments can provide a semiconductor device capable of improving crystallinity and a light emitting device package having the semiconductor device.
실시 예는 발광 효율을 향상시킬 수 있는 반도체 소자 및 이를 갖는 발광소자 패키지를 제공할 수 있다.Embodiments can provide a semiconductor device capable of improving the luminous efficiency and a light emitting device package having the same.
실시 예는 p 도펀트의 뒤로 확산(back diffusion)을 개선하여 광 추출 효율을 향상시키는 반도체 소자 및 이를 갖는 발광소자 패키지를 제공할 수 있다.Embodiments can provide a semiconductor device which improves back diffusion of p dopant to improve light extraction efficiency and a light emitting device package having the same.
실시 예는 전위나 결함을 개선하여 누설전류에 의한 전기적 특성저하를 개선하는 반도체 소자 및 이를 갖는 발광소자 패키지를 제공할 수 있다.Embodiments can provide a semiconductor device that improves dislocations and defects to improve electrical characteristics due to leakage current, and a light emitting device package having the semiconductor device.
실시 예는 제1 도전형 반도체층과, 제1 도전형 반도체층 상에 활성층과, 활성층 상에 전자차단층(EBL)과, EBL 상에 배치되고 AlGaN을 포함하는 제2 도전형 제1 반도체층과, 제2 도전형 제1 반도체층 상에 제2 도전형 제2 반도체층 및 제2 도전형 제2 반도체층 상에 제2 도전형 제3 반도체층을 포함하고, 제2 도전형 제2 반도체층과 제2 도전형 제3 반도체층의 경계면은 제2 도전형 제3 반도체층의 표면 큰 거칠기(RMS: root mean square)를 가질 수 있다. 실시 예는 전위 및 결함을 개선하여 발광 효율을 향상시킬 수 있다.The first embodiment includes a first conductive semiconductor layer, an active layer on the first conductive semiconductor layer, an electron blocking layer (EBL) on the active layer, and a second conductive type semiconductor layer disposed on the EBL and containing AlGaN A second conductive type second semiconductor layer on the second conductive type first semiconductor layer and a second conductive type third semiconductor layer on the second conductive type second semiconductor layer, Layer and the second conductive type third semiconductor layer may have a root mean square (RMS) of the surface of the second conductive type third semiconductor layer. The embodiment can improve the luminous efficiency by improving the potential and the defects.
실시 예는 기판 상에 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 활성층; 상기 활성층 상에 EBL, 상기 EBL 상에 제2 도전형 제1 반도체층을 성장하는 단계; 상기 제2 도전형 제1 반도체층 상에 제2 도전형 제2 반도체층이 3D(3 dimensional) 모드로 성장되는 단계; 및 상기 제2 도전형 제2 반도체층 상에 제2 도전형 제3 반도체층이 2D(2 dimensional) 모드로 성장되는 단계를 포함하여 전위 및 결함을 개선하여 발광 효율을 향상시킬 수 있다.An embodiment of the present invention provides a light emitting device including a substrate, a first conductive semiconductor layer, an active layer on the first conductive semiconductor layer, Growing an EBL on the active layer and a first conductive semiconductor layer on the EBL; Growing a second conductive type second semiconductor layer on the second conductive type first semiconductor layer in a 3D (three dimensional) mode; And growing the second conductive type third semiconductor layer on the second conductive type second semiconductor layer in a 2D (2D) mode, thereby improving the light emitting efficiency by improving dislocations and defects.
실시 예는 제2 도전형 제1 반도체층 상에 3D 모드 성장된 제2 도전형 제2 반도체층에 의해 제2 도전형 제1 반도체층으로부터의 전위를 벤딩시켜 결정성을 향상시킬 수 있다.Embodiments can improve the crystallinity by bending the potential from the second conductive type first semiconductor layer by the second conductive type second semiconductor layer grown in the 3D mode on the second conductive type first semiconductor layer.
실시 예는 전위의 전파를 개선함으로써, 최종 반도체층의 TDD(Threading dislocation Density)를 줄여 발광효율을 개선할 수 있다.Embodiments can improve the emission efficiency by reducing TDD (Threading dislocation Density) of the final semiconductor layer by improving the propagation of potential.
실시 예는 제2 도전형 반도체층, EBL의 제2 도전형 도펀트의 도핑 농도를 일정하게 유지함으로써, EBL로부터 활성층으로의 p 도펀트의 뒤로 확산(back diffusion)을 개선하여 광 추출 효율을 향상시킬 수 있다.The embodiment improves the back diffusion of the p dopant from the EBL to the active layer by maintaining the doping concentration of the second conductivity type dopant of the second conductivity type semiconductor layer constant, thereby improving the light extraction efficiency have.
실시 예는 전위나 결함을 개선하여 누설전류에 의한 전기적 특성저하를 개선할 수 있다.The embodiment can improve dislocations and defects to improve electrical characteristics due to leakage currents.
실시 예는 전위나 결함을 개선하여 자외선 발광소자의 fully TE 편광을 구현할 수 있다.Embodiments can improve dislocations and defects to realize fully TE polarized light of an ultraviolet light emitting device.
도 1은 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 2는 도 1의 A 영역을 도시한 반도체 소자의 단면도이다.
도 3은 제2 도전형 제2 반도체층 및 제2 도전형 제3 반도체층의 도펀트 농도를 SIMS(Secondary-ion mass spectroscopy)로 분석한 도면이다.
도 4 및 도 5는 비교 예와 실시 예의 RSM DATA를 비교한 그래프이다.
도 6은 실시 예의 제2 도전형 제3 반도체층의 표면을 도시한 도면이다.
도 7 내지 도 10은 실시 예의 반도체 소자의 제조방법을 도시한 단면도이다.
도 11은 실시 예에 따른 발광소자 패키지를 도시한 단면도이다.1 is a cross-sectional view showing a semiconductor device according to an embodiment.
2 is a cross-sectional view of a semiconductor device showing region A of FIG.
FIG. 3 is a diagram showing the dopant concentration of the second conductive type second semiconductor layer and the second conductive type third semiconductor layer analyzed by SIMS (secondary-ion mass spectroscopy).
4 and 5 are graphs comparing RSM data of the comparative example and the embodiment.
6 is a view showing the surface of the second conductivity type third semiconductor layer of the embodiment.
7 to 10 are cross-sectional views showing a method of manufacturing a semiconductor device of the embodiment.
11 is a cross-sectional view illustrating a light emitting device package according to an embodiment.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, in the case of being described as being formed "on or under" of each element, the upper (upper) or lower (lower) or under are all such that two elements are in direct contact with each other or one or more other elements are indirectly formed between the two elements. Also, when expressed as "on or under", it may include not only an upward direction but also a downward direction with respect to one element.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자 포함할 수 있으며, 발광소자와 수광소자는 모두 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.The semiconductor device may include various electronic devices such as a light emitting device and a light receiving device. The light emitting device and the light receiving device may include the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer.
본 실시 예에 따른 반도체 소자는 발광소자일 수 있다.The semiconductor device according to this embodiment may be a light emitting device.
발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.The light emitting device emits light by recombination of electrons and holes, and the wavelength of the light is determined by the energy band gap inherent to the material. Thus, the light emitted may vary depending on the composition of the material.
도 1은 실시 예에 따른 반도체 소자를 나타낸 단면도이고, 도 2는 도 1의 A 영역을 도시한 반도체 소자의 단면도이고, 도 3은 제2 도전형 제2 반도체층 및 제2 도전형 제3 반도체층의 도펀트 농도를 SIMS(Secondary-ion mass spectroscopy)로 분석한 도면이고, 도 4 및 도 5는 비교 예와 실시 예의 RSM DATA를 비교한 그래프이다.2 is a cross-sectional view of a semiconductor device showing region A of FIG. 1, and FIG. 3 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention, Layer dopant concentration by SIMS (Secondary-ion mass spectroscopy). FIGS. 4 and 5 are graphs comparing RSM data of the comparative example and the embodiment.
도 1 및 도 2에 도시된 바와 같이, 실시 예의 반도체 소자는 반도체층 전위(dislocation)를 개선하여 결정성을 향상시킬 수 있다. 실시 예의 반도체 소자는 반도체층 간의 격자 상수 차이에 의한 전위를 개선하여 전체적으로 균일하 도펀트 농도를 유지하므로 발광 효율을 향상시킬 수 있다. 이를 위해 실시 예의 반도체 소자는 전위를 개선하는 발광구조물(110)를 포함할 수 있다. As shown in FIGS. 1 and 2, the semiconductor device of the embodiment can improve the crystallinity by improving the dislocation of the semiconductor layer. The semiconductor device of the embodiment improves the dislocation due to the difference in lattice constant between the semiconductor layers, and uniformly maintains the dopant concentration uniformly over the entire semiconductor layer, thereby improving the luminous efficiency. To this end, the semiconductor device of the embodiment may include a
실시 예는 200㎚~400㎚ 파장대를 갖는 자외선 발광소자(100)를 일 예로 설명하도록 한다.In the embodiment, the ultraviolet
상기 발광소자(100)는 기판(101), 발광구조물(110), 제1 및 제2 전극(151, 153)을 포함할 수 있다.The
상기 발광구조물(110)은 상기 기판(101) 상에 AlN 템플릿(Template, 111), 제1 도전형 반도체층(112), 활성층(114), 전자차단층(EBL:electron blocking layer, 130), 제2 도전형 제1 반도체층(116), 제2 도전형 제2 반도체층(118a), 제2 도전형 제3 반도체층(118b)를 포함할 수 있다.The
상기 기판(101)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(101)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(101) 위에는 요철 구조가 형성될 수 있으며, 이에 대해 한정되는 것은 아니다.The
상기 AlN 템플릿(111)은 상기 기판(101) 위에 형성될 수 있다. 상기 AlN 템플릿(111)은 버퍼 기능을 포함할 수 있다. 상기 AlN 템플릿(111)은 상기 AlN 템플릿(111) 위에 형성되는 발광구조물(110)의 재료와 기판(101)의 격자 부정합을 완화시켜 줄 수 있으며, 상기 AlN 템플릿(111)은 AlN외에 3족-5족 또는 2-6족 화합물 반도체 예컨대, GaN, InN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. The
상기 AlN 템플릿(111)은 기판(101)상에 성장되어 이후 성장되는 AlGaN 계열 반도체층들의 격자 상수 차이에 의한 결함을 개선할 수 있다. 상기 AlN 템플릿(111)은 fully-strain 에피 구조를 가질 수 있고, 이로 인해 자외선 파장의 반도체층 성장에서 발광 효율을 향상시킬 수 있다. 즉, 상기 AlN 템플릿(111)은 이후 성장되는 AlGaN 계열 반도체층들의 결정성을 향상시켜 자외선 발광소자(100)의 발광 효율을 향상시킬 수 있다.The
상기 제1 도전형 반도체층(112)은 반도체 화합물, 예컨대 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 상기 제1 도전형 반도체층(112)은 단층 또는 다층으로 형성될 수 있다. 상기 제1 도전형 반도체층(112)은 제1 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제1 도전형 반도체층(112)이 n형 반도체층인 경우, n형 도펀트를 포함할 수 있다. 예컨대 상기 n형 도펀트는 Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다. The first
실시 예의 제1 도전형 반도체층(112)은 AlxGa1 - xN (0<x<1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예컨대 상기 제1 도전형 반도체층(112)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상으로 형성될 수 있다.Embodiment of the first conductivity
상기 활성층(114)은 상기 제1 도전형 반도체층(112) 상에 배치될 수 있다. 상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 상기 활성층(114)은 상기 제1 도전형 제2 반도체층(112b)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 제1 반도체층(116)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(114)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다.The
상기 활성층(114)는 화합물 반도체로 구성될 수 있다. 상기 활성층(114)는 예로서 3족-5족 또는 2-6족 등의 화합물 반도체중에서 적어도 하나로 구현될 수 있다. 상기 활성층(114)은 양자우물과 양자벽을 포함할 수 있다. 상기 활성층(114)이 다중 양자 우물 구조로 구현된 경우, 양자우물과 양자벽이 교대로 배치될 수 있다. 상기 양자우물과 양자벽은 AlGaN/GaN, AlGaN/AlGaN, InGaN/GaN, InGaN/InGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs, GaP/AlGaP, InGaP AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.The
상기 EBL(130)은 상기 활성층(114) 상에 배치될 수 있다. 상기 EBL(130)은 제2 도펀트를 포함할 수 있다. 실시 예의 EBL(130)은 단층 또는 다층 구조일 수 있다. 상기 EBL(130)은 3족-5족 또는 2-6족 화합물 반도체중에서 적어도 하나로 구현될 수 있으나 이에 한정되지 않는다. 상기 EBL(130)은 제2 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 EBL(130)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.The
상기 제2 도전형 제1 반도체층(116)은 상기 EBL(130) 상에 배치될 수 있다. 상기 제2 도전형 제1 반도체층(116)은 3족-5족 또는 2-6족 등의 화합물 반도체로 구현될 수 있다. 예컨대 상기 제2 도전형 제1 반도체층(116)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다. 실시 예의 제2 도전형 제1 반도체층(116)은 AlGaN계 반도체 물질을 포함할 수 있다. 상기 제2 도전형 제1 반도체층(116)은 제2 도전형 도펀트가 도핑될 수 있다. 상기 제2 도전형 제1 반도체층(116)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.The second conductive type
상기 제2 도전형 제2 반도체층(118a)은 상기 제2 도전형 제1 반도체층(116) 상에 배치될 수 있다. 상기 제2 도전형 제2 반도체층(118a)은 상기 제2 도전형 제1 반도체층(116)으로부터의 전위(D)를 벤딩시키는 기능을 포함할 수 있다. 이를 위해 상기 제2 도전형 제2 반도체층(118a)은 3D(3 dimensional) 성장될 수 있다. 상기 제2 도전형 제2 반도체층(118a)은 이후에 성장되는 상기 제2 도전형 제3 반도체층(118b)의 버퍼 기능을 가질 수 있다. 상기 제2 도전형 제2 반도체층(118a)은 상기 제2 도전형 제1 반도체층(116)으로부터의 전위(D)를 벤딩시켜 결함을 개선함으로써, EBL(130)으로부터 활성층(114)으로 제2 도전형 도펀트의 뒤로 확산(back diffusion)을 개선할 수 있다. 실시 예는 도 3을 참조하여 상기 제2 도전형 제1 반도체층(116)의 제2 도전형 도펀트가 일정하게 도핑될 수 있다. 즉, 실시 예는 제2 도전형 제1 반도체층(116)의 안정적인 도핑을 구현할 수 있다.The second conductive type
상기 전위(D)의 벤딩은 상기 제2 도전형 제1 반도체층(116)으로부터의 전위(D)의 시작지점(DS)과 끝지점(DT)을 연결하는 직선과 상기 제2 도전형 제1 반도체층(116)의 상부면이 이루는 각도(θ)가 45º 이하일 수 있다. 여기서, 상기 직선과 상기 제2 도전형 제2 반도체층(118a)의 상부면이 이루는 각도(θ)가 45º 초과일 경우, 상기 제2 도전형 제2 반도체층(118a)으로부터 상기 제2 도전형 제3 반도체층(118b)으로 전위(D)가 전파될 수 있다.The bending of the potential D may be performed by connecting a straight line connecting the start point DS and the end point DT of the potential D from the second conductive type
상기 제2 도전형 제2 반도체층(118a)은 제2 도전형 도펀트를 포함하는 GaN일 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 도전형 제2 반도체층(118a)은 상기 제2 도전형 제1 반도체층(116)로부터의 전위(D)를 3D 성장으로 벤딩시킬 수 있다. 즉, 상기 제2 도전형 제2 반도체층(118a)은 상기 제2 도전형 제1 반도체층(116)으로부터의 전위(D)를 C-면 방향에서 A-면 방향으로 벤딩시킴으로써, 상기 제2 도전형 제3 반도체층(118b)으로의 전위(D) 전파를 개선할 수 있고, 상기 제2 도전형 제3 반도체층(118b)과의 계면에서 TDD(Threading dislocation Density)를 줄일 수 있다.The second conductive type
구체적으로 도 4 및 도 5를 참조하면, 도 4는 제2 도전형 제2 반도체층(118a)이 생략된 비교 예의 RSM DATA이고, 도 5는 제2 도전형 제2 반도체층(118a)를 포함한 실시 예의 RSM DATA이다. 여기서, RSM DATA는 스트레인 분산 변수(strain relaxation parameter)로써, 비교 예는 AlGaN의 제2 도전형 제1 반도체층과 2D 모드 P-GaN을 나타내고, 실시 예는 AlGaN의 제2 도전형 제1 반도체층(116)과 3D 모드 P-GaN의 제2 도전형 제2 반도체층(118a)을 나타낸다.4 and 5, RSM DATA of the comparative example in which the second conductive type
여기서, x축은 A-면 격자상수 차이와 반비례(1/A-면 격자상수 차이)하고, Y축은 C-면 격자상수 차이와 반비례(1/C-면 격자상수 차이)하다.Here, the x-axis is inversely proportional to the A-plane lattice constant difference (1 / A-plane lattice constant difference), and the Y-axis is inversely proportional to the C-plane lattice constant difference (1 / C-plane lattice constant difference).
실시 예는 비교 예보다 x축 방향으로 AlGaN의 제2 도전형 제1 반도체층(116)과 3D 모드 P-GaN의 제2 도전형 제2 반도체층(118a)의 수평 불일치(parallel mismatch)를 10%이상 줄일 수 있다. 상기 수평 불일치는 상기 제2 도전형 제1 반도체층(116) 및 3D 모드 P-GaN의 제2 도전형 제2 반도체층(118a)의 성장 시에 스트레인(strain)을 유지되는 정도를 나타내는 스트레인 분산 변수로써, 전위(D) 및 결함을 개선할 수 있다. 여기서, 상기 스트레인(strain)는 x축의 변화량이 적을수록 스트레인(strain)의 변화를 최소화할 수 있고, 스트레인(strain) 변화의 최소화는 스트레인(strain)이 유지됨 또는 스트레인(strain)이 풀리지 않음으로 정의할 수 있다. 상기 스트레인(strain)의 유지는 AlGaN의 제2 도전형 제1 반도체층(116)과 3D 모드 P-GaN의 제2 도전형 제2 반도체층(118a) 사이의 A-면 격자상수 차이가 작아질 수 있다.The embodiment shows a horizontal mismatch between the second conductive type
상기 제2 도전형 제2 반도체층(118a)의 두께는 10㎚ 내지 50㎚일 수 있다. 상기 제2 도전형 제2 반도체층(118a)의 두께가 10㎚ 미만인 경우, 상기 제2 도전형 제1 반도체층(116)으로부터 전위(D)의 벤딩이 어렵고, 상기 전위(D)는 상기 제2 도전형 제3 반도체층(118b)으로 전파될 수 있다. 여기서, 상기 제2 도전형 제3 반도체층(118b)으로 전파된 전위(D)는 V핏이나 크랙이 발생할 수 있다. 상기 V핏이나 크랙은 누설전류를 발생시킬 수 있다. 상기 제2 도전형 제2 반도체층(118a)의 두께가 50㎚ 초과인 경우, 아일랜드 형태로 3D 성장되는 상기 제2 도전형 제2 반도체층(118a) 내부로부터 결함이 발생할 수 있다.The thickness of the second conductive type
상기 제2 도전형 제2 반도체층(118a)과 제2 도전형 제3 반도체층(118b) 사이의 경계면 거칠기(RMS: root mean square)는 1.0㎚이상, 예컨대 1.0㎚~5.0㎚일 수 있다. 실시 예의 상기 제2 도전형 제2 반도체층(118a)은 아일랜드 형태로 3D 성장되어 1.0㎚이상의 상기 제2 도전형 제2 반도체층(118a)과 제2 도전형 제3 반도체층(118b) 사이의 경계면 거칠기(RMS)를 포함할 수 있다.The root mean square (RMS) between the second conductive type
상기 제2 도전형 제2 반도체층(118a)의 도핑 농도는 상기 제2 도전형 제1 반도체층(116) 및 EBL(130)과 대응될 수 있다. 예컨대 상기 제2 도전형 제2 반도체층(118a)의 도핑 농도는 1E19 내지 5E19일 수 있다. 상기 제2 도전형 제2 반도체층(118a)는 상기 제2 도전형 제3 반도체층(118b)보다 낮은 도핑 농도를 가질 수 있다. 상기 제2 도전형 제3 반도체층(118b)의 도핑 농도는 상기 제2 도전형 제2 반도체층(118a), 상기 제2 도전형 제1 반도체층(116) 및 EBL(130) 보다 높을 수 있다. 예컨대 상기 제2 도전형 제3 반도체층(118b)의 도핑 농도는 5E19 내지 1E20일 수 있다. 상기 제2 도전형 제3 반도체층(118b)는 상기 제2 도전형 제2 반도체층(118a), 상기 제2 도전형 제1 반도체층(116) 및 EBL(130) 보다 높은 도핑 농도를 포함하여, 제2 전극(153)과의 오믹 접촉을 구현할 수 있다.The doping concentration of the second conductive type
상기 제2 도전형 제3 반도체층(118b)은 상기 제2 도전형 제2 반도체층(118a) 상에 배치될 수 있다. 상기 제2 도전형 제3 반도체층(118b) 은 상기 제2 도전형 제1 반도체층(116)과 제2 전극(153) 오믹을 위해 제2 도전형 도펀트를 포함하는 GaN일 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 도전형 제3 반도체층(118b)은 상기 제2 전극(153)과 직접 접하는 표면이 평평할 수 있다. 이를 위해 상기 제2 도전형 제3 반도체층(118b)은 2D(2 dimensional) 모드 성장 방법으로 형성될 수 있다. 도 6은 실시 예의 상기 제2 도전형 제3 반도체층(118b)의 표면을 도시한 도면이다. 실시 예의 상기 제2 도전형 제3 반도체층(118b)은 100㎚ 내지 300㎚의 두께를 가질 수 있다.The second conductive type
상기 제2 도전형 제3 반도체층(118b)의 두께가 100㎚ 미만인 경우, 제2 전극(153)과 오믹 접촉이 어려울 수 있고, 상기 제2 도전형 제3 반도체층(118b)의 두께가 300㎚ 초과인 경우, 상기 제2 도전형 제3 반도체층(118b) 내부에서 새로운 결함 발생할 수 있다.When the thickness of the second conductive type
상기 제2 도전형 제3 반도체층(118b)은 표면 거칠기(RMS)를 1㎚이하, 예컨대 0.1㎚~1.0㎚일 수 있다. 실시 예의 상기 제2 도전형 제2 반도체층(116b)은 1㎚이하의 표면 거칠기(RMS)를 포함하여 이후 형성되는 제2 전극(153)과의 접촉 신뢰도를 향상시킬 수 있다.The second conductive type
여기서, 상기 제1 도전형 반도체층(112)은 n형 반도체층, 상기 제2 도전형 제1 반도체층(116), 상기 제2 도전형 제2 반도체층(118a) 및 상기 제2 도전형 제3 반도체층(118b)은 p형 반도체층으로 설명하고 있지만, 이에 한정되는 것은 아니다. 상기 발광구조물(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.Here, the first
상기 제1 전극(151)은 상기 제1 도전형 제2 반도체층(112b) 상에 배치될 수 있다. 상기 제1 전극(151)은 상기 제1 도전형 제2 반도체층(112b)와 전기적으로 연결될 수 있다. 상기 제1 전극(151)은 상기 제2 전극(153)과 전기적으로 절연될 수 있다. 상기 제1 전극(151)은 전도성 산화물, 전도성 질화물 또는 금속일 수 있다. 예컨대 상기 제1 전극(151)은 ITO(Indium Tin Oxide), ITON(ITO Nitride), IZO(Indium Zinc Oxide), IZON(IZO Nitride), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Au, Cu, Ni, Ti, Ti-W, Cr, W, Pt, V, Fe, Mo 물질 중에서 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. The
상기 제2 전극(153)은 상기 제2 도전형 제3 반도체층(118b) 상에 배치될 수 있다. 상기 제2 전극(153)은 상기 제2 도전형 제3 반도체층(118b)과 오믹 접촉될 수 있다. 상기 제2 전극(153)은 전도성 산화물, 전도성 질화물 또는 금속일 수 있다. 예컨대 상기 제2 전극(153)은 ITO(Indium Tin Oxide), ITON(ITO Nitride), IZO(Indium Zinc Oxide), IZON(IZO Nitride), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Au, Cu, Ni, Ti, Ti-W, Cr, W, Pt, V, Fe, Mo 물질 중에서 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.The
실시 예는 3D(3 dimensional) 성장된 상기 제2 도전형 제2 반도체층(118a)에 의해 상기 제2 도전형 제1 반도체층(116)으로부터의 전위(D)를 벤딩시켜 결함을 개선할 수 있다. 즉, 실시 예는 상기 제2 도전형 제2 반도체층(118a)은 이후에 성장되는 상기 제2 도전형 제3 반도체층(118b)으로 전위(D)가 전파되지 않도록 함으로써, 제2 도전형 제2 반도체층(118a)과 상기 제2 도전형 제3 반도체층(118b) 계면에서 TDD(Threading dislocation Density)를 줄일 수 있다.The embodiment can improve the defect by bending the potential D from the second conductive type
실시 예는 제2 도전형 제1 반도체층(116) 상에 3D 모드 성장된 제2 도전형 제2 반도체층(118a)가 배치되어 제2 도전형 제1 반도체층(116)으로부터의 전위(D)를 벤딩시켜 결정성을 향상시킬 수 있다.The second conductive type
실시 예는 전위(D)의 전파를 개선함으로써, 최종 반도체층의 TDD(Threading dislocation Density)를 줄여 발광효율을 개선할 수 있다.The embodiment can improve the luminous efficiency by reducing the TDD (Threading dislocation Density) of the final semiconductor layer by improving the propagation of the potential (D).
실시 예는 제2 도전형 제1 반도체층(116), EBL(130)의 제2 도전형 도펀트의 도핑 농도를 일정하게 유지함으로써, EBL로부터 활성층으로의 p 도펀트의 뒤로 확산(back diffusion)을 개선하여 광 추출 효율을 향상시킬 수 있다.The embodiment improves the back diffusion of the p dopant from the EBL to the active layer by keeping the doping concentration of the second conductive type dopant of the second conductive type
실시 예는 전위(D)나 결함을 개선하여 누설전류에 의한 전기적 특성저하를 개선할 수 있다.The embodiment can improve dislocation D and defects and improve electrical characteristics due to leakage current.
실시 예는 전위(D)나 결함을 개선하여 자외선 발광소자의 fully TE 편광을 구현할 수 있다.The embodiment can realize the fully TE polarized light of the ultraviolet light emitting element by improving the dislocation D and defects.
도 7 내지 도 10은 실시 예의 반도체 소자의 제조방법을 도시한 단면도이다.7 to 10 are cross-sectional views showing a method of manufacturing a semiconductor device of the embodiment.
도 7 및 도 8을 참조하면, 실시 예의 발광소자의 제조방법은 먼저, 기판(101) 상에 AlN 템플릿(111), 제1 도전형 반도체층(112), 활성층(114), EBL(130), 제2 도전형 제1 반도체층(116), 제2 도전형 제2 반도체층(118a) 및 제2 도전형 제3 반도체층(118b)이 형성될 수 있다.7 and 8, a method of manufacturing a light emitting device according to an embodiment of the present invention includes firstly an
상기 기판(101), AlN 템플릿(111), 제1 도전형 반도체층(112), 활성층(114), EBL(130), 제2 도전형 제1 반도체층(116)의 재료 및 구성간의 연결관계는 도 1 및 도 2의 기술적 특징을 채용할 수 있다. A connection relationship between materials and configurations of the
상기 AlN 템플릿(111), 제1 도전형 반도체층(112), 활성층(114), EBL(130), 제2 도전형 제1 반도체층(116) 및 제2 도전형 제2 반도체층(118a)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법으로 형성될 수 있으나, 이에 한정되는 것은 아니다.The
상기 제2 도전형 제2 반도체층(118a)은 상기 제2 도전형 제1 반도체층(116) 상에 형성될 수 있다. 상기 제2 도전형 제2 반도체층(118a)은 상기 제2 도전형 제1 반도체층(116)으로부터의 전위를 벤딩시키는 기능을 포함할 수 있다. 이를 위해 상기 제2 도전형 제2 반도체층(118a)은 3D 성장될 수 있다. 상기 제2 도전형 제2 반도체층(118a)은 이후에 성장되는 상기 제2 도전형 제3 반도체층(118b)의 버퍼 기능을 가질 수 있다. 상기 제2 도전형 제2 반도체층(118a)은 상기 제2 도전형 제1 반도체층(116)으로부터의 전위를 벤딩시켜 결함을 개선함으로써, EBL(130)으로부터 활성층(114)으로 제2 도전형 도펀트의 뒤로 확산(back diffusion)을 개선할 수 있다. 실시 예는 제2 도전형 제1 반도체층(116)의 안정적인 도핑을 구현할 수 있다.The second conductive type
상기 제2 도전형 제2 반도체층(118a)은 제2 도전형 도펀트를 포함하는 GaN일 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 도전형 제2 반도체층(118a)은 상기 제2 도전형 제1 반도체층(116)로부터의 전위를 3D 성장으로 벤딩시킬 수 있다. 즉, 상기 제2 도전형 제2 반도체층(118a)은 상기 제2 도전형 제1 반도체층(116)으로부터의 전위를 C-면 방향에서 A-면 방향으로 벤딩시킴으로써, 상기 제2 도전형 제3 반도체층(118b)으로의 전위 전파를 개선할 수 있고, 상기 제2 도전형 제3 반도체층(118b)과의 계면에서 TDD(Threading dislocation Density)를 줄일 수 있다.The second conductive type
상기 제2 도전형 제2 반도체층(118a)의 두께는 10㎚ 내지 50㎚일 수 있다. 상기 제2 도전형 제2 반도체층(118a)의 두께가 10㎚ 미만인 경우, 상기 제2 도전형 제1 반도체층(116)으로부터 전위의 벤딩이 어렵고, 상기 전위는 상기 제2 도전형 제3 반도체층(118b)으로 전파될 수 있다. 여기서, 상기 제2 도전형 제3 반도체층(118b)으로 전파된 전위는 V핏이나 크랙이 발생할 수 있다. 상기 V핏이나 크랙은 누설전류를 발생시킬 수 있다. 상기 제2 도전형 제2 반도체층(118a)의 두께가 50㎚ 초과인 경우, 아일랜드 형태로 3D 성장되는 상기 제2 도전형 제2 반도체층(118a) 내부로부터 결함이 발생할 수 있다.The thickness of the second conductive type
상기 제2 도전형 제2 반도체층(118a)과 제2 도전형 제3 반도체층(118b) 사이의 경계면 거칠기(RMS: root mean square)는 1.0㎚이상, 예컨대 1.0㎚~5.0㎚일 수 있다. 실시 예의 상기 제2 도전형 제2 반도체층(118a)은 아일랜드 형태로 3D 성장되어 1.0㎚이상의 상기 제2 도전형 제2 반도체층(118a)과 제2 도전형 제3 반도체층(118b) 사이의 경계면 거칠기(RMS)를 포함할 수 있다.The root mean square (RMS) between the second conductive type
상기 제2 도전형 제2 반도체층(118a)의 도핑 농도는 상기 제2 도전형 제1 반도체층(116) 및 EBL(130)과 대응될 수 있다. 예컨대 상기 제2 도전형 제2 반도체층(118a)의 도핑 농도는 1E19 내지 5E19일 수 있다. 상기 제2 도전형 제2 반도체층(118a)는 상기 제2 도전형 제3 반도체층(118b)보다 낮은 도핑 농도를 가질 수 있다. 상기 제2 도전형 제3 반도체층(118b)의 도핑 농도는 상기 제2 도전형 제2 반도체층(118a), 상기 제2 도전형 제1 반도체층(116) 및 EBL(130) 보다 높을 수 있다. 예컨대 상기 제2 도전형 제3 반도체층(118b)의 도핑 농도는 5E19 내지 1E20일 수 있다. 상기 제2 도전형 제3 반도체층(118b)는 상기 제2 도전형 제2 반도체층(118a), 상기 제2 도전형 제1 반도체층(116) 및 EBL(130) 보다 높은 도핑 농도를 포함하여, 제2 전극(153)과의 오믹 접촉을 구현할 수 있다.The doping concentration of the second conductive type
상기 제2 도전형 제3 반도체층(118b)은 상기 제2 도전형 제2 반도체층(118a) 상에 배치될 수 있다. 상기 제2 도전형 제3 반도체층(118b)은 상기 제2 도전형 제1 반도체층(116)과 제2 전극(153) 오믹을 위해 제2 도전형 도펀트를 포함하는 GaN일 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 도전형 제3 반도체층(118b)은 상기 제2 전극(153)과 직접 접하는 표면이 평평할 수 있다. 이를 위해 상기 제2 도전형 제3 반도체층(118b)은 2D 성장 방법으로 형성될 수 있다. 도 6은 실시 예의 상기 제2 도전형 제3 반도체층(118b)의 표면을 도시한 도면이다. 실시 예의 상기 제2 도전형 제3 반도체층(118b)은 100㎚ 내지 300㎚의 두께를 가질 수 있다. The second conductive type
상기 제2 도전형 제3 반도체층(118b)의 두께가 100㎚ 미만인 경우, 제2 전극(153)과 오믹 접촉이 어려울 수 있고, 상기 제2 도전형 제3 반도체층(118b)의 두께가 300㎚ 초과인 경우, 상기 제2 도전형 제3 반도체층(118b) 내부에서 새로운 결함 발생할 수 있다.When the thickness of the second conductive type
상기 제2 도전형 제3 반도체층(118b)은 표면 거칠기(RMS)를 1㎚이하, 예컨대 0.1㎚~1.0㎚일 수 있다. 실시 예의 상기 제2 도전형 제2 반도체층(116b)은 1㎚이하의 표면 거칠기(RMS)를 포함하여 이후 형성되는 제2 전극(153)과의 접촉 신뢰도를 향상시킬 수 있다.The second conductive type
여기서, 상기 제1 도전형 반도체층(112)은 n형 반도체층, 상기 제2 도전형 제1 반도체층(116), 상기 제2 도전형 제2 반도체층(118a) 및 상기 제2 도전형 제3 반도체층(118b)은 p형 반도체층으로 설명하고 있지만, 이에 한정되는 것은 아니다. 상기 발광구조물(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.Here, the first
도 9를 참조하면, 제1 및 제2 전극(151, 153)은 발광구조물(110) 상에 형성될 수 있다. 상기 발광구조물(110)은 메사 에칭을 통해서 제1 도전형 반도체층(112)의 일부가 상기 활성층(114), EBL(130), 제2 도전형 제1 반도체층(116), 제2 도전형 제2 반도체층(118a) 및 제2 도전형 제3 반도체층(118b)으로부터 노출될 수 있다.Referring to FIG. 9, the first and
상기 제1 전극(151)은 노출된 상기 제1 도전형 반도체층(112) 상에 형성될 수 있다. 상기 제1 전극(151)은 상기 제1 도전형 반도체층(112)과 전기적으로 연결될 수 있다. 상기 제1 전극(151)은 상기 제2 전극(153)과 전기적으로 절연될 수 있다.The
상기 제2 전극(153)은 상기 제2 도전형 제1 반도체층(116) 상에 형성될 수 있다. 상기 제2 전극(153)은 상기 제2 도전형 제1 반도체층(116)와 전기적으로 연결될 수 있다.The
상기 제1 및 제2 전극(151, 153)은 전도성 산화물, 전도성 질화물 또는 금속일 수 있다. 예컨대 상기 제1 및 제2 전극(151, 153)은 ITO(Indium Tin Oxide), ITON(ITO Nitride), IZO(Indium Zinc Oxide), IZON(IZO Nitride), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Au, Cu, Ni, Ti, Ti-W, Cr, W, Pt, V, Fe, Mo 물질 중에서 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.The first and
도 10을 참조하면, 실시 예는 제1 및 제2 전극(151, 153)이 하부에 배치되는 플립칩 구조일 수 있다. 제1 절연층(161)은 상기 제1 및 제2 전극(151, 153)의 하부면 일부를 노출시키고, 발광구조물(110)과 상에 형성될 수 있다. 상기 제1 절연층(161)은 상기 제1 및 제2 전극(151, 153)이 배치된 상기 발광구조물(110)의 아래와 접할 수 있다. Referring to FIG. 10, the embodiment may be a flip chip structure in which the first and
상기 제1 절연층(161)으로부터 노출된 상기 제1 및 제2 전극(151, 153)의 하부면 상에 제1 및 제2 연결전극(171, 173)이 형성될 수 있다. 상기 제1 및 제2 연결전극(171, 173)은 도금공정으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 절연층(161)은 산화물 또는 질화물일 수 있다. 예컨대 상기 제1 절연층(161)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택될 수 있다.First and
상기 제1 및 제2 연결전극(171, 173)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금일 수 있다. 상기 제1 및 제2 연결전극(171, 173)은 상기 금속 또는 합금과 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide), IZTO(Indium-Zinc-Tin-Oxide), IAZO(Indium-Aluminum-Zinc-Oxide), IGZO(Indium-Gallium-Zinc-Oxide), IGTO(Indium-Gallium-Tin-Oxide), AZO(Aluminum-Zinc-Oxide), ATO(Antimony-Tin-Oxide) 등의 투명 전도성 물질의 단층 또는 다층일 수 있다.The first and
제2 절연층(163)은 상기 제1 절연층(161) 아래에 형성될 수 있고, 상기 제1 절연층(161)과 직접 접할 수 있다. 상기 제2 절연층(163)은 상기 제1 및 제2 연결전극(171, 173)의 하부를 노출시키고, 상기 제1 및 제2 연결전극(171, 173)의 측부 상에 형성될 수 있다. 상기 제2 절연층(163)은 실리콘 또는 에폭시와 같은 수지물 내에 열 확산제를 첨가하여 형성될 수 있다. 상기 열 확산제는 Al, Cr, Si, Ti, Zn, Zr과 같은 물질을 갖는 산화물, 질화물, 불화물, 황화물 중 적어도 하나의 물질 예컨대, 세라믹 재질을 포함할 수 있다. 상기 열 확산제는 소정 크기의 분말 입자, 알갱이, 필러(filler), 첨가제로 정의될 수 있다. 상기 제2 절연층(163)은 생략 될 수도 있다.The second
제1 및 제2 패드(181, 183)은 상기 제2 절연층(163)으로부터 노출된 제1 및 제2 연결전극(171, 173) 상에 형성될 수 있다. 상기 제1 및 제2 패드(181, 183)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금일 수 있다. 상기 제1 및 제2 패드(181, 183)은 상기 금속 또는 합금과 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide), IZTO(Indium-Zinc-Tin-Oxide), IAZO(Indium-Aluminum-Zinc-Oxide), IGZO(Indium-Gallium-Zinc-Oxide), IGTO(Indium-Gallium-Tin-Oxide), AZO(Aluminum-Zinc-Oxide), ATO(Antimony-Tin-Oxide) 등의 투명 전도성 물질의 단층 또는 다층일 수 있다.The first and
실시 예는 제1 도전형 반도체층(112) 위에 배치된 기판(101)을 포함하고 있지만, 이에 한정되는 것은 아니다. 예컨대 상기 기판(101)은 레이저 리프트 오프(LLO: Laser Lift Off) 공정에 의해 제거될 수 있다. 여기서, 상기 레이저 리프트 오프 공정(LLO)은 상기 기판(101)의 하부면에 레이저를 조사하여, 상기 기판(101)과 상기 발광구조물(110)을 서로 박리시키는 공정이다.Although the embodiment includes the
실시 예는 제2 도전형 제1 반도체층(116) 상에 3D 모드 성장된 제2 도전형 제2 반도체층(118a)가 배치되어 제2 도전형 제1 반도체층(116)으로부터의 전위를 벤딩시켜 결정성을 향상시킬 수 있다.In the embodiment, the second conductive type
실시 예는 전위의 전파를 개선함으로써, 최종 반도체층의 TDD(Threading dislocation Density)를 줄여 발광효율을 개선할 수 있다.Embodiments can improve the emission efficiency by reducing TDD (Threading dislocation Density) of the final semiconductor layer by improving the propagation of potential.
실시 예는 제2 도전형 제1 반도체층(116), EBL(130)의 제2 도전형 도펀트의 도핑 농도를 일정하게 유지함으로써, EBL로부터 활성층으로의 p 도펀트의 뒤로 확산(back diffusion)을 개선하여 광 추출 효율을 향상시킬 수 있다.The embodiment improves the back diffusion of the p dopant from the EBL to the active layer by keeping the doping concentration of the second conductive type dopant of the second conductive type
실시 예는 전위나 결함을 개선하여 누설전류에 의한 전기적 특성저하를 개선할 수 있다.The embodiment can improve dislocations and defects to improve electrical characteristics due to leakage currents.
실시 예는 전위나 결함을 개선하여 자외선 발광소자의 fully TE 편광을 구현할 수 있다.Embodiments can improve dislocations and defects to realize fully TE polarized light of an ultraviolet light emitting device.
도 11은 실시 예에 따른 발광소자 패키지를 도시한 단면도이다.11 is a cross-sectional view illustrating a light emitting device package according to an embodiment.
도 11에 도시된 바와 같이, 실시 예의 발광소자 패키지(200)는 발광소자(100), 패키지 몸체(201), 방열 프레임(210), 보호소자(260), 제1 및 제2 리드프레임(220, 230)을 포함할 수 있다.11, the light emitting
상기 패키지 몸체(201)는 투광성 재질, 반사성 재질, 절연성 재질 중 적어도 하나를 포함할 수 있다. 상기 패키지 몸체(201)는 상기 발광소자(100)로부터 방출된 광에 대해, 반사율이 투과율보다 더 높은 물질을 포함할 수 있다. 상기 패키지 몸체(201)는 수지 계열의 절연 물질일 수 있다. 예컨대 상기 패키지 몸체(201)는 폴리프탈아미드(PPA: Polyphthalamide), 에폭시 또는 실리콘 재질과 같은 수지 재질, 실리콘(Si), 금속 재질, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 상기 패키지 몸체(201)는 예컨대 탑뷰 형상이 정사각형 일 수 있으나, 이에 한저오디는 것은 아니다. 상기 패키지 몸체(201)의 탑뷰형상은 원형 또는 다각형 형상일 수 있다. The
상기 패키지 몸체(201)는 제1 및 제2 리드 프레임(220, 230)과 결합될 수 있다. 상기 몸체(120)는 상기 제1 및 제2 리드 프레임(220, 230)의 상부면 일부를 노출시키는 캐비티(203)를 포함할 수 있다. 상기 캐비티(203)는 상기 제1 리드 프레임(220)의 상부면 일부를 노출시킬 수 있고, 상기 제2 리드 프레임(230)의 상부면 일부를 노출시킬 수 있다. The
상기 제1 및 제2 리드 프레임(220, 230)은 일정 간격 이격되어 상기 패키지 몸체(201)와 결합될 수 있다. 상기 제2 리드 프레임(230)은 상기 발광소자(100) 및 상기 보호소자(260)가 배치될 수 있고, 상기 제1 리드 프레임(220)에는 상기 발광소자(100)의 제1 와이어(100W1) 및 상기 보호소자(260)의 와이어(260W)가 접속될 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 및 제2 리드 프레임(220, 230)은 도전성 물질을 포함할 수 있다. 예컨대 상기 제1 및 제2 리드 프레임(220, 230)은 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P), 철(Fe), 주석(Sn), 아연(Zn), 알루미늄(Al) 중 적어도 하나를 포함할 수 있으며, 복수의 층으로 형성될 수 있다. 예컨대 실시 예의 제1 및 제2 리드 프레임(220, 230)은 구리(Cu)를 포함하는 베이스층과 상기 베이스층을 덮는 은(Ag)을 포함하는 산화 방지층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.The first and second lead frames 220 and 230 may be spaced apart from each other and coupled with the
상기 제2 리드 프레임(230)은 상기 캐비티(203)의 중심영역에 노출되는 제1 리드부(231a), 상기 제1 리드 프레임(220)과 대각선으로 대칭되어 상기 제1 리드 프레임(220)의 형상과 대응되는 제2 리드부(231b), 상기 보호소자(260)가 실장되는 캐비티(203)의 모서리 영역 및 대각선 모서리 영역에 배치된 제3 리드부(231c)를 포함할 수 있다. 상기 제1 내지 제3 리드부(231a, 231b, 131c)는 상기 캐비티(203) 바닥면에 노출되는 상기 제2 리드 프레임(230)의 상부면으로 면적 및 너비를 포함하는 형상은 다양하게 변경될 수 있다.The
상기 제1 리드 프레임(220)은 상기 제2 리드부(231b)와 대칭되는 대각선에 굴곡구조를 가질 수 있으나, 이에 한정되는 것은 아니다.The
상기 방열 프레임(210)은 제1 및 제2 방열전극(211, 213)을 포함하고, 상기 제1 방열전극(211)은 제1 와이어(100W1)와 연결되는 제1 패드부(211a)를 포함하고, 상기 제2 방열전극(213)은 제2 와이어(100W2)와 연결되는 제2 패드부(213a)를 포함할 수 있다.The
상기 발광소자(100)는 상기 방열 프레임(210) 상에 실장될 수 있다. 실시 예에서는 방열 프레임(210)을 포함하는 발광소자 패키지를 한정하고 있지만, 방열 프레임(210)은 생략될 수 있다. 상시 방열 프레임(210)이 생략된 경우, 상기 발광소자(100)는 패키지 몸체(201)상에 배치될 수도 있다. 상기 발광소자(100)는 도 1 내지 도 10의 기술적 특징을 포함할 수 있다.The
상기 보호소자(260)는 상기 제3 리드부(231c) 상에 배치될 수 있다. 상기 보호소자(260)는 상기 패키지 몸체(201)로부터 노출된 상기 제2 리드 프레임(230)의 상부면 상에 배치될 수 있다. 상기 보호소자(260)는 제너 다이오드, 사이리스터(Thyristor), TVS(Transient Voltage Suppression) 등일 수 있으나, 이에 한정되는 것은 아니다. 실시 예의 보호소자(160)는 ESD(Electro Static Discharge)로부터 상기 발광소자(100)를 보호하는 제너 다이오드를 일 예로 설명하도록 한다. 상기 보호소자(260)는 와이어를 통해서 상기 제1 리드 프레임(130)과 연결될 수 있다. The
실시 예의 발광소자 패키지는 반도체층 간의 격자상수 차이를 개선하는 발광소자(100)를 포함하여, 특히 자외선 발광소자의 fully TE 편광을 구현할 수 있다.The light emitting device package of the embodiment includes the
상술한 발광소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있다. 상기 발광소자 패키지는 예컨대 캐비티를 갖는 몸체와, 몸체에 결합된 리드전극을 포함할 수 있고, 상기 발광소자는 상기 몸체 상에 배치되어 상기 리드전극과 전기적으로 연결될 수 있다.The above-described light emitting device is constituted by a light emitting device package and can be used as a light source of an illumination system. The light emitting device package may include, for example, a body having a cavity and a lead electrode coupled to the body, and the light emitting device may be disposed on the body and electrically connected to the lead electrode.
상기 발광소자는 예컨대 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.The light emitting device can be used as a light source of a video display device or a lighting device, for example.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.When used as a backlight unit of a video display device, it can be used as an edge-type backlight unit or as a direct-type backlight unit. When used as a light source of a lighting device, it can be used as a regulator or bulb type. It is possible.
발광소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.The light emitting element includes a laser diode in addition to the light emitting diode described above.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.The laser diode may include the first conductivity type semiconductor layer, the active layer and the second conductivity type semiconductor layer having the above-described structure, like the light emitting element. Then, electro-luminescence (electroluminescence) phenomenon in which light is emitted when an electric current is applied after bonding the p-type first conductivity type semiconductor and the n-type second conductivity type semiconductor is used, And phase. That is, the laser diode can emit light having one specific wavelength (monochromatic beam) with the same phase and in the same direction by using a phenomenon called stimulated emission and a constructive interference phenomenon. It can be used for optical communication, medical equipment and semiconductor processing equipment.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.As the light receiving element, a photodetector, which is a kind of transducer that detects light and converts the intensity of the light into an electric signal, is exemplified. As such a photodetector, a photodiode (e.g., a PD with a peak wavelength in a visible blind spectral region or a true blind spectral region), a photodiode (e.g., a photodiode such as a photodiode (silicon, selenium), a photoconductive element (cadmium sulfide, cadmium selenide) , Photomultiplier tube, phototube (vacuum, gas-filled), IR (Infra-Red) detector, and the like.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다. In addition, a semiconductor device such as a photodetector may be fabricated using a direct bandgap semiconductor, which is generally excellent in photo-conversion efficiency. Alternatively, the photodetector has a variety of structures, and the most general structure includes a pinned photodetector using a pn junction, a Schottky photodetector using a Schottky junction, and a metal-semiconductor metal (MSM) photodetector have.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.The photodiode, like the light emitting device, may include the first conductivity type semiconductor layer having the structure described above, the active layer, and the second conductivity type semiconductor layer, and may have a pn junction or a pin structure. The photodiode operates by applying reverse bias or zero bias. When light is incident on the photodiode, electrons and holes are generated and a current flows. At this time, the magnitude of the current may be approximately proportional to the intensity of the light incident on the photodiode.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. A photovoltaic cell or a solar cell is a type of photodiode that can convert light into current. The solar cell, like the light emitting device, may include the first conductivity type semiconductor layer, the active layer and the second conductivity type semiconductor layer having the above-described structure.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.In addition, it can be used as a rectifier of an electronic circuit through a rectifying characteristic of a general diode using a p-n junction, and can be applied to an oscillation circuit or the like by being applied to a microwave circuit.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다. 이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In addition, the above-described semiconductor element is not necessarily implemented as a semiconductor, and may further include a metal material as the case may be. For example, a semiconductor device such as a light receiving element may be implemented using at least one of Ag, Al, Au, In, Ga, N, Zn, Se, P, or As, Or may be implemented using a doped semiconductor material or an intrinsic semiconductor material. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.
101: 기판
110: 발광구조물
111: AlN 템플릿
112: 제1 도전형 반도체층
114: 활성층
130: 전자차단층(EBL:electron blocking layer)
116: 제2 도전형 제1 반도체층
118a: 제2 도전형 제2 반도체층
118b: 제2 도전형 제3 반도체층101: substrate
110: light emitting structure
111: AlN template
112: first conductive type semiconductor layer
114:
130: Electron blocking layer (EBL)
116: second conductive type first semiconductor layer
118a: second conductive type second semiconductor layer
118b: the second conductive type third semiconductor layer
Claims (14)
상기 제1 도전형 반도체층 상에 활성층;
상기 활성층 상에 전자차단층(EBL);
상기 EBL 상에 배치되고 AlGaN을 포함하는 제2 도전형 제1 반도체층;
상기 제2 도전형 제1 반도체층 상에 제2 도전형 제2 반도체층; 및
상기 제2 도전형 제2 반도체층 상에 제2 도전형 제3 반도체층을 포함하고,
상기 제2 도전형 제2 반도체층과 상기 제2 도전형 제3 반도체층의 경계면 거칠기(RMS: root mean square)는 상기 제2 도전형 제3 반도체층의 표면 거칠기보다 큰 반도체 소자.
A first conductive semiconductor layer;
An active layer on the first conductive semiconductor layer;
An electron blocking layer (EBL) on the active layer;
A second conductive type first semiconductor layer disposed on the EBL and including AlGaN;
A second conductive type second semiconductor layer on the second conductive type first semiconductor layer; And
And a second conductive type third semiconductor layer on the second conductive type second semiconductor layer,
Wherein a root mean square (RMS) between the second conductive type second semiconductor layer and the second conductive type third semiconductor layer is greater than a surface roughness of the second conductive type third semiconductor layer.
상기 제2 도전형 제2 반도체층과 상기 제2 도전형 제3 반도체층의 경계면 거칠기는 1.0㎚~5.0㎚인 반도체 소자.
The method according to claim 1,
And the interface roughness between the second conductive type second semiconductor layer and the second conductive type third semiconductor layer is 1.0 nm to 5.0 nm.
상기 제2 도전형 제3 반도체층의 표면 거칠기는 0.1㎚~1.0㎚인 반도체 소자.
The method according to claim 1,
And the surface roughness of the second conductive type third semiconductor layer is 0.1 nm to 1.0 nm.
상기 제2 도전형 제2 반도체층은 10㎚ 내지 50㎚의 두께를 갖는 반도체 소자.
The method according to claim 1,
And the second conductive type second semiconductor layer has a thickness of 10 nm to 50 nm.
상기 제2 도전형 제3 반도체층은 100㎚ 내지 300㎚의 두께를 갖는 반도체 소자.
The method according to claim 1,
And the second conductive type third semiconductor layer has a thickness of 100 nm to 300 nm.
상기 제2 도전형 제3 반도체층은 상기 EBL, 상기 제2 도전형 제1 반도체층 및 상기 제2 도전형 제2 반도체층 보다 높은 도핑 농도를 갖는 반도체 소자.
The method according to claim 1,
And the second conductive type third semiconductor layer has a higher doping concentration than the EBL, the second conductive type first semiconductor layer, and the second conductive type second semiconductor layer.
상기 제2 도전형 제2 반도체층은 1E19 내지 5E19의 도핑 농도를 갖는 반도체 소자.
The method according to claim 1,
And the second conductive type second semiconductor layer has a doping concentration of 1E19 to 5E19.
상기 제2 도전형 제3 반도체층은 5E19 내지 1E20의 도핑 농도를 갖는 반도체 소자.
The method according to claim 1,
And the second conductive type third semiconductor layer has a doping concentration of 5E19 to 1E20.
상기 제2 도전형 제1 반도체층 상에 제2 도전형 제2 반도체층이 3D(3 dimensional) 모드로 성장되는 단계; 및
상기 제2 도전형 제2 반도체층 상에 제2 도전형 제3 반도체층이 2D(2 dimensional) 모드로 성장되는 단계를 포함하는 반도체 소자 제조방법.
A first conductive semiconductor layer on the substrate; an active layer on the first conductive semiconductor layer; Growing an EBL on the active layer and a first conductive semiconductor layer on the EBL;
Growing a second conductive type second semiconductor layer on the second conductive type first semiconductor layer in a 3D (three dimensional) mode; And
And growing a second conductive type third semiconductor layer on the second conductive type second semiconductor layer in a 2D (2D) mode.
상기 제2 도전형 제1 반도체층은 AlxGa1-xN (0<x<1)의 조성식을 갖고,
상기 제2 도전형 제2 반도체층과 상기 제2 도전형 제3 반도체층의 경계면 거칠기(RMS: root mean square)는 상기 제2 도전형 제3 반도체층의 표면 거칠기보다 큰 반도체 소자 제조방법.
10. The method of claim 9,
Wherein the second conductive type first semiconductor layer has a composition formula of Al x Ga 1-x N (0 < x < 1)
Wherein a root mean square (RMS) between the second conductive type second semiconductor layer and the second conductive type third semiconductor layer is greater than a surface roughness of the second conductive type third semiconductor layer.
상기 제2 도전형 제2 반도체층과 상기 제2 도전형 제3 반도체층의 경계면 거칠기는 1.0㎚~5.0㎚이고,
상기 제2 도전형 제3 반도체층의 표면 거칠기는 0.1㎚~1.0㎚인 반도체 소자 제조방법.
10. The method of claim 9,
The interface roughness of the second conductivity type second semiconductor layer and the second conductivity type third semiconductor layer is 1.0 nm to 5.0 nm,
And the surface roughness of the second conductivity type third semiconductor layer is 0.1 nm to 1.0 nm.
상기 제2 도전형 제2 반도체층은 10㎚ 내지 50㎚의 두께를 갖고,
상기 제2 도전형 제3 반도체층은 100㎚ 내지 300㎚의 두께를 갖는 반도체 소자 제조방법.
10. The method of claim 9,
The second conductive type second semiconductor layer has a thickness of 10 nm to 50 nm,
And the second conductive type third semiconductor layer has a thickness of 100 nm to 300 nm.
상기 제2 도전형 제2 반도체층은 1E19 내지 5E19의 도핑 농도를 갖고,
상기 제2 도전형 제3 반도체층은 5E19 내지 1E20의 도핑 농도를 갖는 반도체 소자 제조방법.
10. The method of claim 9,
The second conductive type second semiconductor layer has a doping concentration of 1E19 to 5E19,
And the second conductive type third semiconductor layer has a doping concentration of 5E19 to 1E20.
상기 패키지 몸체와 결합된 제1 및 제2 리드 프레임; 및
상기 패키지 몸체에 배치된 도 1 내지 도 8 중 어느 하나의 발광소자를 포함하는 발광소자 패키지.A package body;
First and second lead frames coupled to the package body; And
The light emitting device package according to any one of claims 1 to 8, wherein the light emitting device is disposed on the package body.
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