KR20190135078A - Semiconductor device and semiconductor device package - Google Patents

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KR20190135078A
KR20190135078A KR1020180060067A KR20180060067A KR20190135078A KR 20190135078 A KR20190135078 A KR 20190135078A KR 1020180060067 A KR1020180060067 A KR 1020180060067A KR 20180060067 A KR20180060067 A KR 20180060067A KR 20190135078 A KR20190135078 A KR 20190135078A
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임현철
한재웅
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엘지이노텍 주식회사
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Abstract

The present invention relates to a semiconductor device and a semiconductor device package. According to the embodiment of the semiconductor device includes: a first conductive semiconductor layer to which doping of an N-type impurity is applied; an active layer installed on the first conductive semiconductor layer; a first blocking layer installed on the active layer, wherein the doping of a P-type impurity is applied to the first blocking layer; and a light emitting structure including a second conductive semiconductor layer installed on the first blocking layer, wherein the doping of the P-type impurity is applied to the second conductive semiconductor layer. When a first ion, which is not chemically combined with the light emitting structure, is radiated to the light emitting structure, Si and Mg ions are radiated to a second ion by being scattered with the first ion. The first conductive semiconductor layer includes: a first area having the highest strength of the SI ion in the light emitting structure; a second area installed on the first area and having the strength of the Si ion lower than the strength of the Si ion in the first area; and a third area installed on the second area and having the strength of the Si ion lower than the strength of the Si ion in the first area. A fourth area is included between the first area and the second area, and the strength of the Si ion in the fourth area becomes lower from the first area toward the second area. A change rate of the strength of the Si ion on the depth of the first area and the second area is smaller than the change rate of the strength of the Si ion about the depth of the fourth area. Each of the first to third area has first to third ion strength value which is a maximum Si ion strength value in the each area. The third area has the highest strength of an Mg ion in the first conductive semiconductor layer. The third area has a fourth ion strength value which is a maximum Mg ion strength value. The third ion strength value is smaller than the first ion strength value but is larger than the second ion strength value.

Description

반도체 소자 및 반도체 소자 패키지{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE PACKAGE}Semiconductor Devices and Semiconductor Device Packages {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE PACKAGE}

실시예는 반도체 소자 및 이를 포함하는 반도체 소자 패키지에 관한 것이다.Embodiments relate to a semiconductor device and a semiconductor device package including the same.

GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.A semiconductor device including a compound such as GaN, AlGaN, etc. has many advantages, such as having a wide and easy to adjust band gap energy, and can be used in various ways as a light emitting device, a light receiving device, and various diodes.

특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 황색, 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. In particular, light emitting devices such as light emitting diodes or laser diodes using Group 3-Group 5 or Group 2-6 compound semiconductor materials have been developed using thin film growth technology and device materials. There is an advantage that can implement light of various wavelength bands such as green, blue and ultraviolet. In addition, a light emitting device such as a light emitting diode or a laser diode using a group 3 to 5 or 2 to 6 group compound semiconductor material may implement a white light source having high efficiency by using a fluorescent material or combining colors. Such a light emitting device has advantages of low power consumption, semi-permanent life, fast response speed, safety and environmental friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps.

뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.In addition, when a light-receiving device such as a photodetector or a solar cell is also fabricated using a Group 3-5 Group 2 or Group 6 compound semiconductor material, development of device materials absorbs light in various wavelength ranges to generate a photocurrent. As a result, light in various wavelengths can be used from gamma rays to radio wavelengths. In addition, such a light receiving device has the advantages of fast response speed, safety, environmental friendliness and easy control of the device material, so that it can be easily used in power control or microwave circuits or communication modules.

따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Therefore, the semiconductor device may replace a light emitting diode backlight, a fluorescent lamp, or an incandescent bulb, which replaces a cold cathode tube (CCFL) constituting a backlight module of an optical communication means, a backlight of a liquid crystal display (LCD) display device. Applications are expanding to include white light emitting diode lighting devices, automotive headlights and traffic lights, and sensors that detect gas or fire. In addition, the semiconductor device may be extended to high frequency application circuits, other power control devices, and communication modules.

발광소자(Light Emitting DeVice)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.The light emitting device (Light Emitting DeVice) can be provided as a pn junction diode of the characteristic that the electrical energy is converted to light energy using, for example, Group 3-5 elements or Group 2-6 elements on the periodic table. Various wavelengths can be realized by adjusting the composition ratio.

예를 들어, 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 자외선(UV) 발광소자, 청색(Blue) 발광소자, 녹색(Green) 발광소자, 노란색(Yellow) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.For example, nitride semiconductors are receiving great attention in the field of optical devices and high power electronic devices due to their high thermal stability and wide bandgap energy. In particular, ultraviolet (UV) light emitting devices, blue light emitting devices, green light emitting devices, yellow light emitting devices, and red light emitting devices using nitride semiconductors are commercially used and widely used.

예를 들어, 자외선 발광소자의 경우, 200nm~400nm의 파장대에 분포되어 있는 빛을 발생하는 발광 다이오드로서, 상기 파장대역에서, 단파장의 경우, 살균, 정화 등에 사용되며, 장파장의 경우 노광기 또는 경화기 등에 사용될 수 있다.For example, in the case of an ultraviolet light emitting device, a light emitting diode which emits light distributed in a wavelength range of 200 nm to 400 nm, and is used in the wavelength band, for short wavelengths, for sterilization and purification, and for long wavelengths, an exposure machine or a curing machine. Can be used.

자외선은 파장이 긴 순서대로 UV-A(315nm~400nm), UV-B(280nm~315nm), UV-C (200nm~280nm) 세 가지로 나뉠 수 있다. UV-A(315nm~400nm) 영역은 산업용 UV 경화, 인쇄 잉크 경화, 노광기, 위폐 감별, 광촉매 살균, 특수조명(수족관/농업용 등) 등의 다양한 분야에 응용되고 있고, UV-B(280nm~315nm) 영역은 의료용으로 사용되며, UV-C(200nm~280nm) 영역은 공기 정화, 정수, 살균 제품 등에 적용되고 있다. Ultraviolet rays can be classified into UV-A (315nm ~ 400nm), UV-B (280nm ~ 315nm), and UV-C (200nm ~ 280nm) in order of long wavelength. The UV-A (315nm ~ 400nm) area is applied to various fields such as industrial UV curing, printing ink curing, exposure machine, forgery discrimination, photocatalyst sterilization, special lighting (aquarium / agriculture, etc.), and UV-B (280nm ~ 315nm). ) Area is used for medical purposes, UV-C (200nm ~ 280nm) area is applied to air purification, water purification, sterilization products.

한편, 고출력을 제공할 수 있는 반도체 소자가 요구됨에 따라 전원을 인가하여 출력을 높일 수 있는 반도체 소자에 대한 연구가 진행되고 있다.Meanwhile, as semiconductor devices capable of providing high outputs are required, research on semiconductor devices capable of increasing output by applying power is being conducted.

또한, 반도체 소자의 광 추출 효율을 향상시키고, 패키지 단에서의 광도를 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다.In addition, studies have been conducted to improve the light extraction efficiency of semiconductor devices and to improve the brightness at the package stage.

또한, 반도체 소자에 있어서, 공정 효율 향상 및 구조 변경을 통하여 제조 단가를 줄일 수 있고, 제조 수율을 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다.In addition, in the semiconductor device, research has been conducted on ways to reduce manufacturing cost and improve manufacturing yield by improving process efficiency and structural changes.

실시예는 광 출력을 향상시킬 수 있는 반도체 소자 및 반도체 소자 패키지를 제공하고자 한다.Embodiments provide a semiconductor device and a semiconductor device package capable of improving light output.

또한, 실시예는 전기적 특성을 향상시킬 수 있는 반도체 소자 및 반도체 소자 패키지를 제공하고자 한다.In addition, the embodiment provides a semiconductor device and a semiconductor device package capable of improving electrical characteristics.

또한, 실시예는 공정 효율을 감소시킬 수 있는 반도체 소자 및 반도체 소자 패키지를 제공하고자 한다.In addition, the embodiment provides a semiconductor device and a semiconductor device package that can reduce the process efficiency.

실시예에 따른 반도체 소자는 n형 불순물이 도핑된 제 1 도전형 반도체층, 상기 제 1 도전형 반도체층 상에 배치되는 활성층, 상기 활성층 상에 배치되며 p형 불순물이 도핑된 제 1 차단층 및 상기 제 1 차단층 상에 배치되며 p형 불순물이 도핑된 제 2 도전형 반도체층을 포함하는 발광 구조물을 포함하고, 상기 발광 구조물에 상기 발광 구조물과 화학적으로 결합하지 않는 1차 이온을 조사하였을 때 상기 1차 이온과의 산란으로 Si 이온 및 Mg 이온이 2차 이온으로 방출되고, 상기 제 1 도전형 반도체층은 상기 발광 구조물 내에서 가장 높은 Si 이온 강도를 갖는 제 1 영역, 상기 제 1 영역 상에 배치되며 상기 제 1 영역의 Si 이온 강도보다 낮은 Si 이온 강도를 갖는 제 2 영역 및 상기 제 2 영역 상에 배치되며 상기 제 1 영역의 Si 이온 강도보다 낮은 Si 이온 강도를 갖는 제 3 영역을 포함하고, 상기 제 1 및 제 2 영역 사이에는, 상기 제 1 영역에서 상기 제 2 영역으로 갈수록 Si 이온 강도가 낮아지는 제 4 영역을 포함하고, 상기 제 1 및 제 2 영역의 깊이에 대한 Si 이온 강도의 변화율은, 상기 제 4 영역의 깊이에 대한 Si 이온 강도의 변화율보다 작고, 상기 제 1 내지 제 3 영역 각각은, 각각의 영역에서 최대 Si 이온 강도 값인 제 1 내지 제 3 이온 강도 값을 가지고, 상기 제 3 영역은, 상기 제 1 도전형 반도체층 내에서 가장 높은 Mg 이온 강도를 가지며, 상기 제 3 영역에서 최대 Mg 이온 강도 값인 제 4 이온 강도 값을 가지고, 상기 제 3 이온 강도 값은, 상기 제 1 이온 강도 값보다 작고 상기 제 2 이온 강도 값보다 크다.In an embodiment, a semiconductor device may include a first conductive semiconductor layer doped with n-type impurities, an active layer disposed on the first conductive semiconductor layer, a first blocking layer disposed on the active layer and doped with p-type impurities; A light emitting structure disposed on the first blocking layer and including a second conductive semiconductor layer doped with p-type impurities, wherein the light emitting structure is irradiated with primary ions not chemically bonded to the light emitting structure; Si and Mg ions are released as secondary ions by scattering with the primary ions, and the first conductivity-type semiconductor layer is formed in the first region having the highest Si ion intensity in the light emitting structure and on the first region. A second region having a Si ionic strength lower than the Si ionic strength of the first region and a second ionic strength disposed on the second region and lower than the Si ionic strength of the first region And a fourth region having a third region, wherein a fourth region having a lower Si ion intensity from the first region to the second region is provided between the first and second regions. The rate of change of the Si ion intensity with respect to the depth is smaller than the rate of change of the Si ion intensity with respect to the depth of the fourth region, and each of the first to third regions is a first to third maximum Si ion intensity value in each region. Has an ionic strength value, the third region has the highest Mg ion strength in the first conductivity type semiconductor layer, has a fourth ionic strength value that is the maximum Mg ion strength value in the third region, and the third The ionic strength value is less than the first ionic strength value and greater than the second ionic strength value.

실시예에 따른 반도체 소자는 리세스를 포함하는 제 1 도전형 반도체층을 포함할 수 있다. 자세하게, 상기 제 1 도전형 반도체층은 브이 피트(V-Pit)와 같은 리세스를 포함할 수 있고, 상기 제 1 도전형 반도체층의 성장 온도, 성장 속도, 함량 조절 및 두께 조절 등의 성장 조건을 제어하여 상기 리세스를 형성할 수 있다. 이에 따라, 초격자(superlattice) 구조를 가지는 응력 완화층을 생략할 수 있다. 즉, 실시예에 따른 제 1 도전형 반도체층은 리세스를 포함하여 응력 완화 기능을 수행할 수 있고, 상기 초격자 구조를 가지는 응력 완화층보다 높은 성장 속도로 형성할 수 있다. 따라서, 실시예는 반도체 소자의 제조 시간 및 제조 비용을 감소시킬 수 있어 공정 효율을 향상시킬 수 있다.The semiconductor device according to the embodiment may include a first conductivity type semiconductor layer including a recess. In detail, the first conductivity type semiconductor layer may include a recess such as V-Pit, and growth conditions such as growth temperature, growth rate, content control, and thickness control of the first conductivity type semiconductor layer. The recesses may be formed by controlling. Accordingly, the stress relaxation layer having a superlattice structure can be omitted. That is, the first conductive semiconductor layer according to the embodiment may perform a stress relaxation function including a recess, and may be formed at a higher growth rate than the stress relaxation layer having the superlattice structure. Therefore, the embodiment can reduce manufacturing time and manufacturing cost of the semiconductor device, thereby improving process efficiency.

또한, 실시예에 따른 반도체 소자는 광 출력을 향상시킬 수 있다. 자세하게, 상기 반도체 소자의 제 1 도전형 반도체층은 브이 피트(V-Pit)와 같은 리세스를 포함하며, 상기 리세스는 자외선 영역의 광을 투과할 수 있다. 이에 따라, 상기 발광층에서 출사된 광이 상기 제 1 도전형 반도체층에 흡수되어 광 출력이 저하되는 것을 방지할 수 있어 전체적인 광 출력을 향상시킬 수 있다.In addition, the semiconductor device according to the embodiment may improve the light output. In detail, the first conductivity-type semiconductor layer of the semiconductor device may include a recess such as a V-Pit, and the recess may transmit light in an ultraviolet region. As a result, the light emitted from the light emitting layer may be absorbed by the first conductivity type semiconductor layer, thereby preventing the light output from being lowered, thereby improving the overall light output.

또한, 상기 제 1 도전형 반도체층은 상기 리세스 상에 배치되며 p형 불순물이 도핑된 제 3 반도체층을 포함할 수 있다. 이에 따라, 상기 리세스의 경사면 상에 성장 속도를 촉진시킬 수 있고, 상기 제 2 반도체층과 상기 제 3 반도체층의 머지(merge) 특성을 향상시킬 수 있다. 이에 따라, 상기 리세스의 경사면에는 고저항층이 형성될 수 있고 전위를 통해 이동하는 누설 전류를 감소시킬 수 있고 전류 분산 특성을 향상시킬 수 있어 반도체 소자의 전체적인 전기적 특성을 향상시킬 수 있다.In addition, the first conductivity type semiconductor layer may include a third semiconductor layer disposed on the recess and doped with p-type impurities. Accordingly, the growth rate can be promoted on the inclined surface of the recess, and the merge characteristic of the second semiconductor layer and the third semiconductor layer can be improved. Accordingly, a high resistance layer may be formed on the inclined surface of the recess, the leakage current flowing through the potential may be reduced, and the current dispersion characteristic may be improved, thereby improving the overall electrical characteristics of the semiconductor device.

도 1은 실시예에 따른 반도체 소자를 도시한 도면이다.
도 2는 실시예에 따른 제 1 반도체층 및 활성층의 일 실시예를 도시한 도면이다.
도 3은 실시예에 따른 제 1 반도체층 및 활성층의 다른 실시예를 도시한 도면이다.
도 4는 실시예에 따른 제 1 반도체층에 형성된 리세스를 도시한 도면이다.
도 5는 심스(SIMS)를 이용하여 실시예에 따른 반도체 소자의 각 층별 2차 이온 프로파일을 도시한 도면이다.
도 6은 상기 도 5의 A영역을 확대 도시한 도면이다.
도 7은 실시예에 따른 수평형 반도체 소자를 도시한 도면이다.
도 8은 실시예에 따른 수직형 반도체 소자를 도시한 도면이다.
도 9는 실시예에 따른 반도체 소자 패키지를 도시한 도면이다.
1 illustrates a semiconductor device according to an embodiment.
2 is a diagram illustrating an embodiment of a first semiconductor layer and an active layer according to an embodiment.
3 is a view showing another embodiment of the first semiconductor layer and the active layer according to the embodiment.
4 is a view illustrating a recess formed in the first semiconductor layer according to the embodiment.
FIG. 5 is a diagram illustrating secondary ion profiles of respective layers of the semiconductor device according to the embodiment using SIMS.
FIG. 6 is an enlarged view of region A of FIG. 5.
7 illustrates a horizontal semiconductor device in accordance with an embodiment.
8 illustrates a vertical semiconductor device according to an embodiment.
9 is a diagram illustrating a semiconductor device package according to an embodiment.

발명의 실시예는 첨부된 도면을 참조하여 설명한다. 발명의 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/oVer)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/oVer)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명하나 실시예가 이에 한정되는 것은 아니다.Embodiments of the invention will be described with reference to the accompanying drawings. In the description of an embodiment of the invention, each layer (film), region, pattern or structure may be “on / oVer” or “under” the substrate, each layer (film), region, pad or pattern. "On / oVer" and "under" are defined to be "directly" or "indirectly" through other layers. It includes everything. In addition, the reference to the top / top or bottom of each layer will be described based on the drawings, but embodiments are not limited thereto.

발명의 실시예에 따른 반도체 소자는 첨부된 도면을 참조하여 상세히 설명하도록 한다. 발명에서 소자는 반도체 소자나 자외선, 적외선 또는 가시광선의 광을 발광하는 발광 소자를 포함할 수 있다. 이하에서는 반도체 소자의 예로서 발광 소자가 적용된 경우를 기반으로 설명하며, 상기 발광 소자가 적용된 패키지 또는 광원 장치에 비 발광소자 예컨대, 제너 다이오드와 같은 소자나 파장이나 열을 감시하는 센싱 소자를 포함할 수 있다. 이하에서는 반도체 소자의 예로서 발광 소자가 적용된 경우를 기반으로 설명하며, 발광 소자 패키지에 대해 상세히 설명하도록 한다.A semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. In the present invention, the device may include a semiconductor device or a light emitting device that emits light of ultraviolet, infrared, or visible light. Hereinafter, an example of a semiconductor device will be described based on a case where a light emitting device is applied, and the package or light source device to which the light emitting device is applied may include a non-light emitting device such as a Zener diode or a sensing device that monitors a wavelength or heat. Can be. Hereinafter, a description will be given based on a case where a light emitting device is applied as an example of a semiconductor device, and the light emitting device package will be described in detail.

도 1은 실시예에 따른 반도체 소자를 도시한 도면이다.1 illustrates a semiconductor device according to an embodiment.

도 1을 참조하면, 실시예에 따른 반도체 소자는 기판(100) 상에 배치되는 발광 구조물(500)을 포함할 수 있다. Referring to FIG. 1, the semiconductor device according to the embodiment may include a light emitting structure 500 disposed on the substrate 100.

상기 기판(100)은 투광층으로서 절연성 재질 또는 반도체 재질로 형성될 수 있다. 상기 기판(100)은 후술할 제 1 반도체층(511)과 격자 상수과 유사하고 열적 안정성을 갖는 재질을 포함할 수 있다. 예를 들어, 상기 기판(100)은 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있다. 상기 사파이어는 육각 룸보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서, c축 및 a축 방향의 격자 상수가 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며 고온에서 안정하기 때문에 질화물 반도체의 성장용 기판으로 주로 사용된다. The substrate 100 may be formed of an insulating material or a semiconductor material as a light transmitting layer. The substrate 100 may include a material having thermal stability similar to the lattice constant and the first semiconductor layer 511 to be described later. For example, the substrate 100 may be selected from a group including sapphire substrate (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge. The sapphire is a Hexa-Rhombo R3c symmetric crystal, and the lattice constants in the c-axis and a-axis directions are 13.001 축 and 4.758 ,, C (0001) plane, A (1120) plane, and R (1102). ) And the like. In this case, the C surface is mainly used as a substrate for growing a nitride semiconductor because it is relatively easy to grow a nitride thin film and stable at high temperatures.

또한, 상기 기판(100)은 표면에 요철 패턴이 형성될 수 있다. 예를 들어, 상기 기판(100)의 상면 및 하면 중 적어도 한 면에는 복수의 돌출부가 형성될 수 있다. 상기 복수의 돌출부는 단면이 반구형, 다각형 및 타원 형상 중 적어도 하나의 형상을 가질 수 있고, 스프라이트 형태 또는 매트리스 형태를 가질 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다. 상기 기판(100)은 반도체 소자로부터 제거될 수 있다.In addition, an uneven pattern may be formed on a surface of the substrate 100. For example, a plurality of protrusions may be formed on at least one of upper and lower surfaces of the substrate 100. The plurality of protrusions may have a cross section having at least one of a hemispherical shape, a polygonal shape, and an elliptic shape, and may have a sprite shape or a mattress shape. The protrusion may improve light extraction efficiency. The substrate 100 may be removed from the semiconductor device.

상기 기판(100) 상에는 버퍼층(300)이 배치될 수 있다. 상기 버퍼층(300)은 Ⅱ족 내지 Ⅵ족 화합물 반도체를 포함할 수 있다. 상기 버퍼층(300)은 상기 화합물 반도체를 선택적으로 포함하여 단일층 또는 복수 개의 층을 포함할 수 있다. 상기 버퍼층(300)은 상기 기판(100)의 성장면을 통해 성장될 수 있고, 격자 상수에 의해 전위가 발생되면 상기 전위는 대부분 성장 방향으로 전파될 수 있다.The buffer layer 300 may be disposed on the substrate 100. The buffer layer 300 may include a group II to VI compound semiconductor. The buffer layer 300 may include a single layer or a plurality of layers by selectively including the compound semiconductor. The buffer layer 300 may be grown through the growth surface of the substrate 100, and when the potential is generated by a lattice constant, the potential may propagate in the growth direction.

상기 버퍼층(300)은 Ⅲ족-Ⅴ족 화합물 반도체를 이용한 반도체층일 수 있다. 예를 들어, 상기 버퍼층(300)은 AlxInyGa(1-x-y)N 조성식(0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 갖는 화합물 반도체로 형성될 수 있다. 상기 버퍼층(300)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, 및 ZnO와 같은 재료 중 적어도 하나를 포함할 수 있다.The buffer layer 300 may be a semiconductor layer using a group III-V group compound semiconductor. For example, the buffer layer 300 may be formed of a compound semiconductor having an Al x In y Ga (1-xy) N composition formula (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). Can be. The buffer layer 300 may include, for example, at least one of materials such as GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, and ZnO.

상기 버퍼층(300)은 격자 상수 완화층 및 의도치 않게 도핑된 언도프트 반도체층(undoped semiconductor layer) 중 적어도 하나를 포함할 수 있다. 상기 격자 상수 완화층은 기판(100)과의 격자 결함 차이를 줄여주기 위한 층일 수 있고, 상기 언도프드 반도체층은 후술할 제 1 반도체층(511), 예컨대 n형 반도체층보다 낮은 도펀트 농도를 갖는 층일 수 있다. 상기 격자 상수 완화층 및 상기 언도프트 반도체층 중 적어도 한 층에는 전위가 발생될 수 있다. 상기 버퍼층(300)은 반도체 소자로부터 제거될 수 있다.The buffer layer 300 may include at least one of a lattice constant relaxation layer and an unintentionally doped undoped semiconductor layer. The lattice constant relaxation layer may be a layer for reducing a difference in lattice defects with the substrate 100, and the undoped semiconductor layer may have a lower dopant concentration than the first semiconductor layer 511, for example, an n-type semiconductor layer. It may be a layer. A potential may be generated in at least one of the lattice constant relaxation layer and the undoped semiconductor layer. The buffer layer 300 may be removed from the semiconductor device.

상기 버퍼층(300) 상에는 발광 구조물(500)이 배치될 수 있다. 상기 발광 구조물(500)은 제 1 도전형 반도체층(510), 활성층(530), 제 1 차단층(550) 및 제 2 도전형 반도체층(570)을 포함할 수 있다. 상술한 층들은 상기 기판(100) 상에 순차적으로 배치될 수 있다. 예를 들어, 상기 버퍼층(300) 상에 제 1 도전형 반도체층(510), 활성층(530), 제 1 차단층(550) 및 제 2 도전형 반도체층(570) 순으로 배치될 수 있다.The light emitting structure 500 may be disposed on the buffer layer 300. The light emitting structure 500 may include a first conductive semiconductor layer 510, an active layer 530, a first blocking layer 550, and a second conductive semiconductor layer 570. The layers described above may be sequentially disposed on the substrate 100. For example, the first conductive semiconductor layer 510, the active layer 530, the first blocking layer 550, and the second conductive semiconductor layer 570 may be disposed on the buffer layer 300.

상기 발광 구조물(500)은 Ⅱ족 내지 Ⅴ족 원소 및 Ⅲ족 내지 Ⅴ족 원소의 화합물 반도체 중에서 선택적으로 형성되며, 자외선 대역부터 가시광선 대역의 파장 범위 내에서 소정의 피크 파장을 발광할 수 있다.The light emitting structure 500 may be selectively formed from a compound semiconductor of Group II to Group V elements and Group III to Group V elements, and may emit a predetermined peak wavelength within a wavelength range of the ultraviolet band to the visible light band.

상기 제 1 도전형 반도체층(510)은 상기 버퍼층(300) 및 상기 활성층(530) 사이에 배치될 수 있다. 상기 제 1 도전형 반도체층(510)은 제 1 반도체층(511), 제 2 반도체층(513) 및 제 3 반도체층(515)을 포함할 수 있다. 상기 제 1 도전형 반도체층(510)은 응력 완화층(strain relief layer)으로서의 기능을 수행할 수 있다.The first conductivity type semiconductor layer 510 may be disposed between the buffer layer 300 and the active layer 530. The first conductivity type semiconductor layer 510 may include a first semiconductor layer 511, a second semiconductor layer 513, and a third semiconductor layer 515. The first conductivity type semiconductor layer 510 may function as a stress relief layer.

상기 제 1 반도체층(511)은 Ⅲ족-Ⅴ족 또는 Ⅱ족-Ⅵ족 원소의 화합물 반도체 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제 1 반도체층(511)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 및 GaP 중 적어도 하나를 포함할 수 있다. 상기 제 1 반도체층(511)은 n형 불순물이 도핑된 n형 반도체층일 수 있다. 예를 들어, 상기 제 1 반도체층(511)은 Si, Ge, Sn, Se, Te 등의 n형 불순물이 도핑된 n형 반도체층일 수 있다. 상기 제 1 반도체층(511)은 단일층 또는 복수 개의 층을 가질 수 있다. 예를 들어, 상기 제 1 반도체층(511)이 복수 개의 층을 가질 경우, 서로 다른 두 층 또는 서로 다른 세 층이 교대로 반복되어 적층될 수 있다. 자세하게, 상기 제 1 반도체층(511)이 복수 개의 층을 가질 경우, 상기 제 1 반도체층(511)은 AlGaN/GaN, AlInN/GaN, InGaN/GaN, AlInGaN/InGaN/GaN 중 적어도 하나의 주기로 적층될 수 있으며, 2주기 내지 30주기로 형성될 수 있다.The first semiconductor layer 511 may include at least one of compound semiconductors of Group III-V or Group II-VI elements. For example, the first semiconductor layer 511 may include at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, and GaP. The first semiconductor layer 511 may be an n-type semiconductor layer doped with n-type impurities. For example, the first semiconductor layer 511 may be an n-type semiconductor layer doped with n-type impurities such as Si, Ge, Sn, Se, and Te. The first semiconductor layer 511 may have a single layer or a plurality of layers. For example, when the first semiconductor layer 511 has a plurality of layers, two different layers or three different layers may be alternately stacked. In detail, when the first semiconductor layer 511 has a plurality of layers, the first semiconductor layer 511 is laminated at least one of AlGaN / GaN, AlInN / GaN, InGaN / GaN, and AlInGaN / InGaN / GaN. It may be, and may be formed in 2 to 30 cycles.

상기 제 1 반도체층(511)의 도핑 농도는 약 1×1016cm-3 내지 약 1×1020cm-3일 수 있다. 자세하게, 상기 제 1 반도체층(511)의 도핑 농도는 약 1×1017cm-3 내지 약 1×1020cm-3일 수 있다. 예를 들어, 상기 제 1 반도체층(511)에 도핑된 Si의 도핑 농도는 약 1×1017cm-3 내지 약 1×1020cm-3일 수 있다. 상기 제 1 반도체층(511)의 도핑 농도가 상술한 범위를 만족할 경우 반도체 소자의 신뢰성 및 동작전압을 개선할 수 있다. The doping concentration of the first semiconductor layer 511 may be about 1 × 10 16 cm −3 to about 1 × 10 20 cm −3 . In detail, the doping concentration of the first semiconductor layer 511 may be about 1 × 10 17 cm −3 to about 1 × 10 20 cm −3 . For example, the doping concentration of Si doped in the first semiconductor layer 511 may be about 1 × 10 17 cm −3 to about 1 × 10 20 cm −3 . When the doping concentration of the first semiconductor layer 511 satisfies the above range, the reliability and operating voltage of the semiconductor device may be improved.

상기 제 2 반도체층(513)은 상기 제 1 반도체층(511) 상에 배치될 수 있다. 상기 제 2 반도체층(513)은 Ⅲ족-V족 또는 Ⅱ족-Ⅵ족 원소의 화합물 반도체 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제 2 반도체층(513)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 및 GaP 중 적어도 하나를 포함할 수 있다. 상기 제 2 반도체층(513)은 n형 불순물이 도핑된 n형 반도체층일 수 있다. 예를 들어, 상기 제 1 반도체층(511)은 Si, Ge, Sn, Se, Te 등의 n형 불순물이 도핑된 n형 반도체층일 수 있다.The second semiconductor layer 513 may be disposed on the first semiconductor layer 511. The second semiconductor layer 513 may include at least one of compound semiconductors of Group III-V or Group II-VI elements. For example, the second semiconductor layer 513 may include at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, and GaP. The second semiconductor layer 513 may be an n-type semiconductor layer doped with n-type impurities. For example, the first semiconductor layer 511 may be an n-type semiconductor layer doped with n-type impurities such as Si, Ge, Sn, Se, and Te.

상기 제 2 반도체층(513)의 도핑 농도는 약 1×1016cm-3 내지 약 1×1020cm-3일 수 있다. 자세하게, 상기 제 2 반도체층(513)의 도핑 농도는 약 1×1016cm-3 내지 약 1×1019cm-3일 수 있다. 예를 들어, 상기 제 2 반도체층(513)에 도핑된 Si의 도핑 농도는 약 1×1016cm-3 내지 약 1×1019cm-3일 수 있다. 상기 제 2 반도체층(513)의 도핑 농도는 상기 제 1 반도체층(511)의 도핑 농도보다 작을 수 있다. 상기 제 2 반도체층(513)의 도핑 농도가 상술한 범위를 만족할 경우 반도체 소자의 신뢰성 및 동작전압을 개선할 수 있다. The doping concentration of the second semiconductor layer 513 may be about 1 × 10 16 cm −3 to about 1 × 10 20 cm −3 . In detail, the doping concentration of the second semiconductor layer 513 may be about 1 × 10 16 cm −3 to about 1 × 10 19 cm −3 . For example, the doping concentration of Si doped in the second semiconductor layer 513 may be about 1 × 10 16 cm −3 to about 1 × 10 19 cm −3 . The doping concentration of the second semiconductor layer 513 may be smaller than the doping concentration of the first semiconductor layer 511. When the doping concentration of the second semiconductor layer 513 satisfies the above range, the reliability and operating voltage of the semiconductor device may be improved.

상기 제 2 반도체층(513)은 복수 개의 리세스를 포함할 수 있다. 예를 들어, 상기 제 2 반도체층(513)은 서로 이격되는 복수 개의 제 1 리세스(520)를 포함할 수 있다. 상기 제 1 리세스(520)는 상기 전위와 연결될 수 있고 단면이 V자 형상을 가질 수 있다. 예를 들어, 상기 제 1 리세스(520)는 전위에 의해 형성될 수 있고 브이 피트(V-Pit)일 수 있다. 자세하게, 상기 제 1 리세스(520)는 평면에서 보았을 때 육각뿔 형태를 가질 수 있다. 상기 제 2 반도체층(513)의 상면, 예컨대 상기 제 1 리세스(520)가 형성되지 않은 제 2 반도체층(513)의 상면은 (0001)면(plane)일 수 있다. 또한, 상기 제 1 리세스(520)가 형성된 영역에서 상기 제 1 리세스(520)의 경사면(521)은 준극성(semi-polar) 면(plane)으로 (1-101)면(plane)일 수 있다.The second semiconductor layer 513 may include a plurality of recesses. For example, the second semiconductor layer 513 may include a plurality of first recesses 520 spaced apart from each other. The first recess 520 may be connected to the potential and may have a V-shaped cross section. For example, the first recess 520 may be formed by a potential and may be V-Pit. In detail, the first recess 520 may have a hexagonal pyramid shape when viewed in a plan view. An upper surface of the second semiconductor layer 513, for example, an upper surface of the second semiconductor layer 513 on which the first recess 520 is not formed may be a (0001) plane. In addition, the inclined surface 521 of the first recess 520 in the region where the first recess 520 is formed is a semi-polar plane and is a (1-101) plane. Can be.

상기 제 1 리세스(520)의 폭은 상기 제 1 반도체층(511)에서 상기 활성층(530) 방향으로 갈수록 커질 수 있다. 상기 제 1 리세스(520)의 폭은 상기 제 2 반도체층(513)의 두께가 두꺼워질수록 커질 수 있다.The width of the first recess 520 may increase from the first semiconductor layer 511 toward the active layer 530. The width of the first recess 520 may increase as the thickness of the second semiconductor layer 513 becomes thicker.

상기 제 1 리세스(520)의 높이는 상기 제 2 반도체층(513)의 두께와 대응될 수 있다. 예를 들어 도 2를 참조하면, 상기 제 1 리세스(520)의 최저점에서 최고점 사이의 거리는 상기 제 2 반도체층(513)의 두께와 대응될 수 있다. 이 경우, 상기 제 1 리세스(520)의 최저점은 상기 제 2 반도체층(513)의 바닥면과 동일 평면 상에 위치할 수 있다. 즉, 상기 제 1 리세스(520)의 최저점은 상기 제 1 반도체층(511)과 상기 제 2 반도체층(513)의 경계면 상에 위치할 수 있다. 또한, 상기 제 1 리세스(520)의 최고점은 상기 제 2 반도체층(513)의 상면과 동일 평면 상에 위치할 수 있다. 즉, 상기 제 1 리세스(520)의 최고점은 상기 제 2 반도체층(513) 및 상기 제 3 반도체층(515)의 경계면 상에 위치할 수 있다.The height of the first recess 520 may correspond to the thickness of the second semiconductor layer 513. For example, referring to FIG. 2, the distance between the lowest point and the highest point of the first recess 520 may correspond to the thickness of the second semiconductor layer 513. In this case, the lowest point of the first recess 520 may be located on the same plane as the bottom surface of the second semiconductor layer 513. That is, the lowest point of the first recess 520 may be located on an interface between the first semiconductor layer 511 and the second semiconductor layer 513. In addition, the highest point of the first recess 520 may be located on the same plane as the top surface of the second semiconductor layer 513. That is, the highest point of the first recess 520 may be located on an interface between the second semiconductor layer 513 and the third semiconductor layer 515.

이와 다르게, 상기 제 1 리세스(520)의 높이는 상기 제 2 반도체층(513)의 두께와 상이할 수 있다. 자세하게, 상기 제 1 리세스(520)의 높이는 상기 제 2 반도체층(513)의 두께보다 작을 수 있다. 예를 들어 도 3을 참조하면, 상기 제 1 리세스(520)의 최저점은 상기 제 2 반도체층(513) 내에 위치할 수 있다. 상기 제 1 리세스(520)의 최저점은 상기 제 2 반도체층(513)의 바닥면보다 상부에 위치할 수 있다. 즉, 상기 제 1 리세스(520)의 최저점은 상기 제 1 반도체층(511)과 상기 제 2 반도체층(513)의 경계면보다 수직 방향으로 상부에 위치할 수 있다. 또한, 상기 제 1 리세스(520)의 최고점은 상기 제 2 반도체층(513)의 상면과 동일 평면 상에 위치할 수 있다. 즉, 상기 제 1 리세스(520)의 최고점은 상기 제 2 반도체층(513) 및 상기 제 3 반도체층(515)의 경계면 상에 위치할 수 있다.Alternatively, the height of the first recess 520 may be different from the thickness of the second semiconductor layer 513. In detail, the height of the first recess 520 may be smaller than the thickness of the second semiconductor layer 513. For example, referring to FIG. 3, the lowest point of the first recess 520 may be located in the second semiconductor layer 513. The lowest point of the first recess 520 may be located above the bottom surface of the second semiconductor layer 513. That is, the lowest point of the first recess 520 may be located above the boundary between the first semiconductor layer 511 and the second semiconductor layer 513 in the vertical direction. In addition, the highest point of the first recess 520 may be located on the same plane as the top surface of the second semiconductor layer 513. That is, the highest point of the first recess 520 may be located on an interface between the second semiconductor layer 513 and the third semiconductor layer 515.

상기 제 3 반도체층(515)은 상기 제 2 반도체층(513) 상에 배치될 수 있다. 상기 제 3 반도체층(515)은 Ⅲ족-Ⅴ족 또는 Ⅱ족-Ⅵ족 원소의 화합물 반도체 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제 3 반도체층(515)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 및 GaP 중 적어도 하나를 포함할 수 있다. 상기 제 3 반도체층(515)은 n형 불순물 및 p형 불순물이 도핑된 반도체층일 수 있다. 예를 들어, 상기 제 3 반도체층에는 Si, Ge, Sn, Se, Te 등의 n형 불순물과 Mg, Zn, Ca, Sr, Ba 등의 p 형 불순물이 도핑될 수 있다. The third semiconductor layer 515 may be disposed on the second semiconductor layer 513. The third semiconductor layer 515 may include at least one of compound semiconductors of Group III-V or Group II-VI elements. For example, the third semiconductor layer 515 may include at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, and GaP. The third semiconductor layer 515 may be a semiconductor layer doped with n-type impurities and p-type impurities. For example, n-type impurities such as Si, Ge, Sn, Se, Te, and p-type impurities such as Mg, Zn, Ca, Sr, and Ba may be doped into the third semiconductor layer.

상기 제 3 반도체층(515)의 도핑 농도는 약 1×1016cm-3 내지 약 1×1020cm-3일 수 있다. 자세하게, 상기 제 3 반도체층(515)의 도핑 농도는 약 1×1016cm-3 내지 약 1×1019cm-3일 수 있다. 예를 들어, 상기 제 3 반도체층(515)에 도핑된 Si의 도핑 농도는 약 1×1016cm-3 내지 약 1×1019cm-3일 수 있다. 또한, 상기 제 3 반도체층(515)에 도핑된 Mg의 도핑 농도는 약 1×1016cm-3 내지 약 1×1019cm-3일 수 있다. 상기 제 3 반도체층(515)의 도핑 농도가 상술한 범위를 만족할 경우 반도체 소자의 신뢰성 및 동작전압을 개선할 수 있다.The doping concentration of the third semiconductor layer 515 may be about 1 × 10 16 cm −3 to about 1 × 10 20 cm −3 . In detail, the doping concentration of the third semiconductor layer 515 may be about 1 × 10 16 cm −3 to about 1 × 10 19 cm −3 . For example, the doping concentration of Si doped in the third semiconductor layer 515 may be about 1 × 10 16 cm −3 to about 1 × 10 19 cm −3 . In addition, the doping concentration of Mg doped in the third semiconductor layer 515 may be about 1 × 10 16 cm −3 to about 1 × 10 19 cm −3 . When the doping concentration of the third semiconductor layer 515 satisfies the above range, the reliability and operating voltage of the semiconductor device may be improved.

상기 제 3 반도체층(515)은 상기 제 1 리세스(520) 내부에 배치될 수 있다. 자세하게, 상기 제 3 반도체층(515)은 상기 제 1 리세스(520) 내부에서 내측면과 접하며 배치될 수 있다. 예를 들어, 상기 제 1 리세스(520)는 경사면(521)을 포함할 수 있고, 상기 제 1 리세스(520)의 경사면(521)에는 고저항층이 형성될 수 있다. 자세하게, 상기 제 1 리세스(520)의 경사면(521)은 준극성 면으로 (1-101)면(plane)일 수 있다. 상기 제 1 리세스(520)의 경사면(521)은 p형 불순물에 의해 도핑이 원활하게 진행되지 않을 수 있다. 이에 따라, 상기 제 1 리세스(520)의 경사면(521)에는 고저항층이 형성될 수 있고, 상기 제 1 리세스(520)가 형성되지 않은 영역 상에 위치한 제 3 반도체층(515)에는 상기 경사면(521)보다 저항이 낮은 저저항층이 형성될 수 있다. The third semiconductor layer 515 may be disposed in the first recess 520. In detail, the third semiconductor layer 515 may be disposed in contact with an inner surface of the first recess 520. For example, the first recess 520 may include an inclined surface 521, and a high resistance layer may be formed on the inclined surface 521 of the first recess 520. In detail, the inclined surface 521 of the first recess 520 may be a (1-101) plane as a quasi-polar surface. The inclined surface 521 of the first recess 520 may not be smoothly doped by p-type impurities. Accordingly, a high resistance layer may be formed on the inclined surface 521 of the first recess 520, and may be formed on the third semiconductor layer 515 located on an area where the first recess 520 is not formed. A low resistance layer having a lower resistance than the inclined surface 521 may be formed.

즉, 상기 제 1 리세스(520)는 상기 제 1 도전형 반도체층(510)과 상기 활성층(530) 사이의 응력을 완화시킬 수 있다. 자세하게, 상기 제 1 리세스(520)는 전위가 상기 활성층(530)으로 연장되는 것을 방지할 수 있고 나아가 상기 전위가 상기 제 2 도전형 반도체층(570)으로 연장되는 것을 방지할 수 있다. 이에 따라, 반도체 소자의 신뢰성을 향상시킬 수 있다. 또한, 상기 제 1 리세스(520) 및 상기 제 3 반도체층(515)에 의해 전류 분산 특성을 향상시킬 수 있고, 상기 전위로 이동하는 누설 전류를 감소시킬 수 있어 반도체 소자의 전기적 특성을 향상시킬 수 있다.That is, the first recess 520 may relieve stress between the first conductive semiconductor layer 510 and the active layer 530. In detail, the first recess 520 may prevent the potential from extending into the active layer 530 and further prevent the potential from extending into the second conductive semiconductor layer 570. Thereby, the reliability of a semiconductor element can be improved. In addition, current dispersion characteristics may be improved by the first recesses 520 and the third semiconductor layer 515, and leakage current flowing to the potential may be reduced, thereby improving electrical characteristics of the semiconductor device. Can be.

상기 제 2 반도체층(513) 및 상기 제 3 반도체층(515)의 두께의 합은 약 100nm 내지 약 240nm일 수 있다. 자세하게, 상기 제 2 반도체층(513) 및 상기 제 3 반도체층(515)의 두께의 합은 약 110nm 내지 약 220nm 일 수 있다. 상기 제 2 및 제 3 반도체층들(513, 515)의 두께의 합이 상술한 범위를 만족할 경우 반도체 소자의 동작전압 특성을 향상시킬 수 있다.The sum of the thicknesses of the second semiconductor layer 513 and the third semiconductor layer 515 may be about 100 nm to about 240 nm. In detail, the sum of the thicknesses of the second semiconductor layer 513 and the third semiconductor layer 515 may be about 110 nm to about 220 nm. When the sum of the thicknesses of the second and third semiconductor layers 513 and 515 satisfies the above range, the operating voltage characteristic of the semiconductor device may be improved.

상기 활성층(530)은 상기 제 1 도전형 반도체층(510) 상에 배치될 수 있다. 상기 활성층(530)은 상기 제 1 도전형 반도체층(510)과 접촉할 수 있다. 자세하게, 상기 활성층(530)은 상기 제 3 반도체층(515) 상에 배치되어 상기 제 3 반도체층(515)과 접촉할 수 있다.The active layer 530 may be disposed on the first conductivity type semiconductor layer 510. The active layer 530 may be in contact with the first conductivity type semiconductor layer 510. In detail, the active layer 530 may be disposed on the third semiconductor layer 515 to contact the third semiconductor layer 515.

상기 활성층(530)은 제 1 도전형 반도체층(510) 및 상기 제 2 도전형 반도체층(570) 사이에 공급된 전기신호를 빛으로 변환하는 전계 발광을 수행할 수 있다. 상기 활성층(530)은 전기신호에 응답하여 특정 파장영역의 광을 생성할 수 있다. 예를 들어, 상기 활성층은 100nm 내지 380nm 또는 300nm 내지 380nm 영역의 파장을 발생할 수 있다. 이러한 특정 파장영역의 광은 스스로 생성되지 않고, 상기 제 1 도전형 반도체층(510)과 상기 제 2 도전형 반도체층(570) 사이에 전기 신호가 인가될 때 생성될 수 있다. The active layer 530 may perform electroluminescence to convert an electrical signal supplied between the first conductive semiconductor layer 510 and the second conductive semiconductor layer 570 into light. The active layer 530 may generate light of a specific wavelength region in response to an electrical signal. For example, the active layer may generate a wavelength in the region of 100nm to 380nm or 300nm to 380nm. The light of the specific wavelength region is not generated by itself, but may be generated when an electrical signal is applied between the first conductivity type semiconductor layer 510 and the second conductivity type semiconductor layer 570.

상기 활성층(530)은 Ⅱ족-Ⅵ족 또는 Ⅲ족-Ⅴ족 화합물 반도체를 포함할 수 있다. 상기 활성층(530)은 다중 양자 우물 구조(MQW), 양자점(quantum dot) 구조 또는 양자선(quantum wire) 구조 중 어느 하나를 포함할 수 있다. 예를 들어, 상기 활성층(530)이 다중 양자 우물 구조(MQW)로 형성될 경우, 상기 활성층(530)은 복수 개의 우물층과 복수 개의 장벽층이 교대로 적층되어 형성될 수 있다. 자세하게, 상기 활성층(530)은 InGaN 우물층/InGaN 장벽층, InGaN 우물층/GaN 장벽층, InGaN 우물층/AlGaN 장벽층, InGaN 우물층/InAlGaN 장벽층, InAlGaN 우물층/InAlGaN 장벽층 등과 같은 우물층과 장벽층이 일정 주기로 구현될 수 있다. 상기 적층 구조는 2주기 이상, 예컨대 3주기 내지 30주기로 형성될 수 있다. 상기 활성층(530)의 에너지 밴드는 전도대(ConductiVe Band)와 가전자대(Valence Band)로 구분될 수 있다. 이때, 전도대 에너지 준위(Ec)와 가전자대 에너지 준위(EV)는 우물층과 장벽층에서 다르게 형성될 수 있다. 예를 들어, 상기 우물층의 에너지 밴드갭은 상기 장벽층의 에너지 밴드갭과 상이할 수 있다. 자세하게, 상기 우물층의 에너지 밴드갭은 상기 장벽층의 에너지 밴드갭보다 작을 수 있다. 또한, 복수 개의 우물층 및 장벽층이 일정 주기로 구현될 경우, 상기 우물층 각각의 에너지 밴드갭은 서로 동일할 수 있고, 상기 장벽층 각각의 에너지 밴드갭은 서로 동일할 수 있다. 이와 다르게, 적어도 하나의 우물층의 에너지 밴드갭은 그 나머지 우물층의 에너지 밴드갭 에너지와 상이할 수 있고, 적어도 하나의 장벽층의 에너지 밴드갭은 그 나머지 장벽층의 에너지 밴드갭 에너지와 상이할 수 있다. 또한, 상기 우물층의 두께는 상기 장벽층의 두께와 상이할 수 있다. 예를 들어, 상기 우물층의 두께는 상기 장벽층의 두께보다 얇을 수 있다.The active layer 530 may include a group II-VI or group III-V compound semiconductor. The active layer 530 may include one of a multi quantum well structure (MQW), a quantum dot structure, or a quantum wire structure. For example, when the active layer 530 is formed of a multi quantum well structure (MQW), the active layer 530 may be formed by alternately stacking a plurality of well layers and a plurality of barrier layers. In detail, the active layer 530 includes a well such as an InGaN well layer / InGaN barrier layer, an InGaN well layer / GaN barrier layer, an InGaN well layer / AlGaN barrier layer, an InGaN well layer / InAlGaN barrier layer, an InAlGaN well layer / InAlGaN barrier layer, and the like. Layers and barrier layers may be implemented at regular intervals. The laminated structure may be formed in two or more cycles, for example, 3 cycles to 30 cycles. The energy band of the active layer 530 may be divided into a conduction band and a valence band. In this case, the conduction band energy level Ec and the valence band energy level EV may be differently formed in the well layer and the barrier layer. For example, the energy bandgap of the well layer may be different from the energy bandgap of the barrier layer. In detail, the energy bandgap of the well layer may be smaller than the energy bandgap of the barrier layer. In addition, when a plurality of well layers and barrier layers are implemented at regular intervals, the energy band gaps of the well layers may be the same as each other, and the energy band gaps of the barrier layers may be the same. Alternatively, the energy bandgap of at least one well layer may be different from the energy bandgap energy of the remaining well layers, and the energy bandgap of at least one barrier layer may be different from the energy bandgap energy of the remaining barrier layers. Can be. In addition, the thickness of the well layer may be different from the thickness of the barrier layer. For example, the thickness of the well layer may be thinner than the thickness of the barrier layer.

상기 제 1 차단층(550)은 상기 활성층(530) 상에 배치될 수 있다. 상기 제 1 차단층(550)은 Ⅲ족-Ⅴ족 원소의 화합물 반도체를 포함할 수 있다. 자세하게, 상기 제 2 반도체층(513)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 및 GaP 중 적어도 하나를 포함할 수 있다. 상기 제 1 차단층(550)은 p형 불순물이 도핑된 p형 반도체층일 수 있다. 즉, 상기 제 1 도전형 반도체층(510)이 n형 반도체층이고 상기 제 2 도전형 반도체층(570)이 p형 반도체층일 경우, 상기 제 1 차단층(550)은 전자차단층(EBL: Electron Blocking layer)일 수 있다. 이에 따라 상기 제 1 차단층(550)은 정공을 효율적으로 이동시킬 수 있고, 전자를 효율적으로 구속할 수 있다.The first blocking layer 550 may be disposed on the active layer 530. The first blocking layer 550 may include a compound semiconductor of a group III-V element. In detail, the second semiconductor layer 513 may include at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, and GaP. The first blocking layer 550 may be a p-type semiconductor layer doped with p-type impurities. That is, when the first conductive semiconductor layer 510 is an n-type semiconductor layer and the second conductive semiconductor layer 570 is a p-type semiconductor layer, the first blocking layer 550 is an electron blocking layer (EBL). Electron Blocking layer). Accordingly, the first blocking layer 550 can efficiently move holes and restrain electrons efficiently.

상기 제 1 차단층(550)의 에너지 밴드갭은 상기 활성층(530)의 에너지 밴드갭보다 클 수 있다. 예를 들어, 상기 제 1 차단층(550)의 에너지 밴드갭은 상기 활성층(530)의 장벽층보다 클 수 있다.The energy band gap of the first blocking layer 550 may be larger than the energy band gap of the active layer 530. For example, the energy band gap of the first blocking layer 550 may be larger than the barrier layer of the active layer 530.

상기 제 1 차단층(550)의 도핑 농도는 약 1×1016cm-3 내지 약 1×1020cm-3일 수 있다. 자세하게, 상기 제 1 차단층(550)의 도핑 농도는 약 1×1017cm-3 내지 약 1×1020cm-3일 수 있다. 예를 들어, 상기 제 1 차단층(550)에 도핑된 Mg의 도핑 농도는 약 1×1017cm-3 내지 약 1×1020cm-3일 수 있다. 상기 제 1 차단층(550)의 도핑 농도가 상술한 범위를 만족할 경우 반도체 소자의 신뢰성 및 동작전압을 개선할 수 있다.The doping concentration of the first blocking layer 550 may be about 1 × 10 16 cm −3 to about 1 × 10 20 cm −3 . In detail, the doping concentration of the first blocking layer 550 may be about 1 × 10 17 cm −3 to about 1 × 10 20 cm −3 . For example, the doping concentration of Mg doped in the first blocking layer 550 may be about 1 × 10 17 cm −3 to about 1 × 10 20 cm −3 . When the doping concentration of the first blocking layer 550 satisfies the above range, the reliability and operating voltage of the semiconductor device may be improved.

상기 제 2 도전형 반도체층(570)은 상기 제 1 차단층(550) 상에 배치될 수 있다. 상기 제 2 도전형 반도체층(570)은 Ⅲ족-Ⅴ족 또는 Ⅱ족-Ⅵ족 원소의 화합물 반도체 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제 2 도전형 반도체층(570)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 및 GaP 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제 2 도전형 반도체층(570)은 자외선 영역의 파장의 흡수를 방지하기 위해 AlGaN계 반도체를 포함할 수 있다. 상기 제 2 도전형 반도체층(570)은 p형 불순물이 도핑된 p형 반도체층일 수 있다. 예를 들어, 상기 제 2 도전형 반도체층(570)은 Mg, Zn, Ca, Sr, Ba 등의 p 형 불순물이 도핑된 p형 반도체층일 수 있다. 상기 제 2 도전형 반도체층(570)은 단일층 또는 복수 개의 층을 가질 수 있다. 예를 들어, 상기 제 1 반도체층(511)이 복수 개의 층을 가질 경우, 서로 다른 두 층 또는 서로 다른 세 층이 교대로 반복되어 적층될 수 있다. 자세하게, 상기 제 2 도전형 반도체층(570)이 복수 개의 층을 가질 경우, 상기 제 2 도전형 반도체층(570)은 AlGaN/GaN, AlInN/GaN, InGaN/GaN, AlInGaN/InGaN/GaN 중 적어도 하나의 주기로 적층될 수 있다.The second conductivity type semiconductor layer 570 may be disposed on the first blocking layer 550. The second conductivity-type semiconductor layer 570 may include at least one of compound semiconductors of Group III-V or Group II-VI elements. For example, the second conductivity type semiconductor layer 570 may include at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, and GaP. For example, the second conductivity-type semiconductor layer 570 may include an AlGaN-based semiconductor to prevent absorption of the wavelength in the ultraviolet region. The second conductive semiconductor layer 570 may be a p-type semiconductor layer doped with p-type impurities. For example, the second conductivity-type semiconductor layer 570 may be a p-type semiconductor layer doped with p-type impurities such as Mg, Zn, Ca, Sr, and Ba. The second conductivity type semiconductor layer 570 may have a single layer or a plurality of layers. For example, when the first semiconductor layer 511 has a plurality of layers, two different layers or three different layers may be alternately stacked. In detail, when the second conductive semiconductor layer 570 has a plurality of layers, the second conductive semiconductor layer 570 may include at least one of AlGaN / GaN, AlInN / GaN, InGaN / GaN, and AlInGaN / InGaN / GaN. It can be stacked in one cycle.

상기 제 2 도전형 반도체층(570)의 도핑 농도는 약 1×1018cm-3 내지 약 1×1022cm-3일 수 있다. 자세하게, 상기 제 2 도전형 반도체층(570)의 도핑 농도는 약 1×1019cm-3 내지 약 1×1022cm-3일 수 있다. 예를 들어, 상기 제 2 도전형 반도체층(570)에 도핑된 Mg의 도핑 농도는 약 1×1019cm-3 내지 약 1×1022cm-3일 수 있다. 상기 제 2 도전형 반도체층(570)의 도핑 농도가 상술한 범위를 만족할 경우 반도체 소자의 신뢰성 및 동작전압을 개선할 수 있다. The doping concentration of the second conductive semiconductor layer 570 may be about 1 × 10 18 cm −3 to about 1 × 10 22 cm −3 . In detail, the doping concentration of the second conductivity-type semiconductor layer 570 may be about 1 × 10 19 cm −3 to about 1 × 10 22 cm −3 . For example, the doping concentration of Mg doped in the second conductive semiconductor layer 570 may be about 1 × 10 19 cm −3 to about 1 × 10 22 cm −3 . When the doping concentration of the second conductive semiconductor layer 570 satisfies the above-described range, the reliability and operating voltage of the semiconductor device may be improved.

도 5는 심스(SIMS)를 이용하여 실시예에 따른 반도체 소자의 각 층별 2차 이온 프로파일을 개략적으로 도시한 도면이고, 도 6은 상기 도 5의 A 영역을 확대 도시한 도면이다.FIG. 5 is a view schematically illustrating a secondary ion profile of each layer of a semiconductor device according to an embodiment by using a SIMS, and FIG. 6 is an enlarged view of region A of FIG. 5.

자세하게, 도 5는 각 층의 성분을 검출하는 2차 이온 질량 분석법 심스(SIMS, Secondary Ion Mass Spectroscopy) 데이터로, 상기 심스(SIMS)는 반도체 구조물에 상기 반도체 구조물과 화학적으로 결합하지 않는 1차 이온을 조사하여, 상기 1차 이온에 의해 산란되어 상기 반도체 구조물로부터 방출되는 2차 이온을 검출하는 것을 이용한 것이다. 심스(SIMS) 데이터는 비행 시간형 2차 이온 질량 분석법(TOF-SIMS, Time-of-Flight Secondary Ion Mass Spectrometry)에 의한 분석 데이터일 수 있다.In detail, FIG. 5 is secondary ion mass spectroscopy (SIMS) data for detecting components of each layer, wherein the sims are primary ions that do not chemically bind to the semiconductor structure in a semiconductor structure. Is used to detect secondary ions scattered by the primary ions and released from the semiconductor structure. The SIMS data may be analytical data by time-of-flight secondary ion mass spectrometry (TOF-SIMS).

심스(SIMS) 데이터는 1차 이온을 타켓의 표면에 조사하고 방출되는 2차 이온의 개수를 카운팅하여 분석할 수 있다. 이때, 1차 이온은 O2+, Cs+ , Bi+등에서 선택될 수 있고, 가속 전압은 20 내지 30 keV 내에서 조절될 수 있고, 조사 전류는 0.1pA 내지 5.0pA에서 조절될 수 있고, 조사 면적은 20nm×20nm일 수 있다. 다만, 이에 한정하지 않고 시료를 측정하기 위한 조건은 시료의 성분에 따라 달라질 수 있다.SIMS data can be analyzed by irradiating primary ions to the surface of the target and counting the number of secondary ions released. At this time, the primary ion may be selected from O 2+ , Cs + , Bi +, etc., the acceleration voltage may be adjusted within 20 to 30 keV, the irradiation current may be adjusted from 0.1pA to 5.0pA, The area may be 20 nm × 20 nm. However, the present invention is not limited thereto and the conditions for measuring the sample may vary depending on the components of the sample.

심스(SIMS) 데이터는 발광구조물의 표면(깊이가 0인 지점)에서 내부 방향을 따라 점차 식각하면서 2차 이온 질량 스펙트럼을 수집할 수 있다. 또한, SIMS 분석에 의한 결과는 물질의 2차 이온 강도 또는 도핑 농도에 대한 스펙트럼으로 해석할 수 있는데, 2차 이온 강도 또는 도핑 농도의 해석에 있어서 0.9배 이상 내지 1.1배 이내에 발생하는 노이즈를 포함할 수 있다. 따라서, "같다/동일하다" 라는 기재는 하나의 특정 2차 이온 강도 또는 도핑 농도의 0.9배 이상 내지 1.1배 이내의 노이즈를 포함하여 지칭할 수 있다.Sims (SIMS) data can collect secondary ion mass spectra by gradually etching along the inner direction at the surface of the light emitting structure (point of zero depth). In addition, the results of SIMS analysis can be interpreted as a spectrum of secondary ionic strength or doping concentration of a material, which may include noise occurring within 0.9 to 1.1 times in the analysis of secondary ionic strength or doping concentration. Can be. Thus, a description of “equal / identical” may refer to a noise comprising from 0.9 times to 1.1 times greater than one particular secondary ionic strength or doping concentration.

또한, 상기 1차 이온은 실시예에 따른 발광 구조물(500)과 반응하지 않으며 상기 1차 이온을 상기 발광 구조물(500)에 조사하였을 때, Si 이온 및 Mg 이온이 방출될 수 있다. 즉, 상기 발광 구조물(500)의 각 층에 도핑된 불순물인 Si 이온 및 Mg 이온은 상기 1차 이온에 의해 상기 발광 구조물(500)로부터 방출되는 2차 이온일 수 있다.In addition, the primary ions do not react with the light emitting structure 500, and when the primary ions are irradiated to the light emitting structure 500, Si ions and Mg ions may be emitted. That is, Si ions and Mg ions, which are dopants doped in each layer of the light emitting structure 500, may be secondary ions emitted from the light emitting structure 500 by the primary ions.

또한, 도 5 및 도 6에서 이온 농도 및 이온 강도는 선형으로 도시하였으나, 실시예는 이에 제한하지 않는다. 예를 들어, 실시예에 따른 이온 농도 및 이온 강도는 복수 개의 피크(peak) 및 밸리(Valley)가 반복되는 형태일 수 있고, 상기 도 5 및 도 6은 이온 농도 및 이온 강도를 선형으로 도시하기 위해 최인접한 피크와 밸리의 평균값을 서로 연결하여 선형으로 도시한 도면일 수 있다.In addition, although the ion concentration and the ionic strength are linearly illustrated in FIGS. 5 and 6, the embodiment is not limited thereto. For example, the ion concentration and the ionic strength according to the embodiment may be a form in which a plurality of peaks and valleys are repeated, and FIGS. 5 and 6 illustrate linearly the ion concentration and ionic strength. For example, the average value of the nearest peak and valley may be linearly connected to each other.

도 5 및 도 6을 참조하면, 상기 제 1 도전형 반도체층(510)은 상술한 바와 같이 제 1 내지 제 3 반도체층들(511, 513, 515)을 포함할 수 있다. 또한, 상기 제 1 도전형 반도체층(510)은 상술한 심스(SIMS)의 1차 이온에 의해 방출되는 2차 이온의 이온 강도 및/또는 이온 농도에 따라 복수 개의 영역들을 포함할 수 있다.5 and 6, the first conductivity-type semiconductor layer 510 may include first to third semiconductor layers 511, 513, and 515 as described above. In addition, the first conductivity-type semiconductor layer 510 may include a plurality of regions according to the ionic strength and / or ion concentration of the secondary ions emitted by the primary ions of the SIMS.

상기 제 1 도전형 반도체층(510)은 제 1 영역(A1)을 포함할 수 있다. 상기 제 1 영역(A1)은 상기 버퍼층(300) 상에 위치하는 영역일 수 있다. 상기 제 1 영역(A1)은 상기 제 1 도전형 반도체층(510) 중에서 상기 제 1 도전형 반도체층(510)의 바닥면과 인접한 영역일 수 있다. 또한, 상기 제 1 영역(A1)은 상기 제 1 도전형 반도체층(510) 중에서 상기 제 2 도전형 반도체층(570)과 가장 먼 거리에 위치하는 영역일 수 있다.The first conductivity type semiconductor layer 510 may include a first region A1. The first area A1 may be an area located on the buffer layer 300. The first region A1 may be an area adjacent to the bottom surface of the first conductive semiconductor layer 510 of the first conductive semiconductor layer 510. In addition, the first region A1 may be a region located farthest from the second conductive semiconductor layer 570 of the first conductive semiconductor layer 510.

상기 제 1 영역(A1)은 Si 이온 강도를 가질 수 있다. 자세하게, 상기 제 1 영역(A1)에 1차 이온을 조사하였을 때, 상기 제 1 영역(A1)은 상기 제 1 영역(A1)으로부터 방출되는 2차 이온, 예컨대 Si 이온 강도를 가질 수 있다. 상기 제 1 영역(A1)은 제 1 범위로 정의되는 Si 이온 강도를 가질 수 있다. 여기서, 상기 제 1 영역(A1)의 Si 이온 강도는, 상기 제 1 영역(A1)에서 측정한 Si 이온 강도의 평균값일 수 있다. 상기 제 1 영역(A1)은 상기 발광 구조물(500) 내에서 가장 높은 SI 이온 강도를 가질 수 있다. 또한, 상기 제 1 영역(A1)은 1차 이온을 조사하였을 때, 최대 Si 이온 강도 값인 제 1 이온 강도 값을 가질 수 있다. 상기 제 1 이온 강도 값은 상기 제 1 범위에서 최대값일 수 있다.The first region A1 may have Si ion strength. In detail, when the primary ions are irradiated to the first region A1, the first region A1 may have secondary ions, for example, Si ionic strength emitted from the first region A1. The first region A1 may have Si ion strength defined by a first range. Here, the Si ion intensity of the first region A1 may be an average value of the Si ion intensity measured in the first region A1. The first region A1 may have the highest SI ion intensity in the light emitting structure 500. In addition, the first region A1 may have a first ionic strength value that is a maximum Si ionic strength value when irradiated with primary ions. The first ionic strength value may be a maximum value in the first range.

상기 제 1 영역(A1)은 Si 이온 농도를 가질 수 있다. 자세하게, 상기 제 1 영역(A1)에 1차 이온을 조사하였을 때, 상기 제 1 영역(A1)은 상기 제 1 영역(A1)으로부터 방출되는 2차 이온, 예컨대 Si 이온 농도를 가질 수 있다. 상기 제 1 영역(A1)의 Si 이온 농도는 약 1×1017cm-3 내지 약 1×1020cm-3일 수 있다. 자세하게, 상기 제 1 영역(A1)의 Si 이온 농도는 약 1×1018cm-3 내지 약 1×1020cm-3일 수 있다. The first region A1 may have a Si ion concentration. In detail, when the primary ions are irradiated to the first region A1, the first region A1 may have a secondary ion, for example, a Si ion concentration emitted from the first region A1. The Si ion concentration of the first region A1 may be about 1 × 10 17 cm −3 to about 1 × 10 20 cm −3 . In detail, the Si ion concentration of the first region A1 may be about 1 × 10 18 cm −3 to about 1 × 10 20 cm −3 .

상기 제 1 영역(A1)은 Mg 이온 강도를 가질 수 있다. 자세하게, 상기 제 1 영역(A1)에 1차 이온을 조사하였을 때, 상기 제 1 영역(A1)은 상기 제 1 영역(A1)으로부터 방출되는 2차 이온, 예컨대 Mg 이온 강도를 가질 수 있다. 또한, 상기 제 1 영역(A1)은 Mg 이온 농도를 가질 수 있다. 이때, 상기 제 1 영역(A1)의 Mg 이온 강도는 상기 제 1 영역(A1)의 Si 이온 강도보다 작을 수 있다. 또한, 상기 제 1 영역(A1)의 Mg 이온 농도는 상기 제 1 영역(A1)의 Si 이온 농도보다 작을 수 있다.The first region A1 may have Mg ion strength. In detail, when primary ions are irradiated to the first region A1, the first region A1 may have secondary ions, for example, Mg ionic strength emitted from the first region A1. In addition, the first region A1 may have an Mg ion concentration. In this case, the Mg ion intensity of the first region A1 may be smaller than the Si ion intensity of the first region A1. In addition, the Mg ion concentration of the first region A1 may be smaller than the Si ion concentration of the first region A1.

상기 제 1 영역(A1)에서 깊이에 따른 Si 이온 강도의 변화율은 Mg 이온 강도의 변화율과 대응될 수 있다. 즉, 상기 Si 및 Mg 이온 강도의 변화율은 상술한 범위의 노이즈를 포함하는 범위 내에서 서로 대응될 수 있다.In the first region A1, the rate of change of Si ion intensity with depth may correspond to the rate of change of Mg ion intensity. That is, the rate of change of the Si and Mg ion intensity may correspond to each other within a range including the noise in the above-described range.

상기 제 1 영역(A1)은 상기 제 1 반도체층(511)과 대응되는 영역일 수 있다. 즉, 상기 제 1 반도체층(511)은 상기 제 1 영역(A1)과 대응되는 이온 강도 및/또는 이온 농도를 가질 수 있다.The first region A1 may be a region corresponding to the first semiconductor layer 511. That is, the first semiconductor layer 511 may have an ionic strength and / or an ion concentration corresponding to the first region A1.

상기 제 1 도전형 반도체층(510)은 제 2 영역(A2)을 포함할 수 있다. 상기 제 2 영역(A2)은 상기 제 1 영역(A1) 상에 위치하는 영역일 수 있다. 상기 제 2 영역(A2)은 상기 제 1 반도체층(511)의 바닥면과 이격된 영역일 수 있다. 자세하게, 상기 제 2 영역(A2)은 상기 제 1 영역(A1)보다 수직 방향으로 상부에 위치하는 영역일 수 있다. 즉, 상기 제 2 영역(A2)은 상기 제 1 영역(A1)보다 상기 제 2 도전형 반도체층(570)에 인접한 영역일 수 있다.The first conductivity type semiconductor layer 510 may include a second region A2. The second area A2 may be an area located on the first area A1. The second region A2 may be a region spaced apart from the bottom surface of the first semiconductor layer 511. In detail, the second area A2 may be an area located above the first area A1 in the vertical direction. That is, the second area A2 may be an area closer to the second conductivity type semiconductor layer 570 than the first area A1.

상기 제 2 영역(A2)은 Si 이온 강도를 가질 수 있다. 자세하게, 상기 제 2 영역(A2)에 1차 이온을 조사할 때, 상기 제 2 영역(A2)은 상기 제 2 영역(A2)으로부터 방출되는 2차 이온, 예컨대 Si 이온 강도를 가질 수 있다. 상기 제 2 영역(A2)은 제 2 범위로 정의되는 Si 이온 강도를 가질 수 있다. 여기서, 상기 제 2 영역(A2)의 Si 이온 강도는, 상기 제 2 영역(A2)에서 측정한 Si 이온 강도의 평균값일 수 있다. 또한, 상기 제 2 영역(A2)은 1차 이온을 조사하였을 때, 최대 Si 이온 강도 값인 제 2 이온 강도 값을 가질 수 있다. 상기 제 2 이온 강도 값은 상기 제 2 범위에서 최대값일 수 있다. 상기 제 2 범위 값은 상기 제 1 범위 값보다 작을 수 있다. 즉, 상기 제 2 영역(A2)은 상기 제 1 영역(A1)보다 낮은 Si 이온 강도를 가질 수 있다. 따라서, 상기 제 2 이온 강도 값은 상기 제 1 이온 강도 값보다 작을 수 있다.The second region A2 may have Si ion strength. In detail, when irradiating primary ions to the second region A2, the second region A2 may have secondary ions emitted from the second region A2, for example, Si ionic strength. The second region A2 may have Si ion strength defined by a second range. Here, the Si ion intensity of the second region A2 may be an average value of the Si ion intensity measured in the second region A2. In addition, the second region A2 may have a second ionic strength value that is a maximum Si ionic strength value when irradiated with primary ions. The second ionic strength value may be a maximum value in the second range. The second range value may be smaller than the first range value. That is, the second region A2 may have a lower Si ion strength than the first region A1. Thus, the second ionic strength value may be less than the first ionic strength value.

상기 제 2 영역(A2)은 Si 이온 농도를 가질 수 있다. 자세하게, 상기 제 2 영역(A2)에 1차 이온을 조사하였을 때, 상기 제 2 영역(A2)은 상기 제 2 영역(A2)으로부터 방출되는 2차 이온, 예컨대 Si 이온 농도를 가질 수 있다. 상기 제 2 영역(A2)의 Si 이온 농도는 약 1×1017cm-3 내지 약 1×1020cm-3일 수 있다. 자세하게, 상기 제 2 영역(A2)의 Si 이온 농도는 약 1×1017cm-3 내지 약 1×1019cm-3일 수 있다. 또한, 상기 제 2 영역(A2)의 Si 이온 농도는 상기 제 1 영역(A1)의 Si 이온 농도보다 낮을 수 있다.The second region A2 may have a Si ion concentration. In detail, when the primary ions are irradiated to the second region A2, the second region A2 may have a secondary ion, for example, a Si ion concentration emitted from the second region A2. The Si ion concentration of the second region A2 may be about 1 × 10 17 cm −3 to about 1 × 10 20 cm −3 . In detail, the Si ion concentration of the second region A2 may be about 1 × 10 17 cm −3 to about 1 × 10 19 cm −3 . In addition, the Si ion concentration of the second region A2 may be lower than the Si ion concentration of the first region A1.

상기 제 2 영역(A2)은 Mg 이온 강도를 가질 수 있다. 자세하게, 상기 제 2 영역(A2)에 1차 이온을 조사하였을 때, 상기 제 2 영역(A2)은 상기 제 2 영역(A2)으로부터 방출되는 2차 이온, 예컨대 Mg 이온 강도를 가질 수 있다. 또한, 상기 제 2 영역(A2)은 Mg 이온 농도를 가질 수 있다. The second region A2 may have Mg ion strength. In detail, when the primary ions are irradiated to the second region A2, the second region A2 may have secondary ions emitted from the second region A2, for example, Mg ion strength. In addition, the second region A2 may have a concentration of Mg ions.

상기 제 2 영역(A2)의 Mg 이온 강도는 상기 제 1 영역(A1)의 Mg 이온 강도와 대응될 수 있다. 또한, 상기 제 2 영역(A2)의 Mg 이온 농도는 상기 제 2 영역(A2)의 Mg 이온 농도와 대응될 수 있다. 즉, 상기 제 1 영역(A1) 및 상기 제 2 영역(A2)에서 Mg 이온 강도 및/또는 Mg 이온 농도는 상술한 범위의 노이즈를 포함하는 범위 내에서 서로 대응될 수 있다.The Mg ion intensity of the second region A2 may correspond to the Mg ion intensity of the first region A1. In addition, the Mg ion concentration of the second region A2 may correspond to the Mg ion concentration of the second region A2. That is, Mg ion intensity and / or Mg ion concentration in the first region A1 and the second region A2 may correspond to each other within a range including the noise in the above-described range.

상기 제 2 영역(A2)에서 깊이에 따른 Si 이온 강도의 변화율은 Mg 이온 강도의 변화율과 대응될 수 있다. 즉, 상기 Si 및 Mg 이온 강도의 변화율은 상술한 범위의 노이즈를 포함하는 범위 내에서 서로 대응될 수 있다.In the second region A2, the rate of change of Si ion intensity with depth may correspond to the rate of change of Mg ion intensity. That is, the rate of change of the Si and Mg ion intensity may correspond to each other within a range including the noise in the above-described range.

상기 제 2 영역(A2)은 상기 제 2 반도체층(513)과 대응되는 영역일 수 있다. 즉, 상기 제 2 반도체층(513)은 상기 제 2 영역(A2)과 대응되는 이온 강도 및/또는 이온 농도를 가질 수 있다.The second region A2 may be a region corresponding to the second semiconductor layer 513. That is, the second semiconductor layer 513 may have an ionic strength and / or an ion concentration corresponding to the second region A2.

상기 제 1 도전형 반도체층(510)은 제 4 영역(A4)을 포함할 수 있다. 상기 제 4 영역(A4)은 상기 제 1 영역(A1) 및 상기 제 2 영역(A2) 사이에 위치하는 영역일 수 있다.The first conductivity type semiconductor layer 510 may include a fourth region A4. The fourth area A4 may be an area located between the first area A1 and the second area A2.

상기 제 4 영역(A4)은 Si 이온 강도를 가질 수 있다. 자세하게, 상기 제 4 영역(A4)에 1차 이온을 조사할 때, 상기 제 4 영역(A4)은 상기 제 4 영역(A4)으로부터 방출되는 2차 이온, 예컨대 Si 이온 강도를 가질 수 있다. 상기 제 4 영역(A4)의 Si 이온 강도는 상기 제 1 영역(A1) 및 상기 제 2 영역(A2)의 사이 값을 가질 수 있다. 자세하게, 상기 제 4 영역(A4)의 Si 이온 강도는 상기 제 1 영역(A1)의 Si 이온 강도보다 낮을 수 있고, 상기 제 2 영역(A2)의 Si 이온 강도보다 높을 수 있다. 상기 제 4 영역(A4)의 Si 이온 강도는 수직 방향으로 갈수록 변화할 수 있다. 예를 들어, 상기 제 4 영역(A4)의 Si 이온 강도는 수직 방향으로 갈수록 낮아질 수 있다. 즉, 상기 제 4 영역(A4)의 Si 이온 강도는 상기 제 1 영역(A1)에서 상기 제 2 영역(A2) 방향으로 갈수록 낮아질 수 있다. The fourth region A4 may have Si ion strength. In detail, when irradiating primary ions to the fourth region A4, the fourth region A4 may have secondary ions emitted from the fourth region A4, for example, Si ionic strength. Si ion strength of the fourth region A4 may have a value between the first region A1 and the second region A2. In detail, the Si ion intensity of the fourth region A4 may be lower than the Si ion intensity of the first region A1 and may be higher than the Si ion intensity of the second region A2. The Si ion strength of the fourth region A4 may change in the vertical direction. For example, the Si ion intensity of the fourth region A4 may be lowered toward the vertical direction. That is, the Si ion intensity of the fourth region A4 may be lowered from the first region A1 toward the second region A2.

상기 제 4 영역(A4)은 Si 이온 농도를 가질 수 있다. 상기 제 4 영역(A4)의 Si 이온 농도는 약 1×1017cm-3 내지 약 1×1020cm-3일 수 있다. 상기 제 4 영역(A4)의 Si 이온 농도는 상기 제 1 영역(A1)의 Si 이온 농도보다 작을 수 있고, 상기 제 2 영역(A2)의 Si 이온 농도보다 클 수 있다. 또한, 상기 제 4 영역(A4)의 Si 이온 농도는 수직 방향으로 갈수록 감소할 수 있다. 즉, 상기 제 4 영역(A4)의 Si 이온 농도는 상기 제 1 영역(A1)에서 상기 제 2 영역(A2) 방향인 수직 방향으로 갈수록 감소할 수 있다.The fourth region A4 may have a Si ion concentration. The Si ion concentration of the fourth region A4 may be about 1 × 10 17 cm −3 to about 1 × 10 20 cm −3 . The Si ion concentration of the fourth region A4 may be smaller than the Si ion concentration of the first region A1 and may be greater than the Si ion concentration of the second region A2. In addition, the Si ion concentration of the fourth region A4 may decrease toward the vertical direction. That is, the Si ion concentration of the fourth region A4 may decrease from the first region A1 toward the vertical direction in the direction of the second region A2.

상기 제 4 영역(A4)은 Mg 이온 강도를 가질 수 있다. 자세하게, 상기 제 4 영역(A4)에 1차 이온을 조사하였을 때, 상기 제 4 영역(A4)은 상기 제 4 영역(A4)으로부터 방출되는 2차 이온, 예컨대 Mg 이온 강도를 가질 수 있다. 또한, 상기 제 4 영역(A4)은 Mg 이온 농도를 가질 수 있다.The fourth region A4 may have Mg ion strength. In detail, when the primary ions are irradiated to the fourth region A4, the fourth region A4 may have secondary ions emitted from the fourth region A4, for example, Mg ion strength. In addition, the fourth region A4 may have an Mg ion concentration.

상기 제 4 영역(A4)의 Mg 이온 강도는 상기 제 4 영역(A4)의 Si 이온 강도보다 낮을 수 있다. 상기 제 4 영역(A4)의 Mg 이온 농도는 상기 제 4 영역(A4)의 Si 이온 농도보다 낮을 수 있다. 또한, 상기 제 4 영역(A4)의 Mg 이온 강도는 상기 제 1 영역(A1) 및 상기 제 2 영역(A2) 각각의 Mg 이온 강도와 대응될 수 있다. 상기 제 4 영역(A4)의 Mg 이온 농도는 상기 제 1 영역(A1) 및 상기 제 2 영역(A2) 각각의 Mg 이온 농도와 대응될 수 있다. 즉, 상기 제 1 영역(A1), 상기 제 2 영역(A2) 및 상기 제 4 영역(A4)의 Mg 이온 강도 및/또는 Mg 이온 농도는 상술한 범위의 노이즈를 포함하는 범위 내에서 서로 대응될 수 있다.Mg ion strength of the fourth region A4 may be lower than Si ion strength of the fourth region A4. The Mg ion concentration of the fourth region A4 may be lower than the Si ion concentration of the fourth region A4. In addition, the Mg ion intensity of the fourth region A4 may correspond to the Mg ion intensity of each of the first region A1 and the second region A2. The Mg ion concentration of the fourth region A4 may correspond to the Mg ion concentration of each of the first region A1 and the second region A2. That is, the Mg ion intensity and / or Mg ion concentration of the first region A1, the second region A2, and the fourth region A4 may correspond to each other within a range including noise in the above-described range. Can be.

상기 제 4 영역(A4)의 깊이에 따른 Si 이온 강도의 변화율은 상기 제 1 영역(A1) 및 상기 제 2 영역(A2)의 깊이에 대한 Si 이온 강도의 변화율보다 클 수 있다. 상기 제 4 영역(A4)의 깊이에 따른 Si 이온 농도의 변화율은 상기 제 1 영역(A1) 및 상기 제 2 영역(A2)의 깊이에 대한 Si 이온 농도의 변화율보다 클 수 있다. 즉, 도 5에 도시된 Si 이온 강도에 대한 그래프에서, 제 4 영역의 기울기 값은 상기 제 1 영역(A1) 및 상기 제 2 영역(A2)의 기울기 값보다 클 수 있다. 또한, 상기 제 4 영역(A4)의 깊이에 따른 Mg 이온 강도의 변화율은 상기 제 1 영역(A1) 및 상기 제 2 영역(A2)의 깊이에 대한 Mg 이온 강도의 변화율과 대응될 수 있다. 즉, Mg 이온 강도의 변화율은 상술한 범위의 노이즈를 포함하는 범위 내에서 서로 대응될 수 있다.The rate of change of Si ion intensity according to the depth of the fourth region A4 may be greater than the rate of change of Si ion intensity with respect to the depth of the first region A1 and the second region A2. The rate of change of the Si ion concentration according to the depth of the fourth region A4 may be greater than the rate of change of the Si ion concentration relative to the depth of the first region A1 and the second region A2. That is, in the graph of the Si ion intensity shown in FIG. 5, the slope value of the fourth region may be greater than the slope values of the first region A1 and the second region A2. In addition, the rate of change of Mg ion intensity according to the depth of the fourth region A4 may correspond to the rate of change of Mg ion intensity with respect to the depth of the first region A1 and the second region A2. That is, the rate of change of Mg ion intensity may correspond to each other within a range including noise in the above-described range.

상기 제 4 영역(A4)은 상기 제 1 반도체층(511)과 대응되는 영역일 수 있다. 자세하게, 상기 제 4 영역(A4)은 상기 제 1 반도체층(511)의 상부 영역과 대응되는 영역일 수 있다. 즉, 상기 제 1 반도체층(511)의 상부 영역은 상기 제 4 영역(A4)과 대응되는 이온 강도 및/또는 이온 농도를 가질 수 있다.The fourth region A4 may be a region corresponding to the first semiconductor layer 511. In detail, the fourth region A4 may be a region corresponding to the upper region of the first semiconductor layer 511. That is, the upper region of the first semiconductor layer 511 may have an ionic strength and / or an ion concentration corresponding to the fourth region A4.

상기 제 1 도전형 반도체층(510)은 제 3 영역(A3)을 포함할 수 있다. 상기 제 3 영역(A3)은 상기 제 2 영역(A2) 상에 위치하는 영역일 수 있다. 상기 제 3 영역(A3)은 상기 제 1 반도체층(511)의 바닥면과 이격된 영역일 수 있다. 자세하게, 상기 제 2 영역(A2)은 상기 제 2 영역(A2)보다 수직 방향으로 상부에 위치하는 영역일 수 있다. 즉, 상기 제 3 영역(A3)은 상기 제 1 영역(A1) 및 상기 제 2 영역(A2)보다 상기 제 2 도전형 반도체층(570)에 인접한 영역일 수 있다.The first conductivity type semiconductor layer 510 may include a third region A3. The third area A3 may be an area located on the second area A2. The third region A3 may be a region spaced apart from the bottom surface of the first semiconductor layer 511. In detail, the second area A2 may be an area located above the second area A2 in the vertical direction. That is, the third region A3 may be an area closer to the second conductivity type semiconductor layer 570 than the first region A1 and the second region A2.

상기 제 3 영역(A3)은 Si 이온 강도를 가질 수 있다. 자세하게, 상기 제 3 영역(A3)에 1차 이온을 조사할 때, 상기 제 3 영역(A3)은 상기 제 3 영역(A3)으로부터 방출되는 2차 이온, 예컨대 Si 이온 강도를 가질 수 있다. 상기 제 3 영역(A3)은 제 3 범위로 정의되는 Si 이온 강도를 가질 수 있다. 여기서, 상기 제 3 영역(A3)의 Si 이온 강도는, 상기 제 3 영역(A3)에서 측정한 Si 이온 강도의 평균값일 수 있다. 또한, 상기 제 3 영역(A3)은 1차 이온을 조사하였을 때, 최대 Si 이온 강도 값인 제 3 이온 강도 값을 가질 수 있다. 상기 제 3 이온 강도 값은 상기 제 3 범위에서 최대값일 수 있다. 상기 제 3 범위 값은 상기 제 1 범위 값보다 작을 수 있고, 상기 제 2 범위 값보다 크거나 작을 수 있다. 즉, 상기 제 3 영역(A3)은 상기 제 1 영역(A1)보다 낮은 Si 이온 강도를 가질 수 있다. 또한, 상기 제 3 영역(A3)의 일부 영역은 상기 제 2 영역(A2)보다 높은 Si 이온 강도를 가질 수 있고, 상기 제 3 영역(A3)의 또 다른 일부 영역은 상기 제 2 영역(A2)보다 낮은 Si 이온 강도를 가질 수 있다. 따라서, 상기 제 3 이온 강도 값은 상기 제 1 및 제 2 이온 강도 값의 사이 값을 가질 수 있다. 자세하게, 상기 제 3 이온 강도 값은 상기 제 1 이온 강도 값보다 작을 수 있고, 상기 제 2 이온 강도 값보다 클 수 있다. 상기 제 3 영역()은 상기 제 1 도전형 반도체층(510) 내에서 가장 낮은 Si 이온 강도를 가질 수 있다.The third region A3 may have Si ion strength. In detail, when irradiating primary ions to the third region A3, the third region A3 may have secondary ions emitted from the third region A3, for example, Si ionic strength. The third region A3 may have Si ion strength defined by a third range. Here, the Si ion intensity of the third region A3 may be an average value of the Si ion intensity measured in the third region A3. In addition, the third region A3 may have a third ionic strength value that is a maximum Si ionic strength value when irradiated with primary ions. The third ion intensity value may be a maximum value in the third range. The third range value may be smaller than the first range value and may be larger or smaller than the second range value. That is, the third region A3 may have a lower Si ion strength than the first region A1. In addition, the partial region of the third region A3 may have a higher Si ion strength than the second region A2, and another partial region of the third region A3 is the second region A2. May have lower Si ion strength. Therefore, the third ion intensity value may have a value between the first and second ion intensity values. In detail, the third ionic strength value may be less than the first ionic strength value, and may be greater than the second ionic strength value. The third region () may have the lowest Si ion strength in the first conductivity type semiconductor layer 510.

상기 제 3 영역(A3)은 Si 이온 농도를 가질 수 있다. 자세하게, 상기 제 3 영역(A3)에 1차 이온을 조사하였을 때, 상기 제 3 영역(A3)은 상기 제 3 영역(A3)으로부터 방출되는 2차 이온, 예컨대 Si 이온 농도를 가질 수 있다. 상기 제 3 영역(A3)의 Si 이온 농도는 약 1×1016cm-3 내지 약 1×1020cm-3일 수 있다. 자세하게, 상기 제 3 영역(A3)의 Si 이온 농도는 약 1×1016cm-3 내지 약 1×1019cm-3일 수 있다. 상기 제 3 영역(A3)의 Si 이온 농도는 상기 제 1 영역(A1)의 Si 이온 농도보다 작을 수 있고, 상기 제 2 영역(A2)의 Si 이온 농도보다 크거나 작을 수 있다.The third region A3 may have a Si ion concentration. In detail, when the primary ions are irradiated to the third region A3, the third region A3 may have a secondary ion, for example, Si ion concentration emitted from the third region A3. The Si ion concentration of the third region A3 may be about 1 × 10 16 cm −3 to about 1 × 10 20 cm −3 . In detail, the Si ion concentration of the third region A3 may be about 1 × 10 16 cm −3 to about 1 × 10 19 cm −3 . The Si ion concentration of the third region A3 may be smaller than the Si ion concentration of the first region A1 and may be larger or smaller than the Si ion concentration of the second region A2.

상기 제 3 영역(A3)은 Mg 이온 강도를 가질 수 있다. 자세하게, 상기 제 3 영역(A3)에 1차 이온을 조사하였을 때, 상기 제 3 영역(A3)은 상기 제 3 영역(A3)으로부터 방출되는 2차 이온, 예컨대 Mg 이온 강도를 가질 수 있다. 상기 제 3 영역(A3)은 제 4 범위로 정의되는 Mg 이온 강도를 가질 수 있다. 여기서 제 3 영역(A3)의 Mg 이온 강도는 상기 제 3 영역(A3)에서 측정한 Mg 이온 강도의 평균값일 수 있다. 또한, 상기 제 3 영역(A3)은 1차 이온을 조사하였을 때, 최대 Mg 이온 강도 값인 제 4 이온 강도 값을 가질 수 있다. 상기 제 4 이온 강도 값은 상기 제 4 범위에서 최대값일 수 있다. 상기 제 4 범위 값은 상기 제 1 범위 값보다 작을 수 있고, 상기 제 2 범위 값보다 크거나 작을 수 있다. 즉, 상기 제 3 영역(A3)의 Mg 이온 강도는 상기 제 1 영역(A1)의 Si 이온 강도보다 낮을 수 있다. 또한, 상기 제 3 영역(A3)의 일부 영역의 Mg 이온 강도는 상기 제 2 영역(A2)의 Si 이온 강도보다 높을 수 있고, 상기 제 3 영역(A3)의 다른 일부 영역의 Mg 이온 강도는 상기 제 2 영역(A2)의 Si 이온 강도보다 낮을 수 있다. 따라서, 상기 제 4 이온 강도 값은 상기 제 1 및 제 2 이온 강도 값의 사이 값을 가질 수 있다. 자세하게, 상기 제 4 이온 강도 값은 상기 제 1 이온 강도 값보다 작을 수 있고, 상기 제 2 이온 강도 값보다 클 수 있다. 또한, 상기 제 3 영역(A3)에서 상기 제 4 이온 강도 값은 상기 제 3 이온 강도 값보다 클 수 있다. 상기 제 3 영역(A3)은 상기 제 1 도전형 반도체층(510) 내에서 가장 높은 Mg 이온 강도를 가질 수 있다.The third region A3 may have Mg ion strength. In detail, when the primary ions are irradiated to the third region A3, the third region A3 may have secondary ions emitted from the third region A3, for example, Mg ion strength. The third region A3 may have an Mg ion intensity defined by a fourth range. The Mg ion intensity of the third region A3 may be an average value of the Mg ion intensity measured in the third region A3. In addition, the third region A3 may have a fourth ion intensity value which is a maximum Mg ion intensity value when irradiated with primary ions. The fourth ionic strength value may be a maximum value in the fourth range. The fourth range value may be less than the first range value, and may be greater or less than the second range value. That is, the Mg ion strength of the third region A3 may be lower than the Si ion strength of the first region A1. In addition, the Mg ion intensity of the partial region of the third region A3 may be higher than the Si ion intensity of the second region A2, and the Mg ion strength of the other partial region of the third region A3 may be It may be lower than the Si ion strength of the second region A2. Therefore, the fourth ionic strength value may have a value between the first and second ionic strength values. In detail, the fourth ionic strength value may be smaller than the first ionic strength value and may be greater than the second ionic strength value. In addition, the fourth ion intensity value in the third region A3 may be greater than the third ion intensity value. The third region A3 may have the highest Mg ion strength in the first conductivity type semiconductor layer 510.

상기 제 3 영역(A3)은 Mg 이온 농도를 가질 수 있다. 자세하게, 상기 제 3 영역(A3)에 1차 이온을 조사하였을 때, 상기 제 3 영역(A3)은 상기 제 3 영역(A3)으로부터 방출되는 2차 이온, 예컨대 Mg 이온 농도를 가질 수 있다. 상기 제 3 영역(A3)의 Mg 이온 농도는 약 1×1016cm-3 내지 약 1×1020cm-3일 수 있다. 자세하게, 상기 제 3 영역(A3)의 Mg 이온 농도는 약 1×1016cm-3 내지 약 1×1019cm-3일 수 있다. 상기 제 3 영역(A3)의 Mg 이온 농도는 상기 제 1 영역(A1) 및 상기 제 2 영역(A2)의 Mg 이온 농도보다 클 수 있다.The third region A3 may have a concentration of Mg ions. In detail, when the primary ions are irradiated to the third region A3, the third region A3 may have a secondary ion, eg, Mg ion concentration, emitted from the third region A3. Mg ion concentration in the third region A3 may be about 1 × 10 16 cm −3 to about 1 × 10 20 cm −3 . In detail, the Mg ion concentration of the third region A3 may be about 1 × 10 16 cm −3 to about 1 × 10 19 cm −3 . The Mg ion concentration of the third region A3 may be greater than the Mg ion concentration of the first region A1 and the second region A2.

상기 제 3 영역(A3)은 상기 제 2 반도체층(513) 내지 상기 제 3 반도체층(515)과 대응되는 영역일 수 있다. 자세하게, 상기 제 3 영역(A3)은 상기 제 3 반도체층(515)과 대응되는 영역일 수 있다. The third region A3 may be a region corresponding to the second semiconductor layer 513 to the third semiconductor layer 515. In detail, the third region A3 may be a region corresponding to the third semiconductor layer 515.

상기 제 3 영역(A3)은 깊이에 따라 Si 이온 강도 및 Mg 이온 강도는 변화할 수 있다. 이에 대해서는 후술할 문단에서 보다 자세히 설명하기로 한다. In the third region A3, Si ionic strength and Mg ionic strength may vary with depth. This will be described in more detail in the following paragraphs.

상기 제 1 도전형 반도체층(510)은 제 5 영역(A5)을 포함할 수 있다. 상기 제 5 영역(A5)은 상기 제 2 영역(A2) 및 상기 제 3 영역(A3) 사이에 위치하는 영역일 수 있다.The first conductivity type semiconductor layer 510 may include a fifth region A5. The fifth area A5 may be an area located between the second area A2 and the third area A3.

상기 제 5 영역(A5)은 Si 이온 강도를 가질 수 있다. 자세하게, 상기 제 5 영역(A5)에 1차 이온을 조사할 때, 상기 제 5 영역(A5)은 상기 제 5 영역(A5)으로부터 방출되는 2차 이온, 예컨대 Si 이온 강도를 가질 수 있다. 상기 제 5 영역(A5)의 Si 이온 강도는 상기 제 2 영역(A2) 및 상기 제 3 영역(A3)의 사이 값을 가질 수 있다. 자세하게, 상기 제 5 영역(A5)의 Si 이온 강도는 상기 제 2 영역(A2)의 Si 이온 강도보다 낮을 수 있고, 상기 제 3 영역(A3)의 Si 이온 강도보다 높을 수 있다. 상기 제 5 영역(A5)의 Si 이온 강도는 수직 방향으로 갈수록 변화할 수 있다. 예를 들어, 상기 제 5 영역(A5)의 Si 이온 강도는 수직 방향으로 갈수록 낮아질 수 있다. 즉, 상기 제 5 영역(A5)의 Si 이온 강도는 상기 제 2 영역(A2)에서 상기 제 3 영역(A3) 방향으로 갈수록 낮아질 수 있다. The fifth region A5 may have Si ion strength. In detail, when irradiating primary ions to the fifth region A5, the fifth region A5 may have secondary ions emitted from the fifth region A5, for example, Si ionic strength. Si ion strength of the fifth region A5 may have a value between the second region A2 and the third region A3. In detail, the Si ion strength of the fifth region A5 may be lower than the Si ion strength of the second region A2 and may be higher than the Si ion strength of the third region A3. The Si ion strength of the fifth region A5 may change in the vertical direction. For example, the Si ion intensity of the fifth region A5 may be lowered toward the vertical direction. That is, the Si ion strength of the fifth region A5 may be lowered from the second region A2 toward the third region A3.

상기 제 5 영역(A5)은 Si 이온 농도를 가질 수 있다. 상기 제 5 영역(A5)의 Si 이온 농도는 약 1×1016cm-3 내지 약 1×1020cm-3일 수 있다. 자세하게, 상기 제 5 영역(A5)의 Si 이온 농도는 약 1×1016cm-3 내지 약 1×1019cm-3일 수 있다. 상기 제 5 영역(A5)의 Si 이온 농도는 상기 제 2 영역(A2)의 Si 이온 농도보다 작을 수 있고, 상기 제 3 영역(A3)의 Si 이온 농도보다 클 수 있다. 또한, 상기 제 5 영역(A5)의 Si 이온 농도는 수직 방향으로 갈수록 감소할 수 있다. 즉, 상기 제 5 영역(A5)의 Si 이온 농도는 상기 제 2 영역(A2)에서 상기 제 3 영역(A3) 방향인 수직 방향으로 갈수록 감소할 수 있다.The fifth region A5 may have a Si ion concentration. The Si ion concentration of the fifth region A5 may be about 1 × 10 16 cm −3 to about 1 × 10 20 cm −3 . In detail, the Si ion concentration of the fifth region A5 may be about 1 × 10 16 cm −3 to about 1 × 10 19 cm −3 . The Si ion concentration of the fifth region A5 may be smaller than the Si ion concentration of the second region A2 and may be greater than the Si ion concentration of the third region A3. In addition, the Si ion concentration of the fifth region A5 may decrease toward the vertical direction. That is, the Si ion concentration of the fifth region A5 may decrease from the second region A2 in the vertical direction toward the third region A3.

상기 제 5 영역(A5)은 Mg 이온 강도를 가질 수 있다. 자세하게, 상기 제 5 영역(A5)에 1차 이온을 조사하였을 때, 상기 제 5 영역(A5)은 상기 제 5 영역(A5)으로부터 방출되는 2차 이온, 예컨대 Mg 이온 강도를 가질 수 있다. 또한, 상기 제 5 영역(A5)은 Mg 이온 농도를 가질 수 있다.The fifth region A5 may have Mg ion strength. In detail, when the primary ions are irradiated to the fifth region A5, the fifth region A5 may have secondary ions emitted from the fifth region A5, for example, Mg ion strength. In addition, the fifth region A5 may have an Mg ion concentration.

상기 제 5 영역(A5)의 Mg 이온 강도는 상기 제 5 영역(A5)의 Si 이온 강도보다 낮거나 같을 수 있다. 상기 제 5 영역(A5)의 Mg 이온 농도는 상기 제 5 영역(A5)의 Si 이온 농도보다 작거나 같을 수 있다. 또한, 상기 제 5 영역(A5)의 Mg 이온 강도는 상기 제 1 영역(A1), 상기 제 2 영역(A2) 및 상기 제 4 영역(A4) 각각의 Mg 이온 강도와 대응될 수 있다. 상기 제 5 영역(A5)의 Mg 이온 농도는 상기 제 1 영역(A1), 상기 제 2 영역(A2) 및 상기 제 4 영역(A4) 각각의 Mg 이온 농도와 대응될 수 있다. 즉, 상기 제 1 영역(A1), 상기 제 2 영역(A2), 상기 제 4 영역(A4) 및 상기 제 5 영역(A5)의 Mg 이온 강도 및/또는 Mg 이온 농도는 상술한 범위의 노이즈를 포함하는 범위 내에서 서로 대응될 수 있다.Mg ionic strength of the fifth region A5 may be lower than or equal to Si ionic strength of the fifth region A5. Mg ion concentration of the fifth region A5 may be less than or equal to Si ion concentration of the fifth region A5. In addition, the Mg ion intensity of the fifth region A5 may correspond to the Mg ion intensity of each of the first region A1, the second region A2, and the fourth region A4. The Mg ion concentration of the fifth region A5 may correspond to the Mg ion concentration of each of the first region A1, the second region A2, and the fourth region A4. That is, the Mg ion intensity and / or Mg ion concentration of the first region A1, the second region A2, the fourth region A4, and the fifth region A5 may reduce noise in the above-described range. It may correspond to each other within the range included.

상기 제 5 영역(A5)의 깊이에 따른 Si 이온 강도의 변화율은 상기 제 1 영역(A1) 및 상기 제 2 영역(A2)의 깊이에 대한 Si 이온 강도의 변화율보다 클 수 있다. 상기 제 5 영역(A5)의 깊이에 따른 Si 이온 농도의 변화율은 상기 제 1 영역(A1) 및 상기 제 2 영역(A2)의 깊이에 대한 Si 이온 농도의 변화율보다 클 수 있다. 즉, 도 5에 도시된 Si 이온 강도에 대한 그래프에서, 제 5 영역(A5)의 기울기 값은 상기 제 1 영역(A1) 및 상기 제 2 영역(A2)의 기울기 값보다 클 수 있다. 또한, 상기 제 5 영역(A5)의 깊이에 따른 Mg 이온 강도의 변화율은 상기 제 1 영역(A1) 및 상기 제 2 영역(A2)의 깊이에 대한 Mg 이온 강도의 변화율과 대응될 수 있다. 즉, Mg 이온 강도의 변화율은 상술한 범위의 노이즈를 포함하는 범위 내에서 서로 대응될 수 있다.The rate of change of Si ion intensity according to the depth of the fifth region A5 may be greater than the rate of change of Si ion intensity with respect to the depth of the first region A1 and the second region A2. The rate of change of the Si ion concentration according to the depth of the fifth region A5 may be greater than the rate of change of the Si ion concentration relative to the depth of the first region A1 and the second region A2. That is, in the graph of the Si ion intensity shown in FIG. 5, the inclination value of the fifth region A5 may be greater than the inclination values of the first region A1 and the second region A2. In addition, the rate of change of Mg ion intensity according to the depth of the fifth region A5 may correspond to the rate of change of Mg ion intensity with respect to the depth of the first region A1 and the second region A2. That is, the rate of change of Mg ion intensity may correspond to each other within a range including noise in the above-described range.

상기 제 5 영역(A5)은 상기 제 2 반도체층(513)과 대응되는 영역일 수 있다. 자세하게, 상기 제 5 영역(A5)은 상기 제 2 반도체층(513)의 상부 영역과 대응되는 영역일 수 있다. 즉, 상기 제 2 반도체층(513)의 상부 영역은 상기 제 5 영역(A5)과 대응되는 이온 강도 및/또는 이온 농도를 가질 수 있다.The fifth region A5 may be a region corresponding to the second semiconductor layer 513. In detail, the fifth region A5 may be a region corresponding to the upper region of the second semiconductor layer 513. That is, the upper region of the second semiconductor layer 513 may have an ionic strength and / or an ion concentration corresponding to the fifth region A5.

상기 제 3 영역(A3)은 깊이에 따라 Si 이온 강도 및 이온 농도가 변화할 수 있다. 이에 따라, 상기 제 3 영역(A3)은 복수 개의 서브 영역들을 포함할 수 있다. 예를 들어, 상기 제 3 영역(A3)은 상기 Si 이온 강도 및 농도의 변화율에 따라 제 1 내지 제 3 서브 영역들(A31, A32, A33)을 포함할 수 있다.In the third region A3, Si ion strength and ion concentration may vary with depth. Accordingly, the third area A3 may include a plurality of sub areas. For example, the third region A3 may include first to third subregions A31, A32, and A33 according to a change rate of the Si ion intensity and concentration.

상기 제 1 서브 영역(A31)은 상기 제 2 영역(A2) 상에 위치하는 영역일 수 있다. 자세하게, 상기 제 1 서브 영역(A31)은 상기 제 5 영역(A5) 상에 위치하는 영역일 수 있다. 즉, 상기 제 1 서브 영역(A31)은 상기 제 3 영역(A3)에서 수직 방향으로 최하부에 위치하는 영역일 수 있다. 상기 제 1 서브 영역(A31)은 상기 제 3 영역(A3)에서 상기 제 5 영역(A5)과 최인접한 영역일 수 있다.The first subregion A31 may be a region located on the second region A2. In detail, the first sub-region A31 may be a region located on the fifth region A5. That is, the first subregion A31 may be a region located at the lowermost portion in the vertical direction from the third region A3. The first sub-region A31 may be a region nearest to the fifth region A5 in the third region A3.

상기 제 1 서브 영역(A31)은 Si 이온 강도를 가질 수 있다. 상기 제 1 서브 영역(A31)은 제 5 범위로 정의되는 Si 이온 강도를 가질 수 있다. 여기서, 상기 제 1 서브 영역(A31)의 Si 이온 강도는, 상기 제 1 서브 영역(A31)에서 측정한 Si 이온 강도의 평균값일 수 있다. 또한, 상기 제 1 서브 영역(A31)은 1차 이온을 조사하였을 때, 최대 Si 이온 강도 값인 제 5 이온 강도 값을 가질 수 있다. 상기 제 5 이온 강도 값은 상기 제 1 서브 영역(A31)에서 최대값일 수 있다. 상기 제 5 범위 값은 상기 제 1 범위 값 및 상기 제 2 범위 값보다 작을 수 있다. 즉, 상기 제 1 서브 영역(A31)의 Si 이온 강도는 상기 제 1 영역(A1) 및 상기 제 2 영역(A2)의 Si 이온 강도보다 낮을 수 있다. 따라서, 상기 제 5 이온 강도 값은 상기 제 1 및 제 2 이온 강도 값보다 작을 수 있다. 또한, 상기 제 1 서브 영역(A31)은 상기 제 1 도전형 반도체층(510) 내에서 가장 낮은 Si 이온 강도를 가질 수 있다.The first subregion A31 may have Si ion strength. The first subregion A31 may have a Si ion intensity defined by a fifth range. Here, the Si ion intensity of the first subregion A31 may be an average value of the Si ion intensity measured in the first subregion A31. In addition, the first sub-region A31 may have a fifth ion intensity value that is a maximum Si ion intensity value when the primary ions are irradiated. The fifth ion intensity value may be a maximum value in the first subregion A31. The fifth range value may be smaller than the first range value and the second range value. That is, the Si ion strength of the first subregion A31 may be lower than the Si ion strength of the first region A1 and the second region A2. Thus, the fifth ionic strength value may be smaller than the first and second ionic strength values. In addition, the first subregion A31 may have the lowest Si ion strength in the first conductivity type semiconductor layer 510.

상기 제 1 서브 영역(A31)은 Si 이온 농도를 가질 수 있다. 상기 제 1 서브 영역(A31)의 Si 이온 농도는 약 1×1016cm-3 내지 약 1×1018cm-3일 수 있다. 자세하게, 상기 제 1 서브 영역(A31)의 Si 이온 농도는 약 1×1016cm-3 내지 약 1×1017cm-3일 수 있다. 상기 제 1 서브 영역(A31)은 상기 제 3 영역(A3) 중 가장 낮은 Si 이온 농도를 갖는 영역일 수 있다.The first subregion A31 may have a Si ion concentration. The Si ion concentration of the first subregion A31 may be about 1 × 10 16 cm −3 to about 1 × 10 18 cm −3 . In detail, the Si ion concentration of the first subregion A31 may be about 1 × 10 16 cm −3 to about 1 × 10 17 cm −3 . The first subregion A31 may be a region having the lowest Si ion concentration among the third regions A3.

상기 제 2 서브 영역(A32)은 상기 제 1 서브 영역(A31) 상에 위치하는 영역일 수 있다. 상기 제 2 서브 영역(A32)은 상기 제 1 서브 영역(A31)과 일체로 형성될 수 있다. 상기 제 2 서브 영역(A32)은 상기 제 3 영역(A3)의 바닥과 이격된 영역일 수 있다. 자세하게, 상기 제 2 서브 영역(A32)은 상기 제 1 서브 영역(A31)보다 수직 방향으로 상부에 위치하는 영역일 수 있다. 즉, 상기 제 2 서브 영역(A32)은 상기 제 3 영역(A3)에서 중심 부분에 위치하는 서브 영역일 수 있다. 상기 제 2 서브 영역(A32)은 상기 제 1 서브 영역(A31)보다 상기 제 2 도전형 반도체층(570)에 인접한 영역일 수 있다.The second sub area A32 may be an area located on the first sub area A31. The second subregion A32 may be integrally formed with the first subregion A31. The second sub area A32 may be an area spaced apart from the bottom of the third area A3. In detail, the second sub-region A32 may be a region located above the first sub-region A31 in the vertical direction. In other words, the second sub-region A32 may be a sub-region located at the center of the third region A3. The second subregion A32 may be an area closer to the second conductivity type semiconductor layer 570 than the first subregion A31.

상기 제 2 서브 영역(A32)은 Si 이온 강도를 가질 수 있다. 상기 제 2 서브 영역(A32)의 Si 이온 강도는 깊이에 따라 변화할 수 있다. 예를 들어, 상기 제 2 서브 영역(A32)의 Si 이온 강도는 상기 제 2 도전형 반도체층(570)으로 갈수록 변화할 수 있다. 자세하게, 상기 제 2 서브 영역(A32)의 Si 이온 강도는 상기 제 1 영역(A1)에서 상기 활성층(530) 방향으로 갈수록 높아질 수 있다. 즉, 상기 제 2 서브 영역(A32)의 Si 이온 강도는 수직 방향을 기준으로 상부로 갈수록 높아질 수 있다.The second subregion A32 may have Si ion strength. The Si ion strength of the second subregion A32 may vary depending on the depth. For example, the Si ion strength of the second subregion A32 may change toward the second conductive semiconductor layer 570. In detail, the Si ion strength of the second sub-region A32 may be increased toward the active layer 530 in the first region A1. That is, the Si ion intensity of the second sub-region A32 may increase toward the upper side in the vertical direction.

상기 제 2 서브 영역(A32)은 Si 이온 농도를 가질 수 있다. 상기 제 2 서브 영역(A32)의 Si 이온 농도는 약 1×1016cm-3 내지 약 1×1020cm-3일 수 있다. 자세하게, 상기 제 2 서브 영역(A32)의 Si 이온 농도는 약 1×1016cm-3 내지 약 1×1019cm-3일 수 있다. 상기 제 2 서브 영역(A32)의 Si 이온 농도는 상술한 범위 내에서 상부로 갈수록 점점 증가할 수 있다. 자세하게, 상기 제 2 서브 영역(A32)의 Si 이온 농도는 상기 제 1 영역(A1)에서 상기 활성층(530) 방향으로 갈수록 증가할 수 있다.The second subregion A32 may have a Si ion concentration. Si ion concentration of the second sub-region A32 may be about 1 × 10 16 cm −3 to about 1 × 10 20 cm −3 . In detail, the Si ion concentration of the second sub-region A32 may be about 1 × 10 16 cm −3 to about 1 × 10 19 cm −3 . The Si ion concentration of the second sub-region A32 may increase gradually toward the upper side within the above-described range. In detail, the Si ion concentration of the second sub-region A32 may increase toward the active layer 530 in the first region A1.

상기 제 3 서브 영역(A33)은 상기 제 2 서브 영역(A32) 상에 위치하는 영역일 수 있다. 상기 제 3 서브 영역(A33)은 상기 제 2 서브 영역(A32)과 일체로 형성될 수 있다. 상기 제 3 서브 영역(A33)은 상기 제 3 영역(A3)의 바닥과 이격된 영역일 수 있다. 자세하게, 상기 제 3 서브 영역(A33)은 상기 제 1 서브 영역(A31) 및 상기 제 2 서브 영역(A32)보다 수직 방향으로 상부에 위치하는 영역일 수 있다. 즉, 상기 제 3 서브 영역(A33)은 상기 제 3 영역(A3)에서 상부에 위치하는 서브 영역일 수 있다. 상기 제 3 서브 영역(A33)은 상기 제 2 서브 영역(A32)보다 상기 제 2 도전형 반도체층(570)에 인접한 영역일 수 있다. 상기 제 3 서브 영역(A33)은 상기 제 3 영역(A3) 중 상기 활성층(530)과 가장 인접한 영역일 수 있다. 또한, 상기 제 3 서브 영역(A33)은 상기 제 3 영역(A3) 중 가장 두께가 얇은 영역일 수 있다.The third sub-region A33 may be a region located on the second sub-region A32. The third subregion A33 may be integrally formed with the second subregion A32. The third sub area A33 may be an area spaced apart from the bottom of the third area A3. In detail, the third sub-region A33 may be a region located above the first sub-region A31 and the second sub-region A32 in the vertical direction. That is, the third subregion A33 may be a subregion positioned above the third region A3. The third subregion A33 may be an area closer to the second conductivity type semiconductor layer 570 than the second subregion A32. The third subregion A33 may be a region closest to the active layer 530 among the third regions A3. In addition, the third sub-region A33 may be a region having the thinnest thickness among the third regions A3.

상기 제 3 서브 영역(A33)은 Si 이온 강도를 가질 수 있다. 상기 제 3 서브 영역(A33)의 Si 이온 강도는 깊이에 따라 변화할 수 있다. 예를 들어, 상기 제 3 서브 영역(A33)의 상기 제 2 도전형 반도체층(570)으로 갈수록 변화할 수 있다. 자세하게, 상기 제 3 서브 영역(A33)의 Si 이온 강도는 상기 제 1 영역(A1)에서 상기 활성층(530) 방향으로 갈수록 낮아질 수 있다. 즉, 상기 제 3 서브 영역(A33)의 Si 이온 강도는 수직 방향을 기준으로 상부로 갈수록 낮아질 수 있다.The third subregion A33 may have Si ion strength. Si ion strength of the third sub-region A33 may vary depending on the depth. For example, the second sub-type semiconductor layer 570 of the third sub-region A33 may change gradually. In detail, the Si ion strength of the third sub-region A33 may be lowered toward the active layer 530 in the first region A1. That is, the Si ion intensity of the third sub-region A33 may be lowered upwards based on the vertical direction.

상기 제 3 서브 영역(A33)은 Si 이온 농도를 가질 수 있다. 상기 제 3 서브 영역(A33)의 Si 이온 농도는 약 1×1017cm-3 내지 약 1×1020cm-3일 수 있다. 자세하게, 상기 제 3 서브 영역(A33)의 Si 이온 농도는 약 1×1018cm-3 내지 약 1×1019cm-3일 수 있다. 상기 제 3 서브 영역(A33)의 Si 이온 농도는 상술한 범위 내에서 상부로 갈수록 점점 감소할 수 있다. 자세하게, 상기 제 2 서브 영역(A32)의 Si 이온 농도는 상기 제 1 영역(A1)에서 상기 활성층(530) 방향으로 갈수록 감소할 수 있다.The third subregion A33 may have a Si ion concentration. The Si ion concentration of the third sub-region A33 may be about 1 × 10 17 cm −3 to about 1 × 10 20 cm −3 . In detail, the Si ion concentration of the third sub-region A33 may be about 1 × 10 18 cm −3 to about 1 × 10 19 cm −3 . The Si ion concentration of the third sub-region A33 may gradually decrease toward the upper side within the above-described range. In detail, the Si ion concentration of the second subregion A32 may decrease toward the active layer 530 in the first region A1.

상기 제 3 영역(A3)은 Si 이온 강도가 변화하는 변곡점을 포함할 수 있다. 예를 들어, 상기 제 3 영역(A3)의 Si 이온 강도는 상기 제 2 서브 영역(A32)과 상기 제 3 서브 영역(A33)이 교차하는 지점에서 변곡점을 가질 수 있다. 자세하게, 상기 제 2 서브 영역(A32)은 상부로 갈수록 Si 이온 강도가 높아지는 영역이고 상기 제 3 서브 영역(A33)은 상부로 갈수록 Si 이온 강도가 낮아지는 영역이며, 상기 제 2 및 제 3 서브 영역들(A32, A33)의 경계에는 Si 이온 강도의 기울기가 변화하는 변곡점이 위치할 수 있다. 상기 변곡점은 상기 활성층(530)과 인접하게 위치할 수 있다. 예를 들어, 상기 변곡점과 상기 활성층(530) 사이의 거리는, 상기 변곡점과 상기 제 1 반도체층(511) 사이의 거리보다 짧을 수 있다.The third region A3 may include an inflection point at which Si ion intensity changes. For example, the Si ion intensity of the third region A3 may have an inflection point at the point where the second subregion A32 and the third subregion A33 cross each other. In detail, the second sub-region A32 is a region in which Si ionic strength is increased toward the upper portion, and the third sub-region A33 is a region in which Si ionic strength is lowered toward the upper portion, and the second and third sub-regions are lower. The inflection point at which the slope of the Si ion intensity changes may be located at the boundary between the fields A32 and A33. The inflection point may be located adjacent to the active layer 530. For example, the distance between the inflection point and the active layer 530 may be shorter than the distance between the inflection point and the first semiconductor layer 511.

상기 제 3 영역(A3)은 상기 변곡점에서 최대 Si 이온 강도를 가질 수 있다. 즉, 상기 제 3 영역(A3)은 상기 변곡점에서 상기 제 3 이온 강도 값을 가질 수 있다. 또한, 상기 변곡점에서 상기 제 3 영역(A3)은 가장 큰 이온 농도 값을 가질 수 있다. 상기 제 3 이온 강도 값은 상기 제 1 이온 강도 값보다 작을 수 있고 상기 제 2 이온 강도 값보다 클 수 있다.The third region A3 may have a maximum Si ion strength at the inflection point. That is, the third region A3 may have the third ion intensity value at the inflection point. In addition, the third region A3 may have the largest ion concentration value at the inflection point. The third ionic strength value may be less than the first ionic strength value and greater than the second ionic strength value.

상기 제 3 영역(A3)은 Mg 이온 강도를 가질 수 있다. 자세하게, 상기 제 1 내지 제 3 서브 영역들(A31, A32, A33)은 Mg 이온 강도를 가질 수 있다. 상기 제 1 내지 제 3 서브 영역들(A31, A32, A33)은 상기 영역들에 1차 이온을 조사하였을 때 상기 영역들로부터 방출되는 2차 이온, 예컨대 Mg 이온 강도를 가질 수 있다. 상기 제 1 내지 제 3 서브 영역들(A31, A32, A33)은 제 4 범위로 정의되는 Mg 이온 강도를 가질 수 있다. 또한, 상기 제 1 내지 제 3 서브 영역들(A31, A32, A33)은 상기 제 3 영역(A3)에서 최대 Mg 이온 강도 값인 제 4 이온 강도 값을 가질 수 있다.The third region A3 may have Mg ion strength. In detail, the first to third sub-regions A31, A32, and A33 may have Mg ion strength. The first to third sub-regions A31, A32, and A33 may have secondary ions, for example, Mg ion strengths emitted from the regions when the primary ions are irradiated to the regions. The first to third sub-regions A31, A32, and A33 may have Mg ion strength defined as a fourth range. In addition, the first to third sub-regions A31, A32, and A33 may have a fourth ion intensity value which is a maximum Mg ion intensity value in the third region A3.

상기 제 3 영역(A3)의 Mg 이온 강도는 상기 제 3 영역(A3)의 Si 이온 강도보다 높을 수 있다. 자세하게, 상기 제 1 내지 제 3 서브 영역들(A31, A32, A33)의 Mg 이온 강도는 상기 제 1 내지 제 3 서브 영역들(A31, A32, A33)의 Si 이온 강도보다 높을 수 있다.Mg ionic strength of the third region A3 may be higher than Si ionic strength of the third region A3. In detail, the Mg ion strength of the first to third sub-regions A31, A32 and A33 may be higher than the Si ion intensity of the first to third sub-regions A31, A32 and A33.

상기 제 3 영역(A3)의 Mg 이온 강도는 상기 제 1 영역(A1) 및 상기 제 2 영역(A2)의 Mg 이온 강도보다 높을 수 있다. 상기 제 3 영역(A3)의 Mg 이온 강도는 상기 제 4 영역(A4) 및 상기 제 5 영역(A5)의 Mg 이온 강도보다 높을 수 있다. 즉, 상기 제 3 영역(A3)은 상기 제 1 도전형 반도체층(510) 내에서 가장 높은 Mg 이온 강도를 가질 수 있다.Mg ion strength of the third region A3 may be higher than Mg ion strength of the first region A1 and the second region A2. Mg ion strength of the third region A3 may be higher than Mg ion strength of the fourth region A4 and the fifth region A5. That is, the third region A3 may have the highest Mg ion strength in the first conductivity type semiconductor layer 510.

상기 제 3 영역(A3)은 Mg 이온 농도를 가질 수 있다. 상기 제 3 영역(A3)의 Mg 이온 농도는 약 1×1016cm-3 내지 약 1×1020cm-3일 수 있다. 자세하게, 상기 제 3 영역(A3)의 Mg 이온 농도는 약 1×1016cm-3 내지 약 1×1019cm-3일 수 있다. 또한, 상기 제 3 영역(A3)은 Mg 이온 농도가 증가하는 구역, 유지되는 구역 및 감소하는 구역을 포함할 수 있고, 상기 구역들은 상술한 Mg 이온 농도 범위를 만족할 수 있다. 상기 Mg 이온 농도가 증가하는 구역은 상기 제 5 영역(A5) 상에 위치하는 영역일 수 있다. 또한, Mg 이온 농도가 증가하는 구역은 상기 제 3 영역(A3)의 최하부에 위치하는 구역일 수 있다. 상기 Mg 이온 농도가 유지되는 구역은 상기 Mg 이온 농도가 증가하는 구역 상에 위치하는 영역일 수 있다. 상기 Mg 이온 농도가 유지되는 구역은 상기 제 3 영역(A3)의 중심 부분에 위치하는 구역일 수 있다. 상기 Mg 이온 농도가 감소하는 구역은 상기 Mg 이온 농도가 유지되는 구역 상에 위치하는 영역일 수 있다. 상기 Mg 이온 농도가 감소하는 구역은 상기 제 3 영역(A3)의 상부에 위치하는 구역일 수 있다. 상기 Mg 이온 농도가 증가하는 구역, 유지되는 구역 및 감소하는 구역의 두께는 서로 상이할 수 있다. 예를 들어, 상기 영역들 중 상기 Mg 이온 농도가 유지되는 구역의 두께가 가장 두꺼울 수 있다.The third region A3 may have a concentration of Mg ions. Mg ion concentration in the third region A3 may be about 1 × 10 16 cm −3 to about 1 × 10 20 cm −3 . In detail, the Mg ion concentration of the third region A3 may be about 1 × 10 16 cm −3 to about 1 × 10 19 cm −3 . In addition, the third region A3 may include a zone in which the Mg ion concentration increases, a maintained zone, and a decreased zone, and the zones may satisfy the above-described Mg ion concentration range. The region where the Mg ion concentration increases may be a region located on the fifth region A5. In addition, the zone where the Mg ion concentration increases may be a zone located at the bottom of the third region A3. The zone where the Mg ion concentration is maintained may be a region located on the zone where the Mg ion concentration increases. The zone in which the Mg ion concentration is maintained may be a zone located in the central portion of the third region A3. The zone in which the Mg ion concentration decreases may be a region located on the zone in which the Mg ion concentration is maintained. The zone in which the Mg ion concentration decreases may be a zone located above the third region A3. The thickness of the zone where the Mg ion concentration increases, the zone that is maintained and the zone that decreases may be different from each other. For example, the thickness of the region in which the Mg ion concentration is maintained may be the thickest.

도 2 내지 도 6을 참조하면, 상기 제 1 도전형 반도체층(510)은 제 1 리세스(520)를 포함할 수 있다. 예를 들어, 상기 제 1 리세스(520)는 상기 제 2 영역(A2), 상기 제 3 영역(A3) 및 상기 제 5 영역(A5) 중 적어도 하나의 영역에 배치될 수 있다. 자세하게, 상기 제 1 리세스(520)는 상기 제 5 영역(A5) 및 상기 제 3 영역의 경계와 인접한 영역에 배치될 수 있다. 2 to 6, the first conductivity type semiconductor layer 510 may include a first recess 520. For example, the first recess 520 may be disposed in at least one of the second area A2, the third area A3, and the fifth area A5. In detail, the first recess 520 may be disposed in an area adjacent to a boundary between the fifth area A5 and the third area.

또한, 상기 제 1 리세스(520)는 경사면(521)을 포함할 수 있다. 상기 제 1 리세스(520)의 경사면(521)은 준극성(semi-polar)면으로 상기 경사면(521)은 p형 불순물에 의해 도핑이 원활하게 진행되지 않을 수 있다. 이에 따라, 상기 제 1 리세스(520)의 경사면(521)에는 고저항층이 형성될 수 있다. 즉, 도 5에 도시된 바와 같이 상기 제 5 영역(A5)의 Mg 이온 강도는 상기 제 3 영역(A3)의 Mg 이온 강도보다 작을 수 있다. 또한, 상기 제 1 리세스(520)가 형성되지 않은 영역에는 p형 불순물에 의한 도핑이 원활하게 진행될 수 있다. 이에 따라, 상기 제 1 리세스(520)가 형성되지 않은 영역에는 상기 경사면(521)보다 저항이 낮은 저저항층이 형성될 수 있다. 즉, 도 5에 도시된 바와 같이 제 3 영역(A3)의 Mg 이온 강도는 상기 제 5 영역(A5)의 Mg 이온 강도보다 높을 수 있다.In addition, the first recess 520 may include an inclined surface 521. The inclined surface 521 of the first recess 520 is a semi-polar surface, and the inclined surface 521 may not be smoothly doped by p-type impurities. Accordingly, a high resistance layer may be formed on the inclined surface 521 of the first recess 520. That is, as shown in FIG. 5, the Mg ion intensity of the fifth region A5 may be smaller than the Mg ion intensity of the third region A3. In addition, doping with p-type impurities may proceed smoothly in the region where the first recess 520 is not formed. Accordingly, a low resistance layer having a lower resistance than the inclined surface 521 may be formed in an area where the first recess 520 is not formed. That is, as shown in FIG. 5, the Mg ion intensity of the third region A3 may be higher than the Mg ion intensity of the fifth region A5.

상기 제 1 차단층(550)은 Si 이온 강도를 가질 수 있다. 자세하게, 상기 제 1 차단층(550)은 상기 제 1 차단층(550)에 1차 이온을 조사하였을 때 상기 제 1 차단층(550)으로부터 방출되는 2차 이온, 예컨대 Si 이온 강도를 가질 수 있다. The first blocking layer 550 may have Si ion strength. In detail, the first blocking layer 550 may have secondary ions, for example, Si ion strength emitted from the first blocking layer 550 when the first blocking layer 550 is irradiated with primary ions. .

상기 제 1 차단층(550)은 Si 이온 농도를 가질 수 있다. 자세하게, 상기 제 1 차단층(550)의 Si 이온 농도는 약 1×1016cm-3 내지 약 1×1017cm-3일 수 있다.The first blocking layer 550 may have a Si ion concentration. In detail, the Si ion concentration of the first blocking layer 550 may be about 1 × 10 16 cm −3 to about 1 × 10 17 cm −3 .

또한, 상기 제 1 차단층(550)은 Mg 이온 강도를 가질 수 있다. 자세하게, 상기 제 1 차단층(550)은 상기 제 1 차단층(550)에 1차 이온을 조사하였을 때 상기 제 1 차단층(550)으로부터 방출되는 2차 이온, 예컨대 Mg 이온 강도를 가질 수 있다. In addition, the first blocking layer 550 may have Mg ion strength. In detail, the first blocking layer 550 may have secondary ions emitted from the first blocking layer 550, for example, Mg ion strength when the first blocking layer 550 is irradiated with primary ions. .

상기 제 1 차단층(550)은 Mg 이온 농도를 가질 수 있다. 자세하게, 상기 제 1 차단층(550)의 Mg 이온 농도는 약 1×1018cm-3 내지 약 1×1021cm-3일 수 있다. 자세하게, 상기 제 1 차단층(550)의 Mg 이온 농도는 약 1×1018cm-3 내지 약 1×1020cm-3일 수 있다.The first blocking layer 550 may have a Mg ion concentration. In detail, the Mg ion concentration of the first blocking layer 550 may be about 1 × 10 18 cm −3 to about 1 × 10 21 cm −3 . In detail, the Mg ion concentration of the first blocking layer 550 may be about 1 × 10 18 cm −3 to about 1 × 10 20 cm −3 .

상기 제 1 차단층(550)의 Si 이온 강도는 Mg 이온 강도보다 낮을 수 있다. 상기 제 1 차단층(550)의 Si 이온 농도는 Mg 이온 농도보다 작을 수 있다.The Si ion strength of the first blocking layer 550 may be lower than the Mg ion strength. The Si ion concentration of the first blocking layer 550 may be smaller than the Mg ion concentration.

또한, 상기 제 1 차단층(550)의 최대 Mg 이온 강도 값은, 상기 제 3 영역(A3)의 최대 Mg 이온 강도 값보다 클 수 있다. 자세하게, 상기 제 1 차단층(550)의 최대 Mg 이온 강도 값은 상기 제 4 이온 강도 값보다 클 수 있다. 즉, 상기 제 1 차단층(550)의 최대 Mg 이온 강도 값은 상기 제 1 도전형 반도체층(510)의 최대 Mg 이온 강도 값인 제 4 이온 강도 값보다 클 수 있다.In addition, the maximum Mg ion intensity value of the first blocking layer 550 may be greater than the maximum Mg ion intensity value of the third region A3. In detail, the maximum Mg ion strength value of the first blocking layer 550 may be greater than the fourth ion strength value. That is, the maximum Mg ion intensity value of the first blocking layer 550 may be greater than the fourth ion intensity value of the maximum Mg ion intensity value of the first conductivity type semiconductor layer 510.

상기 제 2 도전형 반도체층(570)은 Si 이온 강도를 가질 수 있다. 자세하게, 상기 제 2 도전형 반도체층(570)은 상기 제 2 도전형 반도체층(570)에 1차 이온을 조사하였을 때 상기 제 2 도전형 반도체층(570)으로부터 방출되는 2차 이온, 예컨대 Si 이온 강도를 가질 수 있다. The second conductivity type semiconductor layer 570 may have Si ion strength. In detail, the second conductive semiconductor layer 570 emits secondary ions, such as Si, emitted from the second conductive semiconductor layer 570 when primary ions are irradiated to the second conductive semiconductor layer 570. It may have ionic strength.

상기 제 2 도전형 반도체층(570)은 Si 이온 농도를 가질 수 있다. 자세하게, 상기 제 1 차단층(550)의 Si 이온 농도는 약 1×1016cm-3 내지 약 1×1017cm-3일 수 있다.The second conductivity type semiconductor layer 570 may have a Si ion concentration. In detail, the Si ion concentration of the first blocking layer 550 may be about 1 × 10 16 cm −3 to about 1 × 10 17 cm −3 .

또한, 상기 제 2 도전형 반도체층(570)은 Mg 이온 강도를 가질 수 있다. 자세하게, 상기 제 2 도전형 반도체층(570)은 상기 제 2 도전형 반도체층(570)에 1차 이온을 조사하였을 때 상기 제 2 도전형 반도체층(570)으로부터 방출되는 2차 이온, 예컨대 Mg 이온 강도를 가질 수 있다. In addition, the second conductivity-type semiconductor layer 570 may have Mg ion strength. In detail, the second conductivity type semiconductor layer 570 emits secondary ions, for example, Mg, emitted from the second conductivity type semiconductor layer 570 when primary ions are irradiated on the second conductivity type semiconductor layer 570. It may have ionic strength.

상기 제 2 도전형 반도체층(570)은 Mg 이온 농도를 가질 수 있다. 자세하게, 상기 제 2 도전형 반도체층(570)의 Mg 이온 농도는 약 1×1018cm-3 이상일 수 있다. 자세하게, 상기 제 2 도전형 반도체층(570)의 Mg 이온 농도는 약 1×1019cm-3 이상일 수 있다.The second conductivity type semiconductor layer 570 may have an Mg ion concentration. In detail, the Mg ion concentration of the second conductivity-type semiconductor layer 570 may be about 1 × 10 18 cm −3 or more. In detail, the Mg ion concentration of the second conductivity-type semiconductor layer 570 may be about 1 × 10 19 cm −3 or more.

상기 제 2 도전형 반도체층(570)의 Si 이온 강도는 Mg 이온 강도보다 작을 수 있다. 상기 제 2 도전형 반도체층(570)의 Si 이온 농도는 Mg 이온 농도보다 낮을 수 있다.Si ion strength of the second conductivity-type semiconductor layer 570 may be smaller than Mg ion strength. The Si ion concentration of the second conductivity type semiconductor layer 570 may be lower than the Mg ion concentration.

또한, 상기 제 2 도전형 반도체층(570)의 최대 Mg 이온 강도 값은 상기 제 1 도전형 반도체층(510)의 최대 Mg 이온 강도 값보다 클 수 있다. 상기 제 2 도전형 반도체층(570)의 최대 Mg 이온 강도 값은 상기 제 1 차단층(550)의 최대 Mg 이온 강도 값보다 클 수 있다. 또한, 상기 제 2 도전형 반도체층(570)의 최소 Mg 이온 강도 값은 상기 제 1 도전형 반도체층(510)의 최대 Mg 이온 강도 값보다 클 수 있다. 상기 제 2 도전형 반도체층(570)의 최소 Mg 이온 강도 값은 상기 제 1 차단층(550)의 최대 이온 강도 값보다 작을 수 있다.In addition, the maximum Mg ion intensity value of the second conductivity type semiconductor layer 570 may be greater than the maximum Mg ion intensity value of the first conductivity type semiconductor layer 510. The maximum Mg ion strength value of the second conductivity type semiconductor layer 570 may be greater than the maximum Mg ion strength value of the first blocking layer 550. In addition, the minimum Mg ion intensity value of the second conductivity type semiconductor layer 570 may be greater than the maximum Mg ion intensity value of the first conductivity type semiconductor layer 510. The minimum Mg ion strength value of the second conductivity type semiconductor layer 570 may be smaller than the maximum ion strength value of the first blocking layer 550.

실시예에 따른 제 1 도전형 반도체층(510)은 제 1 리세스(520)를 포함할 수 있다. 예를 들어, 상기 제 1 도전형 반도체층(510)은 브이 피트(V-pit)를 포함할 수 있다. 상기 제 1 리세스(520)는 상기 제 1 도전형 반도체층(510)을 성장하는 과정에서 상면을 에칭하여 형성할 수 있다. 자세하게, 상기 제 1 리세스(520)는 제 2 반도체층(513)의 상면을 에칭하여 형성할 수 있다. 또한, 상기 제 1 리세스(520)는 상기 제 1 도전형 반도체층(510)의 성장 과정에서 성장 온도, 성장 속도, 함량 조절 및 두께 조절 등의 성장을 제어하여 형성할 수 있다. 이에 따라, 상기 제 1 리세스(520)는 제 1 도전형 반도체층(510)의 성장 과정에서 상기 전위 주변에 형성되도록 유도할 수 있다. 자세하게, 상기 제 1 리세스(520)는 상기 제 2 반도체층(513)에 형성된 전위 주변에 형성될 수 있다. 이에 따라, 상기 제 1 도전형 반도체층(510)은 초격자(superlattice) 구조 대비 향상된 성장 속도로 형성될 수 있다. 따라서, 반도체 소자의 공정 효율을 향상시킬 수 있다. 또한, 상기 제 1 리세스(520)는 자외선 영역의 광을 투과할 수 있다. 이에 따라, 상기 제 1 도전형 반도체층(510)은 응력 완화층의 기능을 수행함과 동시에 상기 층에 광이 흡수되어 광출력이 저하되는 것을 방지할 수 있다.The first conductivity-type semiconductor layer 510 may include a first recess 520. For example, the first conductivity type semiconductor layer 510 may include a V-pit. The first recess 520 may be formed by etching an upper surface of the first conductive semiconductor layer 510. In detail, the first recess 520 may be formed by etching the upper surface of the second semiconductor layer 513. In addition, the first recess 520 may be formed by controlling growth such as growth temperature, growth rate, content control, and thickness control during the growth of the first conductivity-type semiconductor layer 510. Accordingly, the first recess 520 may be induced to be formed around the potential during the growth of the first conductivity type semiconductor layer 510. In detail, the first recess 520 may be formed around a potential formed in the second semiconductor layer 513. Accordingly, the first conductivity type semiconductor layer 510 may be formed at an improved growth rate compared to a superlattice structure. Therefore, the process efficiency of a semiconductor element can be improved. In addition, the first recess 520 may transmit light in the ultraviolet region. Accordingly, the first conductivity type semiconductor layer 510 may prevent the light output from being lowered by absorbing light in the layer while simultaneously performing the function of the stress relaxation layer.

또한, 상기 제 1 도전형 반도체층(510)은 p형 불순물이 도핑된 제 3 반도체층(515)을 포함할 수 있다. 이에 따라, 상기 제 1 리세스(520)의 경사면(521) 상의 성장 속도를 촉진시킬 수 있으며, 상기 제 2 반도체층(513) 상에 배치되는 제 3 반도체층(515)의 머지(merge) 특성을 향상시킬 수 있다. 여기서, 머지(merge)는 상기 제 1 리세스(520) 영역에서 상기 제 3 반도체층(515)의 두께보다 더 두꺼운 두께를 갖는 성장을 포함하는 것을 의미할 수 있다.In addition, the first conductivity-type semiconductor layer 510 may include a third semiconductor layer 515 doped with p-type impurities. Accordingly, the growth rate on the inclined surface 521 of the first recess 520 may be accelerated, and the merge characteristic of the third semiconductor layer 515 disposed on the second semiconductor layer 513 may be improved. Can improve. Here, the merge may include growth having a thickness thicker than that of the third semiconductor layer 515 in the first recess 520.

또한, 상기 제 1 리세스(520)의 경사면(521) 상에 고저항층을 형성할 수 있으며, 상기 전위로 이동하는 누설 전류를 감소시킬 수 있어 반도체 소자의 전기적 특성을 향상시킬 수 있다. In addition, a high resistance layer may be formed on the inclined surface 521 of the first recess 520, and the leakage current moving to the potential may be reduced, thereby improving electrical characteristics of the semiconductor device.

도 7 및 도 8은 실시예예 따른 반도체 소자의 예를 나타낸 도면이다. 자세하게, 도 7은 수평형 반도체 소자(1000)를 도시한 도면이고, 도 8은 수직형 반도체 소자(1100)를 도시한 도면이다.7 and 8 illustrate an example of a semiconductor device in accordance with an embodiment. In detail, FIG. 7 is a diagram illustrating a horizontal semiconductor device 1000 and FIG. 8 is a diagram illustrating a vertical semiconductor device 1100.

도 7을 참조하면, 실시예에 따른 반도체 소자(1000)는 수직형 반도체 소자(1000)일 수 있다. 상기 반도체 소자(1000)는 제 1 전극(710) 및 제 2 전극(730)을 포함할 수 있다. 상기 제 1 전극(710)은 상기 제 1 도전형 반도체층(510)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 전극(710)은 상기 제 1 반도체층(511)과 전기적으로 연결될 수 있다. 상기 제 1 전극(710)은 상기 제 1 반도체층(511) 상에 배치될 수 있고, 상기 제 2 전극(730)은 상기 제 2 도전형 반도체층(570) 상에 배치될 수 있다. 상기 제 2 전극(730)은 상기 제 2 도전형 반도체층(570)과 전기적으로 연결될 수 있다.Referring to FIG. 7, the semiconductor device 1000 according to the embodiment may be a vertical semiconductor device 1000. The semiconductor device 1000 may include a first electrode 710 and a second electrode 730. The first electrode 710 may be electrically connected to the first conductivity type semiconductor layer 510. For example, the first electrode 710 may be electrically connected to the first semiconductor layer 511. The first electrode 710 may be disposed on the first semiconductor layer 511, and the second electrode 730 may be disposed on the second conductive semiconductor layer 570. The second electrode 730 may be electrically connected to the second conductivity type semiconductor layer 570.

상기 제 1 전극(710) 및 상기 제 2 전극(730)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제 1 전극(710) 및 상기 제 2 전극(730)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다. 상기 제 1 전극(710) 및 제 2 전극(730)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.The first electrode 710 and the second electrode 730 may further have a current diffusion pattern having an arm structure or a finger structure. The first electrode 710 and the second electrode 730 may be made of a non-translucent metal having the characteristics of ohmic contact, an adhesive layer, and a bonding layer, but are not limited thereto. The first electrode 710 and the second electrode 730 are Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Au and their selection Can be selected from among the alloys.

상기 제 2 전극(730)과 상기 제 2 도전형 반도체층(570) 사이에는 오믹 기능을 갖는 전극층(610)이 더 배치될 수 있다. 상기 전극층(610)은 적어도 하나의 전도성 물질을 포함할 수 있다. 상기 전극층(610)은 단층 또는 다층일 수 있다. 상기 전극층(610)은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다. 상기 전극층(610)은 투광성의 물질을 포함할 수 있다. 예를 들어, 상기 전극층(610)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx,RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 또는 Pd 중 적어도 하나를 포함할 수 있다. 상기 전극층(610)은 상기 제 2 도전형 반도체층(570) 상에 약 5nm 이하의 두께를 가질 수 있고, 상기 제 2 도전형 반도체층(570)으로의 전류 주입 효율을 개선시켜 줄 수 있다.An electrode layer 610 having an ohmic function may be further disposed between the second electrode 730 and the second conductive semiconductor layer 570. The electrode layer 610 may include at least one conductive material. The electrode layer 610 may be a single layer or a multilayer. The electrode layer 610 may include at least one of a metal, a metal oxide, and a metal nitride material. The electrode layer 610 may include a light transmissive material. For example, the electrode layer 610 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZON), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZO), and indium gallium (IGZO). zinc oxide), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrO x , RuO x , RuO x / ITO, Ni / IrO x / Au , Ni / IrO x / Au / ITO, Pt, Ni, Au, Rh, or Pd. The electrode layer 610 may have a thickness of about 5 nm or less on the second conductive semiconductor layer 570, and may improve current injection efficiency into the second conductive semiconductor layer 570.

상기 전극층(610) 상에는 절연층(630)이 배치될 수 있다. 상기 절연층(630)은 상기 전극층(610), 상기 제 1 전극(710) 및 상기 제 2 전극(730)과 접촉할 수 있다. 상기 절연층(630)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물 및 황화물 중 적어도 하나로 형성된 절연 물질 또는 절연성 수지를 포함한다. 상기 절연층(630)은 예컨대, SiO2, Si3N4, Al2O3 및 TiO2 중에서 선택적으로 형성될 수 있다. 상기 절연층(630)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.An insulating layer 630 may be disposed on the electrode layer 610. The insulating layer 630 may contact the electrode layer 610, the first electrode 710, and the second electrode 730. The insulating layer 630 includes an insulating material or an insulating resin formed of at least one of oxides, nitrides, fluorides, and sulfides having at least one of Al, Cr, Si, Ti, Zn, and Zr. The insulating layer 630 may be selectively formed from, for example, SiO 2 , Si 3 N 4 , Al 2 O 3, and TiO 2 . The insulating layer 630 may be formed as a single layer or a multilayer, but is not limited thereto.

도 8을 참조하면, 실시예에 따른 반도체 소자(1100)는 수평형 반도체 소자(1100)일 수 있다.Referring to FIG. 8, the semiconductor device 1100 according to the embodiment may be a horizontal semiconductor device 1100.

상기 반도체 소자(1100) 는 제 1 전극(710) 및 제 2 전극(730)을 포함할 수 있다. 상기 제 1 전극(710)은 상기 제 1 도전형 반도체층(510)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 전극(710)은 상기 제 1 반도체층(511)과 전기적으로 연결될 수 있다. 상기 제 2 전극(730)은 상기 제 2 도전형 반도체층(570)과 전기적으로 연결될 수 있다.The semiconductor device 1100 may include a first electrode 710 and a second electrode 730. The first electrode 710 may be electrically connected to the first conductivity type semiconductor layer 510. For example, the first electrode 710 may be electrically connected to the first semiconductor layer 511. The second electrode 730 may be electrically connected to the second conductivity type semiconductor layer 570.

상기 도 1의 기판(100) 및 버퍼층(300)은 물리적 및/또는 화학적 방법으로 제거할 수 있다. 예를 들어, 상기 기판(100)은 레이저 리프트 오프(Laser lift off) 등과 같은 물리적 방법 및/또는 습식 에칭 등과 같은 화학적 방법으로 제거할 수 있다. 상기 기판(100)이 제거된 방향을 통해 아이솔레이션 에칭을 수행하여 제거될 수 있다. 상기 제 1 반도체층(511)의 상면은 러프한 면으로 형성되거나 절연층이 배치될 수 있다.The substrate 100 and the buffer layer 300 of FIG. 1 may be removed by physical and / or chemical methods. For example, the substrate 100 may be removed by a physical method such as laser lift off and / or a chemical method such as wet etching. The substrate 100 may be removed by performing an isolation etch through the removed direction. An upper surface of the first semiconductor layer 511 may be formed as a rough surface or an insulating layer may be disposed.

상기 제 1 전극(710)은 서로 다른 영역에 배치될 수 있으며, 암(arm) 패턴 또는 브리지 패턴을 갖고 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제 1 전극(710)의 일부 영역은 와이어(미도시)가 본딩되는 패드로 사용될 수 있다.The first electrode 710 may be disposed in different regions, and may be formed with an arm pattern or a bridge pattern, but is not limited thereto. Some regions of the first electrode 710 may be used as pads to which wires (not shown) are bonded.

상기 제 1 전극(710)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.The first electrode 710 may be selected from Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Au, and optional alloys thereof. .

상기 제 2 도전형 반도체층(570) 하부에는 제 2 전극(730)이 배치될 수 있다. 자세하게, 상기 제 2 도전형 반도체층(570) 하부에는 복수 개의 전도층(731, 733, 735, 737)을 포함하는 제 2 전극(730)이 배치될 수 있다. 상기 제 2 전극(730)은 접촉층(731), 반사층(733), 본딩층(735) 및 지지 부재(737)를 포함할 수 있다.A second electrode 730 may be disposed under the second conductive semiconductor layer 570. In detail, a second electrode 730 including a plurality of conductive layers 731, 733, 735, and 737 may be disposed under the second conductive semiconductor layer 570. The second electrode 730 may include a contact layer 731, a reflective layer 733, a bonding layer 735, and a support member 737.

상기 접촉층(731)은 상기 제 2 도전형 반도체층(570)과 접촉할 수 있다. 상기 접촉층(731)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질을 포함하거나, Ni, Ag 등의 금속을 포함할 수 있다. The contact layer 731 may be in contact with the second conductivity type semiconductor layer 570. The contact layer 731 may include a low conductive material such as ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, or may include a metal such as Ni and Ag.

상기 접촉층(731) 하부에는 반사층(733)이 배치될 수 있다. 상기 반사층(733)은 금속을 포함할 수 있다. 예를 들어, 상기 반사층(733)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 물질을 포함할 수 있다. 상기 반사층(733)은 상기 제 2 도전형 반도체층(570) 하부와 접촉할 수 있고 이격되어 배치될 수 있으며 이에 대해 한정하지는 않는다.A reflective layer 733 may be disposed below the contact layer 731. The reflective layer 733 may include a metal. For example, the reflective layer 733 includes at least one material made of a material selected from the group consisting of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and combinations thereof. can do. The reflective layer 733 may be in contact with and be spaced apart from the lower portion of the second conductivity-type semiconductor layer 570, but is not limited thereto.

상기 반사층(733) 하부에는 본딩층(735)이 배치될 수 있다. 상기 본딩층(735)은 베리어 금속 또는 본딩 금속으로 사용될 수 있다. 상기 본딩층(735)은 Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다.A bonding layer 735 may be disposed below the reflective layer 733. The bonding layer 735 may be used as a barrier metal or a bonding metal. The bonding layer 735 may include at least one of Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, and Ta and an optional alloy.

상기 제 2 도전형 반도체층(570)과 상기 제 2 전극(730) 사이에는 채널층(610) 및 전류 블로킹층(630)이 배치될 수 있다.A channel layer 610 and a current blocking layer 630 may be disposed between the second conductive semiconductor layer 570 and the second electrode 730.

상기 채널층(610)은 상기 제 2 도전형 반도체층(570)의 하면 에지를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(610)은 투명한 전도성 물질 또는 절연성 물질을 포함하며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함할 수 있다. 상기 채널층(610)의 내측부는 상기 제 2 도전형 반도체층(570) 아래에 배치되고, 외측부는 상기 발광 구조물(500)의 측면보다 더 외측에 배치될 수 있다.The channel layer 610 is formed along the bottom edge of the second conductive semiconductor layer 570 and may be formed in a ring shape, a loop shape, or a frame shape. The channel layer 610 includes a transparent conductive material or an insulating material, for example, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO 2 , SiO x , SiO x N y , Si 3 N 4 , It may include at least one of Al 2 O 3 , TiO 2 . An inner portion of the channel layer 610 may be disposed under the second conductive semiconductor layer 570, and an outer portion may be disposed outside the side surface of the light emitting structure 500.

상기 전류 블로킹층(630)은 제 2 도전형 반도체층(570)과 접촉층(731) 또는 반사층(733) 사이에 배치될 수 있다. 상기 전류 블로킹층(630)은 절연물질을 포함하며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 전류 블로킹층(630)은 쇼트키 접촉을 위한 금속으로 형성할 수 있다.The current blocking layer 630 may be disposed between the second conductive semiconductor layer 570 and the contact layer 731 or the reflective layer 733. The current blocking layer 630 may include an insulating material, and for example, may include at least one of SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , and TiO 2 . As another example, the current blocking layer 630 may be formed of a metal for Schottky contact.

상기 전류 블로킹층(630)은 상기 제 1 전극(710)과 수직 방향으로 대응되도록 배치될 수 있다. 상기 전류 블로킹층(630)은 상기 제 2 전극(730)으로부터 공급되는 전류를 차단하여 다른 경로로 확산시켜 줄 수 있다. 상기 전류 블로킹층(630)은 하나 또는 복수 개로 배치될 수 있으며, 제 1 전극(710)과 수직 방향으로 적어도 일부 또는 전 영역이 오버랩될 수 있다.The current blocking layer 630 may be disposed to correspond to the first electrode 710 in a vertical direction. The current blocking layer 630 may block a current supplied from the second electrode 730 and diffuse it in another path. The current blocking layer 630 may be disposed in one or a plurality, and at least a part or the entire area of the current blocking layer 630 may overlap with the first electrode 710.

상기 본딩층(735) 아래에는 지지 부재(737)가 배치될 수 있다. 상기 지지 부재(737)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지 부재(737)는 다른 예로서, 전도성 시트로 구현될 수 있다.The support member 737 may be disposed below the bonding layer 735. The support member 737 may be formed of a conductive member, and the material may be copper (Cu-copper), gold (Au-gold), nickel (Ni-nickel), molybdenum (Mo), or copper-tungsten (Cu-). W), a carrier wafer (eg, Si, Ge, GaAs, ZnO, SiC, etc.). As another example, the support member 737 may be implemented as a conductive sheet.

여기서, 상기 수직형 반도체 소자(1100)를 제공하기 위해, 도 1의 기판(100)은 제거될 수 있다. 상기 기판(100)의 상술한 바와 같이 물리적 및/또는 화학적 방법으로 제거할 수 있다.Here, in order to provide the vertical semiconductor device 1100, the substrate 100 of FIG. 1 may be removed. As described above, the substrate 100 may be removed by a physical and / or chemical method.

도 9는 도 7 또는 도 8의 반도체 소자를 포함하는 패키지를 도시한 도면이다.9 is a diagram illustrating a package including the semiconductor device of FIG. 7 or 8.

도 9를 참조하면, 반도체 소자 패키지(2000)는 캐비티(830)를 갖는 몸체(810), 상기 몸체(810) 내에 배치된 리드 프레임(850), 반도체 소자(1000) 및 와이어(870)를 포함할 수 있다.Referring to FIG. 9, the semiconductor device package 2000 includes a body 810 having a cavity 830, a lead frame 850 disposed in the body 810, a semiconductor device 1000, and a wire 870. can do.

상기 몸체(810)는 전도성 또는 절연성의 재질을 포함할 수 있다. 상기 몸체(810)는 폴리프탈아미드(PPA: Polyphthalamide)와 같은 수지 재질, 실리콘(Si), 금속 재질, PSG(photo sensitiVe glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 상기 몸체(810)는 폴리프탈아미드(PPA: Polyphthalamide), 또는 에폭시와 같은 수지 재질을 포함할 수 있다.The body 810 may include a conductive or insulating material. The body 810 may be formed of at least one of a resin material such as polyphthalamide (PPA), silicon (Si), a metal material, a photo sensitiVe glass (PSG), sapphire (Al 2 O 3), and a printed circuit board (PCB). Can be. The body 810 may include a resin material such as polyphthalamide (PPA) or epoxy.

상기 몸체(810)는 상부가 개방되고, 측면과 바닥으로 이루어진 캐비티(830)를 갖는다. 상기 캐비티(830)는 상기 몸체(810)의 상면으로부터 오목한 컵(cup) 구조 또는 리세스(recess) 구조를 포함할 수 있으며, 이에 대해 한정하지는 않는다.The body 810 is open at the top, and has a cavity 830 consisting of a side and a bottom. The cavity 830 may include a cup structure or a recess structure recessed from an upper surface of the body 810, but is not limited thereto.

상기 리드 프레임(850)은 복수 개의 리드 프레임(851, 853)을 포함할 수 있다. 예를 들어, 상기 리드 프레임(850)은 제 1 리드 프레임(851) 및 제 2 리드 프레임(853)을 포함할 수 있다. 상기 제 1 리드 프레임(851)은 상기 캐비티(830)의 바닥 영역 중 제 1 영역에 배치되며, 상기 제 2 리드 프레임(853)은 상기 캐비티(830)의 바닥 영역 중 제 2 영역에 배치될 수 있다. 상기 제 1 리드 프레임(851)과 상기 제 2 리드 프레임(853)은 상기 캐비티(830) 내에서 서로 이격될 수 있다. 예를 들어, 상기 제 1 리드 프레임(851)과 상기 제 2 리드 프레임(853)은 간극부(815)에 의해 이격될 수 있다. 상기 간극부(815)는 상기 제 1 리드 프레임(851)과 상기 제 2 리드 프레임(853) 사이에 배치될 수 있다. 상기 간극부(815)는 상기 몸체(810)와 동일한 물질을 포함할 수 있다.The lead frame 850 may include a plurality of lead frames 851 and 853. For example, the lead frame 850 may include a first lead frame 851 and a second lead frame 853. The first lead frame 851 may be disposed in a first region of the bottom region of the cavity 830, and the second lead frame 853 may be disposed in a second region of the bottom region of the cavity 830. have. The first lead frame 851 and the second lead frame 853 may be spaced apart from each other in the cavity 830. For example, the first lead frame 851 and the second lead frame 853 may be spaced apart by the gap portion 815. The gap portion 815 may be disposed between the first lead frame 851 and the second lead frame 853. The gap portion 815 may include the same material as the body 810.

상기 리드 프레임(850)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있으며, 단일 금속층 또는 다층 금속층으로 형성될 수 있다.The lead frame 850 is a metal material, for example, titanium (Ti), copper (Cu), nickel (Ni), gold (Au), chromium (Cr), tantalum (Ta), platinum (Pt), It may include at least one of tin (Sn), silver (Ag), and phosphorus (P), and may be formed of a single metal layer or a multilayer metal layer.

상기 반도체 소자(1000)는 상기 제 1 리드 프레임(851) 및 상기 제 2 리드 프레임(853) 중 적어도 하나의 리드 프레임 상에 배치될 수 있다. 예를 들어, 상기 반도체 소자(1000)는 상기 제 1 리드 프레임(851) 상에 배치되고, 와이어(870)를 통해 상기 제 1 리드 프레임(851) 및 상기 제 2 리드 프레임(853)과 연결될 수 있다. 또한, 도면이는 도시하지 않았으나, 상기 반도체 소자(1000)는 상기 제 1 리드 프레임(851) 및 상기 제 2 리드 프레임(853) 상에 배치될 수 있다. 이 경우, 상기 반도체 소자(1000)는 플립 칩 방식으로 상기 리드 프레임(850)에 본딩될 수 있다. The semiconductor device 1000 may be disposed on at least one of the first lead frame 851 and the second lead frame 853. For example, the semiconductor device 1000 may be disposed on the first lead frame 851, and may be connected to the first lead frame 851 and the second lead frame 853 through a wire 870. have. In addition, although not shown, the semiconductor device 1000 may be disposed on the first lead frame 851 and the second lead frame 853. In this case, the semiconductor device 1000 may be bonded to the lead frame 850 in a flip chip method.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, and the like described in the above embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified with respect to other embodiments by those skilled in the art to which the embodiments belong. Therefore, contents related to such combinations and modifications should be construed as being included in the scope of the present invention.

또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In addition, the above description has been made with reference to the embodiment, which is merely an example, and is not intended to limit the present invention. Those skilled in the art to which the present invention pertains will be illustrated as above without departing from the essential characteristics of the present embodiment. It will be appreciated that various modifications and applications are possible. For example, each component specifically shown in the embodiment can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

Claims (11)

n형 불순물이 도핑된 제 1 도전형 반도체층;
상기 제 1 도전형 반도체층 상에 배치되는 활성층;
상기 활성층 상에 배치되며 p형 불순물이 도핑된 제 1 차단층; 및
상기 제 1 차단층 상에 배치되며, p형 불순물이 도핑된 제 2 도전형 반도체층을 포함하는 발광 구조물을 포함하고,
상기 발광 구조물에 상기 발광 구조물과 화학적으로 결합하지 않는 1차 이온을 조사하였을 때 상기 1차 이온과의 산란으로 Si 이온 및 Mg 이온이 2차 이온으로 방출되고,
상기 제 1 도전형 반도체층은,
상기 발광 구조물 내에서 가장 높은 Si 이온 강도를 갖는 제 1 영역;
상기 제 1 영역 상에 배치되며, 상기 제1 영역의 Si 이온 강도보다 낮은 Si 이온 강도를 갖는 제 2 영역; 및
상기 제 2 영역 상에 배치되며 상기 제 1 영역의 Si 이온 강도보다 낮은 Si 이온 강도를 갖는 제 3 영역을 포함하고,
상기 제 1 및 제 2 영역 사이에는, 상기 제 1 영역에서 상기 제 2 영역으로 갈수록 Si 이온 강도가 낮아지는 제 4 영역을 포함하고,
상기 제 1 및 제 2 영역의 깊이에 대한 Si 이온 강도의 변화율은, 상기 제 4 영역의 깊이에 대한 Si 이온 강도의 변화율보다 작고,
상기 제 1 내지 제 3 영역 각각은, 각각의 영역에서 최대 Si 이온 강도 값인 제 1 내지 제 3 이온 강도 값을 가지고,
상기 제 3 영역은, 상기 제 1 도전형 반도체층 내에서 가장 높은 Mg 이온 강도를 가지며, 상기 제 3 영역에서 최대 Mg 이온 강도 값인 제 4 이온 강도 값을 가지고,
상기 제 3 이온 강도 값은, 상기 제 1 이온 강도 값보다 작고 상기 제 2 이온 강도 값보다 큰 반도체 소자.
a first conductivity type semiconductor layer doped with n-type impurities;
An active layer disposed on the first conductivity type semiconductor layer;
A first blocking layer disposed on the active layer and doped with p-type impurities; And
A light emitting structure disposed on the first blocking layer and including a second conductive semiconductor layer doped with p-type impurities,
When the light emitting structure is irradiated with primary ions that do not chemically bond to the light emitting structure, the Si ions and Mg ions are released as secondary ions by scattering with the primary ions,
The first conductivity type semiconductor layer,
A first region having the highest Si ion intensity in the light emitting structure;
A second region disposed on the first region, the second region having a Si ion intensity lower than the Si ion intensity of the first region; And
A third region disposed on the second region and having a Si ion strength lower than the Si ion strength of the first region,
Between the first and second region includes a fourth region in which the Si ion intensity is lowered from the first region to the second region,
The change rate of Si ion intensity with respect to the depth of a said 1st and 2nd area | region is smaller than the change rate of Si ion intensity with respect to the depth of a said 4th area | region,
Each of the first to third regions has a first to third ionic strength value that is a maximum Si ion strength value in each region,
The third region has the highest Mg ion intensity in the first conductivity type semiconductor layer, and has a fourth ion intensity value that is the maximum Mg ion intensity value in the third region,
The third ionic strength value is less than the first ionic strength value and larger than the second ionic strength value.
제 1 항에 있어서,
상기 제 3 영역은 상기 제 1 도전형 반도체층 내에서 가장 낮은 Si 이온 강도를 갖는 반도체 소자.
The method of claim 1,
And the third region has the lowest Si ion strength in the first conductivity type semiconductor layer.
제 1 항에 있어서,
상기 제 4 이온 강도 값은 상기 제 3 이온 강도 값보다 큰 반도체 소자.
The method of claim 1,
And the fourth ion intensity value is greater than the third ion intensity value.
제 1 항에 있어서,
상기 제 2 및 제 3 영역 사이에는, 상기 제 2 영역에서 상기 제 3 영역으로 갈수록 Si 이온 강도가 낮아지는 제 5 영역을 포함하고,
상기 제 1 및 제 2 영역의 깊이에 대한 Si 이온 강도의 변화율은, 상기 제 5 영역의 깊이에 대한 Si 이온 강도의 변화율보다 작은 반도체 소자.
The method of claim 1,
Between the second and third region, a fifth region in which the Si ion intensity is lowered from the second region to the third region,
The change rate of Si ion intensity with respect to the depth of a said 1st and 2nd area | region is a semiconductor element smaller than the change rate of Si ion intensity with respect to the depth of a said 5th area | region.
제 4 항에 있어서,
상기 제 1 영역, 상기 제 2 영역, 상기 제 4 영역 및 상기 제 5 영역의 Mg 이온 강도는 대응되는 반도체 소자.
The method of claim 4, wherein
The Mg ion intensity of the first region, the second region, the fourth region, and the fifth region is corresponding.
제 1 항에 있어서,
상기 제 3 영역은,
상기 제 2 영역 상에 배치되며 상기 제 1 및 제 2 영역의 Si 이온 강도보다 낮은 Si 이온 강도를 갖는 제 1 서브 영역;
상기 제 1 서브 영역 상에 배치되며 상기 활성층으로 갈수록 Si 이온 강도가 높아지는 제 2 서브 영역; 및
상기 제 2 서브 영역 상에 배치되며 상기 활성층으로 갈수록 Si 이온 강도가 낮아지는 제 3 서브 영역을 포함하는 반도체 소자.
The method of claim 1,
The third region,
A first subregion disposed on the second region and having a Si ion intensity lower than that of the first and second regions;
A second sub-region disposed on the first sub-region, wherein Si ionic strength is increased toward the active layer; And
And a third subregion disposed on the second subregion and having a lower Si ion intensity toward the active layer.
제 6 항에 있어서,
상기 제 2 및 제 3 서브 영역의 교차 지점은, 상기 제 3 이온 강도 값을 갖는 반도체 소자.
The method of claim 6,
The intersection point of the second and third sub-regions has the third ion intensity value.
제 6 항에 있어서,
상기 제 1 서브 영역은, 상기 제 1 도전형 반도체층 내에서 가장 낮은 Si 이온 강도를 갖는 반도체 소자.
The method of claim 6,
And the first sub-region has the lowest Si ion strength in the first conductive semiconductor layer.
제 4 항에 있어서,
상기 제 1 도전형 반도체층은 제 1 리세스를 포함하고,
상기 제 1 리세스는 상기 제 2 영역, 상기 제 3 영역 및 상기 제 5 영역 중 적어도 하나의 영역에 배치되는 반도체 소자.
The method of claim 4, wherein
The first conductivity type semiconductor layer includes a first recess,
The first recess is disposed in at least one of the second region, the third region, and the fifth region.
제 9 항에 있어서,
상기 제 1 리세스의 너비는 상기 제 1 도전형 반도체층에서 상기 제 2 도전형 반도체층 방향으로 갈수록 커지는 반도체 소자.
The method of claim 9,
The width of the first recess increases in the direction from the first conductive semiconductor layer toward the second conductive semiconductor layer.
제 9 항에 있어서,
상기 제 1 리세스의 깊이는 80nm 내지 120nm 인 반도체 소자.
The method of claim 9,
The depth of the first recess is a semiconductor device 80nm to 120nm.
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