KR102032170B1 - 멀티 전계 방출 소자들의 구동방법 및 멀티 전계 방출 시스템 - Google Patents

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Abstract

본 발명은 복수의 전계 방출 소자들을 보다 효율적으로 구동하는 방법 및 멀티 전계 방출 시스템을 개시한다. 그러한 방법은, 복수의 전계 방출 소자들에 전류 경로 형성을 위한 제1 전류 제어 회로소자를 각기 연결하고, 상기 제1 전류 제어 회로소자들을 공통으로 제어하기 위해 제2 전류 제어 회로소자를 상기 제1 전류 제어 회로소자들에 공통으로 연결하는 단계를 포함한다. 또한, 상기 제2 전류 제어 회로소자를 구동한 상태에서 상기 제1 전류 제어 회로소자들을 각기 서로 다른 타이밍에서 구동하는 단계를 가진다.

Description

멀티 전계 방출 소자들의 구동방법 및 멀티 전계 방출 시스템 {Method for driving multi electric field emission devices and multi electric field emission system}
본 발명은 엑스 선 튜브 등과 같은 전계 방출 소자에 관한 것으로, 보다 자세하게는 복수의 전계 방출 소자들을 보다 효율적으로 구동하는 방법 및 멀티 전계 방출 시스템에 관한 것이다.
단층합성영상 시스템의 경우에 복수의 전계 방출 엑스선 튜브들이 흔히 사용된다.
전계 방출 엑스선 튜브를 구성하는 전계 방출 소자(electric field emission device)는 전자를 방출하는 전계 방출원(에미터, Emitter)이 형성된 음극(캐소드, Cathode)을 포함한다. 전계 방출 소자의 캐소드에 전계가 인가되면, 에미터로부터 전자가 방출되어 양극(애노드, anode)으로 이끌리게 된다. 캐소드에 인가되는 전계는 이극 구조의 경우 애노드의 전압에 의하여, 3극 구조인 경우에는 게이트 전압에 의하여 결정된다.
안정된 구동을 위해, 전계 방출 소자에 흐르는 전류는 일정하게 제어되어야 한다. 전계 방출 소자의 전류를 제어하기 위하여 전계 방출 소자에 인가되는 전압을 제어하는 방법이 있다. 그러나 전계 방출 소자의 전류는 인가된 전압에 대응하여 지수함수적으로 증가된다. 또한 전계 방출 소자의 에미터는 시간이 지남에 따라 그 특성이 열화되거나 활성화 될 수 있으므로, 동일한 전압에 대하여 방출되는 전류가 감소 혹은 증가될 수 있다. 따라서 전계 방출 소자에 인가되는 전압을 이용하여 전계 방출 전류를 일정하게 제어하는 것은 일반적으로 어렵다.
따라서, 전류 제어 회로를 이용하여 전계 방출 소자의 전계 방출 전류를 일정한 값으로 제어하는 기술이 개발되었다. 즉, 그러한 전류 제어 회로는 캐소드에 직렬로 연결된 복수의 트랜지스터들을 이용하여 전계 방출 소자의 캐소드에 흐르는 전류를 직접적으로 제어한다.
복수의 전계 방출 소자들을 이용하여 복수의 전계 방출 엑스선 튜브들을 구성하는 경우에 각 전계 방출 소자마다 2 이상의 트랜지스터들을 연결하여 트랜지스터들의 게이트를 개별적으로 제어하는 구조이므로, 전류 제어 회로의 구성이 복잡하고 효율적인 구동이 어렵다.
본 발명이 해결하고자 하는 기술적 과제는 복수의 전계 방출 소자들을 보다 효율적으로 구동하는 방법 및 멀티 전계 방출 시스템을 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 복수의 전계 방출 소자들을 구동하는 전류 제어회로를 보다 간단하게 구성할 수 있는 멀티 전계 방출 시스템을 제공함에 있다.
상기한 기술적 과제를 해결하기 위한 본 발명의 기술적 양상에 따라, 멀티 전계 방출 소자들의 구동방법은,
복수의 전계 방출 소자들에 전류 경로 형성을 위한 제1 전류 제어 회로소자를 각기 연결하는 단계;
상기 제1 전류 제어 회로소자들을 공통으로 제어하기 위해 제2 전류 제어 회로소자를 상기 제1 전류 제어 회로소자들에 공통으로 연결하는 단계; 및
상기 제2 전류 제어 회로소자를 구동한 상태에서 상기 제1 전류 제어 회로소자들을 각기 서로 다른 타이밍에서 구동하는 단계를 포함한다.
본 발명의 실시 예에서, 상기 복수의 전계 방출 소자들은 애노드와 캐소드를 각기 가지는 엑스선 튜브들을 형성할 수 있다.
본 발명의 실시 예에서, 상기 제1 전류 제어 회로소자는 상기 캐소드에 드레인이 연결된 제1 파워 모오스 FET 일 수 있다.
본 발명의 실시 예에서, 상기 제1 파워 모오스 FET들의 각각의 게이트에는 서로 다른 폭을 갖는 PWM 펄스신호가 인가될 수 있다.
본 발명의 실시 예에서, 상기 제2 전류 제어 회로소자는 상기 제1 파워 모오스 FET의 소오스에 드레인이 공통으로 연결되고 게이트로 가변 게이트 전압을 수신하는 하나의 제2 파워 모오스 FET 일 수 있다.
본 발명의 실시 예에서, 상기 제1 전류 제어 회로소자들 중 하나가 구동될 때마다 상기 제2 전류 제어 회로소자는 상기 제1 전류 제어 회로소자의 구동보다 먼저 구동될 수 있다.
본 발명의 실시 예에서, 상기 제1 전류 제어 회로소자들 중 하나가 구동될 때마다 상기 제2 전류 제어 회로소자는 상기 제1 전류 제어 회로소자의 구동과 동시에 구동될 수 있다.
본 발명의 실시 예에서, 상기 복수의 전계 방출 소자들은 단층 합성 영상 시스템의 영상을 제공하는데 사용될 수 있다.
상기한 기술적 과제를 해결하기 위한 본 발명의 또 다른 기술적 양상에 따라, 멀티 전계 방출 시스템은,
복수의 전계 방출 소자들을 포함하는 멀티 전계 방출부; 및
상기 멀티 전계 방출부의 전계 방출 전류를 제어하는 전류 제어회로를 포함하고,
상기 전류 제어회로는,
복수의 전계 방출 소자들에 독립적 전류 경로 형성을 위해 각기 대응 연결된 제1 전류 제어 트랜지스터들을 포함하는 제1 전류제어 구동부;
상기 제1 전류 제어 트랜지스터들에 공통으로 연결된 제2 전류 제어 트랜지스터를 포함하는 제2 전류제어 구동부; 및
상기 제2 전류제어 구동부를 구동한 상태에서 상기 제1 전류 제어 트랜지스터들을 각기 서로 다른 타이밍에서 제어하는 제어 로직부를 포함한다.
본 발명의 실시 예에서, 상기 제2 전류 제어 트랜지스터가 구동될 때 상기 제1 전류 제어 트랜지스터들 중 하나가 구동될 수 있다.
본 발명의 실시 예에서, 상기 제2 전류 제어 트랜지스터가 구동된 이후에 상기 제1 전류 제어 트랜지스터들 중 적어도 하나가 구동될 수 있다.
본 발명의 실시 예에서, 상기 제2 전류 제어 트랜지스터가 구동되기 이전부터 상기 제1 전류 제어 트랜지스터들 중 적어도 하나가 구동될 수 있다.
본 발명의 실시 예에서, 상기 복수의 전계 방출 소자들은 애노드와 캐소드를 각기 가지는 엑스선 튜브들을 형성할 수 있다.
본 발명의 실시 예에서, 상기 제1 전류 제어 트랜지스터는 상기 캐소드에 드레인이 연결될 수 있다.
본 발명의 실시 예에서, 상기 제1 파워 모오스 FET들의 각각의 게이트에는 서로 다른 폭을 갖는 PWM 펄스신호가 인가될 수 있다.
본 발명의 실시 예에서, 상기 제2 전류 제어 트랜지스터는 상기 제1 파워 모오스 FET의 소오스에 드레인이 공통으로 연결되고 게이트로 가변 게이트 전압을 수신하는 제2 파워 모오스 FET 일 수 있다.
상기한 기술적 과제를 해결하기 위한 본 발명의 또 다른 기술적 양상에 따라, 멀티 전계 방출 소자들의 구동방법은,
복수의 전계 방출 소자들의 각 캐소드에 전류 경로 형성을 위한 제1 전류 제어 회로소자를 각기 설치하는 단계;
상기 제1 전류 제어 회로소자들을 공통으로 제어하기 위해 단일의 제2 전류 제어 회로소자를 상기 제1 전류 제어 회로소자들에 공통으로 설치하는 단계; 및
상기 제1 전류 제어 회로소자들 중 적어도 하나를 구동 시에 상기 제2 전류 제어 회로소자를 구동한 상태에서 상기 제1 전류 제어 회로소자들 중 구동 선택된 하나를 독립적으로 구동하는 단계를 포함한다.
본 발명의 실시 예에서, 상기 제1 전류 제어 회로소자들 중 하나가 구동되기 이전부터 상기 제2 전류 제어 회로소자는 이미 구동될 수 있다.
본 발명의 실시 예에서, 상기 제1 전류 제어 회로소자들 중 하나가 구동되는 동시에 제2 전류 제어 회로소자도 구동될 수 있다.
본 발명의 실시 예에서, 상기 제1 전류 제어 회로소자들의 구동은 서로 다른 트리밍 펄스들에 의해 수행될 수 있다.
본 발명의 구성에 따르면 복수의 전계 방출 소자들을 비교적 간단한 회로를 이용하여 구동할 수 있는 이점이 있다. 결국, 전계 방출 소자 하나당 최소 2개의 트랜지스터들을 직렬로 연결하여 각 트랜지스터들을 개별적으로 제어 해야 하는 단점을 극복함에 의해, 멀티 전계 방출 시스템의 전체 회로 구성이 간단해진다. 또한, 구동 제어 측면에서도 제어 로직부를 단위 전계 방출 시스템 마다 설치하고 개별적으로 제어할 필요가 없으므로, 제어 효율성이 높아진다.
도 1은 전계 방출 시스템의 회로 구성도.
도 2는 도 1의 회로 동작 특성 그래프도.
도 3은 멀티 전계 방출 시스템의 구성도.
도 4는 본 발명의 실시 예에 따른 멀티 전계 방출 시스템의 구성도.
도 5는 도 4의 회로 동작 특성 그래프도.
도 6은 도 4에 따른 구동 타이밍도.
도 7은 도 4의 상세 예시 회로도.
도 8은 도 7의 변형 상세 회로도.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다.
도 1은 전계 방출 시스템의 회로 구성도이다.
도 1을 참조하면, 전계 방출 시스템은 전계 방출 소자(100)와, 제1,2 전류 제어 트랜지스터들(120,130)을 포함한다.
상기 전계 방출 소자(100)는 전자를 방출하기 위한 캐소드(Cathode:110)를 포함할 수 있다. 전계 방출 소자(100)에는 전계를 생성하기 위한 인가 전압(Applied Voltage, Va)이 도 7에서 보여지는 바와 같이 제공될 수 있다. 2극 구조를 가지는 전계 방출 소자(100)에서, 상기 인가 전압(Va)은 애노드(Anode)에 인가될 수 있다. 한편, 3극 구조를 가지는 전계 방출 소자(100)에서, 인가 전압(Va)은 게이트(Gate)에 인가될 수 있다.
전계 방출 소자(100)의 캐소드는 전자를 방출하기 위한 도 7에서 나타낸 바와 같이 에미터를 포함할 수 있다. 애노드와 에미터 사이 혹은 게이트와 에미터 사이에 일정 이상의 전압 차이가 발생되면, 터널링에 의하여 캐소드의 에미터로부터 전자들이 방출된다. 캐소드로부터 전자가 방출되기 위해 요구되는, 인가 전압과 캐소드 전압 사이의 전압 차는 전계 방출전압(Vac)으로서 정의된다.
제1 전류 제어 트랜지스터(120)는 전계 방출 소자(100)의 캐소드(110)에 드레인(121)이 연결되어 전계 방출 소자(100)의 전계 방출 전류를 제어한다. 여기서, 제1 전류 제어 트랜지스터(120)는 전계 효과 트랜지스터(MOSFET)일 수 있다.
도면을 참조하면, 제1 전류 제어 트랜지스터(120)의 게이트(122)에는 게이트 전압(VG2)이 제공된다. 제1 전류 제어 트랜지스터(120)의 드레인-소스 전류는 상기 게이트 전압(VG2)에 의하여 제어될 수 있다. 제1 전류 제어 트랜지스터(120)와 직렬로 연결된 전계 방출 소자(100)에는 제1 전류 제어 트랜지스터(120)의 드레인-소스 전류와 동일한 전류가 흘러야 한다. 따라서 제1 전류 제어 트랜지스터(120)에 의하여 드레인-소스 전류가 제어되면, 이에 응답하여 전계 방출 소자(100)의 캐소드 전압의 전위가 변화되어 전계 방출 전류가 제어될 수 있다.
제2 전류 제어 트랜지스터(130)는 제1 전류 제어 트랜지스터(120)의 소스(123)에 드레인이 연결된다. 여기서, 제2 전류 제어 트랜지스터(130)는 전계 효과 트랜지스터(MOSFET)일 수 있다.
도면을 참조하면, 제2 전류 제어 트랜지스터(130)의 게이트(131)에는 게이트 전압(VG1)이 제공된다. 제2 전류 제어 트랜지스터(130)의 드레인-소스 전류는 상기 게이트 전압(VG1)에 의하여 제어될 수 있다.
제1,2 제어 로직부(140,150)는 제 1 및 제 2 전류 제어 트랜지스터(120, 130)의 각 게이트 전압을 제어한다. 제1 제어 로직부(140)는 제 1 전류 제어 트랜지스터(120)를 이용하여 전계 방출 전류의 전류 레벨을 조절, 혹은 제한할 수 있다. 또한, 제2 제어 로직부(150)는 제 1 전류 제어 트랜지스터(120)와 제 2 전류 제어 트랜지스터(130)를 함께 이용하여, 전계방출 전류를 일정하게 유지할 수 있다. 이때, 전계 방출 소자(100)에 인가되는 인가 전압(Va)은 얻고자 하는 전류 레벨 이상의 전류가 방출될 수 있을 만큼 충분히 높은 값을 가져야 한다.
제1 제어 로직부(140)는 제1 전류 제어 트랜지스터(120)의 게이트에 제1 게이트 전압(이하 VG2)을 제공한다. 제2 제어 로직부(150)은 제2 전류 제어 트랜지스터(130)의 게이트에 제2 게이트 전압(이하 VG1)을 제공한다.
상기 제1,2 제어 로직부(140,150)는 제1 게이트 전압(VG2)을 이용하여 전계 방출 소자(100)의 전계 방출 전류량을 제어할 수 있다. 또한 제2 게이트 전압(VG1)을 이용하여 제1 전류 제어 트랜지스터(120)의 드레인 노드 임계치를 제어할 수 있다.
이와 같이, 전계 방출 시스템은 전계 방출 소자에 직렬로 연결된 복수의 트랜지스터들을 이용함에 의해, 전계 방출 전류 함수가 변화되어도 전계 방출 전류를 일정하게 유지할 수 있다. 또한 전계 방출 시스템은 복수의 트랜지스터들로 이루어진 전류 제어 회로를 이용하여 전계 방출 전류 레벨을 원하는 전류 레벨로 조절할 수 있다.
도 2는 도 1의 회로 동작 특성 그래프도 이다.
도 2에서 가로축은 전압을 세로축은 전류를 나타낸다.
도 1의 전계 방출 소자(100)의 초기 전계 방출 전류 특성은 전압 구간 VFE내에서, 그래프 G1와 노드 n1에서 교차하는 그래프 A와 같이 나타난다. 즉, 초기 전계 방출 전류 특성은 상기 전계 방출전압(Vac)이 일정 수준의 문턱 전압 이상이 되면 지수함수적으로 증가된다.
게이트 전압들(VG2,VG1)이 일정하게 인가되는 상태에서, 전계 방출전압(Vac)에 대한 제1, 2전류 제어 트랜지스터들(120,130)의 조합에 따른 드레인-소스 전류(Ids)는 도시된 바와 같다. 드레인-소스 전류(Ids)의 포화 전류(Isat)는 상기 게이트 전압들(VG2,VG1)에 기초하여 결정된다.
전계 방출 소자(100)에 대하여 상기 제1,2 전류 제어 트랜지스터들(120,130)는 직렬로 연결되어 있으므로, 초기 전계 방출 전류와 드레인-소스 전류(Ids)는 동일한 값을 가져야 한다. 따라서, 전계 방출 소자(100)의 전계 방출 전류는 드레인-소스전류(Ids)의 포화 전류(Isat)가 된다.
전계 방출 소자(100)의 에미터가 열화되면 전계 방출전압(Vac)에 대한 전계 방출 전류 함수가 변화되어 열화 전계 방출 전류 특성은 구간 VDS에서 보여지는 그래프 B와 같이 나타날 수 있다. 그러나 제1,2 전류 제어 트랜지스터들(120,130)의 조합으로 형성되는 포화 특성에 의하여, 열화 전계 방출 전류 역시 드레인-소스 전류(Ids)의 포화 전류(Isat) 값을 가지게 된다.
따라서, 도 1의 전계 방출 시스템은 전계 방출 소자(100)의 열화에도 불구하고 전계 방출 전류를 일정한 값으로 유지할 수 있다.
결국, 전계 방출 특성이 그래프 A에서 그래프 B로 바뀌어도 제1,2 전류 제어 트랜지스터들(120,130)의 조합으로 만들어지는 포화 특성으로 인해 전계 방출 전류는 그래프 G1와 같이 동일한 전류 I로 제한됨을 알 수 있다.
도 3은 멀티 전계 방출 시스템의 구성도 이다.
도 3은 도 1의 전계 방출 시스템을 단위 구성으로 한 복수의 전계 방출 시스템을 보여준다. 즉, 단층합성영상 시스템을 구성할 경우에 복수의 전계방출 엑스선 튜브들이 설치될 수 있다. 그러한 경우에 각기 하나의 엑스선 튜브마다 도 1과 같이 구성된 전계 방출 시스템을 구성해야한다. 따라서, 하나의 전계 방출 소자를 구동하기 위해 최소 2개의 트랜지스터들이 직렬로 연결되고 각 트랜지스터들이 개별적으로 제어되어야 한다.
따라서, 전체 시스템(1000)의 회로 구성이 복잡하고, 구동 제어 측면에서도 제어 로직부를 단위 전계 방출 시스템 마다 설치하고 개별적으로 제어하여야 하므로 비 효율적이다.
본 발명의 실시 예에서는 도 3에서와 같은 문제를 해소하기 위해 도 4와 같은 멀티 전계 방출 시스템을 마련한다.
본 발명의 경우에는 멀티 전계 방출 시스템에서 구현된 엑스선 튜브들이 한꺼번에 동시에 동작되지 않는 다는 것에 착안하여, 제2 전류 제어 회로 소자를 공통적으로 사용하는 구조가 제안된다. 상기 제2 전류 제어 회로 소자는 제2 전류 제어 트랜지스터로 구현될 수 있다.
도 4는 본 발명의 실시 예에 따른 멀티 전계 방출 시스템의 구성도이다.
도면을 참조하면, 멀티 전계 방출 시스템은 복수의 전계 방출 소자들(100-1,100-2,100-3,...,100-n)을 포함하는 멀티 전계 방출부(100)와, 상기 멀티 전계 방출부(100)의 전계 방출 전류를 제어하는 전류 제어회로(200)를 포함한다.
상기 전류 제어회로(200)는,
복수의 전계 방출 소자들에 독립적 전류 경로 형성을 위해 각기 대응 연결된 제1 전류 제어 트랜지스터들(Q1,Q2,Q3,...,Qn)을 포함하는 제1 전류제어 구동부(201)와, 상기 제1 전류 제어 트랜지스터들(Q1,Q2,Q3,...,Qn)에 공통으로 연결된 제2 전류 제어 트랜지스터(NT1)를 포함하는 제2 전류제어 구동부(203)를 포함한다.
또한 상기 전류 제어회로(200)는, 상기 제2 전류제어 구동부(203)를 구동한 상태에서 상기 제1 전류 제어 트랜지스터들(Q1,Q2,Q3,...,Qn)을 각기 서로 다른 타이밍에서 제어하는 제어 로직부(202,204)를 포함한다.
상기 제2 전류 제어 트랜지스터(NT1)가 구동될 때 상기 제1 전류 제어 트랜지스터들(Q1,Q2,Q3,...,Qn) 중 하나가 구동될 수 있다.
상기 제2 전류 제어 트랜지스터(NT1)가 구동된 이후에 상기 제1 전류 제어 트랜지스터들(Q1,Q2,Q3,...,Qn) 중 적어도 하나가 구동될 수 있다.
상기 제2 전류 제어 트랜지스터(NT1)가 구동되기 이전부터 상기 제1 전류 제어 트랜지스터들(Q1,Q2,Q3,...,Qn) 중 적어도 하나가 구동될 수 있다.
상기 복수의 전계 방출 소자들(100-1,100-2,100-3,...,100-n)은 애노드와 캐소드를 각기 가지는 엑스선 튜브들을 형성할 수 있다.
상기 제1 전류 제어 트랜지스터들과 상기 제2 전류 제어 트랜지스터(NT1)는 파워 모오스 FET 일 수 있다.
특히, 제1 전류 제어 트랜지스터들은 디플레션 모드(depletion mode) 혹은 증가모드(enhancement mode) 금속 산화막 반도체 전계 효과 트랜지스터 일 수 있다. 그러나 본 발명의 제 1 및 제 2 전류 트랜지스터들이 이에 한정되는 것은 아니다.
도 4에서는 하나의 전계 방출 소자 당 제1 전류 제어 트랜지스터(Q1) 및 제2 전류 제어 트랜지스터(NT1)을 포함하는 2개의 트랜지스터가 도시되었으나, 전류 제어 회로(200)에 포함되는 전류 제어 트랜지스터들의 개수는 한정되지 않는다. 예를 들어, 전류 제어 회로(200)는 직렬로 서로 연결된 3개 이상의 전류 제어 트랜지스터들을 포함할 수 있다.
도 4에서, 제2 전류제어 구동부(203)는 단일의 제2 전류 제어 트랜지스터(NT1)로 구성됨을 알 수 있다. 이와 같이, 제2 전류 제어 트랜지스터(NT1)를 공통 구동소자로서 사용하여 복수의 전계 방출 소자들에 각기 연결된 제1 전류 제어 트랜지스터들(Q1,Q2,Q3,...,Qn)의 소스를 서로 다른 타이밍에서 제어한다. 즉, 제1 전류 제어 트랜지스터들(Q1,Q2,Q3,...,Qn)은 한번에 하나 씩 구동될 수 있다.
이와 같이, 전계방출 전류가 제한되어 시스템이 일정하게 제어된다.
여기서, 일정하다는 뜻은 전계방출 특성이 바뀌어도 시간에 따라 전계방출 전류가 일정하다는 뜻과 복수의 전계방출 소자의 특성이 각각 다르더라도 전계방출 전류를 일정하게 제어한다는 뜻을 모두 포함한다.
한편, 도 4에서 보호 저항들(R1,R2,R3,...,RN)이 제1 전류 제어 트랜지스터들(Q1,Q2,Q3,...,Qn)의 각 드레인과 전계 방출 소자들(100-1,100-2,100-3,...,100-n)의 각 캐소드 간에 직렬로 연결될 수 있다.
결국, 제1 전류 제어 트랜지스터들(Q1,Q2,Q3,...,Qn)의 소스를 하나로 묶어서 하나의 트랜지스터(NT1)를 통해 공통으로 제어하면, 각 전계방출 소자의 전류가 일정하게 제어됨은 물론, 회로 구성이 간단히 구현되고, 제어 효율도 개선된다.
제1 전류 제어 트랜지스터들(Q1,Q2,Q3,...,Qn)의 게이트에는 한번에 한 개의 트랜지스터만 턴온되도록 하기 위해 서로 다른 타이밍으로 게이트 전압이 인가된다. 제2 전류 제어 트랜지스터(NT1)의 게이트에는 제1 전류 제어 트랜지스터들(Q1,Q2,Q3,...,Qn)의 게이트에 전압이 인가될 때 마다 전압이 펄스 형태로서 인가될 수 있다. 상기 게이트 전압은 가변 게이트 전압 레벨로서 제공될 수 있다. 이는 도 6을 통해 보다 상세히 설명될 것이다.
도 4에 따르면, 전계 방출 소자 하나당 최소 2개의 트랜지스터들을 직렬로 연결하여 각 트랜지스터들을 개별적으로 제어 해야 하는 도 3에서와 같은 단점이 극복된다. 따라서, 멀티 전계 방출 시스템의 전체 회로 구성이 간단해진다. 또한, 구동 제어 측면에서도 도 3과 같이 제어 로직부를 단위 전계 방출 시스템 마다 설치하고 개별적으로 제어할 필요가 없으므로, 제어 효율성이 높아짐을 알 수 있다.
도 5는 도 4의 회로 동작 특성 그래프도 이다.
도 5에서 가로축은 전압을 세로축은 전류를 나타낸다. 도면에서, 전계 방출 전류 특성은 그래프 G4와 나타나며, 전계 방출 소자의 초기 상태 및 열화 상태에 따른 특성 변화는 전술한 도 2의 경우와 동일하다.
전계 방출 소자(100-1)에 대하여 제1 및 제 2 전류 제어 트랜지스터들(Q1, NT1)는 직렬로 연결되어 있으므로, 전계 방출전류와 제 1 및 제 2 전류 제어 트랜지스터들(Q1,NT1)의 드레인-소스 전류(Ids1, Ids2)는 동일한 값을 가져야 한다.
도 5의 경우에, 전계 방출 전류 특성은 상기 전계 방출전압(Vac)이 일정 수준의 문턱 전압 이상이 되면 상기 그래프 G4와 같이 지수함수적으로 증가된다.
그래프 G4와는 노드 no2를 통해 교차하는 그래프 G2는 상기 제2 전류 제어 트랜지스터(NT1)의 게이트에 게이트 전압 VGC가 인가된 경우에 포화특성에 의해 나타나는 전계 방출 전류 I를 보여준다.
그래프 G4와는 노드 no3를 통해 교차하는 그래프 G3는 상기 제2 전류 제어 트랜지스터(NT1)의 게이트에 게이트 전압 VGC+ΔV가 인가된 경우에 포화특성에 의해 나타나는 전계 방출 전류 I+ΔI를 나타낸다.
그래프 G4와는 노드 no1를 통해 교차하는 그래프 G1는 상기 제2 전류 제어 트랜지스터(NT1)의 게이트에 게이트 전압 VGC-ΔV가 인가된 경우에 포화특성에 의해 나타나는 전계 방출 전류 I-ΔI를 가리킨다.
결국, 도 4의 시스템에 의해서도 2개의 직렬 연결된 트랜지스터들의 포화 동작 특성으로 인해, 전계 방출 소자의 열화에 의해 캐소드 전압이 변하더라도 전계 방출 전류가 일정한 값으로 유지됨을 알 수 있다.
이와 같이, 도 5의 그래프 특성을 통해, 전계 방출 특성이 바뀌더라도 제1,2 전류 제어 트랜지스터들의 작용으로 인해 전계방출 전류는 그래프들 G1,G2,G3와 같이 동일한 전류 값으로 각기 제한됨을 알 수 있다.
도 6은 도 4에 따른 구동 타이밍도 이다.
도 6을 참조하면, 복수의 전계 방출 소자들에 독립적 전류 경로 형성을 위해 각기 대응 연결된 제1 전류 제어 트랜지스터들(Q10-1,Q10-2,Q10-3...,Q10-n)을 포함하는 제1 전류제어 구동부(201)가 나타나 있다.
또한, 상기 제1 전류 제어 트랜지스터들(Q10-1,Q10-2,Q10-3...,Q10-n)에 공통으로 연결된 제2 전류 제어 트랜지스터(NT1)를 포함하는 제2 전류제어 구동부(203)가 나타나 있다.
예를 들어, 제1 전류 제어 트랜지스터들(Q10-1,Q10-2,Q10-3...,Q10-n)중 제1 전류 제어 트랜지스터(Q10-1)를 구동할 경우에 파형 W1으로서 표시된 펄스 전압이 제1 전류 제어 트랜지스터(Q10-1)의 게이트에 인가된다. 이 때, 제2 전류 제어 트랜지스터(NT1)의 게이트에는 파형 Wn으로서 표시된 펄스 전압이 인가된다.
도 6에서, 상기 제2 전류 제어 트랜지스터(NT1)의 게이트에 인가되는 게이트 전압은 전압 레벨이 서로 다른 가변 게이트 전압일 수 있다. 예를 들어, 시점 t1에서 인가되는 게이트 전압은 시점 t2에서 인가되는 게이트 전압의 레벨보다 높으므로, 시점 t1에서 상기 제2 전류 제어 트랜지스터(NT1)의 드레인-소스 전류는 상대적으로 많이 제어될 수 있다.
여기서, 상기 제1 전류 제어 트랜지스터(Q10-1)의 턴온 동작과 제2 전류 제어 트랜지스터(NT1)의 턴온 동작은 시점 t1에서 동시에 수행될 수 있다. 그러나 이는 실시 예에 불과하며, 제2 전류 제어 트랜지스터(NT1)의 턴온 후에 제1 전류 제어 트랜지스터(Q10-1)의 턴온이 될 수 있다. 또한, 그 반대의 경우도 수행될 수 있다.
이와 같이, 제1 전류 제어 트랜지스터(Q10-1)의 턴온 동작 구간과 제2 전류 제어 트랜지스터(NT1)의 턴온 동작 구간이 조절되도록 하는 것은 피크 전류의 소모를 줄이는 측면에서 의미가 있다. 그러나, 예를 들어, 제2 전류 제어 트랜지스터(NT1)의 턴온 후에 제1 전류 제어 트랜지스터(Q10-1)의 턴온이 되는 경우라 하더라도 제2 전류 제어 트랜지스터(NT1)의 턴온 동작은 상기 제1 전류 제어 트랜지스터(Q10-1)가 턴오프될 때 까지 유지되어야 한다.
또한, 제1 전류 제어 트랜지스터들(Q10-1,Q10-2,Q10-3...,Q10-n)중 제1 전류 제어 트랜지스터(Q10-n)를 구동할 경우에 파형 W4으로서 표시된 펄스 전압이 시점 tn에서 제1 전류 제어 트랜지스터(Q10-n)의 게이트에 인가된다. 이 때, 제2 전류 제어 트랜지스터(NT1)의 게이트에는 시점 tn에서 파형 Wn으로서 표시된 펄스 전압이 인가된다. 여기서, 상기 제1 전류 제어 트랜지스터(Q10-n)의 턴온 동작과 제2 전류 제어 트랜지스터(NT1)의 턴온 동작은 시점 tn에서 동시에 수행된다. 그러나 이는 실시 예에 불과하며, 제2 전류 제어 트랜지스터(NT1)의 턴온 후에 제1 전류 제어 트랜지스터(Q10-10)의 턴온이 될 수 있다. 또한, 그 반대의 경우도 수행될 수 있다.
도 6에서는 제1 전류 제어 트랜지스터들(Q10-1,Q10-2,Q10-3...,Q10-n)이 순차적으로 구동되는 것이 나타나 있지만, 게이트 전압으로서 인가되는 펄스 타이밍을 변화시킴에 의해 제1 전류 제어 트랜지스터들(Q10-1,Q10-2,Q10-3...,Q10-n)은 비 순차적으로 구동될 수도 있다.
제1 전류 제어 트랜지스터들(Q10-1,Q10-2,Q10-3...,Q10-n)중 구동될 트랜지스터에 게이트 펄스를 인가하는 시점에 맞추어 제2 전류 제어 트랜지스터(NT1)의 게이트에도 해당 전계 방출 소자의 전류를 설정된 전류만큼 방출할 수 있도록 하는 게이트 펄스가 인가된다. 여기서, 게이트 펄스의 듀티는 설정 듀티 값으로 제어될 수 있으며, 제1,2 전류 트랜지스터들에 인가되는 게이트 펄스 폭은 같거나 다르게 될 수 있다. 또한, 게이트 전압은 전류 제어 트랜지스터의 드레인-소스 전류의 구동을 각기 개별적으로 제어하기 위해 레벨이 서로 다른 가변 게이트 전압으로서 제공될 수 있다.
도 7은 도 4의 상세 예시 회로도 이다.
도면을 참조하면, 3극형 전계 방출 소자를 제어하는 구성 예가 나타나 있다. 각 전계방출 소자의 전극, 예를 들어 애노드(a1)와 게이트는 각기, 전압원들(Va,Vg)에 각기 대응적으로 연결된다. 각각의 전계 방출 소자의 전계방출 전류는 캐소드에 연결된 도 4와 같은 전류 제어 회로(200)에 의해 제어된다.
하나의 전계 방출 소자가 열화되면 Vac에 대한 전계 방출 전류 함수가 변화되어 전계 방출 소자의 캐소드 전압(Vc)이 변화될 수 있다. 그러나 제1 및 제2 전류 제어 트랜지스터들(예 Q1,NT1)의 포화 특성에 의하여 전계 방출 정류는 제1 전류 제어 트랜지스터(Q1)에 의하여 제한되는 일정한 값(Istd)으로 유지될 수 있다.
결국, 도 7의 전류 제어 회로(200)의 동작은 도 4에서 설명된 전류 제어 회로의 동작과 동일하다. 따라서, 도 5와 같은 전계 방출 전류 특성을 가짐을 알 수 있다.
도 8은 도 7의 변형 상세 회로도 이다.
도 8의 경우에는 도 4에서와 같은 제어 로직부(202)는 트리밍 회로(400)를 포함한다.
즉, 제1 전류 제어 트랜지스터들(Q1,Q2,Q3,...,Qn)의 각 게이트에는 설정된 게이트 펄스가 서로 다른 타이밍에서 인가된다. 이 경우에 게이트 펄스의 전압은 예를 들어 5V일 수 있다. 이 경우에, 상기 제1 전류 제어 트랜지스터(Q1)의 게이트에 설정되는 전압은 상기 5V 전압을 제1 트리밍 저항(R10-1)과 제2 트리밍 저항(VR1)의 직렬 합성저항 값으로 분압한 전압이 된다. 제1 트리밍 저항(R10-1)의 전단에 다이오드가 연결된 것은 상기 제1 전류 제어 트랜지스터(Q1)가 턴온될 때 다른 전류 제어 트랜지스터들이 전압 영향을 받지 않도록 하기 위함이다.
결국, 트리밍 회로(400)를 통해 트리밍 저항들을 적절히 조절함에 의해 각각의 전계 방출 소자 마다 전류 제어를 서로 다르게 하는 것이 가능해진다.
이와 같이, 본 발명의 실시 예에 따르면, 전계방출 소자들의 에미터 특성이 바뀌어도 동일한 전류 특성을 얻게 된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 복수의 전계 방출 소자들에 전류 경로 형성을 위한 제1 전류 제어 회로소자를 각기 연결하는 단계;
    상기 제1 전류 제어 회로소자들을 공통으로 제어하기 위해 제2 전류 제어 회로소자를 상기 제1 전류 제어 회로소자들에 공통으로 연결하는 단계; 및
    상기 제2 전류 제어 회로소자를 구동한 상태에서 상기 제1 전류 제어 회로소자들을 각기 서로 다른 타이밍에서 구동하는 단계를 포함하는 멀티 전계 방출 소자들의 구동방법.
  2. 제1항에 있어서, 상기 복수의 전계 방출 소자들은 애노드와 캐소드를 각기 가지는 엑스선 튜브들을 형성하는 멀티 전계 방출 소자들의 구동방법.
  3. 제2항에 있어서, 상기 제1 전류 제어 회로소자는 상기 캐소드에 드레인이 연결된 제1 파워 모오스 FET 인 멀티 전계 방출 소자들의 구동방법.
  4. 제3항에 있어서, 상기 제1 파워 모오스 FET들의 각각의 게이트에는 서로 다른 폭을 갖는 PWM 펄스신호가 인가되는 멀티 전계 방출 소자들의 구동방법.
  5. 제3항에 있어서, 상기 제2 전류 제어 회로소자는 상기 제1 파워 모오스 FET의 소오스에 드레인이 공통으로 연결되고 게이트로 가변 게이트 전압을 수신하는 하나의 제2 파워 모오스 FET 인 멀티 전계 방출 소자들의 구동방법.
  6. 제1항에 있어서, 상기 제1 전류 제어 회로소자들 중 하나가 구동될 때마다 상기 제2 전류 제어 회로소자는 상기 제1 전류 제어 회로소자의 구동보다 먼저 구동된 후 상기 제1 전류 제어 회로소자의 구동 타임동안 구동이 유지되는 멀티 전계 방출 소자들의 구동방법.
  7. 제1항에 있어서, 상기 제1 전류 제어 회로소자들 중 하나가 구동될 때마다 상기 제2 전류 제어 회로소자는 상기 제1 전류 제어 회로소자의 구동에 맞추어 함께 구동되는 멀티 전계 방출 소자들의 구동방법.
  8. 제1항에 있어서, 상기 복수의 전계 방출 소자들은 단층 합성 영상 시스템의 영상을 제공하는데 사용되는 멀티 전계 방출 소자들의 구동방법.
  9. 복수의 전계 방출 소자들을 포함하는 멀티 전계 방출부; 및
    상기 멀티 전계 방출부의 전계 방출 전류를 제어하는 전류 제어회로를 포함하고,
    상기 전류 제어회로는,
    복수의 전계 방출 소자들에 독립적 전류 경로 형성을 위해 각기 대응 연결된 제1 전류 제어 트랜지스터들을 포함하는 제1 전류제어 구동부;
    상기 제1 전류 제어 트랜지스터들에 공통으로 연결된 제2 전류 제어 트랜지스터를 포함하는 제2 전류제어 구동부; 및
    상기 제2 전류제어 구동부를 구동한 상태에서 상기 제1 전류 제어 트랜지스터들을 각기 서로 다른 타이밍에서 제어하는 제어 로직부를 포함하는 멀티 전계 방출 시스템.
  10. 제9항에 있어서, 상기 제2 전류 제어 트랜지스터가 구동될 때 상기 제1 전류 제어 트랜지스터들 중 하나가 구동되는 멀티 전계 방출 시스템.
  11. 제9항에 있어서, 상기 제2 전류 제어 트랜지스터가 구동된 이후에 상기 제1 전류 제어 트랜지스터들 중 적어도 하나가 구동되는 멀티 전계 방출 시스템.
  12. 제9항에 있어서, 상기 제2 전류 제어 트랜지스터가 구동되기 이전부터 상기 제1 전류 제어 트랜지스터들 중 적어도 하나가 구동되는 멀티 전계 방출 시스템.
  13. 제9항에 있어서, 상기 복수의 전계 방출 소자들은 애노드와 캐소드를 각기 가지는 엑스선 튜브들을 형성하는 멀티 전계 방출 시스템.
  14. 제13항에 있어서, 상기 제1 전류 제어 트랜지스터들은 상기 캐소드에 드레인이 연결된 제1 파워 모오스 FET들인 멀티 전계 방출 시스템.
  15. 제14항에 있어서, 상기 제1 파워 모오스 FET들의 각각의 게이트에는 서로 다른 폭을 갖는 PWM 펄스신호들이 각기 인가되는 멀티 전계 방출 시스템.
  16. 제14항에 있어서, 상기 제2 전류 제어 트랜지스터는 상기 제1 파워 모오스 FET의 소오스에 드레인이 공통으로 연결되고 게이트로 가변 게이트 전압을 수신하는 제2 파워 모오스 FET 인 멀티 전계 방출 시스템.
  17. 복수의 전계 방출 소자들의 각 캐소드에 전류 경로 형성을 위한 제1 전류 제어 회로소자를 각기 설치하는 단계;
    상기 제1 전류 제어 회로소자들을 공통으로 제어하기 위해 단일의 제2 전류 제어 회로소자를 상기 제1 전류 제어 회로소자들에 공통으로 설치하는 단계; 및
    상기 제1 전류 제어 회로소자들 중 적어도 하나를 구동 시에 상기 제2 전류 제어 회로소자를 구동한 상태에서 상기 제1 전류 제어 회로소자들 중 구동 선택된 하나를 독립적으로 구동하는 단계를 포함하는 멀티 전계 방출 소자들의 구동방법.
  18. 제17항에 있어서, 상기 제1 전류 제어 회로소자들 중 하나가 구동되기 이전부터 상기 제2 전류 제어 회로소자는 이미 구동되는 멀티 전계 방출 소자들의 구동방법.
  19. 제17항에 있어서, 상기 제1 전류 제어 회로소자들 중 하나가 구동되는 동시에 제2 전류 제어 회로소자도 구동되는 멀티 전계 방출 소자들의 구동방법.
  20. 제19항에 있어서, 상기 제1 전류 제어 회로소자들의 구동은 서로 다른 트리밍 펄스들에 의해 수행되는 멀티 전계 방출 소자들의 구동방법.
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