KR101995562B1

KR101995562B1 - 다이-투-다이 SerDes를 위한 분할식 칩 솔루션

Info

Publication number: KR101995562B1
Application number: KR1020197007880A
Authority: KR
Inventors: 샤오후아 콩; 모하메드 알람; 에신 테르지오그루; 호세 길베르토 코레토 메나
Original assignee: 퀄컴 인코포레이티드
Priority date: 2016-09-22
Filing date: 2017-08-30
Publication date: 2019-07-02
Also published as: EP3516689C0; JP2019537841A; BR112019005111B1; US9692448B1; CN109791928B; BR112019005111A2; KR20190037338A; WO2018057259A1; CN109791928A; JP6657481B2; EP3516689A1; EP3516689B1

Abstract

SoC 집적 회로 패키지의 SoC 다이에 대한 SerDes의 아날로그 컴포넌트들이 SoC 집적 회로 패키지의 SerDes 인터페이스 다이로 분리되는 SoC 집적 회로 패키지가 제공된다.

Description

다이-투-다이 SerDes를 위한 분할식 칩 솔루션

[0001] 본 출원은, 2016년 9월 22일자로 출원된 미국 특허 출원 제15/273,621호를 우선권으로 주장하며, 상기 특허 출원은 그 전체가 인용에 의해 본원에 포함된다.

[0002] 본 출원은 일반적으로 직렬화기-역직렬화기(SerDes; serializer-deserializer)에 관한 것으로, 더 상세하게는, 다이-투-다이(die-to-die) SerDes를 위한 분할식-칩(split-chip) 솔루션에 관한 것이다.

[0003] 현대의 스마트폰들 및 관련된 모바일 디바이스들에 의해 제공되는 수많은 기능들을 지원하기 위해, 다양한 시스템-온-칩(SoC; system-on-a-chip) 집적 회로들이 개발되었다. SoC는 마이크로프로세서 및 관련된 엘리먼트들, 이를테면 그래픽 프로세서가 통합된 디지털 코어를 가질 것이다. 부가하여, SoC는 외부 디바이스들, 이를테면 DDR(double data rate) 메모리, USB(Universal Serial Bus), HDMI(high definition multimedia interface), 또는 직렬화기-역직렬화기(SerDes) 인터페이스에 대한 다양한 인터페이스들을 지원할 필요가 있을 것이다.

[0004] SoC에 대한 디지털 코어와 대조적으로, SerDes는, 혼합 디지털/아날로그 회로 도메인에 통합된 여러 가지 아날로그 컴포넌트들을 요구한다. 디지털/아날로그 회로 도메인에서 SerDes 인터페이스(105)를 포함하는 예시적인 SoC(100)가 도 1에 도시된다. 제어기(110)는, 데이터 워드들 및 제어 신호들을 물리 코딩 서브계층(PCS; physical coding sublayer) 회로(115)에 제공한다. 혼합 신호 디지털 도메인(120)은, SerDes 인터페이스(105)에 대한 BIST(built-in-self-test) 및 제어 회로들을 포함한다. SerDes 인터페이스(105)는, 밴드갭 회로(Bias), 위상-고정 루프(PLL), 정전기 방전(ESD) 회로, 및 로우 드롭-아웃 조절기(LDO; low drop-out regulator)와 같은 복수의 아날로그 컴포넌트들을 포함하며, 이들은, 임계 설정(thresholding) 회로(140), 버퍼들(125), 및 차동 송신기(130)를 포함하는 송신 경로에서 (PCS 회로(115)를 통한 프로세싱 후에) 제어기(110)로부터의 데이터 워드들을 직렬화하는 것을 보조한다. 차동 송신기(130)는, 한 쌍의 차동 출력 핀(pin)들(TX+ 및 TX-)을 통해, 직렬화된 데이터 워드들을 송신한다. 유사하게, SerDes 인터페이스(105)는, 차동 수신기(135)에서 한 쌍의 차동 입력 단자들(RX+ 및 RX-)을 통해 외부 소스로부터, 직렬화된 데이터 워드들을 수신한다. 신호 검출기(SigDet; signal detector)는 착신 차동 데이터의 존재를 검출하기 위해 RX+ 및 RX-를 모니터링한다. 수신기(135)로부터의 결과적인 직렬 데이터는 등화기(equalizer)에서 등화되고, 클록 데이터 복원(CDR; clock data recovery) 회로로부터의 클록에 대한 응답으로 샘플러(sampler)에서 샘플링된다. 유사한 등화기가 송신 경로에 포함될 수 있다. 역직렬화기는 샘플러로부터의 샘플링된 수신된 데이터를 역직렬화함으로써, 수신된 데이터 워드들이 PCS 회로(115)를 통해 프로세싱되어, 수신된 데이터 및 제어 워드들로서 제어기(110)에 제공될 수 있게 한다.

[0005] 그러한 SerDes 인터페이스(105)가 통상적이지만, 첨단 기술 노드들에서는 그 SerDes 인터페이스의 아날로그 컴포넌트들의 설계가 점점 더 어려워지고 있다. 예컨대, 송신기(130) 및 수신기(135)는 잡음에 민감하다. 밴드갭 레퍼런스(reference) 및 LDO는, 첨단 기술 노드들에서 전력 공급 전압이 지속적으로 감소함에 따라 나타나는 전압 헤드룸(headroom) 문제들에 민감하다. PLL 설계에서는 또한, 고-정밀 클록이 SerDes 인터페이스(105)의 에러 없는 동작에 중요하다는 점에서 문제가 있다. 더욱이, 첨단 프로세스 노드들에서의 아날로그 컴포넌트들은 디지털 컴포넌트들과 비교하여 상대적으로 큰 그들의 사이즈를 보유하며, 그에 따라, 상당한 다이 면적을 소모하고 비용을 증가시킨다. 대조적으로, 제어기(110)뿐만 아니라 마이크로프로세서(예시되지 않음)를 포함하는 SoC(100)의 디지털 코어의 설계는 잡음에 덜 민감하고 설계에 시간 소모가 크다. 더욱이, 디지털 컴포넌트들은 다이 공간을 덜 소모한다. 따라서, SerDes 인터페이스(105)의 설계는, SoC 설계들이 더 새로운 기술 노드들로 지속적으로 업데이트됨에 따라 병목 현상화되고 있다.

[0006] 그에 따라서, 개선된 SerDes 인터페이스들에 대한 당업계의 필요성이 존재한다.

[0007] SoC와 같은 디지털 집적 회로들의 새로운 기술 노드들로의 진화를 간소화하고 능률화하기 위해, SerDes 인터페이스는 별개의 SerDes 인터페이스 다이로 분리된다. 따라서, PLL, 등화기, 송신기, LDO, 및 수신기와 같은 아날로그 컴포넌트들은 SoC 다이로부터 SerDes 인터페이스 다이로 이전(remove)된다. 따라서, 별개의 인터페이스 다이에 대한 설계가 SoC에 대하여 동결될 수 있으므로, SoC에 대한 SerDes 인터페이스의 아날로그 컴포넌트들을 진화시키기 위한 긴 개발 사이클들이 해결된다. 다시 말해서, SoC는, SerDes 인터페이스 다이의 임의의 재설계를 요구함이 없이 더 새로운 기술 노드들로 계속 진화할 수 있는데, 예컨대, 평면형 CMOS(complementary metal oxide semiconductor) 노드로부터 FinFET(fin-shaped field effect transistor) 노드로 그리고 FinFET 노드로부터 나노와이어 디바이스 노드로 진화하는 식으로 계속 진화할 수 있다. 간결성을 위해, "SoC" 및 "SoC 다이"라는 용어들은 본원에서 상호교환가능하게 사용된다. 유사하게, "SerDes 인터페이스 다이" 및 "SerDes 인터페이스"라는 용어들이 또한 본원에서 상호교환가능하게 사용된다.

[0008] SOC 및 SerDes 인터페이스는 PoP(package-on-package)와 같은 단일 패키지에 통합된다. 그런 다음, 결과적인 단일 패키지(본원에서 "SoC 패키지"로 표시함)는 스마트폰과 같은 모바일 디바이스에 통합될 수 있다. SerDes 인터페이스는, SoC 패키지로부터의 직렬화된 데이터 스트림을 외부 송신 라인을 통해 모바일 디바이스 내의 별개의 집적 회로(또는 회로들)로 송신한다. 유사하게, SerDes 인터페이스는 이 외부 송신 라인으로부터, 직렬화된 데이터 스트림을 수신한다. SoC 및 SerDes 인터페이스와 대조적으로, SoC 제조자는 이 외부 송신 라인의 전기 특성들을 제어하지 못할 수 있다. 따라서, SerDes 인터페이스는 외부 송신 라인에서의 이러한 불확실성들에 대해 강건하도록 설계되어야 한다. 대조적으로, SoC 제조자는, SoC를 SoC 패키지의 SerDes 인터페이스에 커플링시키는 내부 송신 채널을 직접 제어한다. 따라서, 내부 송신 채널의 전기 특성들은, 비교적 작은 기생 커패시턴스 및 기생 인덕턴스를 갖도록 제어될 수 있다.

[0009] SoC는 물리(PHY) 계층 SoC 인터페이스를 통해 내부 송신 채널에 커플링된다. 유사하게, SerDes 인터페이스는 대응하는 SerDes PHY 계층 인터페이스를 통해 내부 송신 채널에 커플링된다. 그러나, 내부 송신 채널의 전기 특성들을 제어할 수 있게 되면, SoC 및 SerDes 인터페이스의 PHY 인터페이스들의 허용오차들이 완화된다. 예컨대, SoC PHY 인터페이스는, SoC의 제어기로부터의 데이터 워드를, SerDes 인터페이스에 대한 PHY 인터페이스로 드라이빙(drive)되는 직렬 데이터 스트림으로 직렬화하도록 기능할 수 있다. SerDes 인터페이스가 위상-고정 루프(PLL)와 같은 아날로그 컴포넌트들을 포함하므로, SerDes 인터페이스의 PLL은 SerDes PHY 인터페이스를 통해 SoC PHY 인터페이스로 PLL 클록을 송신하여, SoC PHY 인터페이스는 PLL 클록에 대한 응답으로 SoC 제어기로부터의 데이터 워드를 직렬화할 수 있다. 따라서, SoC PHY 인터페이스는, SoC PHY 인터페이스가 클록 생성을 부담할 필요가 없다는 점에서 "가벼운(light)" SoC PHY 인터페이스로 지정될 수 있다. 더욱이, 내부 송신 채널의 전기 특성들이 유리하게 제어되므로, SoC PHY 인터페이스는 SerDes PHY 인터페이스로 드라이빙되는 직렬 데이터 스트림을 등화할 필요가 없다. 대안적으로, SoC PHY 인터페이스는 기본적인 등화만을 제공할 필요가 있고, 이는 또한, SoC PHY 인터페이스에 대한 설계 부담을 완화시킨다.

[0010] SerDes PHY 인터페이스는 또한, 내부 송신 채널의 유리한 전기 특성들을 고려할 때, SerDes PHY 인터페이스가 SoC PHY 인터페이스로부터의 수신된 직렬 데이터 스트림에 대해 어떠한 등화도 사용할 필요가 없다는 점에서 "가벼운" SerDes PHY 인터페이스로 지정될 수 있다. 대안적으로, SerDes PHY 인터페이스는 이러한 유리한 전기 특성들에 비추어 기본 등화만을 제공할 필요가 있다. 아날로그 컴포넌트들이 SerDes 인터페이스로 분리되면서, 그에 따라, SoC의 설계가 매우 간소화된다.

[0011] 이들 및 부가적인 이점들은 다음의 상세한 설명을 통해 더 잘 인식될 수 있다.

[0012] 도 1은 SerDes 인터페이스를 포함하는 종래의 SoC의 다이어그램이다.
[0013] 도 2a는 본 개시내용의 일 양상에 따른 SoC 다이 및 SerDes 인터페이스 다이의 다이어그램이며, 여기서, 각각의 다이는 SerDes 물리 계층 인터페이스를 포함한다.
[0014] 도 2b는 본 개시내용의 일 양상에 따른, 도 2a의 다이들의 SerDes 물리 계층 인터페이스들의 다이어그램이다.
[0015] 도 3은 본 개시내용의 일 양상에 따른 SoC 다이 및 SerDes 인터페이스 다이의 다이어그램이며, 여기서, SerDes 인터페이스 다이에 대한 물리 계층 인터페이스는 SoC 다이로부터의 직렬 데이터 스트림을 역직렬화하지 않는다.
[0016] 도 4는 본 개시내용의 일 양상에 따른, 분할식-다이 아키텍쳐의 동작 방법에 대한 흐름도이다.
[0017] 본 개시내용의 이러한 양상들 및 그들의 이점들은, 후속하는 상세한 설명을 참조함으로써 가장 잘 이해된다. 도면들 중 하나 이상의 도면에서 예시되는 동일한 엘리먼트들을 식별하기 위해 동일한 참조 번호들이 사용된다는 것이 인식되어야 한다.

[0018] SoC 진화에서 SerDes 인터페이스에 의해 야기되는 설계 병목 현상을 완화시키기 위해, SerDes 인터페이스는 SerDes 인터페이스 다이로 분리된다. SoC 다이는, 내부 송신 채널을 포함하는 SoC 집적 회로 패키지에 SerDes 인터페이스 다이와 함께 패키징된다. SoC 다이의 제어기는 SerDes 인터페이스 다이에 대한 데이터 및 제어 신호들을 생성하며, 이들은 내부 송신 채널을 통해 송신된다. SerDes 인터페이스 다이는 제어기로부터의 데이터를 직렬 데이터 스트림으로 직렬화하며, 직렬 데이터 스트림은, 스마트폰과 같은 모바일 디바이스 내의 외부 송신 라인을 통해, 모바일 디바이스 내의 다른 다이 또는 집적 회로 패키지로 송신된다.

[0019] SoC 설계자는, SoC 집적 회로 패키지 내의 SoC 다이 및 SerDes 인터페이스 다이 둘 모두의 설계를 제어할 수 있다. 대조적으로, 외부 송신 라인은 모바일 디바이스 제조자의 제어 하에 있다. 따라서, 외부 송신 라인은, 예컨대 50 Ω의 이상적인 임피던스와 비교하여 상대적으로 많은 양의 커패시턴스 및 인덕턴스를 가질 수 있다. 그러나, 내부 송신 채널은 자신의 커패시턴스 및 인덕턴스에 대해 훨씬 더 낮은 기생들을 가질 수 있다. 예컨대, SoC 집적 회로 패키지는 PoP(package-on-package) 아키텍쳐를 사용하여 형성될 수 있어서, 내부 송신 채널은, 하단 패키지(예컨대, SoC 다이)로부터 상단 패키지(예컨대, SerDes 인터페이스 다이)로 커플링되는 구리 필러(pillar)들 또는 땜납 범프(solder bump)들을 포함할 것이다. 그러한 상호연결부들의 커패시턴스 인덕턴스는 비교적 작다. 대안적으로, SoC 집적 회로 패키지는 스택형(stacked)-다이 아키텍쳐를 사용하여 형성될 수 있으며, 여기서, 내부 송신 채널은, SoC 다이로부터 SerDes 인터페이스 다이까지 연장되는 기판 관통 비아(TSV; through substrate via)들을 포함할 것이다. 그러한 TSV들은 또한 비교적 작으며, 그에 따라, 유리하게 낮은 커패시턴스 및 인덕턴스를 가질 것이다. 또 다른 실시예에서, SoC 집적 회로 패키지는 2 차원 또는 2.5 차원 아키텍쳐일 수 있으며, 여기서, SoC 다이 및 SerDes 다이는, 내부 송신 채널이 2개의 다이들 사이에 금속 층 상호연결부들 또는 리드(lead)들을 포함하도록 나란히(side-by-side) 배열된다. 따라서, SoC 집적 회로 패키지에 대한 특정 구성에 관계없이, 내부 송신 채널의 전기 특성들은 2개의 다이들 간의 고속 데이터 송신에 유리하도록 비교적 엄격하게 제어될 수 있음이 인식될 것이다.

[0020] 내부 송신 채널의 유리한 전기 특성들은, 내부 송신 채널과 인터페이싱하기 위한 다이들 각각에서의 물리(PHY) 계층 인터페이스에 대한 설계 복잡도를 완화시킨다. 특히, SoC 다이는, SerDes 인터페이스 다이와의 내부 송신 채널을 통한 입력/출력 통신을 수용하기 위한 SoC PHY 인터페이스를 포함한다. 유사하게, SerDes 인터페이스 다이는, SoC 다이와의 내부 송신 채널을 통한 입력/출력 통신을 수용하기 위한 SerDes PHY 인터페이스 포함한다. 이러한 PHY 인터페이스들 둘 모두는, 내부 송신 채널을 통한 통신이 직렬화되도록 SerDes를 포함할 수 있다. 외부 송신 라인을 드라이빙하는 SerDes 인터페이스 다이의 SerDes와 대조적으로, 각각의 PHY 인터페이스 SerDes는 내부 송신 채널의 유리한 전기 특성들에 기인하여 상대적으로 간소화된다. 예컨대, 각각의 PHY 인터페이스 SerDes는 일부 실시예들에서, 임의의 등화 없이 동작할 수 있다. 다른 실시예들에서, 각각의 PHY 인터페이스 SerDes는, 내부 송신 채널의 유리한 전기 특성들을 고려할 때, 기본 등화만으로 동작할 수 있다.

[0021] 부가적인 명확화를 위해, SerDes 인터페이스 다이의 아날로그 SerDes 컴포넌트들은, 이를 PHY 인터페이스들 중 임의의 인터페이스의 SerDes와 구별하기 위해 "아날로그 SerDes"로 본원에 표시된다. 앞서 언급된 바와 같이, 이러한 아날로그 SerDes 컴포넌트들의 설계는, 기술 노들들이 점점 더 발전함에 따라 점점 더 문제가 되고 있다. 그러나, SerDes 인터페이스 다이로의 아날로그 SerDes의 분리는, SoC 집적 회로 패키지 설계자가 아날로그 설계 복잡도를 SoC 다이의 디지털 설계로부터 분리할 수 있게 한다. 예컨대, 더 오래되고 더 완숙된 기술 노드(예컨대, 평면형 CMOS 프로세스)가 SerDes 인터페이스 다이를 구성하는 데 사용될 수 있다. 대조적으로, SoC 다이는, FinFET 프로세스 노드 또는 나노와이어 프로세스 노드와 같은 더 최신 기술 프로세스 노드로 진화될 수 있다.

[0022] PHY 인터페이스들의 설계는, 아날로그 SerDes가 위상-고정 루프(PLL)와 같은 정밀 클록 소스를 포함하므로, 아날로그 SerDes를 SerDes 인터페이스 다이로 분리하는 것을 통해 더 간소화된다. PLL로부터의 클록은 PHY 인터페이스들 중 임의의 인터페이스에서 SerDes에 의해 사용될 수 있다. 더욱이, SerDes PHY 인터페이스는 그의 SerDes를 제거함으로써 더 간소화될 수 있다. 그러한 실시예에서, SoC PHY 인터페이스로부터의 직렬화된 데이터 스트림은 SerDes PHY 인터페이스에서 역직렬화되지 않지만, 대신, SerDes PHY 인터페이스를 통해 아날로그 SerDes로 전달된다. 이어서, 아날로그 SerDes는, 그러한 실시예에서는 아날로그 SerDes가 직렬화기를 더 이상 필요로 하지 않는다는 점에서 간소화될 수 있다. 이러한 유리한 특징들은 다음의 예시적인 실시예들을 통해 더 잘 인식될 수 있다.

[0023] SoC 다이(205)의 SoC PHY 인터페이스(225) 및 SerDes 인터페이스 다이(210)의 SerDes PHY 인터페이스(230) 둘 모두를 포함하는 SoC 집적 회로 패키지(200)가 도 2a에 도시된다. SoC 다이(205)는, SerDes 인터페이스 다이(210)에 대한 데이터 및 제어 신호들을 생성하고 그리고 또한 SerDes 인터페이스 다이(210)로부터 데이터 및 제어 신호들을 수신하는 제어기(215)를 포함한다. 제어기(215)는 물리 코딩 서브계층(PCS) 회로(220)를 통해 데이터 및 제어 신호들을 송신 및 수신한다. 예컨대, 제어기(215)는 PCS 회로(220)에 소정의 클록 레이트로 디지털 워드를 제공할 수 있다. PCS 회로(220)는 각각의 디지털 워드에 원하는 물리 코딩을 부가하고, 이들을 SoC PHY 인터페이스(225)에 제공한다. SoC PHY 인터페이스(225)는 각각의 코딩된 디지털 워드를 직렬 데이터 스트림으로 직렬화하고, 결과적인 직렬 데이터 스트림을 내부 송신 채널(245)을 통해 SerDes PHY 인터페이스(230)로 드라이빙한다. 이어서, SerDes PHY 인터페이스(230)는, 내부 송신 채널(245)로부터의 수신된 직렬 데이터 스트림을 디지털 워드들로 역직렬화할 수 있다. 아날로그 SerDes(240)에서의 SerDes PHY 인터페이스(230)로부터의 디지털 워드들의 직렬화는 종래의 SoC(100)(도 1)와 관련하여 논의된 바와 같이 발생할 수 있다. 따라서, 아날로그 SerDes(240)는, 직렬화기, 임계 설정 회로(140), 버퍼들(125), 및 차동 송신기(130)를 포함하는 송신 경로를 포함한다. 송신 경로는 또한 등화기(예시되지 않음)를 포함할 수 있음을 유의한다. 이어서, 차동 송신기(130)는 버퍼들(125)로부터의 증폭된 직렬 출력을 직렬 차동 출력 데이터 스트림으로서 차동 쌍의 출력 단자들(TX+ 및 TX-)을 통해 드라이빙하며, 이 출력 단자들은 외부 송신 라인(예시되지 않음)에 커플링된다. 유사하게, 아날로그 SerDes(240)는, 차동 수신기(135), 등화기, 신호 검출기(SigDet), 샘플러, 클록 데이터 복원(CDR) 회로, 및 역직렬화기를 포함하는 수신 경로를 포함한다. SerDes 인터페이스 다이(210)에서의 혼합 신호 디지털 회로(235)는, 아날로그 SerDes(240)의 동작을 테스팅하기 위한 BIST(built-in-self-test)를 포함한다.

[0024] 내부 송신 채널(245)의 설계는, SoC 집적 회로 패키지(200)를 형성하기 위한 SoC 다이(205)와 SerDes 인터페이스 다이(210)의 패키징을 위한 아키텍쳐에 의존한다. 예컨대, 패키지(200)에 대한 PoP(package-on-package) 구성에서, 내부 송신 채널(245)은, 하단 다이(예컨대, SoC 다이(205))로부터 상단 다이(예컨대, SerDes 인터페이스 다이(210))로 커플링되는 구리 필러들 또는 땜납 범프들을 포함할 것이다. 대안적으로, 내부 송신 채널(245)은, 패키지(200)가 스택형-다이 패키지인 경우, 기판 관통 비아들 및 연관된 상호연결부들을 포함할 것이다. 더욱이, 내부 송신 채널(245)은, SoC 다이(205)와 SerDes 인터페이스 다이(210)가 패키지(200)에서 나란히 배열되는 경우, (예컨대, 인터포저(interposer) 상의) 금속 층 상호연결부들을 포함할 수 있다.

[0025] 종래의 SoC(100)와 관련하여 언급된 바와 같이, 아날로그 SerDes(240)는 또한, ESD 회로, 밴드갭 레퍼런스(Bias) 회로, 및 LDO를 포함할 수 있다. 아날로그 SerDes(240)는 또한, PLL(250)과 같은 정밀 클록 소스를 포함한다. PLL(250)은 아날로그 SerDes(240)의 직렬화기에 뿐만 아니라 PHY 인터페이스들(230 및 225) 각각의 직렬화기에 정밀 클록을 제공하며, 이들은 도 2b에 더 상세히 도시된다. SoC PHY 인터페이스(225) 및 SerDes PHY 인터페이스(230)는 각각, 직렬 데이터가 수신뿐만 아니라 송신되는 복수의 양방향 레인(lane)들을 포함할 수 있다. 예컨대, SoC PHY 인터페이스(225)는, 자신의 양방향 레인들을 통해 직렬 데이터를 드라이빙할 수 있는 직렬화기를 포함한다. 유사하게, SoC PHY 인터페이스(225)는, 내부 송신 채널(245)을 통해 SerDes PHY 인터페이스(230)로부터 수신된 직렬 데이터를 역직렬화하기 위한 역직렬화기를 포함한다. 내부 송신 채널(245)은, 직렬 트래픽의 다수의 레인들을 수용하기 위한 복수의 송신 채널들을 포함한다. 이러한 방식으로, 각각의 데이터 스트림의 직렬화에 대한 속도 요건들이 완화된다. 예컨대, 각각이 4 Gbps 직렬 데이터 송신을 지원하는 5개의 양방향 레인들을 사용하여 20 Gbps의 데이터 레이트가 수용될 수 있다. SerDes PHY 인터페이스(230)는 자신의 양방향 레인들을 위한 유사한 직렬화기 및 역직렬화기를 포함한다. 아날로그 SerDes(240)는 단일 쌍의 송신 핀들(TX+ 및 TX-)을 통한 결과적인 다수의 데이터 스트림들을 직렬화할 수 있는데, 그 이유는, 그 아날로그 SerDes가 자신의 더 강건한 아날로그 구성으로 인해 상당히 더 빠른 데이터 레이트로 동작할 수 있기 때문이다.

[0026] 부가하여, SoC PHY 인터페이스(225)는, SerDes PHY 인터페이스(230)의 대응하는 직렬화기 및 단방향 레인으로부터 내부 송신 채널(245)을 통해 송신되는 바와 같은 직렬 데이터 스트림을 수신하기 위한 단방향 레인을 포함할 수 있다. PLL(250)은 공유 클록(CLK) 생성기로서 기능하고, 클록 레인을 통해 SerDes PHY 인터페이스(230)로부터 내부 송신 채널(245)의 송신 채널을 통해 SoC PHY 인터페이스(225)의 대응하는 클록 레인으로 송신된다. 각각의 PHY 인터페이스(225 및 230)는 또한 자신의 클록 레인에 대한 대응하는 클록 디-스큐(de-skew) 및 분할기(DIV; divider) 회로를 포함할 수 있다. 클록이 SerDes PHY 인터페이스(230)로부터 비롯되기 때문에, SerDes PHY 인터페이스(230)는 마스터 PHY 인터페이스로 표시될 수 있는 반면, SoC PHY 인터페이스(225)는 슬레이브 PHY 인터페이스로 표시될 수 있다. 앞서 언급된 바와 같이, 이러한 PHY 인터페이스들 둘 모두는 또한, 클록 생성의 부재 및 등화의 제거(또는 단지 기본 등화만 존재)로 인해 "가벼운" PHY 인터페이스로 지정될 수 있다.

[0027] SerDes PHY 인터페이스(230)는 자신의 직렬화기 및 역직렬화기를 제거함으로써 더 간소화될 수 있다. 도 3에 도시된 바와 같이, SoC 다이(305)로부터의 직렬 데이터 스트림들은, 이어서, SoC 패키지(300)의 그러한 수정된 SerDes PHY 인터페이스(345)에서 양방향 레인들을 따라 송신될 수 있다. BIST가 디지털 회로 설계이므로, SerDes 인터페이스 다이(310)의 아날로그 SerDes(350)를 테스팅하기 위한 BIST를 포함하는 혼합 신호 디지털 회로(335)가 SoC 다이(305)로 이동될 수 있다. 제어기(215), PCS 회로(220), 및 SoC PHY 인터페이스(225)는 도 2a와 관련하여 논의된 바와 같이 기능한다. 수정된 SerDes PHY 인터페이스(345)에 대한 양방향 레인들에서 수신된 직렬 데이터 스트림들이 더 이상 직렬화를 필요로 하지 않아서, 아날로그 SerDes(350)의 송신 경로는 (다수의 직렬 데이터 스트림들을, 임계 설정 회로(140), 버퍼들(125), 및 차동 송신기(130)로 이루어진 나머지 송신 경로를 통해 드라이빙되는 단일 직렬 데이터 스트림으로 적응시키는 데 레이트 적응이 필요할 것이지만) 직렬화기의 배제에 의해 도 2a와 관련하여 논의된 바와 같이 수정될 수 있다. 아날로그 SerDes(350)의 PLL(250)은 도 2b와 관련하여 논의된 바와 같이 SoC PHY 인터페이스(225)와 공유된다. 아날로그 SerDes(350)의 수신 경로는 또한, 역직렬화기가 생략될 수 있다는 점에서 도 2a의 아날로그 SerDes(240)와 비교하여 수정된다. SerDes PHY 인터페이스(345)는, 샘플러로부터 비롯되는 단일 직렬 데이터 스트림을 복수의 양방향 레인들에 걸쳐 분산되는 다수의 직렬 데이터 스트림들로 분할(break)하기 위해 레이트 적응을 수행한다. 아날로그 SerDes(350)의 나머지 컴포넌트들은 아날로그 SerDes(240)와 관련하여 논의된 바와 같을 수 있다.

[0028] SoC 회로 패키지에 대한 동작 방법이 이제 도 4의 흐름도와 관련하여 논의될 것이다. 방법은, 제2 집적 회로와 함께 집적 회로 패키지에 패키징된 제1 집적 회로에서, 제2 집적 회로로부터의 클록에 대한 응답으로, 제어기로부터의 제1 디지털 워드를 제1 직렬화된 데이터 스트림으로 직렬화하는 동작(400)을 포함한다. SoC PHY 인터페이스(225)에서의 (PCS 회로(220)에 의해 코딩된 바와 같은) 제어기(110)로부터의 코딩된 데이터 워드의 직렬화가 동작(400)의 예이다.

[0029] 방법은 또한, 제1 직렬화된 데이터 스트림을 제1 집적 회로로부터 집적 회로 패키지의 내부 송신 채널을 통해 제2 집적 회로로 송신하는 동작(405)을 포함한다. SoC PHY 인터페이스(225)의 양방향 레인들을 통해 내부 송신 채널(245)의 대응하는 송신 채널을 통한 SerDes 인터페이스 회로(210)(또는 310)로의 직렬화된 데이터의 송신이 동작(405)의 예이다.

[0030] 방법은, 제2 집적 회로에서, 제1 직렬화된 데이터 스트림을 제2 디지털 워드로 역직렬화하는 동작(410)을 더 포함한다. SerDes PHY 인터페이스(230)에서, 내부 송신 채널(245)로부터의 직렬 데이터 스트림들을 역직렬화하는 것이 동작(410)의 예이다. 방법은 또한, 제2 집적 회로에서, 클록에 대한 응답으로, 제2 디지털 워드를 제2 직렬화된 데이터 스트림으로 직렬화하는 동작(415)을 포함한다. 아날로그 SerDes(240)의 송신 경로에서의 직렬화가 동작(415)의 예이다. 동작들(400 및 415)에서의 직렬화 둘 모두가 클록에 대한 응답으로 이루어지지만, 동작(400)에서의 직렬화는 내부 송신 채널에서의 다수의 레인들의 사용으로 인해 더 느린 레이트로 이루어질 수 있음을 유의한다. 따라서, 동작(400)에서의 직렬화는, 매 2 번째 클록 사이클 또는 매 3 번째 클록 사이클 등에 대한 응답으로 이루어질 수 있다. 대조적으로, 동작(415)에서의 직렬화는, 그 직렬화가 더 빠른 레이트로 발생하므로, 매 클록 사이클에 대한 응답으로 이루어질 수 있다.

[0031] 마지막으로, 방법은, 제2 직렬화된 데이터 스트림을 제2 집적 회로로부터 외부 수신기로 송신하는 동작(420)을 포함한다. 아날로그 SerDes(240)의 차동 송신기(130)에 의한 송신이 동작(420)의 예이다.

[0032] 당업자들이 지금쯤은 이미 인식할 바와 같이, 그리고 가까이 있는 특정 애플리케이션에 의존하여, 본 개시내용의 범위로부터 벗어나지 않으면서 많은 변형들, 치환들 및 변경들이 본 개시내용의 재료들, 장치, 구성들, 및 디바이스들의 사용 방법들에서 그리고 이들에 대해 이루어질 수 있다. 이러한 관점에서, 본 개시내용의 범위는 본원에서 예시되고 설명된 특정한 실시예들의 범위로 제한되지 않아야 하는데, 그 이유는 특정 실시예들이 단지 그들의 몇몇 예들에 의한 것이고, 그보다는 오히려, 특정 실시예들이 이후에 첨부된 청구항들 및 그들의 기능적 등가물들의 범위에 완전히 상응해야 하기 때문이다.

Claims

제2 집적 회로와 함께 집적 회로 패키지에 패키징된 제1 집적 회로에서, 상기 제2 집적 회로로부터의 클록에 대한 응답으로, 제어기로부터의 제1 디지털 워드를 제1 직렬화된 데이터 스트림으로 직렬화하는 단계;
상기 제1 직렬화된 데이터 스트림을 상기 제1 집적 회로로부터 상기 집적 회로 패키지의 내부 송신 채널을 통해 상기 제2 집적 회로로 송신하는 단계;
상기 제2 집적 회로에서, 상기 제1 직렬화된 데이터 스트림을 제2 디지털 워드로 역직렬화하는 단계;
상기 제2 집적 회로에서, 상기 클록에 대한 응답으로, 상기 제2 디지털 워드를 제2 직렬화된 데이터 스트림으로 직렬화하는 단계; 및
상기 제2 직렬화된 데이터 스트림을 상기 제2 집적 회로로부터 외부 수신기로 송신하는 단계를 포함하는, 방법.
제1항에 있어서,
상기 제1 집적 회로는 시스템-온-칩(SoC; system-on-a-chip)을 포함하고,
상기 방법은, 상기 SoC의 제어기에서 상기 제1 디지털 워드를 생성하는 단계를 더 포함하는, 방법.
제2항에 있어서,
상기 제2 집적 회로에서, 위상-고정 루프를 사용하여 상기 클록을 생성하는 단계를 더 포함하는, 방법.
제2항에 있어서,
상기 SoC에서, 물리 코딩 서브계층(PCS; physical coding sublayer) 회로를 사용하여 상기 제1 디지털 워드를 코딩하는 단계를 더 포함하는, 방법.
제1항에 있어서,
상기 제1 디지털 워드를 직렬화하는 단계는 임의의 등화 없이 상기 제1 디지털 워드를 직렬화하는 단계를 포함하고,
상기 제2 디지털 워드를 직렬화하는 단계는 등화를 이용하면서 상기 제2 디지털 워드를 직렬화하는 단계를 포함하는, 방법.
제1항에 있어서,
상기 제2 집적 회로에서, 외부 집적 회로로부터의 외부 직렬 데이터 스트림을 제3 디지털 워드로 역직렬화하는 단계;
상기 제2 집적 회로에서, 상기 클록에 대한 응답으로, 상기 제3 디지털 워드를 제3 직렬화된 데이터 스트림으로 직렬화하는 단계;
상기 제3 직렬화된 데이터 스트림을 상기 내부 송신 채널을 통해 상기 제1 집적 회로로 송신하는 단계; 및
상기 제1 집적 회로에서, 상기 클록에 대한 응답으로, 상기 제3 직렬화된 데이터 스트림을 다시 상기 제3 디지털 워드로 역직렬화하는 단계를 더 포함하는, 방법.
제6항에 있어서,
상기 외부 직렬 데이터 스트림을 역직렬화하는 단계는, 등화를 이용하면서 상기 외부 직렬 데이터 스트림을 역직렬화하는 단계를 포함하고,
상기 제3 직렬화된 데이터 스트림을 역직렬화하는 단계는, 등화 없이 상기 제3 직렬화된 데이터 스트림을 역직렬화하는 단계를 포함하는, 방법.
제1항에 있어서,
상기 제1 직렬화된 데이터 스트림은 복수의 제1 직렬화된 데이터 스트림들을 포함하며, 상기 복수의 제1 직렬화된 데이터 스트림들 각각은 상기 제2 직렬화된 데이터 스트림에 대한 데이터 레이트와 비교하여 더 느린 데이터 레이트를 갖는, 방법.
시스템-온-칩(SoC) 집적 회로 패키지로서,
제1 디지털 워드를 생성하도록 구성되는 제어기, 및 클록에 대한 응답으로 상기 제1 디지털 워드를 제1 직렬 데이터 스트림으로 직렬화하도록 구성되는 SoC 물리 계층 인터페이스를 포함하는 SoC 다이;
SerDes 인터페이스 다이; 및
상기 SoC 다이와 상기 SerDes 인터페이스 다이 사이에 커플링되는 내부 송신 채널을 포함하며,
상기 SoC 물리 계층 인터페이스는 상기 제1 직렬 데이터 스트림을 상기 내부 송신 채널을 통해 상기 SerDes 인터페이스 다이로 드라이빙(drive)하도록 구성되고,
상기 SerDes 인터페이스 다이는,
상기 내부 송신 채널로부터 상기 제1 직렬 데이터 스트림을 수신하도록 그리고 상기 제1 직렬 데이터 스트림을 제2 디지털 워드로 역직렬화하도록 구성되는 SerDes 물리 계층 인터페이스,
상기 클록에 대한 응답으로 상기 제2 디지털 워드를 제2 직렬 데이터 스트림으로 직렬화하도록 구성되는 직렬화기;
상기 제2 직렬 데이터 스트림을 한 쌍의 차동 송신 단자들을 통해 상기 SoC 집적 회로 패키지 외부의 외부 수신기로 송신하도록 구성되는 차동 송신기, 및
상기 클록을 제공하도록 구성되는 클록 소스
를 포함하는, 시스템-온-칩(SoC) 집적 회로 패키지.
제9항에 있어서,
상기 SoC 집적 회로 패키지는 PoP(package-on-package)이고,
상기 내부 송신 채널은 상기 PoP의 하단 패키지와 상기 PoP의 상단 패키지 사이의 복수의 상호연결부들을 포함하는, 시스템-온-칩(SoC) 집적 회로 패키지.
제10항에 있어서,
상기 하단 패키지는 상기 SoC 다이이고 그리고 상기 상단 패키지는 상기 SerDes 인터페이스 다이인, 시스템-온-칩(SoC) 집적 회로 패키지.
제9항에 있어서,
상기 SoC 집적 회로 패키지는 스택형(stacked)-다이 패키지이고,
상기 내부 송신 채널은, 상기 스택형-다이 패키지의 하단 다이로부터 상기 스택형-다이 패키지의 상단 다이로 커플링되는 복수의 기판 관통 비아(through substrate via)들을 포함하는, 시스템-온-칩(SoC) 집적 회로 패키지.
제9항에 있어서,
상기 SoC 다이는 상기 SerDes 인터페이스 다이와 나란히 배열되고,
상기 내부 송신 채널은 상기 SerDes 인터페이스 다이와 상기 SoC 다이 사이의 복수의 금속 층 상호연결부들을 포함하는, 시스템-온-칩(SoC) 집적 회로 패키지.
제9항에 있어서,
상기 SerDes 인터페이스 다이는 밴드갭 레퍼런스(reference) 회로 및 낮은-드롭아웃(LDO; low-dropout) 조절기를 더 포함하는, 시스템-온-칩(SoC) 집적 회로 패키지.
제9항에 있어서,
상기 클록 소스는 위상-고정 루프(PLL)인, 시스템-온-칩(SoC) 집적 회로 패키지.
제9항에 있어서,
상기 SerDes 인터페이스 다이는,
차동 직렬 데이터 스트림을 수신하도록 그리고 제3 직렬 데이터 스트림을 출력하도록 구성되는 차동 수신기,
샘플링된 제3 직렬 데이터 스트림을 제공하기 위해, 클록 데이터 복원(CDR; clock data recovery) 회로로부터의 복원된 클록에 대한 응답으로 상기 제3 직렬 데이터 스트림을 샘플링하도록 구성되는 샘플러(sampler), 및
상기 샘플링된 제3 직렬 데이터 스트림을 제3 디지털 워드로 역직렬화하도록 구성되는 역직렬화기
를 더 포함하며,
상기 SerDes 물리 계층 인터페이스는 추가로, 상기 클록에 대한 응답으로 상기 제3 디지털 워드를 제4 직렬 데이터 스트림으로 직렬화하도록 그리고 상기 제4 직렬 데이터 스트림을 상기 내부 송신 채널을 통해 상기 SoC 다이로 송신하도록 구성되는, 시스템-온-칩(SoC) 집적 회로 패키지.
시스템-온-칩(SoC) 집적 회로 패키지로서,
제1 디지털 워드를 생성하도록 구성되는 제어기, 및 클록에 대한 응답으로 상기 제1 디지털 워드를 제1 직렬 데이터 스트림으로 직렬화하도록 구성되는 SoC 물리 계층 인터페이스를 포함하는 SoC 다이;
내부 송신 채널 ― 상기 SoC 물리 계층 인터페이스는 상기 제1 직렬 데이터 스트림을 상기 내부 송신 채널을 통해 드라이빙하도록 구성됨 ―; 및
인터페이스 다이를 포함하며,
상기 인터페이스 다이는,
상기 제1 직렬 데이터 스트림을 수신하도록 그리고 상기 제1 직렬 데이터 스트림을 제2 직렬 데이터 스트림으로 변환하도록 구성되는 물리 계층 인터페이스,
상기 제2 직렬 데이터 스트림을 한 쌍의 차동 송신 단자들을 통해 외부 수신기로 송신하도록 구성되는 차동 송신기,
차동 직렬 데이터 스트림을 수신하도록 그리고 제3 직렬 데이터 스트림을 출력하도록 구성되는 차동 수신기,
상기 제3 직렬 데이터 스트림을 등화된 직렬 데이터 스트림으로 등화하도록 구성되는 등화기,
클록 데이터 복원(CDR) 회로,
샘플링된 제3 직렬 데이터 스트림을 제공하기 위해 상기 CDR 회로로부터의 복원된 클록에 대한 응답으로 상기 등화된 직렬 데이터 스트림을 샘플링하도록 구성되는 샘플러 ― 상기 물리 계층 인터페이스는 추가로, 상기 샘플링된 제3 직렬 데이터 스트림을 상기 내부 송신 채널을 통해 상기 SoC 다이로 드라이빙하도록 구성됨 ―, 및
상기 클록을 제공하도록 구성되는 클록 소스
를 포함하는, 시스템-온-칩(SoC) 집적 회로 패키지.
제17항에 있어서,
상기 인터페이스 다이는 밴드갭 레퍼런스 회로 및 낮은-드롭아웃(LDO) 조절기를 더 포함하는, 시스템-온-칩(SoC) 집적 회로 패키지.
제17항에 있어서,
상기 클록 소스는 위상-고정 루프(PLL)인, 시스템-온-칩(SoC) 집적 회로 패키지.
제17항에 있어서,
상기 SoC 집적 회로 패키지는 PoP(package-on-package)이고,
상기 내부 송신 채널은 상기 PoP의 하단 패키지와 상기 PoP의 상단 패키지 사이의 복수의 상호연결부들을 포함하는, 시스템-온-칩(SoC) 집적 회로 패키지.
제20항에 있어서,
상기 하단 패키지는 상기 SoC 다이이고 그리고 상기 상단 패키지는 상기 인터페이스 다이인, 시스템-온-칩(SoC) 집적 회로 패키지.