CN109791928B

CN109791928B - 用于裸片到裸片SerDes的分离式芯片解决方案

Info

Publication number: CN109791928B
Application number: CN201780057929.XA
Authority: CN
Inventors: 孔晓华; M·阿拉姆; E·特齐奥格鲁; J·G·科勒托·莫纳
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2016-09-22
Filing date: 2017-08-30
Publication date: 2020-02-07
Anticipated expiration: 2037-08-30
Also published as: JP2019537841A; BR112019005111A2; US9692448B1; WO2018057259A1; KR20190037338A; KR101995562B1; BR112019005111B1; EP3516689C0; CN109791928A; EP3516689B1; JP6657481B2; EP3516689A1

Abstract

提供SoC集成电路封装，其中用于SoC集成电路封装中的SoC裸片的SerDes的模拟部件被分离到SoC集成电路封装中的SerDes接口裸片中。

Description

用于裸片到裸片SerDes的分离式芯片解决方案

相关申请的交叉引用

本申请要求2016年09月22日提交的美国专利申请号15/273,621的优先权，其全部内容通过引用以其整体并入本文。

技术领域

本申请一般涉及一种串行器-解串器(SerDes)，更具体地涉及用于裸片到裸片SerDes的分离式芯片解决方案。

背景技术

为了支持现代智能电话和相关移动设备提供的众多功能，已经开发了各种片上系统(SoC)集成电路。SoC将具有包含微处理器和相关元件(诸如图形处理器)的数字核。另外，SoC还需要支持到外部设备的各种接口，诸如双倍数据速率(DDR)存储器、通用串行总线(USB)、高清多媒体接口(HDMI)或串行器-解串器(SerDes)接口。

与SoC的数字核相比，SerDes需要各种各样的模拟部件，这些部件都集成在混合数字/模拟电路域中。图1中示出了包括在数字/模拟电路域中的SerDes接口105的示例SoC100。控制器110将数据字和控制信号呈现给物理编码子层(PCS)电路115。混合信号数字域120包括用于SerDes接口105的内置自测试(BIST)和控制电路。SerDes接口105包括多个模拟部件(诸如带隙电路(偏置)、锁相环(PLL)、静电放电(ESD)电路系统和低压差调节器(LDO))，该多个模拟部件帮助在包括阈值电路140、缓冲器125和差分发送器130的发送路径中将来自控制器110的数据字串行化(在通过PCS电路115处理之后)。差分发送器130在一对差分输出针脚TX+和TX-上发送串行化数据字。类似地，SerDes接口105在差分接收器135处在一对差分输入端子RX+和RX-上从外部源接收串行化数据字。信号检测器(SigDet)监控RX+和RX-以检测输入差分数据的存在。来自接收器135的所得的串行数据在均衡器中被均衡，并且响应于来自时钟数据恢复(CDR)电路的时钟在采样器中被采样。可以在发送路径中包括类似的均衡器。解串器将来自采样器的采样的所接收的数据解串行化，以便可以通过PCS电路115处理所接收的数据字，并将其作为接收的数据和控制字提供给控制器110。

尽管这种SerDes接口105是常规的，但是其模拟部件的设计在先进技术节点变得越来越困难。例如，发送器130和接收器135对噪声敏感。带隙基准和LDO对电压裕量问题敏感，该问题随着电源电压在先进技术节点不断降低而恶化。因为高精度时钟对于SerDes接口105的无差错操作至关重要，所以PLL设计也存在问题。另外，与数字部件相比，先进工艺节点中的模拟部件保持其相对大的尺寸，因此消耗大量的裸片面积并增加成本。相反，包括控制器110以及微处理器(未示出)的SoC 100中的数字核的设计对噪声不那么敏感且设计耗时较少。另外，数字部件消耗更少的裸片空间。因此，随着SoC设计不断升级到更新的技术节点，SerDes接口105的设计成为瓶颈。

因此，本领域需要改进的SerDes接口。

发明内容

为简化和精简数字集成电路(诸如SoC)向新技术节点的演进，SerDes接口被分离到单独的SerDes接口裸片。因此，诸如PLL、均衡器、发送器、LDO和接收器的模拟部件从SoC裸片移除到SerDes接口裸片。因此，解决了用于演进SoC的SerDes接口的模拟部件的长开发周期，因为可以相对于SoC冻结单独的接口裸片的设计。换句话说，SoC可以继续演进到更新的技术节点(例如，从平面互补金属氧化物半导体(CMOS)节点到鳍形场效应晶体管(FinFET)节点以及从FinFET节点到纳米线器件节点等)，而无需重新设计SerDes接口裸片。为简洁起见，术语“SoC”和“SoC裸片”在本文中可互换地使用。类似地，术语“SerDes接口裸片”和“SerDes接口”在本文中也可互换地使用。

SOC和SerDes接口集成在诸如层叠封装(PoP)的单个封装中。然后可以将所得的单个封装(本文表示为“SoC封装”)集成到诸如智能手机的移动设备中。SerDes接口将来自SoC封装的串行化数据流在外部传输线上发送到移动设备内的单独的(一个或多个)集成电路。类似地，SerDes接口从该外部传输线接收串行化数据流。与SoC和SerDes接口相比，SoC制造商可能无法控制该外部传输线的电气特性。因此，必须将SerDes接口设计成对外部传输线中的这些不确定性具有稳健性。相比之下，SoC制造商可以直接控制将SoC封装中的SoC耦合到SerDes接口的内部传输信道。因此可以控制内部传输信道的电气特性，以便具有相对小的寄生电容和寄生电感。

SoC通过物理(PHY)层SoC接口耦合到内部传输信道。类似地，SerDes接口通过对应的SerDes PHY层接口耦合到内部传输信道。但是，考虑到对内部传输信道的电气特性的控制，SoC和SerDes接口中的PHY接口的容差被放宽。例如，SoC PHY接口可以用于将来自SoC中的控制器的数据字串行化成串行数据流，该串行数据流被驱动到用于SerDes接口的PHY接口。由于SerDes接口包括诸如锁相环(PLL)的模拟部件，因此SerDes接口中的PLL通过SerDes PHY接口将PLL时钟发送到SoC PHY接口，以便SoC PHY接口可以响应于PLL时钟将来自SoC控制器的数据字串行化。因此，SoC PHY接口可以被指定为“轻”SoC PHY接口，因为它不需要负担时钟生成。另外，由于内部传输信道的电气特性被有利地控制，因此SoC PHY接口不需要均衡驱动到SerDes PHY接口的串行数据流。备选地，SoC PHY接口仅需要提供基本均衡，这再次减轻了SoC PHY接口的设计负担。

SerDes PHY接口还可以被指定为“轻”SerDes PHY接口，因为给定内部传输信道的有利的电气特性，它不需要对从SoC PHY接口接收的串行数据流使用任何均衡。备选地，鉴于这些有利的电气特性，SerDes PHY接口仅需要提供基本的均衡。通过将模拟部件分离到SerDes接口中，SoC的设计因此大大简化。

通过以下详细描述可以更好地理解这些和其他优点。

附图说明

图1是包括SerDes接口的常规的SoC的图。

图2A是根据本公开的一个方面的SoC裸片和SerDes接口裸片的图，其中每个裸片包括SerDes物理层接口。

图2B是根据本公开的一个方面的图2A的裸片中的SerDes物理层接口的图。

图3是根据本公开的一个方面的SoC裸片和SerDes接口裸片的图，其中SerDes接口裸片的物理层接口没有将来自SoC裸片的串行数据流解串行化。

图4是根据本公开的一个方面的一种操作分离式裸片架构的方法的流程图。

通过参考下面的详细描述，可以最好地理解本公开的这些方面及其优点。应当理解，相同的附图标记用于标识一个或多个附图中所示的相同元件。

具体实施方式

为了缓解SoC演进中SerDes接口引起的设计瓶颈，SerDes接口被分离到SerDes接口裸片中。SoC裸片与SerDes接口裸片一起被封装在包含内部传输信道的SoC集成电路封装中。SoC裸片中的控制器为SerDes接口裸片生成数据和控制信号，该数据和控制信号通过内部传输信道发送。SerDes接口裸片将来自控制器的数据串行化成串行数据流，该串行数据流在诸如智能电话的移动设备中的外部传输线上发送到移动设备内的另一裸片或集成电路封装。

SoC设计者可以控制SoC集成电路封装中的SoC裸片和SerDes接口裸片的设计。相反，外部传输线受移动设备制造商的控制。因此，与例如50Ω的理想阻抗相比，外部传输线可以具有相对大量的电容和电感。但是内部传输信道在其电容和电感方面可能具有低得多的寄生。例如，可以使用层叠封装(PoP)架构形成SoC集成电路封装，使得内部传输信道将包括从底部封装(例如，SoC裸片)耦合到顶部封装(例如，SerDes接口裸片)的铜柱或焊料凸块。这种互连的电容和电感相对较小。备选地，可以使用堆叠裸片架构形成SoC集成电路封装，其中内部传输信道将包括从SoC裸片延伸到SerDes接口裸片的贯穿衬底的过孔(TSV)。这种TSV也相对较小，并且因此具有有利的低电容和低电感。在又一实施例中，SoC集成电路封装可以是二维或2.5维的架构，其中SoC裸片和SerDes裸片并排布置，使得内部传输信道将包括两个裸片之间的金属层互连或引线。无论SoC集成电路封装的具体结构如何，因此可以理解，可以相对严格地控制内部传输信道的电气特性，以便有利于两个裸片之间的高速数据传输。

内部传输信道的有利电气特性减轻了用于与内部传输信道对接的每个裸片中的物理(PHY)层接口的设计复杂性。特别地，SoC裸片包括SoC PHY接口以用于适应在内部传输信道上与SerDes接口裸片的输入/输出通信。类似地，SerDes接口裸片包括SerDes PHY接口以用于适应在内部传输信道上与SoC裸片的输入/输出通信。这两个PHY接口都可以包括SerDes，使得在内部传输信道上的通信被串行化。与驱动外部传输线的SerDes接口裸片中的SerDes相反，由于内部传输信道的有利电气特性，每个PHY接口SerDes相对简化。例如，在一些实施例中，每个PHY接口SerDes可以在没有任何均衡的情况下操作。在其他实施例中，给定内部传输信道的有利电气特性，每个PHY接口SerDes可以在仅具有基本均衡的情况下操作。

为了进一步清楚起见，SerDes接口裸片中的模拟SerDes部件在本文中表示为“模拟SerDes”，以将其与任何PHY接口中的SerDes区分开。如前所述，随着技术节点越来越先进，这些模拟SerDes部件的设计变得越来越成问题。但是，将模拟SerDes分离到SerDes接口裸片中允许SoC集成电路封装设计人员将模拟设计复杂性与SoC裸片的数字设计去耦合。例如，可以使用较旧且更成熟的技术节点(例如，平面CMOS工艺)来构造SerDes接口裸片。相反，SoC裸片可以演进为更先进的工艺节点，诸如FinFET工艺节点或纳米线工艺节点。

由于模拟SerDes包括诸如锁相环(PLL)的精确时钟源，因此通过将模拟SerDes分离到SerDes接口裸片中，PHY接口的设计被进一步简化。来自PLL的时钟可以由在任何PHY接口中的SerDes使用。另外，可以通过消除其SerDes来进一步简化SerDes PHY接口。在这种实施例中，来自SoC PHY接口的串行化数据流不在SerDes PHY接口中解串行化，而是通过SerDes PHY接口传递到模拟SerDes。然后模拟SerDes可以被简化，因为在这种实施例中它不再需要串行器。通过以下示例实施例可以更好地理解这些有利特征。

图2A中示出了SoC集成电路封装200，其中示出了SoC裸片205中的SoC PHY接口225和SerDes接口裸片210中的SerDes PHY接口230。SoC裸片205包括控制器215，控制器215生成用于SerDes接口裸片210的数据和控制信号，并且还从SerDes接口裸片接收数据和控制信号。控制器215通过物理编码子层(PCS)电路220发送和接收数据和控制信号。例如，控制器215可以以某种时钟速率向PCS电路220呈现数字字。PCS电路220将所需的物理编码添加到每个数字字并将它们呈现给SoC PHY接口225。SoC PHY接口225将每个编码的数字字串行化成串行数据流，并在内部传输信道245上将所得的串行数据流驱动到SerDes PHY接口230。然后，SerDes PHY接口230可以将从内部传输信道245接收的串行数据流解串行化成数字字。在模拟SerDes 240中将来自SerDes PHY接口230的数字字串行化可以如关于常规的SoC 100(图1)所讨论的那样发生。因此，模拟SerDes 240包括发送路径，发送路径包括串行器、电路140、缓冲器125和差分发送器130。注意，发送路径还可以包括均衡器(未示出)。差分发送器130然后将来自缓冲器125的放大的串行输出驱动成在耦合到外部传输线(未示出)的输出端子TX+和TX-的差分对上的串行差分输出数据流。类似地，模拟SerDes 240包括接收路径，该接收路径包括差分接收器135、均衡器、信号检测器(SigDet)、采样器、时钟数据恢复(CDR)电路和解串器。SerDes接口裸片210中的混合信号数字电路235包括用于测试模拟SerDes 240的操作的内置自测试(BIST)。

内部传输信道245的设计取决于用于形成SoC集成电路封装200的对SoC裸片205和SerDes接口裸片210进行封装的架构。例如，在封装200的层叠封装结构中，内部传输信道245将包括从底部裸片(例如，SoC裸片205)耦合到顶部裸片(例如，SerDes接口裸片210)的铜柱或焊料凸块。备选地，如果封装200是堆叠裸片封装，则内部传输信道245将包括贯穿衬底的过孔和相关联的互连。另外，如果SoC裸片205和SerDes接口裸片210并排布置在封装200中，则内部传输信道245可以包括金属层互连(例如，在中介层上)。

如关于常规的SoC 100所指出的，模拟SerDes 240还可以包括ESD电路、带隙基准(偏置)电路和LDO。模拟SerDes 240还包括诸如PLL 250的精确时钟源。PLL 250不仅向模拟SerDes 240中的串行器提供精确时钟，而且还向PHY接口230和225中的每一个中的串行器提供精确时钟，这在图2B中更详细地示出。SoC PHY接口225和SerDes PHY接口230均可以包括接收和发送串行数据的多个双向通道。例如，SoC PHY接口225包括可以在其双向通道上驱动串行数据的串行器。类似地，SoC PHY接口225包括解串行器以用于将在内部传输信道245上从SerDes PHY接口230接收的串行数据解串行化。内部传输信道245包括多个传输信道以容纳串行流量的多个通道。以这种方式，减轻了对每个数据流的串行化的速度要求。例如，可以使用每个支持4Gbps串行数据传输的五个双向通道来容纳20Gbps的数据速率。SerDes PHY接口230包括用于其双向通道的模拟串行器和解串器。模拟SerDes 240可以在单一一对的发送引脚TX+和TX-上将所得的多个数据流串行化，因为由于其更加稳健的模拟结构，它可以以显著更快的数据速率操作。

另外，SoC PHY接口225可以包括单向通道，以用于将如在内部传输信道245上发送的从SerDes PHY接口230中的对应的串行器和单向通道接收串行数据流。PLL 250用作共享的时钟(CLK)生成器，并且在时钟通道上从SerDes PHY接口230在内部传输信道245中的传输信道上发送到SoC PHY接口225中的对应的时钟通道。每个PHY接口225和230还可以包括用于其时钟通道的对应的时钟去偏移和分频器(DIV)电路。因为时钟来自SerDes PHY接口230，所以它可以表示为主PHY接口，而SoC PHY接口225可以表示为从PHY接口。如前所述，由于缺少时钟生成并且消除均衡(或仅消除基本均衡)，这两个PHY接口也可以被指定为“轻”PHY接口。

通过消除其串行器和解串器，可以进一步简化SerDes PHY接口230。如图3中所示，来自SoC裸片305的串行数据流然后可以在SoC封装300中的这种修改的SerDes PHY接口345中沿着双向通道传输。由于BIST是数字电路设计，所以包括用于测试SerDes接口裸片310中的模拟SerDes 350的BIST的混合信号数字电路335可以移动到SoC裸片305。控制器215、PCS电路220和SoC PHY接口225如关于图2A所讨论的那样起作用。在修改的SerDes PHY接口345的双向通道中接收的串行化数据流不再需要串行化，使得可以通过排除串行器来修改如关于图2A所讨论的模拟SerDes 350中的发送路径(尽管将多个串行数据流调整为单个串行数据流(被驱动通过由电路140、缓冲器125和差分发送器130组成的剩余发送路径)的速率适配是必要的)。如关于图2B所讨论的，模拟SerDes 350中的PLL 250与SoC PHY接口225共享。与图2A的模拟SerDes 240相比，模拟SerDes 350中的接收路径也被修改，因为可以省略解串器。SerDes PHY接口345执行速率适配，以将来自采样器的单个串行数据流打破成跨多个双向通道分布的多个串行数据流。模拟SerDes 350中的剩余的部件可以是如关于模拟SerDes 240所讨论的那样。

现在将关于图4的流程图讨论操作SoC电路封装的方法。方法包括动作400：在与第二集成电路一起被封装在集成电路封装中的第一集成电路中，响应于来自第二集成电路的时钟，将来自控制器的第一数字字串行化成第一串行化数据流。在SoC PHY接口225中将来自控制器110的编码的数据字串行化(由PCS电路220编码)是动作400的示例。

方法还包括动作405：在集成电路封装中的内部传输信道上将第一串行化数据流从第一集成电路传输到第二集成电路。通过内部传输信道245中的对应的传输信道，将串行化数据在SoC PHY接口225中的双向通道上传输到SerDeS接口电路210(或310)是动作405的示例。

方法还包括动作410：在第二集成电路中将第一串行化数据流解串行化成第二数字字。在SerDes PHY接口230中将来自内部传输信道245的串行数据流解串行化是动作410的示例。方法还包括动作415：响应于时钟，在第二集成电路中将第二数字字串行化成第二串行化数据流。模拟SerDes 240中的发送路径中的串行化是动作415的示例。尽管动作400和动作415中的串行化都响应于时钟，但是注意，由于在内部传输信道中使用多个通道，动作400中的串行化可能处于较慢的速率。因此，动作400中的串行化可以响应于时钟的每隔一个周期，或者响应时钟的每隔两个周期，等等。相反，动作415中的串行化可以响应于时钟的每个周期，因为它以更快的速率发生。

最后，方法包括动作420：将第二串行化数据流从第二集成电路发送到外部接收器。由模拟SerDes 240中的差分发送器130进行的传输是动作420的示例。

如本领域技术人员现在将理解并且取决于当前的特定应用，可以在不脱离本公开的范围的情况下，对本公开的设备的材料、装置、配置和使用方法进行许多修改、替换和变化。鉴于此，本公开的范围不应当限于本文所示和所述的特定实施例的范围(因为它们仅仅是通过其一些实例的方式)，而是应当与下面所附的权利要求及其功能等同的范围完全相称。

Claims

1.一种用于通信的方法，包括：

在与第二集成电路一起封装在集成电路封装中的第一集成电路中的控制器中，生成第一数字字；

在所述第一集成电路中，响应于来自所述第二集成电路的时钟，将来自所述控制器的所述第一数字字串行化成第一串行化数据流；

在所述集成电路封装中的内部传输信道上将所述第一串行化数据流从所述第一集成电路发送到所述第二集成电路；

在所述第二集成电路中将所述第一串行化数据流解串行化成第二数字字；

响应于所述时钟，在所述第二集成电路中将所述第二数字字串行化成第二串行化数据流；以及

将所述第二串行化数据流从所述第二集成电路发送到外部接收器。

2.根据权利要求1所述的方法，其中所述第一集成电路包括片上系统。

3.根据权利要求2所述的方法，还包括：

使用锁相环在所述第二集成电路中生成所述时钟。

4.根据权利要求2所述的方法，还包括使用物理编码子层电路对所述片上系统中的所述第一数字字进行编码。

5.根据权利要求1所述的方法，其中将所述第一数字字串行化包括：在没有任何均衡的情况下，将所述第一数字字串行化，并且其中将所述第二数字字串行化包括在具有均衡的情况下将所述第二数字字串行化。

6.根据权利要求1所述的方法，还包括：

在所述第二集成电路中将来自外部集成电路的外部串行数据流解串行化成第三数字字；

响应于所述时钟，在所述第二集成电路中将所述第三数字字串行化成第三串行化数据流；

在所述内部传输信道上将所述第三串行化数据流发送到所述第一集成电路；以及

响应于所述时钟，在所述第一集成电路中将所述第三串行化数据流解串行化回所述第三数字字。

7.根据权利要求6所述的方法，其中将所述外部串行数据流解串行化包括：在具有均衡的情况下将所述外部串行数据流解串行化，并且其中将所述第三串行化数据流解串行化包括在没有均衡的情况下，将所述第三串行化数据流解串行化。

8.根据权利要求1所述的方法，其中所述第一串行化数据流包括多个第一串行化数据流，与所述第二串行化数据流的数据速率相比，每个第一串行化数据流具有较慢的数据速率。

9.一种片上系统集成电路封装，包括：

片上系统裸片，包括控制器和片上系统物理层接口，所述控制器被配置成生成第一数字字，并且所述片上系统物理层接口被配置成响应于时钟而将所述第一数字字串行化成第一串行数据流；

串行器-解串器接口裸片；和

内部传输信道，耦合在所述片上系统裸片和所述串行器-解串器接口裸片之间，其中所述片上系统物理层接口被配置成通过所述内部传输信道将所述第一串行数据流驱动到所述串行器-解串器接口裸片，其中所述串行器-解串器接口裸片包括：

串行器-解串器物理层接口，被配置成从所述内部传输信道接收所述第一串行数据流并将所述第一串行数据流解串行化成第二数字字；

串行器，被配置成响应于所述时钟将所述第二数字字串行化成第二串行数据流；

差分发送器，被配置成在一对差分发送端子上将所述第二串行数据流发送到所述片上系统集成电路封装之外的外部接收器；和

时钟源，被配置成提供所述时钟。

10.根据权利要求9所述的片上系统集成电路封装，其中所述片上系统集成电路封装是层叠封装，并且其中所述内部传输信道包括在所述层叠封装中的底部封装和所述层叠封装中的顶部封装之间的多个互连。

11.根据权利要求10所述的片上系统集成电路封装，其中所述底部封装是所述片上系统裸片，并且所述顶部封装是所述串行器-解串器接口裸片。

12.根据权利要求9所述的片上系统集成电路封装，其中所述片上系统集成电路封装是堆叠裸片封装，并且其中所述内部传输信道包括从所述堆叠裸片封装中的底部裸片耦合到所述堆叠裸片封装中的顶部裸片的多个贯穿衬底的过孔。

13.根据权利要求9所述的片上系统集成电路封装，其中所述片上系统裸片与所述串行器-解串器接口裸片并排布置，并且其中所述内部传输信道包括在所述串行器-解串器接口裸片与所述片上系统裸片之间的多个金属层互连。

14.根据权利要求9所述的片上系统集成电路封装，其中所述串行器-解串器接口裸片还包括带隙基准电路和低压差调节器。

15.根据权利要求9所述的片上系统集成电路封装，其中所述时钟源是锁相环。

16.根据权利要求9所述的片上系统集成电路封装，其中所述串行器-解串器接口裸片还包括：

差分接收器，被配置成接收差分串行数据流并输出第三串行数据流，

采样器，被配置成响应于来自时钟数据恢复电路的恢复的时钟对所述第三串行数据流进行采样，以提供采样的第三串行数据流，和

解串器，被配置成将所述采样的第三串行数据流解串行化成第三数字字，其中串行器-解串器物理层接口还被配置成响应于所述时钟将所述第三数字字串行化成第四串行数据流并在所述内部传输信道上将所述第四串行数据流发送到所述片上系统裸片。

17.一种片上系统集成电路封装，包括：

内部传输信道，其中所述片上系统物理层接口被配置成将所述第一串行数据流驱动通过所述内部传输信道；和

串行器-解串器接口裸片，包括：

串行器-解串器物理层接口，被配置成接收所述第一串行数据流并且将所述第一串行数据流转化为第二串行数据流；

差分发送器，被配置成在一对差分发送端子上将所述第二串行数据流发送到外部接收器；

差分接收器，被配置成接收差分串行数据流并且输出第三串行数据流；

均衡器，被配置成将所述第三串行数据流均衡成均衡化的串行数据流；

时钟数据恢复电路；

采样器，被配置成响应于来自所述时钟数据恢复电路的恢复的时钟对所述均衡化的串行数据流进行采样，以提供采样的第三串行数据流，其中所述串行器-解串器物理层接口进一步被配置成通过所述内部传输信道将所述采样的第三串行数据流驱动到所述片上系统裸片；和

时钟源，被配置成提供所述时钟。

18.根据权利要求17所述的片上系统集成电路封装，其中所述串行器-解串器接口裸片还包括带隙基准电路和低压差调节器。

19.根据权利要求17所述的片上系统集成电路封装，其中所述时钟源是锁相环。

20.根据权利要求17所述的片上系统集成电路封装，其中所述片上系统集成电路封装是层叠封装，并且其中所述内部传输信道包括在所述层叠封装中的底部封装和所述层叠封装中的顶部封装之间的多个互连。

21.根据权利要求20所述的片上系统集成电路封装，其中所述底部封装是所述片上系统裸片，并且所述顶部封装是所述接口。