JP6657481B2

JP6657481B2 - ダイツーダイＳｅｒＤｅｓのための分離チップ解決法

Info

Publication number: JP6657481B2
Application number: JP2019523560A
Authority: JP
Inventors: コン、シャオファ; アッラーム、モハメド; タージオグル、イージン; コルレート・メナ、ホセ・ジルベルト
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2016-09-22
Filing date: 2017-08-30
Publication date: 2020-03-04
Anticipated expiration: 2037-08-30
Also published as: KR101995562B1; CN109791928B; EP3516689A1; US9692448B1; EP3516689B1; BR112019005111B1; WO2018057259A1; EP3516689C0; JP2019537841A; KR20190037338A; CN109791928A; BR112019005111A2

Description

関連出願の参照

[0001] 本願は、２０１６年９月２２日に出願された米国特許出願第１５／２７３，６２１号に対する優先権を主張し、それは参照によって全てここに組み込まれる。

[0002] 本出願は、一般に、シリライザ−デシリアライザ（ＳｅｒＤｅｓ）に関し、より具体的には、ダイツーダイＳｅｒＤｅｓのための分離チップ解決法に関する。

[0003] 現代のスマートフォンおよび関連するモバイルデバイスによって提供される非常に多数の機能をサポートするために、様々なシステムオンチップ（ＳｏＣ）集積回路が開発されてきた。ＳｏＣは、マイクロプロセッサを組み込んだデジタルコアおよびグラフィックプロセッサのような関連要素を有することになる。加えて、ＳｏＣは、ダブルデータレート（ＤＤＲ）メモリ、ユニバーサルシリアルバス（ＵＳＢ）、高解像度マルチメディアインタフェース（ＨＤＭＩ（登録商標））、またはシリアライザ−デシリアライザ（ＳｅｒＤｅｓ：serializer-deserializer）インタフェースのような外部デバイスへの様々なインタフェースをサポートすることを必要とすることになる。

[0004] ＳｏＣのためのデジタルコアとは対照的に、ＳｅｒＤｅｓは、デジタル／アナログ混合回路定義域に組み込まれる各種アナログコンポーネントを必要とする。ＳｅｒＤｅｓインタフェース１０５をデジタル／アナログ回路定義域に含む例示的なＳｏＣ１００が図１に示される。コントローラ１１０が、データワードおよび制御信号を物理コーディングサブレイヤ（ＰＣＳ）回路１１５に渡す。混合信号デジタル定義域１２０が、ＳｅｒＤｅｓインタフェース１０５のための制御回路およびＢＩＳＴ（built-in-self-test）を含む。ＳｅｒＤｅｓインタフェース１０５は、低ドロップアウトレギュレータ（ＬＤＯ）、静電気放電（ＥＳＤ：electrostatic discharge）回路構成、位相ロックループ（ＰＬＬ）およびバンドギャップ回路（バイアス）のような複数のアナログコンポーネントを含み、これらはコントローラ１１０からのデータワードの直列化を（ＰＣＳ回路１１５を介する処理後に）スレッショルド回路１４０、バッファ１２５、および差動送信機１３０を含む送信経路において支援する。差動送信機１３０は、直列化されたデータワードを一対の差動出力ピンＴＸ＋およびＴＸ−を介して送信する。同様に、ＳｅｒＤｅｓインタフェース１０５は、差動受信機１３５において一対の差動入力端子ＲＸ＋およびＲＸ−を介して外部ソースから直列化されたデータワードを受信する。信号検出器（ＳｉｇＤｅｔ）が、入来差動データの存在を検出するためにＲＸ＋およびＲＸ−をモニタする。受信機１３５からの結果のシリアルデータは、等化器において等化され、クロックデータ回復（ＣＤＲ）回路からのクロックに応答してサンプラにおいてサンプリングされる。類似の等化器が送信経路に含まれ得る。デシリアライザは、サンプラからのサンプリングされた受信データを非直列化し、受信データワードがＰＣＳ回路１１５を介して処理されて、受信データおよび制御ワードとしてコントローラ１１０に与えられ得るようにする。

[0005] そのようなＳｅｒＤｅｓインタフェース１０５は従来型のものであるが、それのアナログコンポーネントの設計は進歩した技術ノードにおいて益々困難さを増している。例えば、送信機１３０および受信機１３５はノイズに敏感である。バンドギャップリファレンスおよびＬＤＯは、進歩した技術ノードにおいて電源電圧が継続的に減少するにつれて発現する電圧ヘッドルーム問題に敏感である。ＰＬＬ設計もまた、ＳｅｒＤｅｓインタフェース１０５のエラーの無い動作のためには高精度クロックが決定的な影響を持つ点で問題をはらんでいる。また、進歩した処理ノードにおけるアナログコンポーネントは、デジタルコンポーネントに比べて相対的に大きなサイズを保持し、このため実質的なダイ面積を消費してコストを増大させる。対照的に、マイクロプロセッサ（例示されない）ばかりでなくコントローラ１１０を含むＳｏＣ１００におけるデジタルコアの設計は、あまりノイズに敏感でなく、設計に時間消費しない。また、デジタルコンポーネントは、あまりダイスペースを消費しない。ＳｅｒＤｅｓインタフェース１０５の設計は、このためＳｏＣ設計がより新しい技術ノードへ継続的に更新されることでボトルネックになりつつある。

[0006] 従って、改善されたＳｅｒＤｅｓインタフェースが当該技術において必要とされる。

[0007] ＳｏＣのようなデジタル集積回路の、新しい技術ノードへの進化を単純かつ能率化するために、ＳｅｒＤｅｓインタフェースは別個のＳｅｒＤｅｓインタフェースダイへ分離される。このためＰＬＬ、等化器、送信機、ＬＤＯ、および受信機のようなアナログコンポーネントは、ＳｏＣダイからＳｅｒＤｅｓインタフェースダイへ移される。このため別個のインタフェースダイのための設計がＳｏＣに関して凍結され得るので、ＳｏＣのためのＳｅｒＤｅｓインタフェースのアナログコンポーネントを進化させるための長い開発サイクルが解決される。言い換えれば、ＳｏＣは、より新しい技術ノードへ進化することを継続し得る――例えば、ＳｅｒＤｅｓインタフェースダイの再設計を何も必要としない、平面ＣＭＯＳ（complementary metal oxide semiconductor）ノードからＦｉｎＦＥＴ（fin-shaped field effect transistor）ノードへ、およびＦｉｎＦＥＴノードからナノワイヤデバイスノードへ等の進化。簡潔さのために、「ＳｏＣ」および「ＳｏＣダイ」という用語はここで同義で使用される。同様に、「ＳｅｒＤｅｓインタフェースダイ」および「ＳｅｒＤｅｓインタフェース」という用語もまたここで同義で使用される。

[0008] ＳＯＣおよびＳｅｒＤｅｓインタフェースは、パッケージオンパッケージ（ＰｏＰ）のような単一のパッケージに一体化される。結果との単一パッケージ（ここでは「ＳｏＣパッケージ」と表される）は次いで、スマートフォンのようなモバイルデバイスに一体化され得る。ＳｅｒＤｅｓインタフェースは、ＳｏＣパッケージからの直列化されたデータストリームを、外部送信経路を介してモバイルデバイス内の別個の集積回路（または複数の回路）に送信する。同様に、ＳｅｒＤｅｓインタフェースは、この外部送信経路から直列化されたデータストリームを受信する。ＳｏＣおよびＳｅｒＤｅｓインタフェースとは対照的に、ＳｏＣ製造業者は、この外部送信経路の電気的特性に対する管理をしないことがある。ＳｅｒＤｅｓインタフェースは、このため外部送信経路におけるこれらの不確実性に対してロバストであるように設計されなくてはならない。対照的に、ＳｏＣ製造業者は、ＳｏＣパッケージにおいてＳｏＣをＳｅｒＤｅｓインタフェースに結合する内部送信チャネルに対する直接管理をする。内部送信チャネルの電気的特性は、このため比較的小さな寄生キャパシタンスおよび寄生インダクタンスを有するように管理され得る。

[0009] ＳｏＣは、物理（ＰＨＹ）層ＳｏＣインタフェースを通じて内部送信チャネルに結合する。同様に、ＳｅｒＤｅｓインタフェースは、対応するＳｅｒＤｅｓＰＨＹ層インタフェースを通じて内部送信チャネルに結合する。しかし内部送信チャネルの電気的特性に対する管理が与えられると、ＳｏＣおよびＳｅｒＤｅｓインタフェースにおけるＰＨＹインタフェースについての許容範囲(tolerances for the PHY interfaces)が緩和される。例えば、ＳｏＣＰＨＹインタフェースは、ＳｏＣ中のコントローラからのデータワードを、ＳｅｒＤｅｓインタフェースのためのＰＨＹインタフェースに送られるシリアルデータストリームに直列化するように機能し得る。ＳｅｒＤｅｓインタフェースは、位相ロックループ（ＰＬＬ）のようなアナログコンポーネントを含むので、ＳｅｒＤｅｓインタフェース中のＰＬＬは、ＳｏＣＰＨＹインタフェースがＰＬＬクロックに応答してＳｏＣコントローラからのデータワードを直列化し得るように、ＳｅｒＤｅｓＰＨＹインタフェースを通してＰＬＬクロックをＳｏＣＰＨＹインタフェースに送信する。ＳｏＣＰＨＹインタフェースは、それがクロック生成の負荷を免れている点で、このため「軽い」ＳｏＣＰＨＹインタフェースと呼ばれ得る。また、内部送信チャネルの電気的特性は好適であるように管理されるので、ＳｏＣＰＨＹインタフェースはＳｅｒＤｅｓＰＨＹインタフェースに送られるシリアルデータストリームを等化する必要がない。代替的に、ＳｏＣＰＨＹインタフェースは、基本的な等化を提供することのみを必要とし、それは重ねてＳｏＣＰＨＹインタフェースのための設計負荷を軽減する。

[0010] ＳｅｒＤｅｓＰＨＹインタフェースもまた、内部送信チャネルの好適な電気的特性が与えられ、ＳｏＣＰＨＹインタフェースから受信されたシリアルデータストリームに対して何も等化を使用する必要がないことから、「軽い」ＳｅｒＤｅｓＰＨＹインタフェースと呼ばれ得る。代替的に、ＳｅｒＤｅｓＰＨＹインタフェースは、これらの好適な電気的特性を考慮して基礎的な等化を提供することだけを必要とする。アナログコンポーネントがＳｅｒＤｅｓインタフェースへと分離されたことで、ＳｏＣの設計がこのため大いに単純化される。

[0011] これらおよび付加的な利点が、以下の詳細な説明を通してより良く理解され得る。

ＳｅｒＤｅｓインタフェースを含む従来のＳｏＣの図である。本開示の一態様による、ＳｅｒＤｅｓ物理層インタフェースを各ダイが含む、ＳｅｒＤｅｓインタフェースダイおよびＳｏＣダイの図である。本開示の一態様による、図２ＡのダイにおけるＳｅｒＤｅｓ物理層インタフェースの図である。本開示の一態様による、ＳｅｒＤｅｓインタフェースダイのための物理層インタフェースがＳｏＣダイからのシリアルデータストリームを非直列化しないＳｅｒＤｅｓインタフェースダイおよびＳｏＣダイの図である。本開示の一態様による、分離ダイアーキテクチャの動作の方法についてのフローチャートである。

[0017] 本開示のこれらの態様およびそれらの利点は、続く詳細な説明を参照することによって、最良に理解される。同様の参照符号は、複数の図のうちの１つまたは複数に例示される同様の要素を識別するために使用されることが理解されるべきである。

詳細な説明

[0018] ＳｏＣの進化においてＳｅｒＤｅｓインタフェースによって生じる設計ボトルネックを軽減するために、ＳｅｒＤｅｓインタフェースはＳｅｒＤｅｓインタフェースダイへと分離される。ＳｏＣダイは、内部送信チャネルを含むＳｏＣ集積回路パッケージ中にＳｅｒＤｅｓインタフェースダイと共にパッケージ化される。ＳｏＣダイにおけるコントローラは、内部送信チャネルを通して送信される、ＳｅｒＤｅｓインタフェースダイのためのデータおよび制御信号を生成する。ＳｅｒＤｅｓインタフェースダイはコントローラからのデータを直列化して、スマートフォンのようなモバイルデバイスにおいて外部送信経路を介してモバイルデバイス内の別のダイまたは集積回路パッケージに送信されるシリアルデータストリームにする。

[0019] ＳｏＣ設計者は、ＳｏＣ集積回路パッケージ中のＳｅｒＤｅｓインタフェースダイおよびＳｏＣダイの両方の設計を管理し得る。対照的に、外部送信経路はモバイルデバイスの製造業者によって管理される。外部送信経路はこのため理想的なインピーダンス、例えば５０Ωに比べて、相対的に大きな量のキャパシタンスおよびインダクタンスを有し得る。しかし内部送信チャネルは、それのキャパシタンスおよびインダクタンスに関してより低い寄生を有し得る。例えば、ＳｏＣ集積回路パッケージは、内部送信チャネルがボトムパッケージ（例えば、ＳｏＣダイ）からトップパッケージ（例えば、ＳｅｒＤｅｓインタフェースダイ）へと結合する銅ピラーまたははんだバンプを備えるようにパッケージオンパッケージ（ＰｏＰ）アーキテクチャを使用して形成され得る。こうした相互接続のキャパシタンスおよびインダクタンスは比較的小さい。代替的に、ＳｏＣ集積回路パッケージは、内部送信チャネルがＳｏＣダイからＳｅｒＤｅｓインタフェースダイへ伸びるスルー基板ビア（ＴＳＶ：through substrate vias）を含むように、スタックダイアーキテクチャ（stacked-die architecture）を使用して形成され得る。そのようなＴＳＶはまた比較的小さく、このため都合よく低いキャパシタンスおよびインダクタンスを有する。さらに別の実施形態において、ＳｏＣ集積回路パッケージは、内部送信チャネルがＳｏＣダイとＳｅｒＤｅｓダイとの間の金属層相互接続またはリードを備えることになるように２つのダイが並んで配置される、２次元または２．５次元アーキテクチャであり得る。ＳｏＣ集積回路パッケージのための特定構造（construction）に関係なく、内部送信チャネルの電気的特性が２つのダイ間での高速データ送信のために好適であるように比較的きびしく管理され得ることがこのため理解されるはずである。

[0020] 内部送信チャネルの好適な電気的特性は、内部送信チャネルとインタフェースするためのダイの各々における物理（ＰＨＹ）層インタフェースのための設計複雑化を軽減する。特に、ＳｏＣダイは、ＳｅｒＤｅｓインタフェースダイとの内部送信チャネルを介した入力／出力通信に対応（accommodating）するためのＳｏＣＰＨＹインタフェースを含む。同様に、ＳｅｒＤｅｓインタフェースダイは、ＳｏＣダイとの内部送信チャネルを介した入力／出力通信に対応するためのＳｅｒＤｅｓＰＨＹインタフェースを含む。これらＰＨＹインタフェースの両方は、内部送信チャネルを介した通信が直列化されるように、ＳｅｒＤｅｓを備え得る。外部送信経路を駆動する（drives）ＳｅｒＤｅｓインタフェースダイ中のＳｅｒＤｅｓとは対照的に、各ＰＨＹインタフェースＳｅｒＤｅｓは、内部送信チャネルの好適な電気的特性に起因して比較的単純化される。例えば、各ＰＨＹインタフェースＳｅｒＤｅｓは、いくつかの実施形態において全く等化を用いずに動作し得る。他の実施形態おいて、各ＰＨＹインタフェースＳｅｒＤｅｓは、内部送信チャネルの好適な電気的特性が与えられると、基礎的な等化のみで動作し得る。

[0021] 追加の明瞭さのために、ＳｅｒＤｅｓインタフェースダイにおけるアナログＳｅｒＤｅｓコンポーネントはここで「アナログＳｅｒＤｅｓ」として表され、ＰＨＹインタフェースのうちの何れかにおけるＳｅｒＤｅｓとそれを区別するようにする。前に述べたように、これらのアナログＳｅｒＤｅｓコンポーネントの設計は、技術ノードが益々進歩するにつれて益々問題をはらむものとなってきている。しかしアナログＳｅｒＤｅｓのＳｅｒＤｅｓインタフェースダイへの分離は、ＳｏＣ集積回路パッケージの設計者がＳｏＣダイのデジタル設計からアナログ設計の複雑化を切り離すことを可能にする。例えば、より古くかつより成熟した技術ノード（例えば、平面ＣＭＯＳ処理）がＳｅｒＤｅｓインタフェースダイを構成するために使用され得る。対照的に、ＳｏＣダイは、ＦｉｎＦＥＴ処理ノードまたはナノワイヤ処理ノードのようなより最新鋭の処理ノードへ進化し得る。

[0022] アナログＳｅｒＤｅｓが位相ロックループ（ＰＬＬ）のような精密クロックソースを含むことから、ＰＨＹインタフェースの設計がアナログＳｅｒＤｅｓのＳｅｒＤｅｓインタフェースダイへの分離を通じてさらに単純化される。ＰＬＬからのクロックは、ＰＨＹインタフェースのうちの何れかにおけるＳｅｒＤｅｓによって使用され得る。また、ＳｅｒＤｅｓＰＨＹインタフェースは、これのＳｅｒＤｅｓを取り除くことによってさらに単純化され得る。そのような実施形態において、ＳｏＣＰＨＹインタフェースからの直列化されたデータストリームは、ＳｅｒＤｅｓＰＨＹインタフェースにおいて非直列化されず、代わりにＳｅｒＤｅｓＰＨＹインタフェースを通してアナログＳｅｒＤｅｓに渡される。アナログＳｅｒＤｅｓは、このあと、こうした実施形態においてシリアライザをもはや必要としないことで単純化され得る。こうした有利な特徴は、以下の例示的な実施形態を通してより良く理解され得る。

[0023] ＳｏＣ集積回路パッケージ２００が図２Ａに示され、ＳｏＣダイ２０５におけるＳｏＣＰＨＹインタフェース２２５とＳｅｒＤｅｓインタフェースダイ２１０におけるＳｅｒＤｅｓＰＨＹインタフェース２３０との両方がここにある。ＳｏＣダイ２０５は、ＳｅｒＤｅｓインタフェースダイ２１０のためのデータおよび制御信号を生成し、またＳｅｒＤｅｓインタフェースダイからデータおよび制御信号を受信するコントローラ２１５を含む。コントローラ２１５は、物理コーディングサブレイヤ（ＰＣＳ）回路２２０を通してデータおよび制御信号を送信および受信する。例えば、コントローラ２１５は、あるクロックレートのデジタルワードをＰＣＳ回路２２０に与え得る。ＰＣＳ回路２２０は、所望の物理コーディングを各デジタルワードに加え、これらをＳｏＣＰＨＹインタフェース２２５に与える。ＳｏＣＰＨＹインタフェース２２５は、各コード化されたデジタルワードをシリアルデータストリームに直列化し、結果のシリアルデータストリームを、内部送信チャネル２４５を介してＳｅｒＤｅｓＰＨＹインタフェース２３０に送る。ＳｅｒＤｅｓＰＨＹインタフェース２３０は次いで、内部送信チャネル２４５から受信されたシリアルデータストリームをデジタルワードに非直列化し得る。アナログＳｅｒＤｅｓ２４０におけるＳｅｒＤｅｓＰＨＹインタフェース２３０からのデジタルワードの直列化は、従来のＳｏＣ１００（図１）に関して論じられたように行われ得る。アナログＳｅｒＤｅｓ２４０は、このためシリアライザ、回路１４０、バッファ１２５および差動送信機１３０を含む送信経路を含む。送信経路はまた、等化器（例示されない）を含み得ることに留意されたい。差動送信機１３０は次いで、バッファ１２５からの増幅されたシリアル出力をシリアル差動出力データストリームとして、外部送信経路（例示されない）に結合する差動対の出力端子ＴＸ＋およびＴＸ−を介して送る。同様に、アナログＳｅｒＤｅｓ２４０は、差動受信機１３５、等化器、信号検出器（ＳｉｇＤｅｔ）、サンプラ、クロックデータ回復（ＣＤＲ）回路、およびデシリアライザを含む受信経路を含む。ＳｅｒＤｅｓインタフェースダイ２１０における混合信号デジタル回路２３５は、アナログＳｅｒＤｅｓ２４０の動作を試験するためのＢＩＳＴ（built-in-self-test）を含む。

[0024] 内部送信チャネル２４５の設計は、ＳｏＣダイ２０５およびＳｅｒＤｅｓインタフェースダイ２１０をパッケージ化してＳｏＣ集積回路パッケージ２００を形成するするためのアーキテクチャに依存する。例えば、パッケージ２００のためのパッケージオンパッケージ構造において、内部送信チャネル２４５は、ボトムダイ（例えば、ＳｏＣダイ２０５）からトップダイ（例えば、ＳｅｒＤｅｓインタフェースダイ２１０）へと結合する銅ピラーまたははんだバンプを備えることになる。代替的に、内部送信チャネル２４５は、パッケージ２００がスタックダイパッケージであれば、スルー基板ビアおよび関連した相互接続を備えることになる。また、内部送信チャネル２４５は、ＳｏＣダイ２０５およびＳｅｒＤｅｓインタフェースダイ２１０がパッケージ２００中で並んで配置される場合、金属層相互接続（例えば、介在物(interposer)上で）を備え得る。

[0025] 従来のＳｏＣ１００に関して述べたように、アナログＳｅｒＤｅｓ２４０はまた、ＥＳＤ回路、バンドギャップリファレンス（バイアス）回路、およびＬＤＯを含み得る。アナログＳｅｒＤｅｓ２４０はまた、ＰＬＬ２５０のような精密クロックソースを含む。ＰＬＬ２５０は、精密クロックを、アナログＳｅｒＤｅｓ２４０におけるシリアライザだけでなくＰＨＹインタフェース２３０および２２５の各々におけるシリアライザへも提供し、それらは図２Ｂにおいてより詳細に示される。ＳｏＣＰＨＹインタフェース２２５およびＳｅｒＤｅｓＰＨＹインタフェース２３０は、各々、シリアルデータの受信および送信の両方がここで行われる複数の双方向レーン(bi-directional lanes)を含み得る。例えば、ＳｏＣＰＨＹインタフェース２２５は、これの双方向レーンを介してシリアルデータを送り得るシリアライザを含む。同様に、ＳｏＣＰＨＹインタフェース２２５は、内部送信チャネル２４５を介してＳｅｒＤｅｓＰＨＹインタフェース２３０から受信されたシリアルデータを非直列化するためのデシリアライザを含む。内部送信チャネル２４５は、シリアルトラフィックの複数のレーンに適応（accommodate）するために複数の送信チャネルを含む。このようにして、各データストリームの直列化のための速度要件が減らされる。例えば、２０Ｇｂｐｓのデータレートは、各々が４Ｇｂｐｓのシリアルデータ送信をサポートする５つの双方向レーンを使用して適応（accommodated）され得る。ＳｅｒＤｅｓＰＨＹインタフェース２３０は、これの双方向レーンのための類似のシリアライザおよびデシリアライザを含む。アナログＳｅｒＤｅｓ２４０は、これがこれのよりロバストなアナログ構造に起因して著しくより速いデータレートで動作し得るので、単一対の送信ピンＴＸ＋およびＴＸ−を介して結果の複数ストリームのデータを直列化できる。

[0026] 加えて、ＳｏＣＰＨＹインタフェース２２５は、対応するシリアライザからシリアルデータストリームを受信するための一方向レーン(uni-directional lane)と、内部送信チャネル２４５を介して送信されるＳｅｒＤｅｓＰＨＹインタフェース２３０における一方向レーンとを含み得る。ＰＬＬ２５０は共有クロック（ＣＬＫ）ジェネレータとして機能し、ＳｅｒＤｅｓＰＨＹインタフェース２３０からのクロックレーンを介して内部送信チャネル２４５における送信チャネルを介してＳｏＣＰＨＹインタフェース２２５における対応するクロックレーンに送信される。各ＰＨＹインタフェース２２５および２３０はまた、これのクロックレーンのための対応するクロックデスキューおよび分割（ＤＩＶ）回路を含み得る。クロックはＳｅｒＤｅｓＰＨＹインタフェース２３０から来るので、これはマスターＰＨＹインタフェースと表わされ得、その一方でＳｏＣＰＨＹインタフェース２２５は、スレーブＰＨＹインタフェースと表わされ得る。前に述べたように、これらＰＨＹインタフェースの両方はまた、クロック生成が無いことおよび等化が除かれていること（または単に基礎的な等化のみであること）に起因して、「軽い」ＰＨＹインタフェースと呼ばれ得る。

[0027] ＳｅｒＤｅｓＰＨＹインタフェース２３０は、これのシリアライザおよびデシリアライザを取り除くことによってさらに単純化され得る。図３に示されるように、ＳｏＣダイ３０５からのシリアルデータストリームは、次いで、ＳｏＣパッケージ３００においてこのように修正されたＳｅｒＤｅｓＰＨＹインタフェース３４５における双方向レーンに沿って送信され得る。ＢＩＳＴはデジタル回路設計であるので、ＳｅｒＤｅｓインタフェースダイ３１０におけるアナログＳｅｒＤｅｓ３５０を試験するためのＢＩＳＴを含む混合信号デジタル回路３３５は、ＳｏＣダイ３０５に移され得る。コントローラ２１５、ＰＣＳ回路２２０およびＳｏＣＰＨＹインタフェース２２５は、図２Ａに関して論じられたように機能する。修正されたＳｅｒＤｅｓＰＨＹインタフェース３４５のための双方向レーンにおいて受信されたシリアルデータストリームは、アナログＳｅｒＤｅｓ３５０における送信経路がシリアライザの除外によって図２Ａに関して論じられたように修正され得るように、もはや直列化を必要としない（回路１４０、バッファ１２５、および差動送信機１３０から成る残りの送信経路を通して送られる単一のシリアルデータストリームに複数のシリアルデータストリームを適応するためのレート適応は必要であるだろうが。アナログＳｅｒＤｅｓ３５０におけるＰＬＬ２５０は、図２Ｂに関して論じられたように、ＳｏＣＰＨＹインタフェース２２５と共有される。アナログＳｅｒＤｅｓ３５０における受信経路はまた、デシリアライザが省略され得る点で図２ＡのアナログＳｅｒＤｅｓ２４０と比較して修正されている。ＳｅｒＤｅｓＰＨＹインタフェース３４５は、サンプラから来る単一のシリアルデータストリームを複数の双方向レーンにわたって分配される複数のシリアルデータストリームに分けるためのレート適応を行う。アナログＳｅｒＤｅｓ３５０における残りのコンポーネントは、アナログＳｅｒＤｅｓ２４０に関して論じられたようなものであり得る。

[0028] ＳｏＣ回路パッケージのための動作の方法が、図４のフローチャートに関してこれから論じられる。この方法は、集積回路パッケージ内で第２の集積回路と共にパッケージ化された第１の集積回路において、第２の集積回路からのクロックに応答して、コントローラからの第１のデジタルワードを第１の直列化されたデータストリームに直列化するというアクト４００を含む。ＳｏＣＰＨＹインタフェース２２５における（ＰＣＳ回路２２０によってコード化された）コントローラ１１０からのコード化されたデータワードの直列化がアクト４００の例である。

[0029] この方法はまた、集積回路パッケージ内の内部送信チャネルを介して第１の集積回路から第２の集積回路に第１の直列化されたデータストリームを送信するというアクト４０５を含む。ＳｏＣＰＨＹインタフェース２２５における双方向レーンを介しての内部送信チャネル２４５における対応する送信チャネルを通じた直列化されたデータのＳｅｒＤｅＳインタフェース回路２１０（または３１０）への送信がアクト４０５の例である。

[0030] この方法はさらに、第２の集積回路において第１の直列化されたデータストリームを第２のデジタルワードに非直列化するというアクト４１０を含む。ＳｅｒＤｅｓＰＨＹインタフェース２３０における内部送信チャネル２４５からのシリアルデータストリームの非直列化がアクト４１０の例である。この方法はまた、クロックに応答して、第２の集積回路において第２のデジタルワードを第２の直列化されたデータストリームに直列化するというアクト４１５を含む。アナログＳｅｒＤｅｓ２４０における送信経路における直列化がアクト４１５の例である。アクト４００および４１５における直列化は、両方ともクロックに応答したものであるが、アクト４００における直列化は、内部送信チャネルにおける複数のレーンの使用に起因してより遅いレートであり得ることに留意されたい。アクト４００における直列化は、このためクロックの一つおきのサイクル、またはクロックの２つおきのサイクル等に応答したものであり得る。対照的に、アクト４１５における直列化は、それはより速いレートで生じるので、クロックの全てのサイクルに応答したものであり得る。

[0031] 最後に、この方法は、第２の直列化されたデータストリームを第２の集積回路から外部受信機に送信するというアクト４２０を含む。アナログＳｅｒＤｅｓ２４０における差動送信機１３０による送信がアクト４２０の例である。

[0032] これより当業者が認識することになるように、そして間近の特定用途に応じて、多くの修正、置換え、およびバリエーションが、本開示のデバイスの素材、装置、構成、および使用方法において、およびそれらに対して、その範囲から逸脱することなく、為され得る。この点から、ここに例示および説明された特定の実施形態は本開示の単なるいくつかの例であるので、本開示の範囲はそれらの範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的な同等物の適用範囲（the scope）全体に相応するべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１] 集積回路パッケージ内で第２の集積回路と共にパッケージ化された第１の集積回路において、前記第２の集積回路からのクロックに応答して、コントローラからの第１のデジタルワードを第１の直列化されたデータストリームに直列化することと、
前記集積回路パッケージ内の内部送信チャネルを介して前記第１の集積回路から前記第２の集積回路に前記第１の直列化されたデータストリームを送信することと、
前記第２の集積回路において前記第１の直列化されたデータストリームを第２のデジタルワードに非直列化することと、
前記クロックに応答して、前記第２の集積回路において前記第２のデジタルワードを第２の直列化されたデータストリームに直列化することと、
前記第２の直列化されたデータストリームを前記第２の集積回路から外部受信機に送信することと、
を備える、方法。
[Ｃ２] 前記第１の集積回路がシステムオンチップ（ＳｏＣ）を備え、前記方法がさらに、前記ＳｏＣ中の前記コントローラにおいて前記第１のデジタルワードを生成することを備える、Ｃ１に記載の方法。
[Ｃ３] 位相ロックループを使用して、前記第２の集積回路において前記クロックを生成することをさらに備える、Ｃ２に記載の方法。
[Ｃ４] 前記第１のデジタルワードを直列化することが、等化を全く用いずに前記第１のデジタルワードを直列化することを備え、前記第２のデジタルワードを直列化することが、直列化を用いて前記第２のデジタルワードを直列化することを備える、Ｃ１に記載の方法。
[Ｃ５] 外部集積回路からの外部シリアルデータストリームを前記第２の集積回路において第３のデジタルワードに非直列化することと、
前記クロックに応答して、前記第２の集積回路において前記第３のデジタルワードを第３の直列化されたデータストリームに直列化することと、
前記第３の直列化されたデータストリームを前記内部送信チャネルを介して前記第１の集積回路に送信することと、
前記クロックに応答して、前記第１の集積回路において前記第３の直列化されたデータストリームを前記第３のデジタルワードに戻るように非直列化することと、
をさらに備える、Ｃ１に記載の方法。
[Ｃ６] 前記外部シリアルデータストリームを非直列化することが、等化を用いて前記外部シリアルデータストリームを非直列化することを備え、前記第３の直列化されたデータストリームを非直列化することが、等化を用いずに前記第３の直列化されたデータストリームを非直列化することを備える、Ｃ５に記載の方法。
[Ｃ７] 物理コーディングサブレイヤ（ＰＣＳ）回路を使用して前記ＳｏＣにおいて前記第１のデジタルワードをコーディングすることをさらに備える、Ｃ２に記載の方法。
[Ｃ８] 前記第１の直列化されたデータストリームが、前記第２の直列化されたデータストリームについてのデータレートに比べてより遅いデータレートを各々が有する複数の第１の直列化されたデータストリームを備える、Ｃ１に記載の方法。
[Ｃ９] システムオンチップ（ＳｏＣ）集積回路パッケージであって、
第１のデジタルワードを生成するように構成されるコントローラと、クロックに応答して前記第１のデジタルワードを第１のシリアルデータストリームに直列化するように構成されるＳｏＣ物理層インタフェースとを含むＳｏＣダイと、
ＳｅｒＤｅｓインタフェースダイと、
前記ＳｏＣダイと前記ＳｅｒＤｅｓインタフェースダイとの間で結合された内部送信チャネルと、
を備え、
ここにおいて、前記ＳｏＣ物理層インタフェースが、前記第１のシリアルデータストリームを前記内部送信チャネルを通して前記ＳｅｒＤｅｓインタフェースダイに送るように構成され、ここにおいて、前記ＳｅｒＤｅｓインタフェースダイが、
前記内部送信チャネルから前記第１のシリアルデータストリームを受信し、前記第１のシリアルデータストリームを第２のデジタルワードに非直列化するように構成されるＳｅｒＤｅｓ物理層インタフェースと、
前記クロックに応答して前記第２のデジタルワードを第２のシリアルデータストリームに直列化するように構成されるシリアライザと、
一対の差動送信端子を介して、前記シリアルデータストリームを前記ＳｏＣ集積回路パッケージの外側の外部受信機に送信するように構成される差動送信機と、
前記クロックを提供するように構成されるクロックソースと、
を含む、ＳｏＣ集積回路パッケージ。
[Ｃ１０] 前記ＳｏＣ集積回路パッケージがパッケージオンパッケージ（ＰｏＰ）であり、前記内部送信チャネルが前記ＰｏＰにおけるボトムパッケージと前記ＰｏＰにおけるトップパッケージとの間に複数の相互接続を備える、Ｃ９に記載のＳｏＣ集積回路パッケージ。
[Ｃ１１] 前記ボトムパッケージが前記ＳｏＣダイであり、前記トップパッケージが前記ＳｅｒＤｅｓインタフェースダイである、Ｃ１０に記載のＳｏＣ集積回路パッケージ。
[Ｃ１２] 前記ＳｏＣ集積回路パッケージがスタックダイパッケージであり、前記内部送信チャネルが前記スタックダイパッケージにおけるボトムダイから前記スタックダイパッケージにおけるトップダイに結合する複数のスルー基板ビアを備える、Ｃ９に記載のＳｏＣ集積回路パッケージ。
[Ｃ１３] 前記ＳｏＣダイが前記ＳｅｒＤｅｓインタフェースダイと並んで配列され、前記内部送信チャネルが前記ＳｅｒＤｅｓインタフェースダイと前記ＳｏＣダイとの間の複数の金属層相互接続を備える、Ｃ９に記載のＳｏＣ集積回路パッケージ。
[Ｃ１４] 前記ＳｅｒＤｅｓインタフェースダイがさらに、バンドギャップリファレンス回路および低ドロップアウト（ＬＤＯ）レギュレータを含む、Ｃ９に記載のＳｏＣ集積回路パッケージ。
[Ｃ１５] 前記クロックソースが位相ロックループ（ＰＬＬ）である、Ｃ９に記載のＳｏＣ集積回路パッケージ。
[Ｃ１６] 前記ＳｅｒＤｅｓインタフェースダイがさらに、
差動シリアルデータストリームを受信し、第３のシリアルデータストリームを出力するように構成される差動受信機と、
サンプリングされた第３のシリアルデータストリームを提供するために、クロックデータ回復（ＣＤＲ）回路からの回復されたクロックに応答して前記第３のシリアルデータストリームをサンプリングするように構成されるサンプラと、
前記サンプリングされた第３のシリアルデータストリームを第３のデジタルワードに非直列化するように構成されるデシリアライザと、ここにおいて、ＳｅｒＤｅｓ物理層インタフェースが、前記クロックに応答して前記第３のデジタルワードを第４のシリアルデータストリームに直列化し、前記内部送信チャネルを介して前記ＳｏＣダイに前記第４のシリアルデータストリームを送信するようにさらに構成される、
を含む、Ｃ９に記載のＳｏＣ集積回路パッケージ。
[Ｃ１７] システムオンチップ（ＳｏＣ）集積回路パッケージであって、
第１のデジタルワードを生成するように構成されるコントローラと、クロックに応答して前記第１のデジタルワードを第１のシリアルデータストリームに直列化するように構成されるＳｏＣ物理層インタフェースとを含むＳｏＣダイと、
内部送信チャネルと、ここにおいて、前記ＳｏＣ物理層インタフェースが、前記内部送信チャネルを通して前記第１のシリアルデータストリームを送るように構成され、
ＳｅｒＤｅｓインタフェースダイと、
を備え、
前記ＳｅｒＤｅｓインタフェースダイが、
前記第１のシリアルデータストリームを受信するように構成されるＳｅｒＤｅｓ物理層インタフェースと、
前記ＳｅｒＤｅｓ物理層インタフェースによって受信された前記第１のシリアルデータストリームを送信するように構成される差動送信機と、
一対の差動送信端子を介して外部受信機に前記シリアルデータストリームを送信するように構成される差動送信機と、
前記クロックを提供するように構成されるクロックソースと、
を含む、ＳｏＣ集積回路パッケージ。
[Ｃ１８] 前記ＳｅｒＤｅｓインタフェースダイがさらに、バンドギャップリファレンス回路および低ドロップアウト（ＬＤＯ）レギュレータを含む、Ｃ１７に記載のＳｏＣ集積回路パッケージ。
[Ｃ１９] 前記クロックソースが位相ロックループ（ＰＬＬ）である、Ｃ１７に記載のＳｏＣ集積回路パッケージ。
[Ｃ２０] 前記ＳｏＣ集積回路パッケージがパッケージオンパッケージ（ＰｏＰ）であり、前記内部送信チャネルが前記ＰｏＰにおけるボトムパッケージと前記ＰｏＰにおけるトップパッケージとの間の複数の相互接続を備える、Ｃ１７に記載のＳｏＣ集積回路パッケージ。
[Ｃ２１] 前記ボトムパッケージが前記ＳｏＣダイであり、前記トップパッケージが前記ＳｅｒＤｅｓインタフェースダイである、Ｃ２０に記載のＳｏＣ集積回路パッケージ。

Claims

第１の集積回路および第２の集積回路を含む集積回路パッケージのための方法であって、
前記第１の集積回路において、前記第２の集積回路からのクロックに応答して、コントローラからの第１のデジタルワードを第１の直列化されたデータストリームに直列化するステップと、ここにおいて前記第１の集積回路および前記第２の集積回路は２つのダイ中にそれぞれ設けられるものである、
前記集積回路パッケージ内の内部送信チャネルを介して前記第１の集積回路から前記第２の集積回路に前記第１の直列化されたデータストリームを送信するステップと、
前記第２の集積回路において前記第１の直列化されたデータストリームを第２のデジタルワードに非直列化するステップと、
前記クロックに応答して、前記第２の集積回路において前記第２のデジタルワードを第２の直列化されたデータストリームに直列化するステップと、
前記第２の直列化されたデータストリームを前記第２の集積回路から外部受信機に送信するステップと、
を備える、方法。
前記第１の集積回路がシステムオンチップ（ＳｏＣ）ダイ中に設けられ、前記方法がさらに、前記ＳｏＣダイ中の前記コントローラにおいて前記第１のデジタルワードを生成するステップを備える、請求項１に記載の方法。
位相ロックループを使用して、前記第２の集積回路において前記クロックを生成するステップをさらに備える、請求項２に記載の方法。
物理コーディングサブレイヤ（ＰＣＳ）回路を使用して前記ＳｏＣダイにおいて前記第１のデジタルワードをコーディングするステップをさらに備える、請求項２に記載の方法。
前記第１のデジタルワードを直列化する前記ステップが、等化を全く用いずに前記第１のデジタルワードを直列化するステップを備え、前記第２のデジタルワードを直列化する前記ステップが、等化を用いて前記第２のデジタルワードを直列化するステップを備える、請求項１に記載の方法。
外部集積回路からの外部シリアルデータストリームを前記第２の集積回路において第３のデジタルワードに非直列化するステップと、
前記クロックに応答して、前記第２の集積回路において前記第３のデジタルワードを第３の直列化されたデータストリームに直列化するステップと、
前記第３の直列化されたデータストリームを前記内部送信チャネルを介して前記第１の集積回路に送信するステップと、
前記クロックに応答して、前記第１の集積回路において前記第３の直列化されたデータストリームを前記第３のデジタルワードに戻るように非直列化するステップと、
をさらに備える、請求項１に記載の方法。
前記外部シリアルデータストリームを非直列化する前記ステップが、等化を用いて前記外部シリアルデータストリームを非直列化するステップを備え、前記第３の直列化されたデータストリームを非直列化する前記ステップが、等化を用いずに前記第３の直列化されたデータストリームを非直列化するステップを備える、請求項６に記載の方法。
前記第１の直列化されたデータストリームが、前記第２の直列化されたデータストリームについてのデータレートに比べてより遅いデータレートを各々が有する複数の第１の直列化されたデータストリームを備える、請求項１に記載の方法。
システムオンチップ（ＳｏＣ）集積回路パッケージであって、
第１のデジタルワードを生成するように構成されるコントローラと、クロックに応答して前記第１のデジタルワードを第１のシリアルデータストリームに直列化するように構成されるＳｏＣ物理層インタフェースとを含むＳｏＣダイと、
ＳｅｒＤｅｓインタフェースダイと、
前記ＳｏＣダイと前記ＳｅｒＤｅｓインタフェースダイとの間で結合された内部送信チャネルと、
を備え、
ここにおいて、前記ＳｏＣ物理層インタフェースが、前記第１のシリアルデータストリームを前記内部送信チャネルを通して前記ＳｅｒＤｅｓインタフェースダイに送るように構成され、ここにおいて、前記ＳｅｒＤｅｓインタフェースダイが、
前記内部送信チャネルから前記第１のシリアルデータストリームを受信し、前記第１のシリアルデータストリームを第２のデジタルワードに非直列化するように構成されるＳｅｒＤｅｓ物理層インタフェースと、
前記クロックに応答して前記第２のデジタルワードを第２のシリアルデータストリームに直列化するように構成されるシリアライザと、
一対の差動送信端子を介して、前記第２のシリアルデータストリームを前記ＳｏＣ集積回路パッケージの外側の外部受信機に送信するように構成される差動送信機と、
前記クロックを提供するように構成されるクロックソースと、
を含む、ＳｏＣ集積回路パッケージ。
前記ＳｏＣ集積回路パッケージがパッケージオンパッケージ（ＰｏＰ）であり、前記内部送信チャネルが前記ＰｏＰにおけるボトムパッケージと前記ＰｏＰにおけるトップパッケージとの間に複数の相互接続を備える、請求項９に記載のＳｏＣ集積回路パッケージ。
前記ボトムパッケージが前記ＳｏＣダイであり、前記トップパッケージが前記ＳｅｒＤｅｓインタフェースダイである、請求項１０に記載のＳｏＣ集積回路パッケージ。
前記ＳｏＣ集積回路パッケージがスタックダイパッケージであり、前記内部送信チャネルが前記スタックダイパッケージにおけるボトムダイから前記スタックダイパッケージにおけるトップダイに結合する複数のスルー基板ビアを備える、請求項９に記載のＳｏＣ集積回路パッケージ。
前記ＳｏＣダイが前記ＳｅｒＤｅｓインタフェースダイと並んで配列され、前記内部送信チャネルが前記ＳｅｒＤｅｓインタフェースダイと前記ＳｏＣダイとの間の複数の金属層相互接続を備える、請求項９に記載のＳｏＣ集積回路パッケージ。
前記ＳｅｒＤｅｓインタフェースダイがさらに、バンドギャップリファレンス回路および低ドロップアウト（ＬＤＯ）レギュレータを含む、請求項９に記載のＳｏＣ集積回路パッケージ。
前記クロックソースが位相ロックループ（ＰＬＬ）である、請求項９に記載のＳｏＣ集積回路パッケージ。
前記ＳｅｒＤｅｓインタフェースダイがさらに、
差動シリアルデータストリームを受信し、第３のシリアルデータストリームを生成するように構成される差動受信機と、
サンプリングされた第３のシリアルデータストリームを提供するために、クロックデータ回復（ＣＤＲ）回路からの回復されたクロックに応答して前記第３のシリアルデータストリームをサンプリングするように構成されるサンプラと、
前記サンプリングされた第３のシリアルデータストリームを第３のデジタルワードに非直列化するように構成されるデシリアライザと、ここにおいて、ＳｅｒＤｅｓ物理層インタフェースが、前記クロックに応答して前記第３のデジタルワードを第４のシリアルデータストリームに直列化し、前記内部送信チャネルを介して前記ＳｏＣダイに前記第４のシリアルデータストリームを送信するようにさらに構成される、
を含む、請求項９に記載のＳｏＣ集積回路パッケージ。
システムオンチップ（ＳｏＣ）集積回路パッケージであって、
第１のデジタルワードを生成するように構成されるコントローラと、クロックに応答して前記第１のデジタルワードを第１のシリアルデータストリームに直列化するように構成されるＳｏＣ物理層インタフェースとを含むＳｏＣダイと、
内部送信チャネルと、ここにおいて、前記ＳｏＣ物理層インタフェースが、前記内部送信チャネルを通して前記第１のシリアルデータストリームを送るように構成され、
インタフェースダイと、
を備え、
前記インタフェースダイが、
前記第１のシリアルデータストリームを受信し、前記第１のシリアルデータストリームを第２のシリアルデータストリームに変換するように構成される物理層インタフェースと、
一対の差動送信端子を介して外部受信機に前記第２のシリアルデータストリームを送信するように構成される差動送信機と、
差動シリアルデータストリームを受信し、第３のシリアルデータストリームを生成するように構成される差動受信機と、
前記第３のシリアルデータストリームを等化されたシリアルデータストリームに等化するように構成される等化器と、
クロックデータ回復（ＣＤＲ）回路と、
サンプリングされた第３のシリアルデータストリームを提供するために前記ＣＤＲ回路からの回復されたクロックに応答して前記等化されたシリアルデータストリームをサンプリングするように構成されるサンプラと、ここにおいて、前記物理層インタフェースは、前記サンプリングされた第３のシリアルデータストリームを前記内部送信チャネルを通して前記ＳｏＣダイに送るようにさらに構成される、
前記クロックを提供するように構成されるクロックソースと、
を含む、ＳｏＣ集積回路パッケージ。
前記インタフェースダイがさらに、バンドギャップリファレンス回路および低ドロップアウト（ＬＤＯ）レギュレータを含む、請求項１７に記載のＳｏＣ集積回路パッケージ。
前記クロックソースが位相ロックループ（ＰＬＬ）である、請求項１７に記載のＳｏＣ集積回路パッケージ。
前記ＳｏＣ集積回路パッケージがパッケージオンパッケージ（ＰｏＰ）であり、前記内部送信チャネルが前記ＰｏＰにおけるボトムパッケージと前記ＰｏＰにおけるトップパッケージとの間の複数の相互接続を備える、請求項１７に記載のＳｏＣ集積回路パッケージ。
前記ボトムパッケージが前記ＳｏＣダイであり、前記トップパッケージが前記インタフェースダイである、請求項２０に記載のＳｏＣ集積回路パッケージ。