BR112019005111B1 - Solução de chip dividido para serdes de matriz-a-matriz - Google Patents
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Abstract
É fornecido um pacote de circuito integrado de SoC no qual os componentes analógicos de um SerDes para uma matriz de SoC no pacote de circuito integrado de SoC são segregados em uma matriz de interface de SerDes no pacote de circuito integrado de SoC
Description
[0001] Esse Pedido reivindica prioridade para o Pedido de Patente dos Estados Unidos N° 15/273.621, depositado em 22 de setembro de 2016, que é aqui incorporado mediante referência em sua totalidade.
[0002] Esse Pedido refere-se geralmente a um serializador/deserializador (SerDes), e mais particularmente à solução de chip dividido para um SerDes de matriz/matriz.
[0003] Para suportar várias funções providas pelos telefones inteligentes modernos e dispositivos móveis relacionados, foram desenvolvidos vários circuitos integrados de sistema sobre um chip (S0C). Um SoC terá um núcleo digital incorporando um microprocessador e elementos relacionados, tal como um processador de gráficos. Além disso, o SoC precisará suportar várias interfaces para dispositivos externos, tal como uma memória de taxa de dados dupla (DDR), um Barramento Serial Universal (USB), uma interface de multimídia de alta definição (HDMI), ou uma interface de serializador-deserializador (SerDes).
[0004] Em contraste com o núcleo digital para um SoC, os SerDes requerem componentes analógicos classificados que são incorporados em um domínio de circuito digital/analógico misto. Um SoC exemplar 100 incluindo uma interface de SerDes 105 em um domínio de circuito digital/analógico é mostrado na Figura 1. Um controlador 110 apresenta palavras de dados e sinais de controle para um circuito de subcamada de codificação física (PCS) 115. Um domínio digital de sinal misto 120 inclui um autoteste embutido (BIST) e circuitos de controle para a interface de SerDes 105. A interface de SerDes 105 inclui uma pluralidade de componentes analógicos tal como um circuito de lacuna de faixa (polarização), um loop travado por fase (PLL), circuito de descarga eletrostática (ESD), e um regulador de evasão (LDO) que ajuda na serialização das palavras de dados do controlador 110 (após o processamento através do circuito PCS115) em um caminho de transmissão que inclui o circuito de limitação 140, os armazenamentos temporários 125 e um transmissor diferencial 130. O transmissor diferencial 130 transmite as palavras de dados serializados através de um par de pinos de saída diferenciais TX+ e TX-. De forma similar, a interface de SerDes 105 recebe palavras de dados serializados a partir de uma fonte externa através de um par dos terminais de entrada diferenciais RX+ e RX- em um receptor diferencial 135. Um detector de sinal (SigDet) monitora o RX+ e RX- para detectar a presença de dados diferenciais que chegam. Os dados seriais resultantes a partir do receptor 135 são equalizados em um equalizador e amostrados em um amostrador responsivo a um relógio a partir de um circuito de recuperação de dados de relógio (CDR). Um equalizador análogo pode ser incluído no caminho de transmissão. Um deserializador deserializa os dados recebidos amostrados a partir do amostrador de forma que as palavras de dados recebidas possam ser processadas através do circuito PCS 115 e apresentadas ao controlador 110 como dados recebidos e palavras de controle.
[0005] Embora tal interface de SerDes 105 seja convencional, o projeto de seus componentes analógicos está se tornando mais e mais difícil nos nós de tecnologia avançada. Por exemplo, o transmissor 130 e o receptor 135 são sensíveis ao ruído. A referência de lacuna de faixa e o LDO são sensíveis às questões de reservas de tensão que se desenvolvem à medida que a tensão de fornecimento de energia é diminuída continuamente nos nós de tecnologia avançada. O projeto de PLL é também problemático pelo fato de que um relógio de alta precisão é crítico para a operação livre de erros da interface de SerDes 105. Além disso, componentes analógicos em nós de processo avançado retêm seu tamanho relativamente grande em comparação com os componentes digitais e assim consomem uma área de matriz substancial e aumentam o custo. Em contraste, o projeto do núcleo digital de SoC 100 que inclui o controlador 110 bem como um microprocessador (não ilustrado) é menos sensível ao ruído e demora a ser projetado. Mais ainda, os componentes digitais consomem menos espaço de matriz. O projeto da interface de SerDes 105 está desse modo se tornando um gargalo quando os projetos são continuamente atualizados para nós de tecnologia mais recente.
[0006] Consequentemente, existe uma necessidade na técnica de interfaces de SerDes aperfeiçoadas.
[0007] Para simplificar e modernizar a evolução de circuitos integrados digitais, tal como um SoC para novos nós de tecnologia, a interface de SerDes é segregada em uma matriz de interface de SerDes separada. Os componentes analógicos, tais como o PLL, o equalizador, o transmissor, o LDO, e receptor são assim removidos da matriz de SoC para a matriz de interface de SerDes. Os ciclos de desenvolvimento longos para evoluir os componentes analógicos da interface de SerDes para um SoC são resolvidos, uma vez que o projeto para a matriz de interface separada pode ser congelado com relação ao SoC. Em outras palavras, os SoC podem continuar a evoluir para nós de tecnologia mais recentes. Por exemplo, a partir de um nó de semicondutor de óxido metálico complementar plano (CMOS) para um nó de transistor de efeito de campo em forma de aleta (FinFET) e a partir do nó FinFET para um nó de dispositivo de nanofios, e assim por diante sem requerer qualquer novo projeto da matriz de interface de SerDes. Para maior brevidade, os termos “SoC” e “matriz de SoC” são usados aqui de forma intercambiável. Similarmente, os termos “matriz de interface de SerDes” e “Interface de SerDes” também são usados aqui de forma intercambiável.
[0008] O SOC e a interface de SerDes são integrados em um único pacote tal como um pacote-sobre- pacote (PSOP). O pacote único resultante (indicado aqui como o “pacote de SoC”) pode então ser integrado em um dispositivo móvel tal como um smartphone. A interface de SerDes transmite um fluxo de dados serializados do pacote de SoC através de uma linha de transmissão externa para um circuito integrado separado (ou circuitos) dentro do dispositivo móvel. De forma similar, a interface de SerDes recebe um fluxo de dados serializados a partir dessa linha de transmissão externa. Em contraste com os SoC e a interface de SerDes, o fabricante de SoC pode não ter controle sobre as características elétricas desta linha de transmissão externa. A interface de SerDes deve assim ser projetada para ser robusta para estas incertezas na linha de transmissão externa. Em contraste, o fabricante de SoC tem um controle direto sobre um canal de transmissão interna que acopla a interface de SerDes no pacote de SoC. As características elétricas do canal de transmissão interna podem assim ser controladas de modo a terem capacitância e indutância parasíticas relativamente pequenas.
[0009] O SoC acopla-se ao canal de transmissão interna através de uma interface de SoC de camada física (PHY). Similarmente, a interface de SerDes se acopla ao canal de transmissão interna através de uma interface de camada PHY de SerDes correspondente. Dado o controle sobre as características elétricas do canal de transmissão interna, as tolerâncias para as interfaces PHY no SoC e para a interface de SerDes são relaxadas. Por exemplo, a interface PHY de SoC pode funcionar para serializar uma palavra de dados a partir de um controlador de SoC, em um fluxo de dados seriais acionado para a interface PHY para a interface de SerDes. Uma vez que a interface de SerDes inclui os componentes analógicos tal como um loop travado por fase (PLL), o PLL na interface de SerDes transmite um relógio PLL através da interface PHY de SerDes para a interface PHY de SoC, de modo que a interface PHY de SoC pode serializar a palavra de dados do controlador de SoC em resposta ao relógio de PLL. A interface PHY de SoC pode assim ser designada como uma interface PHY “leve” de SoC em que não precisa ser sobrecarregada com a geração de relógio. Além disso, uma vez que as características elétricas do canal de transmissão interna são controladas de modo a serem favoráveis, a interface PHY de SoC não precisa igualar o fluxo de dados seriais acionado para a interface PHY de SerDes. Alternativamente, a interface PHY de SoC não precisa prover uma equalização rudimentar, que novamente alivia a responsabilidade de projeto para a interface PHY de SoC.
[0010] A interface PHY de SerDes também pode ser designada como uma interface PHY “leve” de SerDes pelo fato de que não precisa usar qualquer equalização no fluxo de dados seriais recebidos da interface de PHY de SoC, dadas as características elétricas favoráveis do canal de transmissão interna. Alternativamente, a interface PHY de SerDes precisa apenas fornecer equalização rudimentar à luz dessas características elétricas favoráveis. Com os componentes analógicos segregados na interface de SerDes, o projeto do SoC é assim muito simplificado.
[0011] Essas e vantagens adicionais podem ser mais bem consideradas através da descrição detalhada a seguir.
[0012] A figura 1 é um diagrama de uma interface de SerDes.
[0013] A figura 2A é um diagrama de uma matriz de SoC e uma matriz de interface de SerDes na qual cada matriz inclui uma interface de camada física de SerDes de acordo com um aspecto da invenção.
[0014] A figura 2B é um diagrama das interfaces de camada física de SerDes nas matrizes da Figura 2A, de acordo com um aspecto da invenção.
[0015] A figura 3 é um diagrama de uma matriz de SoC e uma matriz de interface de SerDes em que uma interface de camada física para a matriz de interface de SerDes não deserializa um fluxo de dados seriais a partir da matriz de SoC, de acordo com um aspecto da invenção.
[0016] A figura 4 é um fluxograma para um método de operação de uma arquitetura de matriz dividida de acordo com um aspecto da invenção.
[0017] Esses aspectos da revelação e suas vantagens são mais bem entendidos com referência à descrição detalhada que se segue. Deve ser considerado que números de referência semelhantes são usados para identificar elementos similares ilustrados em uma ou mais das figuras.
[0018] Para aliviar o gargalo de projeto causado pela interface de SerDes na evolução de SerDes, a interface de SerDes é segregada em uma matriz De interface de SerDes. Uma matriz de SoC é embalada com a matriz de interface de SerDes em um pacote de circuito integrado de SoC que contém um canal de transmissão interna. Um controlador na matriz de SoC gera os dados e sinais de controle para a matriz de interface de SerDes que são transmitidas através do canal de transmissão interna. A matriz de interface de SerDes serializa os dados do controlador em um fluxo de dados seriais que é transmitido através de uma linha de transmissão externa num dispositivo móvel tal como um telefone inteligente para outra matriz ou pacote de circuito integrado dentro do dispositivo móvel.
[0019] Um projetista de SoC pode controlar o projeto tanto da matriz de SoC como da matriz de interface de SerDes no pacote de circuito integrado de SoC. Em contraste, a linha de transmissão externa está sob o controle do fabricante do dispositivo móvel. A linha de transmissão externa pode assim ter uma quantidade relativamente grande de capacitância e indutância em comparação com uma impedância ideal de, por exemplo, 50 Q. Mas o canal de transmissão interna pode ter parasitas muito mais baixas com relação a sua capacitância e indutância. Por exemplo, o pacote de circuito integrado de SoC pode ser formado utilizando-se uma arquitetura de pacote sobre pacote (PoP) tal que o canal de transmissão interna compreenderia os pilares ou colunas de cobre saliências de solda acoplando-se a partir do pacote inferior (por exemplo, a matriz de SoC) para o pacote superior (por exemplo, a matriz de interface de SerDes). A capacitância e a indutância de tais interconexões são relativamente pequenas. Alternativamente, o pacote de circuito integrado de SoC pode ser formado utilizando-se uma arquitetura de matriz empilhada no qual o canal de transmissão interna incluiria através de vias de substrato (TSVs) estendendo-se a partir da matriz de SoC para a matriz de interface de SerDes. Tais TSVs são também relativamente pequenas e, assim, têm uma capacitância e indutância favoravelmente baixas. Em ainda outra forma de realização, o pacote de circuito integrado de SoC pode ser arquitetura bidimensional ou 2,5 dimensional na qual a matriz de SoC e a matriz de SerDes são dispostas lado a lado tal que o canal de transmissão interna compreenderia interconexões ou fios de camada metálica entre as duas matrizes. Independente da construção particular para o pacote de circuito integrado de SoC, será assim apreciado que as características elétricas do canal de transmissão interna podem ser controladas de maneira relativamente apertada de modo a serem favoráveis para uma transmissão de dados de alta velocidade entre as duas matrizes.
[0020] As características elétricas favoráveis do canal de transmissão interna aliviam a complicação de projeto para um canal físico (PHY) interface de camadas em cada uma das matrizes para fazer interface com o canal de transmissão interna. Em particular, a matriz de SoC inclui uma interface PHY de SoC para acomodar a entrada/saída comunicação de saída através do canal de transmissão interna com a matriz de interface de SerDes. De forma similar, a matriz de interface de SerDes inclui uma interface PHY de SerDes para acomodar a rede comunicação de entrada/saída através do canal de transmissão interna com a matriz de SoC. Ambas essas interfaces PHY podem compreender SerDes, de modo que a comunicação através do canal de transmissão interna seja serializada. Contraste com Os SerDes na matriz de interface de SerDes que acende a linha de transmissão externa, cada interface PHY SerDes é relativamente simplificada devido às características elétricas favoráveis do canal de transmissão interna. Por exemplo, cada interface PHY SerDes pode operar sem qualquer equalização em algumas modalidades. Em outras modalidades, cada interface PHY SerDes pode operar com uma equalização rudimentar dada as características elétricas favoráveis do canal de transmissão interna.
[0021] Para maior clareza, os componentes de SerDes análogos na matriz de interface de SerDes são referidos aqui como “SerDes analógicos” para distingui-la dos SerDes em qualquer das interfaces PHY. Conforme observado anteriormente, o projeto desses componentes de SerDes análogos está se tornando mais e econômico mais problemáticos à medida que os nós de tecnologia crescem mais e mais avançados. Mas a segregação dos SerDes analógicos na matriz de interface de SerDes permite que o projetista do pacote de circuito integrado de SoC desative a complicação de projeto analógico a partir do projeto digital do molde. Por exemplo, um nó de tecnologia mais antigo e mais maduro (por exemplo, um processo CMOS plano) pode ser utilizada para construir a matriz de interface de SerDes. Em contraste, a matriz de SoC pode ser evoluída para uma condição mais dependente do tempo nó de processo da técnica tal como um nó de processo FinFET ou um nó de processo de nanofios.
[0022] O projeto das interfaces PHY é adicionalmente simplificado através da segregação dos SerDes analógicos na matriz de interface de SerDes, uma vez que os SerDes analógicos incluem uma fonte de relógio de precisão tal como um loop travado por fase (PLL). O relógio do PLL pode ser usado pelos SerDes em qualquer das interfaces PHY. Além disso, a interface PHY de SerDes pode ser ainda simplificada por eliminação de suas SerDes. Em tal modalidade, o fluxo de dados serializados a partir da interface PHY de SoC não é deserializado na interface PHY SerDes, mas, em vez disso, passa através da interface PHY SerDes para os SerDes analógicos. Os SerDes analógicos podem então ser simplificados pelo fato de que não necessita mais um serializador em tal modalidade. Estas características vantajosas podem ser mais bem apreciadas através das seguintes modalidades exemplares.
[0023] Um pacote de circuito integrado de SoC 200 é mostrado na Figura 2A que contém uma interface PHY de SoC 225 em uma matriz de SoC 205 e uma interface PHY SerDes 230 na matriz de interface de SerDes 210. A matriz de SoC 205 inclui um controlador 215 que gera dados e sinais de Controle para a matriz de interface de SerDes 210 e também recebe dados e sinais de controle da matriz de interface de SerDes 210. O controlador 215 transmite e recebe os dados e sinais de controle através de um circuito de subcamada de codificação física (PCS) 220. Por exemplo, o controlador 215 pode apresentar uma palavra digital em alguma taxa de relógio para o circuito PCS 220. O circuito PCS 220 adiciona a codificação física desejada para cada palavra digital e a apresenta à interface PHY 225. A interface de SoC PHY 225 serializa cada palavra digital codificada em um fluxo de dados seriais e aciona o fluxo de dados seriais resultante através de um canal de transmissão interna 245 e a interface PHY de SerDes 230. A interface PHY de SerDes 230 pode então deserializar o fluxo de dados seriais recebida a partir do canal de transmissão interna 245 em palavras digitais. A serialização das palavras digitais da interface PHY SerDes 230 em um SerDes analógicas 240 pode ocorrer conforme discutido com relação a convencionais SoC 100 (Figura 1). Os SerDes analógicos 240 incluem, assim, um caminho de transmissão que inclui um serializador, circuito de limitação 140, memórias intermediárias 125, e transmissor diferencial 130. Note que a via de transmissão também pode incluir um equalizador (não ilustrado). O transmissor diferencial 130 então aciona a saída serial amplificada das memórias intermediárias 125 como um fluxo de dados de saída de diferencial serial através do par diferencial de terminais de saída TX+ e TX- que se acoplam a uma linha de transmissão externa (não ilustrada). Similarmente, Os SerDes analógicos 240 incluem um trajeto de recepção que inclui um receptor diferencial 135, um equalizador, um detector de sinal (SigDet), um amostrador, um circuito de recuperação de dados de relógio (CDR) e um deserializador. O circuito digital de sinal misto 235 na matriz de interface de SerDes 210 inclui um autoteste embutido (BIST) para testar a operação de SerDes analógicas 240.
[0024] O projeto do canal de transmissão interna 245 depende da arquitetura para o pacote do molde de interface de SoC 205 e da matriz de interface de SerDes 210 para a formação de Um pacote de circuito integrado 200. Por Exemplo, construção de pacote em pacote paro pacote 200, o canal de transmissão interna 245 compreenderia os pilares de cobre ou batentes de solda que se acoplam a partir da matriz inferior (por exemplo, matriz de SoC 205) para a matriz de topo (por exemplo, a matriz de interface de SerDes 210). Alternativamente, o canal de transmissão interna 245 compreenderia através de vias de substrato e interconexões associadas, caso o pacote 200 seja um pacote de matriz empilhada. Além disso, o canal de transmissão interna 245 pode compreender interconexões de camada metálica (por exemplo, em um mediador) se a matriz de SoC 205 e a matriz de interface de SerDes 210 forem dispostas lado a lado no pacote 200.
[0025] Como observado com relação aos SoC convencionais 100, os SerDes analógicos 240 também podem incluir um circuito ESD, circuito de referência De lacuna de faixa (polarização) e LDO. Os SerDes analógicos 240 também incluem uma fonte de relógio de precisão tal como O PLL 250. O PLL 250 proporciona um relógio de precisão não somente para o serializador de SerDes analógico 240, mas também para o serializador em cada uma das interfaces PHY 230 e 225, que são mostradas em maiores detalhes na Figura 2B. A interface PHY 236 e a interface PHY SerDes 230 podem incluir, cada uma, uma pluralidade de linhas bidirecionais nas quais os dados seriais são ambos recebidos e transmitidos. Por exemplo, A interface PHY 264 inclui um serializador que pode acionar dados seriais através de suas pistas bidirecionais. De forma similar, a interface PHY 264 inclui um deserializador para deserialização de dados seriais recebidos a partir da interface PHY de SerDes 230 através do canal de transmissão interna 245. O canal de transmissão interna 245 inclui uma pluralidade de canais de transmissão para acomodar as múltiplas linhas de tráfego serial. Deste modo, as exigências de velocidade para a serialização de cada fluxo de dados são diminuídas. Por exemplo, uma taxa de dados de 20 Gbps pode ser acomodada utilizando-se linhas bibidirecionais que suportam individualmente uma transmissão de dados seriais de 4 Gbps. A interface PHY SerDes 230 inclui um serializador análogo e deserializador para suas pistas bidirecionais. Os SerDes analógicos 240 podem serializar os múltiplos fluxos de dados resultantes sobre o único par de pinos de transmissão TX+ e TX- porque pode operar a uma taxa de dados consideravelmente mais rápida devido à sua construção analógica mais robusta.
[0026] Além disso, a interface PHY 225 pode incluir uma pista unidirecional para receber um fluxo de dados seriais a partir de um serializador correspondente e uma pista unidirecional na interface PHY de SerDes 230, conforme transmitido através do canal de transmissão interna 245. O PLL 250 funciona como um gerador de relógio compartilhado (CLK) e é transmitido através de uma faixa de relógio a partir da interface PHY de SerDes 230 através de um canal de transmissão no canal de transmissão interna 245 até uma faixa de relógio correspondente na interface PHY de SoC 225. Cada interface PHY 225 e 230 também pode incluir um circuito de distorção de relógio e divisor (DIV) correspondente para sua pista de relógio. Devido ao fato de o relógio vir da interface PHY SerDes 230, pode ser denotada como a interface PHY mestre, enquanto Que a interface PHY 264 pode ser denotada como a interface PHY escravo. Como observado anteriormente, ambas estas interfaces PHY também podem ser designadas como interface PHY “leve” devido à falta de geração de relógio e eliminação de equalização (ou equalização apenas rudimentar).
[0027] A interface PHY SerDes 230 pode ser simplificada ainda por eliminação de seu serializador e deserializador. Conforme mostrado na Figura 3, os fluxos de dados seriais a partir de uma matriz de SoC 305 podem, então, ser transmitidos ao longo das linhas bidirecionais em tal interface PHY de SerDes modificada 345, em um pacote de SoC 302. Uma vez que um BIST é um projeto de circuito digital, um circuito digital de sinal misto 335 que inclui um BIST para o teste de um SerDes analógico 350 na matriz de interface de SerDes 310 pode ser movido para a matriz de SoC 305. O controlador 215, circuito PCS 220, e a função de interface PHY de SoC 225, como discutido com relação à Figura 2A. Os fluxos de dados seriais recebidos nas linhas bidirecionais para a interface PHY de SerDes modificada 345 não mais necessitam de serialização, de modo que a via de transmissão em SerDes analógicas 350 Possa ser modificada conforme discutido acima com relação à Figura 2A pela exclusão de um serializador, embora a adaptação da taxa fosse necessária para adaptar múltiplos fluxos de dados seriais em um único fluxo de dados seriais acionados através do mesmo O caminho de transmissão restante consistindo em circuito de limitação 140, memórias intermediárias 125, e transmissor diferencial 130. O PLL 250 em SerDes analógicos 350 é compartilhado com a interface PHY de SoC 225, conforme discutido com relação à Figura 2B. O trajeto de recepção em SerDes analógicos 350 também é modificado em comparação com os SerDes analógicos 240 da Figura 2A pelo fato de que o cruzamento inverso pode ser omitido. A interface PHY de SerDes 345 realiza adaptação de taxa para quebrar o fluxo de dados seriais única que vem do classificador para os múltiplos fluxos de dados seriais distribuídas através da pluralidade de linhas bidirecionais. Os componentes restantes em SerDes analógicos 350 podem ser conforme discutido com relação a SerDes analógicas 240.
[0028] Um método de operação para um pacote de circuito de SoC será agora discutido com relação ao fluxograma da Figura 4. O método inclui um ato 400 de, em um primeiro circuito integrado que é embalado com um segundo circuito integrado em um pacote de circuito integrado, serializar uma primeira palavra digital a partir de um controlador em um primeiro fluxo de dados serializados responsivo a um relógio do segundo circuito integrado. A serialização de uma palavra de dados codificada a partir do controlador 110 (como codificado por circuito PCS220) em SoC, a interface PHY 225 é um exemplo de ação 402.
[0029] O método também inclui um ato 405 de transmitir o primeiro fluxo de dados serializados a partir do primeiro circuito integrado através de um canal de transmissão interna no pacote de circuito integrado para o segundo circuito integrado. A transmissão de dados serializados através das linhas bidirecionais na interface PHY de SoC 225 através do canal de transmissão correspondente no canal de transmissão interna 245 para o circuito de interface de SerDes 210 (ou310) é um exemplo de ação 405.
[0030] O método inclui ainda um ato 410 de deserializar o primeiro fluxo de dados serializados no segundo circuito integrado em uma segunda palavra digital. A deserialização dos fluxos de dados seriais a partir do canal de transmissão interna 245 na interface PHY SerDes 230 é um exemplo de procedimento 410. Inclui um ato 415 de serializar a segunda palavra digital em um segundo fluxo de dados serializados no segundo circuito integrado responsivo ao relógio. A serialização na via de transmissão em SerDes analógicas 240 é um exemplo de procedimento 415. Embora a serialização em ações 400 e 415 sejam ambas responsivas ao relógio, note que a serialização no ato 400 pode estar a uma taxa mais lenta devido ao uso de pistas múltiplas no canal de transmissão interna. Assim, a serialização no ato 400 pode ser responsiva a cada outro ciclo do relógio, ou a cada terceiro ciclo do relógio, e assim por diante. Em contraste, a serialização no ato 415 pode ser responsiva a cada ciclo do relógio uma vez que ela ocorre a uma taxa mais rápida.
[0031] Finalmente, o método inclui um ato 420 de transmitir o segundo fluxo de dados serializados a partir do segundo circuito integrado para um receptor externo. A transmissão pelo transmissor diferencial 130 em SerDes analógicas 240 é um exemplo de ação 420.
[0032] Como aqueles versados na técnica percebem agora e dependendo da aplicação específica à mão, muitas modificações, substituições e variações podem ser feitas em e nos materiais, aparelhos, configurações e métodos de utilização dos dispositivos da presente invenção sem se afastar do seu escopo. À luz disto, o escopo da presente invenção não deve ser limitado àqueles das modalidades específicas ilustradas e descritas aqui, já que são meramente exemplos dos mesmos, mas, ao invés disso, deve ser plenamente compatível com a das reivindicações anexas e seus equivalentes funcionais
Claims (14)
1. Pacote de circuito integrado, IC, de sistema em um chip, SoC, (200), caracterizadopelo fato de que compreende: uma matriz de SoC (205) incluindo: um controlador (215) configurado para gerar uma primeira palavra digital, e uma interface de camada física de SoC (225) configurada para serializar (400), sem qualquer equalização ou apenas com equalização rudimentar, a primeira palavra digital em um primeiro fluxo de dados serializados em resposta a um relógio recebido sobre um canal de transmissão interna (245); o canal de transmissão interna (245), em que o canal de transmissão interna (245) é para transmissão de dados entre a matriz de SoC (205) e uma matriz de interface de serializador-deserializador, SerDes (210); a matriz de interface de SerDes (210), em que a matriz de interface de SerDes inclui: uma interface de camada física de SerDes (230) configurada para receber o primeiro fluxo de dados serializados a partir do canal de transmissão interna (245) e para deserializar (410), sem qualquer equalização ou apenas com equalização rudimentar, o primeiro fluxo de dados serializados em uma segunda palavra digital, um serializador configurado para serializar (415) a segunda palavra digital em um segundo fluxo de dados serializados em resposta ao relógio, um transmissor diferencial (130) configurado para transmitir (420) o fluxo de dados serializados sobre um par de terminais de transmissão diferencial através de uma linha de transmissão externa para um receptor externo fora do pacote IC de SoC (200), e uma fonte de relógio (250) configurada para fornecer o relógio.
2. Pacote IC de SoC (200), de acordo com a reivindicação 1, caracterizadopelo fato de que o pacote IC de SoC (200) é um pacote sobre pacote, PoP, e o canal de transmissão interna (245) compreende uma pluralidade de interconexões entre um pacote inferior no PoP e um pacote superior no PoP.
3. Pacote IC de SoC (200), de acordo com a reivindicação 2, caracterizadopelo fato de que o pacote inferior é a matriz de SoC (205) e o pacote superior é a matriz de interface de SerDes (210).
4. Pacote IC de SoC (200), de acordo com a reivindicação 1, caracterizadopelo fato de que o pacote IC de SoC (200) é um pacote de matriz empilhada, e o canal de transmissão interna (245) compreende uma pluralidade de vias através de substrato se acoplando a partir de uma matriz inferior no pacote de matriz empilhada a uma matriz superior no pacote de matriz empilhada.
5. Pacote IC de SoC (200), de acordo com a reivindicação 1, caracterizadopelo fato de que a matriz de SoC (205) é disposta lado a lado com a matriz de interface de SerDes (210), e o canal de transmissão interna (245) compreende uma pluralidade de interconexões de camada metálica entre a matriz de interface de SerDes (210) e a matriz de SoC (205).
6. Pacote IC de SoC (200), de acordo com a reivindicação 1, caracterizadopelo fato de que a matriz de interface de SerDes (210) inclui adicionalmente um circuito de referência de lacuna de faixa e um regulador de evasão baixa, LDO.
7. Pacote IC de SoC (200), de acordo com a reivindicação 1, caracterizadopelo fato de que a fonte de relógio é um loop travado por fase, PLL.
8. Pacote IC de SoC (200), de acordo com a reivindicação 1, caracterizadopelo fato de que a matriz de interface de SerDes (210) inclui adicionalmente: um receptor diferencial (135) configurado para receber um fluxo de dados seriais diferenciais e emitir um terceiro fluxo de dados seriais, um amostrador configurado para amostrar o terceiro fluxo de dados seriais em resposta a um relógio recuperado a partir de um circuito de recuperação de dados de relógio, CDR, para fornecer um terceiro fluxo de dados seriais amostrado, e um deserializador configurado para deserializar o terceiro fluxo de dados seriais amostrado em uma terceira palavra digital; em que a interface de camada física de SerDes (230) é configurada adicionalmente para: serializar a terceira palavra digital em um quarto fluxo de dados serializados em resposta ao relógio, e transmitir o quarto fluxo de dados serializados para a matriz de SoC (205) sobre o canal de transmissão interna (245).
9. Método de operação do pacote de circuito integrado, IC, de sistema em um chip, SoC (200), conforme definido em qualquer uma das reivindicações 1 a 8, o método caracterizadopelo fato de que compreende: gerar, pelo controlador (215) incluído na matriz de SoC (205), uma primeira palavra digital; serializar (400), sem qualquer equalização ou apenas com equalização rudimentar, pela interface de camada física de SoC (225) incluída na matriz de SoC (205), a primeira palavra digital no primeiro fluxo de dados serializados em resposta a um relógio recebido sobre o canal de transmissão interna (245); transmitir (405), sobre o canal de transmissão interna (245), o primeiro fluxo de dados serializados a partir da matriz de SoC (205) para a matriz de interface de SerDes (210); deserializar (410), sem qualquer equalização ou apenas com equalização rudimentar, pela interface de camada física de SerDes (230) incluída na matriz de interface de SerDes (210), o primeiro fluxo de dados serializados na segunda palavra digital; serializar (415), pelo serializador incluído na matriz de interface de SerDes (210), a segunda palavra digital no segundo fluxo de dados serializados no segundo circuito integrado em resposta ao relógio; e transmitir (420) o segundo fluxo de dados serializados a partir da matriz de interface de SerDes (210) para o receptor externo através da linha de transmissão externa; e gerar, pela fonte de relógio (250) incluída na matriz de interface de SerDes (210), o relógio.
10. Método, de acordo com a reivindicação 9, caracterizadopelo fato de que compreende adicionalmente: em que o relógio é gerado utilizando um loop travado por fase.
11. Método, de acordo com a reivindicação 9, caracterizadopelo fato de que serializar (415) a segunda palavra digital compreende serializar a segunda palavra digital com equalização.
12. Método, de acordo com a reivindicação 9, caracterizadopelo fato de que compreende adicionalmente: deserializar um fluxo serial externo de dados a partir de um circuito integrado externo em uma terceira palavra digital na matriz de interface de SerDes (210); serializar a terceira palavra digital em um terceiro fluxo de dados serializados na matriz de interface de SerDes (210) em resposta ao relógio; transmitir o terceiro fluxo de dados serializados sobre o canal de transmissão interna (245) para a matriz de SoC (205); e deserializar o terceiro fluxo de dados serializados de volta para a terceira palavra digital na matriz de SoC (205) em resposta ao relógio.
13. Método, de acordo com a reivindicação 12, caracterizadopelo fato de que deserializar o fluxo serial externo de dados compreende deserializar o fluxo serial externo de dados com equalização, e deserializar o terceiro fluxo de dados serializados compreende deserializar o terceiro fluxo de dados serializados sem equalização.
14. Método, de acordo com a reivindicação 9, caracterizadopelo fato de que compreende adicionalmente codificar a primeira palavra digital na matriz de SoC (205) usando um circuito de subcamada de codificação física, PCS (220).
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