KR101983164B1 - 전력 반도체 패키지 및 그 제조 방법 - Google Patents

전력 반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR101983164B1
KR101983164B1 KR1020130160654A KR20130160654A KR101983164B1 KR 101983164 B1 KR101983164 B1 KR 101983164B1 KR 1020130160654 A KR1020130160654 A KR 1020130160654A KR 20130160654 A KR20130160654 A KR 20130160654A KR 101983164 B1 KR101983164 B1 KR 101983164B1
Authority
KR
South Korea
Prior art keywords
package
substrate
cavity
lead frame
power semiconductor
Prior art date
Application number
KR1020130160654A
Other languages
English (en)
Other versions
KR20150072939A (ko
Inventor
명준우
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020130160654A priority Critical patent/KR101983164B1/ko
Publication of KR20150072939A publication Critical patent/KR20150072939A/ko
Application granted granted Critical
Publication of KR101983164B1 publication Critical patent/KR101983164B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명의 일 실시예에 따른 전력 반도체 패키지는 제 1 소자가 실장된 기판, 상기 제 1 소자, 상기 기판을 감싸며, 상기 기판의 일부가 노출되도록 형성된 캐비티를 포함하는 몰딩부, 및 일단이 상기 기판과 접합되며, 타단이 상기 몰딩부 외부로 돌출된 리드프레임을 포함하는 제 1 패키지, 제 2 소자가 실장된 매립 리드프레임, 상기 제 2 소자, 상기 매립 리드프레임을 감싸도록 형성된 몰딩부, 및 일단이 상기 매립 리드프레임과 이격되며, 타단이 상기 몰딩부 외부로 돌출된 돌출 리드프레임을 포함하는 제 2 패키지를 포함하며, 상기 제 2 패키지는 상기 제 1 패키지 캐비티에 삽입될 수 있다.

Description

전력 반도체 패키지 및 그 제조 방법{Power Semi-Conductor package and Method of Manufacturing for the same}
본 발명은 전력 반도체 패키지 및 그 제조 방법에 관한 것이다.
에너지 효율 규제에 따라 전력변환 및 에너지 효율에 대한 관심이 높아지고 있다. 전력반도체 패키지는 전력변환 효율의 극대화뿐만 아니라 시장의 요구에 따라 소형화, 고방열, 고신뢰성 등이 요구 되어지고 있다. 최근 전력반도체 패키지의 응용이 다양화 되면서 전력반도체 패키지의 정격과 형태에 대한 다양한 요구가 있다. 예를 들어 1200V-100A 이하의 제품은 저전력보다는 높은 절연특성과 방열특성이 요구되어 지지만 실장되는 소자의 크기가 대전력용 제품에 비해 상당히 작기 때문에 방열기판만 잘 고려한다면 굳이 패키지 코스트가 높은 하우징 구조를 채택할 이유가 없다. 따라서 이러한 다양한 요구를 충족시키기 위해서는 안정된 특성의 전력반도체 소자 확보와 더불어 전력 반도체 패키지의 전기적 연결, 방열설계, 구조설계 등이 함께 고려된 새로운 구조의 전력반도체 패키지의 개발이 필요하다.
일본 공개 특허 공보 2010-114141
본 발명은 반도체 패키지 내부에 다른 반도체 패키지를 삽입 시킴으로서, 각각의 반도체 패키지를 따로 제작하여, 양품만을 결합시켜 만든 전력 반도체 패키지 및 그 제조 방법을 제공하는 데에 있다.
본 발명의 일 실시예에 따른 전력 반도체 패키지는 제 1 소자가 실장된 기판, 상기 제 1 소자, 상기 기판을 감싸며, 상기 기판의 일부가 노출되도록 형성된 캐비티를 포함하는 제 1 몰딩부, 및 일단이 상기 기판과 접합되며, 타단이 상기 제 1 몰딩부 외부로 돌출된 리드프레임을 포함하는 제 1 패키지, 제 2 소자가 실장된 매립 리드프레임, 상기 제 2 소자, 상기 매립 리드프레임을 감싸도록 형성된 제 2 몰딩부, 및 일단이 상기 매립 리드프레임과 이격되며, 타단이 상기 제 2 몰딩부 외부로 돌출된 돌출 리드프레임을 포함하는 제 2 패키지를 포함하며, 상기 제 2 패키지는 상기 제 1 패키지 캐비티에 삽입될 수 있다.
상기 제 2 패키지는 상기 캐비티 측벽으로부터 이격되도록 형성될 수 있다.
상기 돌출 리드프레임은 상기 기판과 전기적으로 연결될 수 있다.
상기 캐비티는 비전도성 에폭시(Epoxy) 또는 실리콘(Silicon)으로 더 채워질 수 있다.
상기 기판은 절연층 및 접속패드를 포함할 수 있다.
상기 제 1 소자, 리드프레임, 기판 중 적어도 둘 이상을 전기적으로 연결시키는 제 1 와이어를 포함할 수 있다.
상기 제 2 소자와 상기 돌출 리드프레임을 전기적으로 연결시키는 제 2 와이어를 포함할 수 있다.
상기 기판은 제 1 패키지 또는 제 2 패키지 중 어느 하나가 다른 하나 보다 더 높게 위치되도록 단차를 가질 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법은 제 1 소자가 형성된 기판을 준비하는 단계, 상기 기판 양 측에 리드프레임을 형성하는 단계, 상기 제 1 소자, 상기 기판을 감싸며, 상기 기판의 일부가 노출되도록 캐비티를 갖는 몰딩부를 형성하여 제 1 패키지를 형성하는 단계, 상기 리드프레임을 트림(trim), 포밍(forming) 하여 구부리는 단계, 상기 제 1 패키지의 캐비티에 제 2 패키지를 삽입하는 단계를 포함하며, 상기 제 2 패키지는 제 2 소자가 실장된 매립 리드프레임, 상기 제 2 소자, 상기 매립 리드프레임을 감싸도록 형성된 제 2 몰딩부, 및 일단이 상기 매립 리드프레임과 이격되며, 타단이 상기 제 2 몰딩부 외부로 돌출된 돌출 리드프레임을 포함할 수 있다.
상기 캐비티를 갖는 몰딩부를 형성하는 단계는 하부 금형에 기판을 안착시키는 단계, 돌출부를 갖는 상부 금형을 상기 하부 금형 상에 상기 돌출부가 상기 기판 상부와 맞닿도록 위치시키는 단계, 몰딩재를 주입하는 단계, 상기 금형을 제거하는 단계를 포함할 수 있다.
상기 리드프레임을 형성하는 단계 이후에, 상기 제 1 소자, 리드프레임, 기판 중 적어도 둘 이상을 전기적으로 연결하는 제 1 와이어를 형성하는 단계를 포함할 수 있다.
상기 캐비티에 제 2 패키지를 삽입하는 단계 이전에, 상기 캐비티 노출된 기판 상에 접착재를 형성하는 단계를 더 포함 할 수 있다.
상기 제 2 패키지를 삽입하는 단계 이후에, 상기 캐비티는 비전도성 에폭시 또는 실리콘으로 채우는 단계를 더 포함할 수 있다.
상기 제 2 패키지를 삽입하는 단계에서, 상기 제 2 패키지는 상기 캐비티 측벽으로부터 이격되도록 형성될 수 있다.
상기 제 2 패키지를 삽입하는 단계에서, 상기 돌출 리드프레임은 상기 기판과 전기적으로 연결될 수 있다.
상기 기판은 절연층 및 접속패드를 포함할 수 있다.
상기 제 2 소자와 상기 돌출 리드프레임을 전기적으로 연결시키는 와이어를 포함할 수 있다.
상기 기판은 제 1 패키지 또는 제 2 패키지 중 어느 하나가 다른 하나 보다 더 높게 위치되도록 단차를 가질 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일 실시예에 따른 전력 반도체 패키지는 반도체 패키지 내부에 반도체 패키지를 삽입시키는 패키지 구조로서, 각각의 반도체 패키지를 따로 제작 하여 테스트 후, 양품만을 결합시키기 때문에 반도체 패키지의 완성 수율을 향상 시킬 수 있다.
또한, 소자의 기능별로 패키지에 분리하여 만듬으로써, 공정이 간단해 질 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 전력 반도체 패키지 단면도이다.
도 2는 본 발명의 제 2 실시예에 따른 전력 반도체 패키지 단면도이다.
도 3은 본 발명의 제 3 실시예에 따른 전력 반도체 패키지 단면도이다.
도 4는 본 발명의 제 4 실시예에 따른 전력 반도체 패키지 단면도이다.
도 5 내지 도 12는 본 발명의 다른 실시예에 따른 전력 반도체 패키지 공정 흐름도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
전력 반도체 패키지
제 1 실시예
도 1은 본 발명의 제 1 실시예에 따른 전력 반도체 패키지 단면도이다.
도 1에 도시된 바와 같이, 전력 반도체 패키지(1000)는 제 1 소자(110)가 실장된 기판(100), 상기 제 1 소자(110), 상기 기판(100)을 감싸며, 상기 기판(100)의 일부가 노출되도록 형성된 캐비티(141)를 포함하는 제 1 몰딩부(140), 및 일단이 상기 기판과 접합되며, 타단이 상기 제 1 몰딩부(140) 외부로 돌출된 리드프레임(121,122)을 포함하는 제 1 패키지, 제 2 소자(210)가 실장된 매립 리드프레임(220), 상기 제 2 소자(210), 상기 매립 리드프레임(220)을 감싸도록 형성된 제 2 몰딩부(240), 및 일단이 상기 매립 리드프레임(220)과 이격되며, 타단이 상기 제 2 몰딩부(240) 외부로 돌출된 돌출 리드프레임(221,222)을 포함하는 제 2 패키지를 포함하며, 상기 제 2 패키지는 상기 제 1 패키지 캐비티에 삽입될 수 있다.
기판(100)은 금속판, 상기 금속판의 일면에 형성된 절연층(101) 및 절연층(101) 상에 형성된 접속패드(102)로 이루어 질 수 있다.
이때, 상기 금속판은 비교적 저가로 손쉽게 얻을 수 있는 금속재료일 뿐 아니라 열전도도를 갖는 알루미늄(Al) 또는 알루미늄 합금(Al alloy)으로 이루어 질 수 있으나, 특별히 이에 한정되는 것은 아니며, 열전도도를 갖는 금속이라면 어느 것이든 사용 가능하다.
상기 접속패드(102)는 소자, 리드프레임과 접속될 수 있다.
상술한 바와 같이, 금속판으로 이루어진 기판(100)을 예시로 하고 있으나, 특별히 이에 한정 되는 것은 아니며, 예를 들어 양극산화층을 갖는 금속기판, 인쇄회로기판(Printed Circuit Board), 세라믹 기판 등을 포함할 수 있다.
본 실시예에서는 상기 제 1 패키지에 형성된 제 1 소자(110)로서, IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode) 등과 같이 발열량이 큰 전력소자를 형성 하였으나, 소자의 기능에 따른 분류는 특별히 한정되지 않는다.
이때, 상기 기판(100)과 상기 제 1 소자(110) 및 상기 리드프레임(121,122) 사이에 접착재가 개재될 수 있다. 상기 접착재는 열을 효과적으로 방출하기 위하여 열 전도율이 상대적으로 높은 솔더(solder) 또는 전도성 에폭시(epoxy)로 이루어 질 수 있으나, 특별히 이에 한정되는 것은 아니다.
그리고, 상기 제 1 소자(110), 상기 리드프레임(121) 및 상기 기판(100)과 적어도 둘 이상이 전기적으로 연결 되도록 제 1 와이어(130)가 형성될 수 있다.
여기서, 상기 제 1 와이어(130)로는 알루미늄(Al), 금(Au), 구리(Cu) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니며, 일반적으로는 전력소자인 반도체 부품으로 고전압의 정격전압을 인가하는 와이어로는 알루미늄(Al)을 사용할 수 있다.
또한, 상기 제 1 소자(100), 상기 리드프레임(121,122)의 일부를 덮도록 상기 기판(100)상에 캐비티(141)를 갖는 몰딩부(140)가 형성될 수 있다.
이때, 상기 제 1몰딩부(140)로는 실리콘 겔(silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
구체적으로, 상기 캐비티(141)는 상기 제 2 패키지가 상기 기판(100)과 접합되도록 상기 기판(100)의 일부가 노출되도록 형성될 수 있다.
그리고, 상기 캐비티(141)에 상기 제 2 패키지를 형성할 수 있다.
여기서, 상기 제 2 패키지의 돌출 리드프레임(221,222)이 접합되는 상기 기판(100)의 접속패드(102) 상에 에폭시(epoxy) 또는 솔더(solder)가 접착재(250) 역할로서 개재될 수 있다. 즉, 상기 제 2 패키지의 돌출 리드프레임(221,222)이 기판과 접함으로써, 상기 돌출 리드프레임(221,222)의 높이만큼 제 2 패키지의 제 2몰딩부(240)이 기판으로부터 이격될 수 있으며, 이때, 제 2 패키지 제 2몰딩부(240) 상면부가 제 1 패키지 제 1몰딩부(140) 상면부와 동일선상에 위치되거나, 더 낮게 위치 될 수 있다.
또한, 상기 돌출 리드프레임(221,222)은 상기 캐비티(141) 측벽으로부터 이격되어 형성될 수 있다.
여기서, 상기 제 2 패키지의 매립 리드프레임(220) 및 제 2 소자(210) 또한 기판으로부터 이격될 수 있다.
또한, 상기 제 2 소자(210)과 돌출 리드프레임(221,222)와 전기적으로 연결 하기 위한 제 2 와이어(230)가 형성될 수 있다.
한편, 이와 같은 구조와 달리, 상기 제 2소자(210)가 실장된 매립 리드프레임(220)이 기판과 접합 될 수 있다. 이로 인해, 상기 돌출 리드프레임(221,222)이 삭제된 구조 일 수 있다.
또한, 상기 제 1 패키지의 리드프레임(122)가 상기 캐비티(141) 내부에 형성되는 구조도 가능할 수 있다.
제 2 실시예
도 2는 본 발명의 제 2 실시예에 따른 전력 반도체 패키지의 단면도이다.
제 2 실시예에서는 상기 상술한 제 1 실시예와 동일한 구성부를 제외한 나머지 구성부에 대해서 설명할 것이다. 또한, 상기 상술한 제 1 실시에와 동일 한 구성부는 제 2 실시예에서도 동일한 부호를 부여할 것이다.
도 2에 도시된 바와 같이, 전력 반도체 패키지(2000)는 제 1 소자(110)가 실장된 기판(100), 상기 제 1 소자(110), 상기 기판(100)을 감싸며, 상기 기판(100)의 일부가 노출되도록 형성된 캐비티(141)를 포함하는 제 1 몰딩부(140), 및 일단이 상기 기판과 접합되며, 타단이 상기 제 1 몰딩부(140) 외부로 돌출된 리드프레임(121,122)을 포함하는 제 1 패키지, 제 2 소자(210)가 실장된 매립 리드프레임(220), 상기 제 2 소자(210), 상기 매립 리드프레임(220)을 감싸도록 형성된 제 2 몰딩부(240), 및 일단이 상기 매립 리드프레임(220)과 이격되며, 타단이 상기 제 2 몰딩부(240) 외부로 돌출된 돌출 리드프레임(221,222)을 포함하는 제 2 패키지를 포함하며, 상기 제 2 패키지는 상기 제 1 패키지 캐비티에 삽입될 수 있다.
도 2를 참조하면, 상기 캐비티(141)에서 제 2 패키지가 형성된 부분을 제외한 나머지 부분에 실리콘(Silicon) 수지 또는 비전도성 에폭시(Epoxy)로 채워 질 수 있으나 특별히 이에 한정되는 것은 아니다.
이로 인해, 외부 충격으로부터 소자를 보호할 수 있으며, 수분 흡습 경로 차단으로 인한 패키지의 신뢰성이 향상 될 수 있다.
제 3 실시예
도 3은 본 발명의 제 3 실시예에 따른 전력 반도체 패키지 단면도이다.
제 3 실시예에서는 상기 상술한 제 1 실시예와 동일한 구성부를 제외한 나머지 구성부에 대해서 설명할 것이다. 또한, 상기 상술한 제 1 실시에와 동일 한 구성부는 제 3 실시예에서도 동일한 부호를 부여할 것이다.
도 3에 도시된 바와 같이, 전력 반도체 패키지(3000)는 제 1 소자(110)가 실장된 기판(100), 상기 제 1 소자(110), 상기 기판(100)을 감싸며, 상기 기판(100)의 일부가 노출되도록 형성된 캐비티(141)를 포함하는 제 1 몰딩부(140), 및 일단이 상기 기판과 접합되며, 타단이 상기 제 1 몰딩부(140) 외부로 돌출된 리드프레임(121,122)을 포함하는 제 1 패키지, 제 2 소자(210)가 실장된 매립 리드프레임(220), 상기 제 2 소자(210), 상기 매립 리드프레임(220)을 감싸도록 형성된 제 2 몰딩부(240), 및 일단이 상기 매립 리드프레임(220)과 이격되며, 타단이 상기 제 2 몰딩부(240) 외부로 돌출된 돌출 리드프레임(221,222)을 포함하는 제 2 패키지를 포함하며, 상기 제 2 패키지는 상기 제 1 패키지 캐비티에 삽입될 수 있다.
상기 기판(100)의 형태는 단차부(A)를 갖는 형태 일 수 있다.
이는 전체 패키지 크기를 줄이기 위함이며, 상기 단차부(A)의 형태 및 두께는 특별히 한정되지 않는다.
또한, 본 실시예에서는, 단차부(A) 보다 낮은 기판(100)에 제 1 소자(110)로서, 상기 제 1 소자(110)는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode) 등과 같이 발열량이 큰 전력소자를 형성하였다.
높이가 낮은 기판(100)에 의해 상기 제 1 소자(110)에서 발생하는 열이 외부로 방출될 수 있는 패스(path)를 짧게 하여, 열 방출을 효과적으로 할 수 있다.
제 4 실시예
도 4는 본 발명의 제 4 실시예에 따른 전력 반도체 패키지 단면도이다.
제 4 실시예에서는 상기 상술한 제 1 실시예와 동일한 구성부를 제외한 나머지 구성부에 대해서 설명할 것이다. 또한, 상기 상술한 제 1 실시에와 동일 한 구성부는 제 1 실시예에서도 동일한 부호를 부여할 것이다.
도 4에 도시된 바와 같이, 전력 반도체 패키지(4000)는 제 1 소자(110)가 실장된 기판(100), 상기 제 1 소자(110), 상기 기판(100)을 감싸며, 상기 기판(100)의 일부가 노출되도록 형성된 캐비티(141)를 포함하는 제 1 몰딩부(140), 및 일단이 상기 기판과 접합되며, 타단이 상기 제 1 몰딩부(140) 외부로 돌출된 리드프레임(121,122)을 포함하는 제 1 패키지, 제 2 소자(210)가 실장된 매립 리드프레임(220), 상기 제 2 소자(210), 상기 매립 리드프레임(220)을 감싸도록 형성된 제 2 몰딩부(240), 및 일단이 상기 매립 리드프레임(220)과 이격되며, 타단이 상기 제 2 몰딩부(240) 외부로 돌출된 돌출 리드프레임(221,222)을 포함하는 제 2 패키지를 포함하며, 상기 제 2 패키지는 상기 제 1 패키지 캐비티에 삽입될 수 있다.
상기 기판(100)의 형태는 단차부(A)를 갖는 형태 일 수 있다.
이는 전체 패키지 크기를 줄이기 위함이며, 상기 단차부(A)의 형태 및 두께는 특별히 한정되지 않는다.
또한, 본 실시예에서는, 단차부(A) 보다 낮은 기판(100)에 제 1 소자(110)로서, 상기 제 1 소자(110)는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode) 등과 같이 발열량이 큰 전력소자를 형성하였다.
높이가 낮은 기판(100)에 의해 상기 제 1 소자(110)에서 발생하는 열이 외부로 방출될 수 있는 패스(path)를 짧게 하여, 열 방출을 효과적으로 할 수 있다.
도 4를 참조하면, 상기 캐비티(141)에서 제 2 패키지가 형성된 부분을 제외한 나머지 부분에 실리콘(Silicon) 수지 또는 비전도성 에폭시(Epoxy)로 채워 질 수 있으나 특별히 이에 한정되는 것은 아니다.
이로 인해, 외부 충격으로부터 소자를 보호할 수 있으며, 수분 흡습 경로 차단으로 인한 패키지의 신뢰성이 향상 될 수 있다.
전력 반도체 패키지 제조 방법
도 5 내지 도 13은 본 발명의 다른 실시예에 따른 전력 반도체 패키지 제조 방법의 공정 흐름도이다.
도 5에 도시한 바와 같이, 제 1 소자(110)가 형성된 기판(100)을 준비한다.
기판(100)은 금속판, 상기 금속판의 일면에 형성된 절연층(101) 및 절연층(101) 상에 형성된 접속패드(102)로 이루어 질 수 있다.
이때, 상기 금속판은 비교적 저가로 손쉽게 얻을 수 있는 금속재료일 뿐 아니라 열전도도를 갖는 알루미늄(Al) 또는 알루미늄 합금(Al alloy)으로 이루어 질 수 있으나, 특별히 이에 한정되는 것은 아니며, 열전도도를 갖는 금속이라면 어느 것이든 사용 가능하다.
상술한 바와 같이, 금속판으로 이루어진 기판(100)을 예시로 하고 있으나, 특별히 이에 한정 되는 것은 아니며, 예를 들어 양극산화층을 갖는 금속기판, 인쇄회로기판(Printed Circuit Board), 세라믹 기판 등을 포함할 수 있다.
상기 기판(100)의 형태는 단차부(A)를 갖는 형태 일 수 있다.
이는 전체 패키지 크기를 줄이기 위함이며, 상기 단차부(A)의 형태 및 두께는 특별히 한정되지 않는다.
본 실시예에서는 상기 제 1 패키지에 형성된 제 1 소자(110)로서, IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode) 등과 같이 발열량이 큰 전력소자를 형성 하였으나, 소자의 기능에 따른 분류는 특별히 한정되지 않는다.
도 6에 도시한 바와 같이, 상기 기판(100) 양측에 리드프레임(121,122)을 형성 할 수 있다. 본 실시예에서는 양측 모두에 리드프레임(121,122)을 형성하였으나, 특별히 한정하지 않는다.
이때, 상기 기판(100)과 상기 제 1 소자(110) 및 상기 리드프레임(121,122) 사이에 접착재가 개재될 수 있다. 상기 접착재는 열을 효과적으로 방출하기 위하여 열 전도율이 상대적으로 높은 솔더(solder) 또는 전도성 에폭시(epoxy)로 이루어 질 수 있으나, 특별히 이에 한정되는 것은 아니다.
그리고, 상기 제 1 소자(110), 상기 리드프레임(121) 및 상기 기판(100)과 적어도 둘 이상이 전기적으로 연결 되도록 제 1 와이어(130)가 형성될 수 있다.
여기서, 상기 제 1 와이어(130)로는 알루미늄(Al), 금(Au), 구리(Cu) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니며, 일반적으로는 전력소자인 반도체 부품으로 고전압의 정격전압을 인가하는 와이어로는 알루미늄(Al)을 사용할 수 있다.
도 7에 도시한 바와 같이, 돌출부(303)를 갖는 상부 금형(301) 및 하부 금형(302)을 준비한다.
이후에, 상기 기판(100)을 상기 하부 금형(302) 내부에 안착시킨다.
이때, 상기 돌출부(303)가 기판(100) 상부에 맞닿도록 상기 상부 금형(301)을 위치 시킬 수 있다.
도 8에 도시한 바와 같이, 상기 금형(301,302)에 몰딩재를 주입한다.
여기서, 상기 제 1몰딩부(140)로는 실리콘 겔(silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 9에 도시한 바와 같이, 상기 상부 금형(301) 및 하부 금형(302)을 제거하여 캐비티(141)를 갖는 제 1 몰딩부(140)를 형성할 수 있다.
이때, 상기 캐비티(141)는 기판(100)의 일부를 노출시키도록 형성될 수 있다.
도 10에 도시한 바와 같이, 상기 리드프레임(121,122)를 트림(trim) 및 포밍(forming)하여, 제 1 패키지를 형성할 수 있다.
다음으로, 상기 형성된 제 1 패키지의 캐비티(141)의 노출된 기판(100) 상에 접착재(250)를 개재할 수 있다.
여기서, 상기 접착재(250)로서, 에폭시(Epoxy) 또는 솔더(Solder)를 사용할 수 있으나, 특별히 이를 한정하는 것은 아니다.
이때, 상기 접착재(250)가 형성되는 위치는 후에 상술할 제 2 패키지가 형성될 위치에 대응되는 위치일 수 있다.
도 11에 도시한 바와 같이, 상기 캐비티(141)에 제 2 패키지를 삽입할 수 있다. 본 실시예에서는, 상기 제 2패키지 삽입 시 픽업툴(Pick??up tool)을 이용하였으나, 삽입 방법으로 이를 한정하는 것은 아니다.
그리고, 상기 사용하는 제 2 패키지는 패키지 제조 후, 양품 테스트(test)가 진행된 양품일 수 있다.
이로 인해, 양품만을 결합시키기 때문에 반도체 패키지의 완성 수율을 향상 시킬 수 있다.
상술한 바와 같이, 상기 제 2 패키지는 제 2 소자(210)가 실장된 매립 리드프레임(220), 상기 제 2 소자(210), 상기 매립 리드프레임(220)을 감싸도록 형성된 제 2 몰딩부(240), 및 일단이 상기 매립 리드프레임(220)과 이격되며, 타단이 상기 제 2 몰딩부(240) 외부로 돌출된 돌출 리드프레임(221,222)을 포함할 수 있다.
도 12에 도시한 바와 같이, 상기 제 1 패키지 내부에 상기 제 2 패키지를 형성할 수 있다.
여기서, 상기 제 2 패키지의 돌출 리드프레임(221,222)이 기판과 접함으로써, 상기 돌출 리드프레임(221,222)의 높이만큼 제 2 패키지의 제 2 몰딩부(240)이 기판으로부터 이격될 수 있으며, 이때, 제 2 패키지 제 2몰딩부(240) 상면부가 제 1 패키지 제 1몰딩부(140) 상면부와 동일선상에 위치되거나, 더 낮게 위치 될 수 있다.
또한, 상기 돌출 리드프레임(221,222)은 상기 캐비티(141) 측벽으로부터 이격되어 형성될 수 있다.
여기서, 상기 제 2 패키지의 매립 리드프레임(220) 및 제 2 소자(210) 또한 기판으로부터 이격될 수 있다.
또한, 상기 제 2 소자(210)과 돌출 리드프레임(221,222)와 전기적으로 연결 하기 위한 제 2 와이어(230)가 형성될 수 있다.
한편, 이와 같은 구조와 달리, 상기 제 2소자(210)가 실장된 매립 리드프레임(220)이 기판과 접합 될 수 있다. 이로 인해, 상기 돌출 리드프레임(221,222)이 삭제된 구조 일 수 있다.
또한, 상기 제 1 패키지의 리드프레임(122)가 상기 캐비티(141) 내부에 형성되는 구조도 가능할 수 있다.
그리고, 상기 캐비티(141)에서 제 2 패키지가 형성된 부분을 제외한 나머지 부분에 실리콘(Silicon) 수지 또는 비전도성 에폭시(Epoxy)로 채워 질 수 있으나, 특별히 이에 한정되는 것은 아니다.
이로 인해, 외부 충격으로부터 소자를 보호할 수 있으며, 수분 흡습 경로 차단으로 인한 패키지의 신뢰성이 향상 될 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
1000, 2000, 3000, 4000 : 전력 반도체 패키지
100 : 기판
101 : 절연층
102 : 접속패드
110 : 제 1 소자
121, 122 : 리드프레임
130 : 제 1 와이어
140 : 제 1 몰딩부
141 : 몰딩부 캐비티
210 : 제 2 소자
220 : 매립 리드프레임
221, 222 : 돌출 리드프레임
230 : 제 2 와이어
240 : 제 2 몰딩부
250 : 접착재
301 : 상부 금형
302 : 하부 금형
303 : 금형 돌출부

Claims (18)

  1. 제 1 소자가 실장된 기판, 상기 제 1 소자, 상기 기판을 감싸며, 상기 기판의 일부가 노출되도록 형성된 캐비티를 포함하는 제 1 몰딩부, 및 일단이 상기 기판과 접합되며, 타단이 상기 제 1 몰딩부 외부로 돌출된 리드프레임을 포함하는 제 1 패키지;
    제 2 소자가 실장된 매립 리드프레임, 상기 제 2 소자, 상기 매립 리드프레임을 감싸도록 형성된 제 2 몰딩부, 및 일단이 상기 매립 리드프레임과 이격되며, 타단이 상기 제 2 몰딩부 외부로 돌출된 돌출 리드프레임을 포함하는 제 2 패키지;
    를 포함하며,
    상기 제 2 패키지는 상기 제 1 패키지의 캐비티에 삽입되며,
    상기 제 2 패키지의 상기 제 2몰딩부 상면부가 상기 제 1 패키지의 상기 제 1몰딩부 상면부와 동일선상에 위치되거나, 더 낮게 위치하는 전력 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제 2 패키지는 상기 캐비티 측벽으로부터 이격되도록 형성된 전력 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 돌출 리드프레임은 상기 기판과 전기적으로 연결되는 전력 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 캐비티는 비전도성 에폭시(Epoxy) 또는 실리콘(Silicon)으로 더 채워지는 전력 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 기판은 절연층 및 접속패드를 포함하는 전력 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 제 1 소자, 리드프레임, 기판 중 적어도 둘 이상을 전기적으로 연결시키는 제 1 와이어;
    를 포함하는 전력 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 제 2 소자와 상기 돌출 리드프레임을 전기적으로 연결시키는 제 2 와이어;
    를 포함하는 전력 반도체 패키지.
  8. 청구항 1에 있어서,
    상기 기판은 제 1 패키지 또는 제 2 패키지 중 어느 하나가 다른 하나 보다 더 높게 위치되도록 단차를 갖는 전력 반도체 패키지.
  9. 제 1 소자가 형성된 기판을 준비하는 단계;
    상기 기판 양 측에 리드프레임을 형성하는 단계;
    상기 제 1 소자, 상기 기판을 감싸며, 상기 기판의 일부가 노출되도록 캐비티를 갖는 몰딩부를 형성하여 제 1 패키지를 형성하는 단계;
    상기 리드프레임을 트림(trim), 포밍(forming) 하여 구부리는 단계;
    상기 제 1 패키지의 캐비티에 제 2 패키지를 삽입하는 단계;
    를 포함하며,
    상기 제 2 패키지는 제 2 소자가 실장된 매립 리드프레임, 상기 제 2 소자, 상기 매립 리드프레임을 감싸도록 형성된 제 2 몰딩부, 및 일단이 상기 매립 리드프레임과 이격되며, 타단이 상기 제 2 몰딩부 외부로 돌출된 돌출 리드프레임을 포함하고,
    상기 제 2 패키지의 상기 제 2몰딩부 상면부가 상기 제 1 패키지의 상기 캐비티를 갖는 몰딩부 상면부와 동일선상에 위치되거나, 더 낮게 위치하는 전력 반도체 패키지 제조 방법.
  10. 청구항 9에 있어서,
    상기 캐비티를 갖는 몰딩부를 형성하는 단계는
    하부 금형에 기판을 안착시키는 단계;
    돌출부를 갖는 상부 금형을 상기 하부 금형 상에 상기 돌출부가 상기 기판 상부와 맞닿도록 위치시키는 단계;
    몰딩재를 주입하는 단계;
    상기 금형을 제거하는 단계;
    를 포함하는 전력 반도체 패키지 제조 방법.
  11. 청구항 9에 있어서,
    상기 리드프레임을 형성하는 단계 이후에,
    상기 제 1 소자, 리드프레임, 기판 중 적어도 둘 이상을 전기적으로 연결하는 제 1 와이어를 형성하는 단계;
    를 포함하는 전력 반도체 패키지 제조 방법.
  12. 청구항 9에 있어서,
    상기 캐비티에 제 2 패키지를 삽입하는 단계 이전에,
    상기 캐비티 노출된 기판 상에 접착재를 형성하는 단계;
    를 더 포함하는 전력 반도체 패키지 제조 방법.
  13. 청구항 9에 있어서,
    상기 제 2 패키지를 삽입하는 단계 이후에,
    상기 캐비티는 비전도성 에폭시 또는 실리콘으로 채우는 단계;
    를 더 포함하는 전력 반도체 패키지 제조 방법.
  14. 청구항 9에 있어서,
    상기 제 2 패키지를 삽입하는 단계에서,
    상기 제 2 패키지는 상기 캐비티 측벽으로부터 이격되도록 형성된 전력 반도체 패키지 제조 방법.
  15. 청구항 9에 있어서,
    상기 제 2 패키지를 삽입하는 단계에서,
    상기 돌출 리드프레임은 상기 기판과 전기적으로 연결되는 전력 반도체 패키지 제조 방법.
  16. 청구항 9에 있어서,
    상기 기판은 절연층 및 접속패드를 포함하는 전력 반도체 패키지 제조 방법.
  17. 청구항 9에 있어서,
    상기 제 2 소자와 상기 돌출 리드프레임을 전기적으로 연결시키는 와이어;
    를 포함하는 전력 반도체 패키지 제조 방법.
  18. 청구항 9에 있어서,
    상기 기판은 제 1 패키지 또는 제 2 패키지 중 어느 하나가 다른 하나 보다 더 높게 위치되도록 단차를 갖는 전력 반도체 패키지 제조 방법.
KR1020130160654A 2013-12-20 2013-12-20 전력 반도체 패키지 및 그 제조 방법 KR101983164B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130160654A KR101983164B1 (ko) 2013-12-20 2013-12-20 전력 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130160654A KR101983164B1 (ko) 2013-12-20 2013-12-20 전력 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20150072939A KR20150072939A (ko) 2015-06-30
KR101983164B1 true KR101983164B1 (ko) 2019-08-28

Family

ID=53518777

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130160654A KR101983164B1 (ko) 2013-12-20 2013-12-20 전력 반도체 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101983164B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165425A (ja) * 2005-12-12 2007-06-28 Mitsubishi Electric Corp 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3233507B2 (ja) * 1993-08-13 2001-11-26 株式会社東芝 半導体装置
JP2010114141A (ja) 2008-11-04 2010-05-20 Sharp Corp 受光・発光一体型光半導体装置および電子機器
KR101321282B1 (ko) * 2011-06-17 2013-10-28 삼성전기주식회사 전력 모듈 패키지 및 이를 구비한 시스템 모듈

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165425A (ja) * 2005-12-12 2007-06-28 Mitsubishi Electric Corp 半導体装置

Also Published As

Publication number Publication date
KR20150072939A (ko) 2015-06-30

Similar Documents

Publication Publication Date Title
US8698291B2 (en) Packaged leadless semiconductor device
US7582958B2 (en) Semiconductor package
CN104282641B (zh) 半导体装置
CN102820288B (zh) 功率模块及其制造方法
US20170148966A1 (en) Surface-Mountable Semiconductor Component and Method for Producing Same
US8575756B2 (en) Power package module with low and high power chips and method for fabricating the same
US9257376B2 (en) Semiconductor package and method of manufacturing the same
US20130249071A1 (en) Semiconductor device and method of assembling same
KR20150060036A (ko) 전력 반도체 모듈 및 그 제조 방법
CN104979297A (zh) 用于电子模块的基板以及制造用于电子模块的基板的方法
CN105633023A (zh) 半导体装置
JP6668393B2 (ja) ヒートスラグとリベットのないダイ取付領域とを有する半導体パッケージ
KR101388857B1 (ko) 반도체 패키지 및 반도체 패키지 제조 방법
KR101994727B1 (ko) 전력 모듈 패키지 및 그 제조방법
US9099451B2 (en) Power module package and method of manufacturing the same
US20230215788A1 (en) Power module and manufacturing method thereof, converter, and electronic device
US7221042B2 (en) Leadframe designs for integrated circuit plastic packages
KR101983164B1 (ko) 전력 반도체 패키지 및 그 제조 방법
US6696750B1 (en) Semiconductor package with heat dissipating structure
CN108735614B (zh) 半导体装置及半导体装置的制造方法
US10840172B2 (en) Leadframe, semiconductor package including a leadframe and method for forming a semiconductor package
CN110998832B (zh) 半导体装置以及半导体模块
CN108886034B (zh) 树脂封装型电力半导体装置的制造方法
KR20150061441A (ko) 패키지 기판 및 그 제조방법 및 그를 이용한 전력 모듈 패키지
CN212967687U (zh) 引线框架

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant