KR101981521B1 - 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법 및 소켓 가이드가 일체화된 반도체 디바이스의 테스트 소켓 - Google Patents

반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법 및 소켓 가이드가 일체화된 반도체 디바이스의 테스트 소켓 Download PDF

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(주)티에스이
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Abstract

본 발명은 반도체 디바이스를 테스트하기 위한 구성요소들의 정밀한 위치정렬을 통해 구성요소들 간의 공차를 현저히 줄이고, 이에 따라 테스트 시 디바이스의 단자(패키지 볼)의 손상을 억제할 수 있고, 더욱 작은 미세피치를 갖는 디바이스에 대해서도 신뢰성 있게 테스트할 수 있는 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법 및 소켓 가이드가 일체화된 반도체 디바이스의 테스트 소켓에 관한 것이다. 본 발명에 따르면, 반도체 디바이스의 테스트를 위한 테스트 소켓과 소켓 가이드를 일체화하는 방법으로서, 복수의 접착제 주입구멍을 갖는 소켓 가이드를 마련하는 소켓 가이드 마련 단계; 상기 소켓 가이드와 결합할 테스트 소켓을 마련하는 테스트 소켓 마련 단계; 상기 소켓 가이드와 테스트 소켓을 정렬하는 소켓 가이드-테스트 소켓 정렬 단계; 상기 정렬된 소켓 가이드와 테스트 소켓에서 상기 소켓 가이드의 접착제 주입구멍을 통해 접착제를 주입하는 접착제 주입 단계; 및 상기 접착제를 경화시켜 상기 소켓 가이드와 테스트 소켓을 일체화시키는 일체화 단계;를 포함하는 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법이 제공된다.

Description

반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법 및 소켓 가이드가 일체화된 반도체 디바이스의 테스트 소켓{METHOD FOR INTEGRALLY COUPLING TEST SOCKET AND SOCKET GUIDE FOR SEMI-CONDUCTOR DEVICE AND SEMI-CONDUCTOR TEST SOCKET FOR SEMI-CONDUCTOR DEVICE INTEGRATED WITH SOCKET GUIDE}
본 발명은 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법 및 소켓 가이드가 일체화된 반도체 디바이스의 테스트 소켓에 관한 것으로, 더욱 상세하게는 반도체 디바이스(반도체 패키지)를 테스트하기 위한 구성요소들의 정밀한 위치정렬을 통해 구성요소들 간의 공차를 현저히 줄이고, 이에 따라 테스트 시 반도체 디바이스의 단자의 손상을 억제할 수 있고, 더욱 작은 미세피치를 갖는 반도체 디바이스에 대해서도 신뢰성 있게 테스트할 수 있는 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법 및 소켓 가이드가 일체화된 반도체 디바이스의 테스트 소켓에 관한 것이다.
반도체 산업이 하루가 다르게 발전하면서 각각의 기능에 맞는 반도체 디바이스들을 하나로 합치는 복합화, 다기능화, 소형화 및 고성능화가 이루어지고 있고, 이에 따라 반도체 디바이스에서 이러한 역할을 충분히 수행할 수 있도록 입출력 핀들의 개수를 함께 증가시키고 있다.
이로 인해 반도체 디바이스의 전기적 특성, 기능적 특성 및 제품의 응답속도 등을 테스트하여 반도체 디바이스의 회로가 제대로 동작하는 지를 파악함으로써, 반도체 디바이스의 양품, 불량품을 선별하는 테스트 공정이 매우 중요하게 되었다.
일반적으로 제조가 완료된 반도체 디바이스의 불량 여부를 판단하기 위하여 전기적 테스트를 실시한다.
이러한 반도체 디바이스의 테스트에 있어, 일반적으로 테스트 소켓을 이용한 반도체 테스트는 상부로부터 반도체 디바이스가 삽입되어지는 인서트, 소켓 가이드, 테스트 소켓, 테스트 장치(테스터)의 순서로 정렬되어 테스트 소켓의 도전부(범프)가 반도체 디바이스의 단자(반도체 패키지의 볼)과 접촉되도록 하고, 테스트장치로부터 소정의 테스트 신호를 반도체 디바이스로 흘려보내 그 반도체 디바이스의 단락 여부를 판정하게 된다.
이와 같은 테스트장치와 반도체 디바이스는 서로 직접 접속되는 것이 아니라, 테스트 소켓이라는 매개수단을 이용하여 간접적으로 접속되게 된다.
종래 기술에 따른 테스트 소켓을 이용하여 반도체 디바이스를 테스트하기 위한 구성요소들과 이들 구성요소의 컨택 포지션 관계를 도 1 및 도 2를 참조하여 설명한다. 도 1은 종래 기술에 따른 반도체 디바이스를 테스트하기 위한 구성요소들 간의 위치정렬 관계를 나타내는 도면이고, 도 2는 도 1의 위치정렬 관계에서 0.25mm 미세피치의 디바이스에 대한 오차량을 시뮬레이션한 결과를 도식화하여 나타낸 도면이다.
도 1 및 도 2에 나타낸 바와 같이, 반도체 디바이스를 테스트하기 위한 구성요소들로서, 반도체 디바이스가 삽입되는 필름 타입의 인서트, 소켓 가이드, 테스트 소켓 그리고 테스트 장치(미도시)가 정렬되어 마련된다.
상기 필름 타입의 인서트는 센터(Center)를 기준으로 소켓 가이드 상면의 3번 가이드 핀에 정렬되고, 테스트 소켓은 센터를 기준으로 소켓 가이드 하면의 5번 가이드 핀에 정렬되는데, 소켓 가이드의 두 가이드 핀에 의해 인서트와 테스트 소켓이 정렬됨에 따라 발생하는 공차가 존재한다. 이러한 공차에 의해 테스트 소켓과 반도체 디바이스가 컨택할 때, 시프트 컨택(Shift Contact)이 발생하게 되어 디바이스 단자에 손상(Damage)을 야기시키는 문제점이 있다.
더욱이, 반도체 디바이스가 미세피치(예를 들면, 0.3mm Pitch) 이하로 구현될수록 시프트 컨택과 디바이스 단자(또는 패키지의 볼) 손상 문제가 더욱 커지게 된다. 예를 들어, 0.25mm 피치의 디바이스의 경우의 시뮬레이션 결과, 도 2에 나타낸 바와 같이 최악의 경우(Worst Case)의 오차량은 188㎛이며 이 경우 디바이스 단자(패키지 볼)와 테스트 소켓의 도전부(범프) 간에 컨택이 전혀 되지 않는 문제가 발생하며, 평균제곱근 오차량(RMSD)을 적용하더라도 75㎛ 수준의 편차가 발생하는 문제점이 있음을 확인하였다.
(문헌 1) 대한민국 공개특허공보 10-2001-0038351(2001.05.15. 공고) (문헌 2) 대한민국 등록특허공보 10-1252449(2013.04.16. 공고) (문헌 3) 대한민국 등록특허공보 10-0641320(2006.11.06. 공고) (문헌 4) 대한민국 등록특허공보 10-1464990(2014.11.26. 공고)
따라서, 상기한 종래의 문제점을 해결하기 위한 본 발명은, 반도체 디바이스를 테스트하기 위한 구성요소들의 정밀한 위치정렬을 통해 구성요소들 간의 공차를 현저히 줄이고, 이에 따라 테스트 시 시프트 컨택(shift contact)에 의한 디바이스의 단자(패키지 볼)의 손상을 억제할 수 있으며, 더욱 작은 미세피치를 갖는 디바이스에 대해서도 신뢰성 있게 테스트할 수 있는 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법 및 소켓 가이드가 일체화된 반도체 디바이스의 테스트 소켓을 제공하는데 그 목적이 있다.
본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 본 발명의 목적들 및 다른 특징들을 달성하기 위한 본 발명의 제1 관점에 따르면, 반도체 디바이스의 테스트를 위한 테스트 소켓과 소켓 가이드를 일체화하는 방법으로서, 소켓 가이드를 마련하는 소켓 가이드 마련 단계; 상기 소켓 가이드와 결합할 테스트 소켓을 마련하는 테스트 소켓 마련 단계; 상기 소켓 가이드와 테스트 소켓을 정렬하는 소켓 가이드-테스트 소켓 정렬 단계; 및 상기 정렬된 소켓 가이드와 테스트 소켓을 접착 결합 방식 또는 스크류부재 결합 방식으로 결합시켜 상기 소켓 가이드와 테스트 소켓을 일체화하는 일체화 단계;를 포함하는 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법이 제공된다.
본 발명의 제1 관점에 있어서, 상기 소켓 가이드 마련 단계에서 마련되는 상기 소켓 가이드에는 복수의 접착제 주입구멍을 갖는 소켓 가이드로 마련되고, 상기 일체화 단계는 상기 정렬된 소켓 가이드와 테스트 소켓에서 상기 소켓 가이드의 접착제 주입구멍을 통해 접착제를 주입하고, 접착제를 경화시켜 일체화할 수 있다.
본 발명의 제1 관점에 있어서, 상기 테스트 소켓 마련 단계에서 마련되는 테스트 소켓은 상기 소켓 가이드의 접착제 주입구멍에 상응하는 위치의 베이스 프레임에 음각부가 형성되는 테스트 소켓으로 마련되는 것이 바람직하다.
본 발명의 제1 관점에 있어서, 상기 테스트 소켓 마련 단계에서 마련되는 상기 테스트 소켓의 음각부는 에칭, 레이저 가공 또는 절삭 가공에 의해 형성될 수 있다.
본 발명의 제1 관점에 있어서, 상기 테스트 소켓 마련 단계에서 마련되는 상기 테스트 소켓의 음각부는, 상기 접착제 주입공의 직경 또는 사이즈와 동일한 직경 또는 사이즈의 음각부로 형성되거나, 상기 접착제 주입공의 직경 또는 사이즈보다 큰 직경 또는 사이즈를 갖고 형성되거나, 또는 상기 직경 또는 사이즈가 다르게 다단으로 단차지게 형성될 수 있다.
본 발명의 제1 관점에 있어서, 상기 정렬 단계는 정렬되는 소켓 가이드와 테스트 소켓 사이에 접착제를 개재한 상태에서 상기 소켓 가이드와 테스트 소켓을 정렬시키고, 상기 일체화 단계는 상기 정렬된 소켓 가이드와 테스트 소켓 사이의 접착제를 경화시켜 일체화할 수 있다.
본 발명의 제1 관점에 있어서, 상기 소켓 가이드 마련 단계에서 마련되는 소켓 가이드는 복수의 나사산형성 결합구멍이 형성되는 것으로 마련되고, 상기 테스트 소켓 마련 단계에서 마련되는 테스트 소켓은 상기 나사산형성 결합구멍 각각에 상응하는 위치에 결합 구멍이 형성되는 것으로 마련되며, 상기 일체화 단계는 나사체결 부재를 상기 테스트 소켓의 결합 구멍을 통해 상기 소켓 가이드의 나사산형성 결합구멍에 결합시켜 일체화할 수 있다.
본 발명의 제1 관점에 있어서, 상기 정렬 단계는 상기 소켓 가이드와 테스트 소켓을 정렬 스테이지 상에서 위치시키고, 스코프(scope)를 이용하여 오차범위 10㎛ 이내로 정렬되도록 할 수 있다.
본 발명의 제2 관점에 따르면, 상기한 제1 관점에 따른 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법에 의해 소켓 가이드가 일체화된 반도체 디바이스의 테스트 소켓이 제공된다.
본 발명의 제3 관점에 따르면, 소켓 가이드와 결합되어 일체화되는 반도체 디바이스의 테스트 소켓에 있어서, 상기 소켓 가이드는 테스트 소켓이 안착되는 안착부를 가진 테두리 프레임을 구비하고, 상기 테두리 프레임에는 복수의 접착제 주입공이 형성되고, 상기 테두리 프레임의 상면과 하면에는 각각 인서트와 테스트 소켓과 결합되는 복수의 가이드 핀이 형성되며, 상기 테스트 소켓은 상기 소켓 가이드의 가이드 핀이 삽입되는 가이드 홀이 형성된 베이스 프레임이 구비되며, 상기 소켓 가이드와 테스트 소켓은 정렬되게 결합된 상태에서 상기 접착제 주입공을 통해 주입되는 접착제에 의해 일체화되어 이루어지는 반도체 디바이스의 테스트 소켓이 제공된다.
본 발명의 제3 관점에 있어서, 상기 테스트 소켓은 상기 소켓 가이드의 접착제 주입구멍에 상응하는 위치의 상기 베이스 프레임에 음각부가 형성되는 것이 바람직하다.
본 발명의 제3 관점에 있어서, 상기 테스트 소켓의 음각부는 에칭, 레이저 가공 또는 절삭 가공에 의해 형성될 수 있다.
본 발명의 제3 관점에 있어서, 상기 테스트 소켓의 음각부는 상기 접착제 주입공의 직경 또는 사이즈와 동일한 직경 또는 사이즈의 음각부로 형성되거나, 상기 접착제 주입공의 직경 또는 사이즈보다 큰 직경 또는 사이즈를 갖고 형성되거나, 또는 상기 직경 또는 사이즈가 다르게 다단으로 단차지게 형성될 수 있다.
본 발명의 제4 관점에 따르면, 소켓 가이드와 결합되어 일체화되는 반도체 디바이스의 테스트 소켓에 있어서, 상기 소켓 가이드는 테스트 소켓이 안착되는 안착부를 가진 테두리 프레임을 구비하며, 상기 테두리 프레임의 상면과 하면에는 각각 인서트와 테스트 소켓과 결합되는 복수의 가이드 핀이 형성되고, 상기 테스트 소켓은 상기 소켓 가이드의 가이드 핀이 삽입되는 가이드 홀이 형성된 베이스 프레임이 구비되며, 상기 소켓 가이드와 테스트 소켓은 그 소켓 가이드와 테스트 소켓 간의 결합면에 구비되는 접착층에 의해 일체화되어 이루어질 수 있다.
본 발명의 제5 관점에 따르면, 소켓 가이드와 결합되어 일체화되는 반도체 디바이스의 테스트 소켓에 있어서, 상기 소켓 가이드에는 복수의 나사산형성 결합구멍이 형성되고, 상기 테스트 소켓에는 상기 나사산형성 결합구멍 각각에 상응하는 위치에 결합 구멍이 형성되고, 상기 소켓 가이드와 테스트 소켓은 나사체결 부재로 체결되어 일체화될 수 있다.
본 발명에 따른 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법 및 소켓 가이드가 일체화된 반도체 디바이스의 테스트 소켓에 의하면, 반도체 디바이스를 테스트하기 위한 구성요소들 간의 정렬시 발생하는 공차를 줄여주고, 테스트 시 시프트 컨택을 억제하여 디바이스의 단자(패키지 볼)의 손상을 최소화하고, 더욱 작은 미세피치를 갖는 디바이스에 대해서도 신뢰성 있게 테스트할 수 있는 효과가 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해되어 질 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 디바이스를 테스트 하기 위한 구성요소들 간의 위치정렬 관계를 나타내는 도면이다.
도 2는 도 1의 위치정렬 관계에서 0.25mm 미세피치의 디바이스에 대한 오차량을 시뮬레이션한 결과를 도식화하여 나타낸 도면이다.
도 3은 본 발명에 따른 반도체 디바이스 테스트 소켓의 소켓 가이드와 소켓의 일체화 제작과정을 나타내는 플로차트이다.
도 4는 본 발명에 따른 반도체 디바이스 테스트 소켓의 소켓 가이드와 소켓의 일체화 제작과정에서 소켓 가이드에 접착제 주입공의 형성 전후를 나타내는 도면이다.
도 5는 본 발명에 따른 반도체 디바이스 테스트 소켓의 소켓 가이드와 소켓의 일체화 제작과정에서 마련되는 소켓 가이드와 소켓을 나타내는 도면이다.
도 6은 본 발명에 따른 반도체 디바이스 테스트 소켓의 소켓 가이드와 소켓의 일체화 제작과정에서 소켓과 소켓 가이드의 정렬 전후를 나타내는 도면이다.
도 7은 본 발명에 따른 반도체 디바이스 테스트 소켓의 소켓 가이드와 소켓의 일체화 제작과정에서 소켓과 소켓 가이드의 정렬을 위한 일 예시를 나타내는 도면이다.
도 8은 본 발명에 따른 반도체 디바이스 테스트 소켓의 소켓 가이드와 소켓의 일체화 제작과정에서 소켓에 음각부가 형성되기 전후를 나타내는 도면이다.
도 9는 본 발명에 따른 반도체 디바이스 테스트 소켓의 소켓 가이드와 소켓의 일체화 제작과정에서 소켓에 형성되는 음각부의 실시 형태들을 나타내는 도면이다.
도 10은 본 발명에 따른 반도체 디바이스를 테스트 하기 위한 구성요소들 간의 위치정렬 관계를 나타내는 도면이다.
도 11은 본 발명에 따른 위치정렬 관계에서 0.25 미세피치의 디바이스에 대한 오차량을 시뮬레이션한 결과를 도식화하여 나타낸 도면이다.
본 발명의 추가적인 목적들, 특징들 및 장점들은 다음의 상세한 설명 및 첨부도면으로부터 보다 명료하게 이해될 수 있다.
본 발명의 상세한 설명에 앞서, 본 발명은 다양한 변경을 도모할 수 있고, 여러 가지 실시 예를 가질 수 있는바, 아래에서 설명되고 도면에 도시된 예시들은 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 명세서에 기재된 "...부", "...유닛", "...모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명의 바람직한 실시 예에 따른 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법 및 소켓 가이드가 일체화된 반도체 디바이스의 테스트 소켓에 대하여 첨부도면을 참조하여 상세히 설명한다. 하기 본 발명에 대한 설명에 있어서 본 발명의 명확화 및 설명의 간략화를 위하여 해당 기술분야의 당업자라면 충분히 이해할 수 있는 구성요소들에 대해서 그에 대한 설명은 생략하거나 간략히 한다.
본 발명에 따른 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법 및 소켓 가이드가 일체화된 반도체 디바이스의 테스트 소켓에 대하여 도 3 내지 도 7을 참조하여 상세히 설명한다. 도 3은 본 발명에 따른 반도체 디바이스 테스트 소켓의 소켓 가이드와 소켓의 일체화 제작과정을 나타내는 플로차트이고, 도 4는 본 발명에 따른 반도체 디바이스 테스트 소켓의 소켓 가이드와 소켓의 일체화 제작과정에서 소켓 가이드에 접착제 주입공의 형성 전후를 나타내는 도면이며, 도 5는 본 발명에 따른 반도체 디바이스 테스트 소켓의 소켓 가이드와 소켓의 일체화 제작과정에서 마련되는 소켓 가이드와 소켓을 나타내는 도면이다. 도 6은 본 발명에 따른 반도체 디바이스 테스트 소켓의 소켓 가이드와 소켓의 일체화 제작과정에서 소켓과 소켓 가이드의 정렬 전후를 나타내는 도면이고, 도 7은 본 발명에 따른 반도체 디바이스 테스트 소켓의 소켓 가이드와 소켓의 일체화 제작과정에서 소켓과 소켓 가이드의 정렬을 위한 일 예시를 나타내는 도면이다.
본 발명에 따른 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법은, 도 3 내지 도 7에 나타낸 바와 같이, 소켓 가이드(100)와 테스트 소켓(200)간을 일체화하는 방법으로서, 복수의 접착제 주입구멍(110)을 갖는 소켓 가이드(100)를 마련하는 소켓 가이드 마련 단계(S100); 상기 소켓 가이드(100)와 결합할 테스트 소켓(200)을 마련하는 테스트 소켓 마련 단계(S200); 상기 소켓 가이드(100)와 테스트 소켓(200)을 정렬하는 소켓 가이드-테스트 소켓 정렬 단계(S300); 상기 정렬된 소켓 가이드(100)와 테스트 소켓(200)에서 상기 소켓 가이드(100)에 형성된 접착제 주입구멍(110)을 통해 접착제를 주입하는 접착제 주입 단계(S400); 및 상기 접착제를 경화시켜 상기 소켓 가이드(100)와 테스트 소켓(200)을 일체화시키는 일체화 단계(S500);를 포함한다.
상기 소켓 가이드 마련 단계(S100)에서 마련되는 소켓 가이드(100)는 소켓(200)을 구성하는 도전부(범프)가 상부로 노출되게 안착되는 안착부(121)가 구비된 테두리 프레임(122)을 포함하고 있으며, 상기 테두리 프레임(122)에는 접착제 주입구멍(110)이 형성되어 있다.
여기에서, 상기 접착제 주입구멍(110)은 후술하는 테스트 소켓(200)의 음각부의 형성 위치와 서로 상응한 위치에 형성된다.
또한, 상기 소켓 가이드 마련 단계(S100)에서 마련되는 소켓 가이드(100)는, 테두리 프레임(122)의 상면 소정 위치에 인서트 결합용 복수의 상부 가이드 핀(131)이 형성되고, 테두리 프레임(122)의 하면 소정 위치에 소켓 결합용 복수의 하부 가이드 핀(132)이 형성된다.
다음으로, 상기 테스트 소켓 마련 단계(S200)에서 마련되는 테스트 소켓(200)은 중앙부에 도전부(범프)가 구성되고, 상기 도전부(범프)의 외곽 둘레에는 절연성의 베이스 프레임(210)이 구성된다. 예를 들면, 상기 베이스 프레임(210)은 스테리인레스 프레임(SUS)으로 이루어질 수 있다.
상기 테스트 소켓 마련 단계(S200)에서 마련되는 테스트 소켓(200)은 상기 소켓 가이드(100)의 접착제 주입구멍(110)을 통해 접착제가 주입되어 소켓 가이드(100)와 일체화될 때, 상기 소켓 가이드(100)와 테스트 소켓(200) 간의 더욱 견고한 일체적 구조를 도모할 수 있도록 상기 접착제 주입구멍(110)에 상응하는 위치의 베이스 프레임(210)에 음각부(220)가 형성되는 테스트 소켓(200)으로 마련되는 것이 바람직하다.
구체적으로, 상기 테스트 소켓(200)에 형성되는 음각부(220)의 실시 형태에 대하여 도 8 및 도 9를 참조하여 설명한다. 도 8은 본 발명에 따른 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 과정에서 테스트 소켓에 음각부가 형성되기 전후를 나타내는 도면이고, 도 9는 본 발명에 따른 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 과정에서 테스트 소켓에 형성되는 음각부의 실시 형태들을 나타내는 도면이다.
상기 테스트 소켓(200)에 형성되는 음각부(220)는 도 9의 (a)에 나타낸 바와 같이 소켓 가이드(100)에 형성된 접착제 주입구멍(110)의 직경 또는 사이즈와 동일한 직경 또는 사이즈의 음각부(220)로 형성될 수 있다.
또한, 상기 음각부(220)는 도 9의 (b)에 나타낸 바와 같이 소켓 가이드(100)에 형성된 접착제 주입구멍(110)의 직경 또는 사이즈보다 큰 직경 또는 사이즈를 갖고 형성될 수 있다. 이러한 도 9의 (b)의 음각부(220)의 형태의 경우에는 접착제와 소켓 가이드(100)의 하면 간의 접착 면적을 확장시켜 보다 견고한 결합력을 제공할 수 있다.
또한, 상기 음각부(220)는 도 9의 (c)에 나타낸 바와 같이 직경 또는 사이즈가 다른 2단으로 단차진 형태로 형성될 수 있다.
다시 말해서, 상기 음각부(220)는 도 9의 (c)와 같이 상기 소켓 가이드(100)에 형성된 접착제 주입구멍(110)의 직경 또는 사이즈와 동일한 직경 또는 사이즈의 하부 음각부, 및 상기 소켓 가이드(100)에 형성된 접착제 주입구멍(110)의 직경 또는 사이즈보다 큰 직경 또는 사이즈의 상부 음각부로 형성될 수 있다. 이러한 도 9의 (c)의 음각부(220)의 형태의 경우에는 접착제와 소켓 가이드(100)의 하면 간의 접착 면적을 확장시킬뿐만 아니라, 테스트 소켓(200)과의 접착 면적도 확장시켜 더욱 견고한 결합력을 제공할 수 있다. 물론, 상기 도 9의 (c)와 같은 음각부(220)는 2단 이상 다단으로 형성될 수 있다.
상기 테스트 소켓(200)에 음각부(220)를 형성하는 방법으로는 베이스 프레임(스테인레스 프레임)(210)에 에칭(etching)이나 레이저 또는 절삭 가공을 통해 형성될 수 있다.
다음으로, 상기 소켓 가이드(100)와 테스트 소켓(200)을 정렬하는 소켓 가이드-테스트 소켓 정렬 단계(S300)는, 소정 오차 범위 이내로 정렬되도록 한다.
예를 들면, 도 7에 나타낸 바와 같이 정렬 스테이지(예를 들면, BTM 스테이지) 상에서 소켓 가이드(100)와 테스트 소켓(200)을 위치시키고, 스코프(scope)를 이용하여 오차범위 10㎛ 이내로 정렬되도록 하는 것이 바람직하다.
계속해서, 상기 접착제 주입 단계(S400)는 접착제를 설계주입량만큼 상기 소켓 가이드(100)에 형성된 접착제 주입구멍(110)을 통해 주입한 다음, 상온에서 경화시켜 소켓 가이드(100)와 테스트 소켓(200)을 일체화시키게 된다.
본 발명의 발명자는 상기한 정렬구조를 갖고 소켓 가이드와 소켓을 일체화시킨 경우에 대하여 0.25mm 미세피치의 디바이스에 대한 오차량 시뮬레이션을 실행하였다. 도 10은 본 발명에 따른 반도체 디바이스를 테스트 하기 위한 구성요소들 간의 위치정렬 관계를 나타내는 도면이고, 도 11은 본 발명에 따른 위치정렬 관계에서 0.25mm 미세피치의 디바이스에 대한 오차량을 시뮬레이션한 결과를 도식화하여 나타낸 도면이다.
0.25mm 미세피치의 디바이스를 대상으로 할 때, 종래 기술에서는 최악 편차의 경우(Worst Case)가 188㎛m 수준에 있었으나, 본 발명과 같이 테스트 소켓과 소켓 가이드를 일체화하고 정렬 기준을 가이드 핀의 중심으로 변경함에 따라 최악 편차의 경우가 58㎛ 수준으로 편차량이 개선되며 RMSD(평균 제곱근 오차)를 적용하여도 31㎛ 수준으로 편차가 개선되었음을 시뮬레이션을 통해 확인하였다.
이와 같이 본 발명은 상기한 정렬 구조를 갖고 제작된 소켓 가이드(100)와 테스트 소켓(200)을 일체화함에 따라 기존에 테스트 소켓과 소켓 가이드를 정렬할 때 발생하는 공차를 최소화 한다.
한편, 상기에서 본 발명은 테스트 소켓에 접착제 주입 구멍을 형성하여 그 접착제 주입 구멍을 통해 소켓 가이드와 일체화되는 것을 설명하고 있지만, 다른 방법 및/또는 구성을 통해 테스트 소켓과 소켓 가이드를 일체화되도록 구현될 수 있다.
구체적으로, 다른 실시 형태로서 소켓 가이드에 복수의 나사산형성 결합구멍이 형성되고, 테스트 소켓에는 상기 나사산형성 결합구멍 각각에 상응하는 위치에 결합 구멍이 형성되게 구성하여, 상기 소켓 가이드와 테스트 소켓을 정렬시킨 후 볼트 또는 스크류와 같은 나사체결 부재를 상기 테스트 소켓의 결합 구멍을 통해 소켓 가이드의 나사산형성 결합구멍에 결합시킴으로써 소켓 가이드와 테스트 소켓을 일체화할 수 있다.
또 다른 실시 형태로, 상기 소켓 가이드와 테스트 소켓의 정렬 시, 소켓 가이드와 테스트 소켓의 상호 결합면에 접착제를 도포한 상태에서 상기 소켓 가이드와 테스트 소켓을 정렬시키면서 접착한 후 상기 접착제를 경화시켜 일체화할 수 있다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법 및 소켓 가이드가 일체화된 반도체 디바이스의 테스트 소켓에 의하면, 테스트 소켓과 소켓 가이드의 정렬 기준을 센터가 아닌 가이드 핀 중심으로 변경함으로써, 반도체 디바이스의 테스트를 위한 구성요소들 간의 정렬시 발생하는 공차를 줄여주고, 테스트 시 시프트 컨택을 억제하여 디바이스의 단자(패키지 볼)의 손상을 최소화하고, 더욱 작은 미세피치를 갖는 디바이스에 대해서도 신뢰성 있게 테스트할 수 있는 이점이 있다.
본 명세서에서 설명되는 실시 예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시 예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형 예와 구체적인 실시 예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 소켓 가이드
110: 접착제 주입구멍
121: 안착부
122: 테두리 프레임
131: 상부 가이드 핀
132: 하부 가이드 핀
200: 테스트 소켓
210: 베이스 프레임
220: 음각부
S100: 소켓 가이드 마련 단계
S200: 소켓 마련 단계
S300: 소켓 가이드-소켓 정렬 단계
S400: 접착제 주입 단계
S500: 일체화 단계

Claims (15)

  1. 반도체 디바이스의 테스트를 위한 테스트 소켓과 소켓 가이드를 일체화하는 방법으로서,
    소켓 가이드를 마련하는 소켓 가이드 마련 단계;
    상기 소켓 가이드와 결합할 테스트 소켓을 마련하는 테스트 소켓 마련 단계;
    상기 소켓 가이드와 테스트 소켓을 정렬하는 소켓 가이드-테스트 소켓 정렬 단계; 및
    상기 정렬된 소켓 가이드와 테스트 소켓을 접착 결합 방식으로 결합시켜 상기 소켓 가이드와 테스트 소켓을 일체화하는 일체화 단계;를 포함하고,
    상기 소켓 가이드 마련 단계에서 마련되는 상기 소켓 가이드는 복수의 접착제 주입구멍을 갖는 소켓 가이드로 마련되고,
    상기 테스트 소켓 마련 단계에서 마련되는 상기 테스트 소켓은 상기 소켓 가이드의 접착제 주입구멍에 상응하는 위치에 음각부가 형성되는 테스트 소켓으로 마련되며,
    상기 일체화 단계는 상기 정렬된 소켓 가이드와 상기 테스트 소켓에서 상기 소켓 가이드의 접착제 주입구멍을 통해 상기 음각부까지 접착제를 주입하고, 상기 접착제 주입구멍 및 상기 음각부에 주입된 접착제를 경화시켜 일체화하는 것을 특징으로 하는
    반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 테스트 소켓 마련 단계에서 마련되는 상기 테스트 소켓의 음각부는 에칭, 레이저 가공 또는 절삭 가공에 의해 형성되는 것을 특징으로 하는
    반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법.
  5. 제1항에 있어서,
    상기 테스트 소켓 마련 단계에서 마련되는 상기 테스트 소켓의 음각부는 직경 또는 사이즈가 다르게 다단으로 단차지게 형성되되, 상기 접착제 주입구멍의 직경 또는 사이즈와 동일한 직경 또는 사이즈의 하부 음각부 및 상기 접착제 주입구멍의 직경 또는 사이즈보다 큰 직경 또는 사이즈의 상부 음각부를 포함하는 것을 특징으로 하는
    반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 정렬 단계는 상기 소켓 가이드와 테스트 소켓을 정렬 스테이지 상에서 위치시키고, 스코프(scope)를 이용하여 오차범위 10㎛ 이내로 정렬되도록 하는 것을 특징으로 하는
    반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법.
  9. 청구항 제1항, 제4항, 제5항 및 제8항 중 어느 한 항에 따른 반도체 디바이스의 테스트 소켓과 소켓 가이드의 일체화 방법에 의해 소켓 가이드가 일체화된 반도체 디바이스의 테스트 소켓.
  10. 소켓 가이드와 결합되어 일체화되는 반도체 디바이스의 테스트 소켓에 있어서,
    상기 소켓 가이드는 테스트 소켓이 안착되는 안착부를 가진 테두리 프레임을 구비하고, 상기 테두리 프레임에는 복수의 접착제 주입구멍이 형성되고, 상기 테두리 프레임의 상면과 하면에는 각각 인서트와 테스트 소켓과 결합되는 복수의 가이드 핀이 형성되며,
    상기 테스트 소켓은 상기 소켓 가이드의 가이드 핀이 삽입되는 가이드 홀이 형성된 베이스 프레임과, 상기 소켓 가이드의 접착제 주입구멍에 상응하는 위치의 상기 베이스 프레임에 형성되는 음각부를 구비하며,
    상기 소켓 가이드와 상기 테스트 소켓은 정렬되게 결합된 상태에서 상기 소켓 가이드의 접착제 주입구멍을 통해 상기 음각부까지 접착제가 주입되고, 상기 접착제 주입구멍 및 상기 음각부에 주입된 접착제가 경화되어 일체화되는 것을 특징으로 하는
    반도체 디바이스의 테스트 소켓.
  11. 삭제
  12. 제10항에 있어서,
    상기 테스트 소켓의 음각부는 에칭, 레이저 가공 또는 절삭 가공에 의해 형성되는 것을 특징으로 하는
    반도체 디바이스의 테스트 소켓.
  13. 제10항에 있어서,
    상기 테스트 소켓의 음각부는 직경 또는 사이즈가 다르게 다단으로 단차지게 형성되되, 상기 접착제 주입구멍의 직경 또는 사이즈와 동일한 직경 또는 사이즈의 하부 음각부 및 상기 접착제 주입구멍의 직경 또는 사이즈보다 큰 직경 또는 사이즈의 상부 음각부를 포함하는 것을 특징으로 하는
    반도체 디바이스의 테스트 소켓.
  14. 삭제
  15. 삭제
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102192919B1 (ko) * 2019-11-19 2020-12-18 (주)티에스이 테스트 소켓 장치 및 그 제조방법
KR102192764B1 (ko) * 2019-11-19 2020-12-18 (주)티에스이 테스트 소켓 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010038351A (ko) 1999-10-25 2001-05-15 윤종용 반도체 칩 패키지의 테스트 소켓
JP2006208356A (ja) * 2005-01-28 2006-08-10 Mire Kk 半導体素子テスト用のソケットアセンブリ
KR101252449B1 (ko) 2012-02-01 2013-04-16 주식회사 티에프이 반도체용 테스트 소켓
KR101464990B1 (ko) 2013-12-24 2014-11-26 주식회사 아이에스시 반도체 디바이스 얼라인 소켓유닛 및 이를 포함하는 반도체 디바이스 검사장치
KR20160107035A (ko) * 2015-03-03 2016-09-13 리노공업주식회사 검사장치
KR20170135618A (ko) * 2016-05-31 2017-12-08 세메스 주식회사 반도체 패키지를 수납하기 위한 인서트 조립체 및 이를 포함하는 테스트 트레이
KR20170140950A (ko) * 2016-06-14 2017-12-22 세메스 주식회사 반도체 소자 테스트 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010038351A (ko) 1999-10-25 2001-05-15 윤종용 반도체 칩 패키지의 테스트 소켓
JP2006208356A (ja) * 2005-01-28 2006-08-10 Mire Kk 半導体素子テスト用のソケットアセンブリ
KR100641320B1 (ko) 2005-01-28 2006-11-06 미래산업 주식회사 반도체 소자 테스트용 소켓 어셈블리
KR101252449B1 (ko) 2012-02-01 2013-04-16 주식회사 티에프이 반도체용 테스트 소켓
KR101464990B1 (ko) 2013-12-24 2014-11-26 주식회사 아이에스시 반도체 디바이스 얼라인 소켓유닛 및 이를 포함하는 반도체 디바이스 검사장치
KR20160107035A (ko) * 2015-03-03 2016-09-13 리노공업주식회사 검사장치
KR20170135618A (ko) * 2016-05-31 2017-12-08 세메스 주식회사 반도체 패키지를 수납하기 위한 인서트 조립체 및 이를 포함하는 테스트 트레이
KR20170140950A (ko) * 2016-06-14 2017-12-22 세메스 주식회사 반도체 소자 테스트 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102192919B1 (ko) * 2019-11-19 2020-12-18 (주)티에스이 테스트 소켓 장치 및 그 제조방법
KR102192764B1 (ko) * 2019-11-19 2020-12-18 (주)티에스이 테스트 소켓 장치

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