KR102533966B1 - 반도체 소자 테스트 장치 - Google Patents

Abstract

본 발명은 반도체 소자 테스트 장치에 관한 것으로, 반도체 소자(1)를 수납하고 인서트 포켓홀을 구비하는 인서트(2); 상기 인서트와의 결합위치를 가이드하는 가이드 핀을 구비하며 소켓 가이드 홀을 구비하는 소켓 가이드(3); 상기 인서트(2)에 수납된 상기 반도체 소자(1)에 접속되며 상기 소켓 가이드에 결합되며, 소켓홀을 구비하는 테스트 소켓(4); 상기 소켓 가이드(3)가 안착되며, 하나 이상의 보드 가이드핀을 구비하는 보드(5)를 포함하고, 상기 보드(5)의 보드 가이드핀은 상기 소켓홀, 소켓가이드홀, 및 인서트 포켓홀을 수직으로 관통하여 각각의 부품을 고정시켜 정렬하는 것을 특징으로 한다.

Description

반도체 소자 테스트 장치{SEMICONDUCTOR DEVICE TEST APPARATUS}

본 발명은 반도체 소자 테스트 장치에 관한 것으로, 더욱 상세하게는, 반도체 소자(device)와 보드(board)의 정렬 및 반도체 소자 컨택(device contact) 방법을 개선하여, 미세 피치(Fine pitch)의 반도체 패키지 테스트(package test)에서 정렬(align) 정밀도를 높이고, 누적공차를 줄일 수 있도록 하여 생산성을 향상시킬 수 있도록 한 반도체 소자 테스트 장치에 관한 것이다.

일반적으로 반도체 소자들은 일련의 제조 공정들을 반복적으로 수행함으로써 반도체 기판으로서 사용되는 실리콘 웨이퍼 상에 형성될 수 있으며, 이렇게 형성된 반도체 소자들은 다이싱 공정과 본딩 공정 및 패키징 공정을 통하여 완제품으로 제조될 수 있다.

이러한 반도체 소자들은 전기적 특성 검사를 통하여 양품 또는 불량품으로 판정될 수 있다. 전기적 특성 검사에는 반도체 소자들을 이송하기 위한 복수의 이송 모듈들과, 반도체 소자들을 검사하기 위한 테스트 모듈, 및 반도체 소자들과 테스트 모듈을 서로 연결하기 위한 인터페이스 모듈을 포함하는 반도체 소자 테스트 장치가 사용될 수 있다.

인터페이스 모듈은 테스트 모듈과 상기 반도체 소자들이 수납된 인서트 사이에 배치되는 인터페이스 보드와 인터페이스 보드 상에 탑재되는 소켓 가이드들을 포함할 수 있다.

소켓 가이드에는 반도체 소자들과의 접속을 위한 테스트 소켓들이 장착되며, 인터페이스 보드의 하면에는 반도체 소자들의 검사를 위한 전원 공급 소자들 및 신호 변환을 위한 저항, 콘덴서, 증폭기 등과 같은 수동 소자들이 장착될 수 있다.

한편, 인서트와 테스트 소켓의 정렬은 소켓 가이드와 인서트 간의 정렬과 소켓 가이드와 테스트 소켓 간의 정렬에 의해 이루어질 수 있다. 여기서, 소켓 가이드와 인서트 간의 정렬은 소켓 가이드에 구비된 가이드 핀과 가이드 핀을 삽입하기 위해 인서트에 형성된 가이드 홀에 의해 이루어지며, 소켓 가이드와 테스트 소켓간의 정렬은 소켓 가이드에 구비된 가이드 핀과 가이드 핀을 삽입하기 위해 테스트 소켓에 형성된 가이드 홀에 의해 이루어질 수 있다.

그러나 인서트와 소켓 가이드를 정렬하기 위한 가이드 핀과 소켓 가이드와 테스트 소켓을 정렬하기 위한 가이드 핀의 위치가 서로 다르기 때문에, 소켓 가이드와 인서트의 조립에서 발생되는 조립 공차와 소켓 가이드와 테스트 소켓의 조립에서 발생되는 조립 공차로 인한 누적 공차가 발생한다. 이러한 누적 공차는 인서트와 소켓 테스트 간의 정렬 오류를 발생시키며, 이로 인해 반도체 소자와 소켓 테스트 간의 정렬 오류가 발생한다.

특히, 솔더볼들의 피치가 약 0.3㎜ 이하의 미세 피치(fine pitch)를 갖는 반도체 소자들이 출시되면서 솔더볼들과 테스트 소켓의 컨택 단자들 간의 정렬 또한 정밀 조절이 요구되고 있다. 이에 따라, 상기한 누적 공차가 미세 피치의 솔더볼들과 컨택 단자들 간의 정렬에 미치는 영향이 커지고 있어 문제가 되고 있다.

도 1은 종래기술에 따른 반도체 웨이퍼 및 반도체소자의 개략적인 설명도이다. 도 1에서, 반도체 웨이퍼(10)에 다수의 칩들 하나의 반도체 장치(20)로 제조되어 있고, 반도체 장치(20)는 다수의 솔더 볼(ball)(30)들로 연결되어 있다.

메모리 반도체에 있어서 현재 주요 모델의 경우 0.4~0.5 mm의 피치(pitch)를 가지며, 모델별로 0.27~0.3 mm의 피치(pitch)를 가지는 경우도 있다. 또한 이 피치(pitch)는 점차 작아지고 있는 추세이다. 일례로 0.3 피치(pitch)의 경우 볼(ball)의 반지름은 이론상으로 0.15mm를 넘지 않아야 하며, 실제로는 0.06 mm 수준이다.

도 2는 종래기술에 따른 반도체 소자 테스트 장치의 분리 사시도이고, 도 3은 도 2의 결합상태의 단면도이다.

도 2 및 도 3에서, 반도체 소자 테스트장치는 디바이스(1), 인서트(insert)(2), 소켓 가이드(3), 소켓(4), 및 보드(5)를 포함한다. 반도체 소자의 테스트를 위하여 각각의 부품들은 정렬(align)이 중요하다는 것은 이미 설명된 바 있다.

도 2를 참조하면, 상기 각각의 부품들이 서로 맞물려 결합한 상태에서의 측단면도를 통해 보면, 반도체 소자 테스트를 위한 정렬을 위하여 보드(board)(5)의 보드 PCB(인쇄회로기판) 홀(HOLE)(54)과, 소켓(socket)(4)의 소켓 홀(socket hole)(42)에 소켓 가이드(3)의 소켓 가이드(socket guide) 보텀 핀(bottom pin)(33)이 결합된 상태이다. 또한, 소켓 가이드(socket guide)(3)의 포켓 가이드 핀(pocket guide pin)(31)은 상부에 결합되는 인서트(insert)(2)의 인서트 포켓 홀(insert pocket hole)(2)에 삽입된다.

위와 같은 상태에서, 누적된 공차를 살펴보면, 보드(board) 및 소켓 홀( Socket Hole)-소켓 가이드 바텀 홀(Socket Guide Bottom Hole)공차가 ±0.025, 보드 및 소켓 가이드 홀(board & Socket Hole)과 소켓 가이드 바텀 홀(Socket Guide Bottom Hole) 거리 공차가 ±0.01, 소켓 가이드 포켓 가이드 핀(S/G Pocket Guide Pin)과 포켓 가이드(Pocket Hole) 공차가 ±0.025, 소켓 가이드 바텀 핀(S/G Bottom Pin)과 포켓 가이드 핀(Pocket Guide Pin) 거리 공차가 ±0.02로서, 총 누적 공차 ±0.08의 누적공차가 발생되는 문제점이 있었다.

또한, 공차가 커지게 되면, 미세 피치(Fine Pitch)(0.3Pitch 이하) 반도체소자의 볼(Ball)이 패드(Pad)의 범위를 벗어나는 경우가 발생되어 컨택 실패(Contact Fail)문제가 발생되었다.

[선행기술문헌]

대한민국 특허공개번호 제10-2017-0142608호(2017년12월28일 공개)

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로, 반도체 제조를 위한 후공정으로서, 반도체 테스트 장치를 제공하기 위한 것으로서, 반도체 소자 테스트 공정전 반도체 소자와 보드의 정렬을 쉽게 할 수 있도록 함으로써, 정렬(Align)에 필요한 노력과 시간을 줄일 수 있도록 하고 누적공차도 줄일 수 있도록 한 새로운 형태의 반도체 소자 테스트 장치를 제공함에 있다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면,

반도체 소자 테스트 장치에 있어서,

반도체 소자를 수납하고 인서트 포켓홀을 구비하는 인서트;

상기 인서트와의 결합위치를 가이드하는 가이드 핀을 구비하며 소켓 가이드 홀을 구비하는 소켓 가이드;

상기 인서트에 수납된 상기 반도체 소자에 접속되고 상기 소켓 가이드에 결합되며, 소켓홀을 구비하는 테스트 소켓;

상기 테스트 소켓이 결합되며, 상기 소켓 가이드가 안착되고, 하나 이상의 보드 가이드핀을 구비하는 보드를 포함하고,

상기 보드의 보드 가이드핀은 상기 소켓홀, 소켓가이드홀, 및 인서트 포켓홀을 수직으로 관통하여 테스트 소켓, 소켓 가이드, 인서트 포켓홀을 보드에 고정시켜 정렬하는 것을 특징으로 하는 반도체 소자 테스트 장치가 제공된다.

또한, 상기 보드와 상기 테스트 소켓, 소켓가이드 및 인서트들이 결합되도록 안내하는 가이드 위치는 3개인 것을 특징으로 한다.

또한, 상기 보드(Board)의 보드 가이드 핀(Guide Pin)을 통해 보드에서부터 테스트 소켓, 소켓가이드 및 인서트들을 한번에 가이드(Guide)하여 누적공차를 ±0.045 mm 수준으로 줄일 수 있도록 한 것을 특징으로 한다.

상기한 본 발명에 따른 반도체 소자 테스트 장치에 의하면, 반도체 제조를 위한 후공정으로서, 반도체 테스트 장치를 제공하기 위한 것으로서, 반도체 소자 테스트 공정전 반도체 소자와 보드의 정렬을 쉽게 할 수 있도록 함으로써, 정렬(Align)에 필요한 노력과 시간을 줄일 수 있도록 하고, 누적공차를 줄일 수 있도록 함으로써 컨택(Contact)에 더 유리한 조건을 맞출 수 있도록 하며, 생산성이 증가하는 효과를 얻을 수 있다.

도 1은 종래기술에 따른 반도체 웨이퍼 및 반도체소자의 개략적인 설명도이다.
도 2는 종래기술에 따른 반도체 소자 테스트 장치의 분리 사시도이다.
도 3은 도 2의 결합상태의 단면도이다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자 테스트 장치의 분리 사시도이다.
도 5는 도 4의 결합상태의 단면도이다.
도 6은 도 4의 결합상태의 일부 단면 사시도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다.

그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

이하, 본 발명의 바람직한 실시예에 대해 첨부도면을 참조하여 상세하게 설명한다.

도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자 테스트 장치의 분리 사시도이고, 도 5는 도 4의 결합상태의 단면도이고, 도 6은 도 4의 결합상태의 일부 단면 사시도이다.

도 4 내지 도 6을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자 테스트 장치는 디바이스(1), 인서트(insert)(2), 소켓 가이드(3), 소켓(4), 및 보드(5)를 포함한다. 반도체 소자의 테스트를 위하여 각각의 부품들은 정렬(align)이 중요하다는 것은 이미 설명된 바 있다.

이하 설명에서 종래 기술과 중복되는 부분은 생략하고 다른 부분을 중심으로 설명하기로 한다.

본 발명에 따른 반도체 소자 테스트 장치는,

반도체 소자(1)를 수납하고 인서트 포켓홀(22)을 구비하는 인서트(2);

상기 인서트와의 결합위치를 가이드하는 가이드 핀을 구비하며 소켓 가이드 홀(32)을 구비하는 소켓 가이드(3);

상기 인서트에 수납된 상기 반도체 소자에 접촉되고, 상기 소켓 가이드에 결합되며, 소켓홀(42)을 구비하는 테스트 소켓(4);

상기 테스트 소켓(4)이 상면에 결합되며, 상기 소켓 가이드(3)가 안착되고, 하나 이상의 보드 가이드핀(52)을 구비하는 보드(5)를 포함하고,

상기 보드(5)의 보드 가이드핀(52)은 상기 소켓홀(42), 소켓가이드홀(32), 및 인서트 포켓홀(22)을 수직으로 관통하여 테스트 소켓(4), 소켓 가이드(3), 인서트(2)를 보드(5)에 고정시켜 정렬하는 것을 특징으로 한다.

또한, 상기 보드(5)와 상기 테스트 소켓(4), 소켓가이드(3) 및 인서트(2)들이 결합되도록 안내하는 가이드 위치는 3개인 것을 특징으로 한다.

도 4 내지 도 6을 참조하면, 인서트 포켓 홀(22), 소켓 가이드 홀(32), 소켓 홀(42)에보드 가이드 핀(52)이 관통하여 결합된 상태를 나타낸다.

본 발명에서는, 가이드(Guide)의 개소를 1개소로 줄임으로써 누적공차를 개선하였다. 즉, 누적공차가 ±0.08에서 ±0.045로 줄어들게 되었다.

공차에 대해 살펴보면, Board Pin-Socket & Socket Guide & Pocket Hole 공차가 ±0.025이고, Board Pin-Socket & Socket Guide & Pocket Hole 거리 공차가 ±0.02로서, 총 누적 공차는 ±0.045 가 됨을 알 수 있다.

기존 반도체 소자(1)를 테스트공정에서 테스트 할 때, 인서트(Insert)(2)에 반도체 소자(Device)(1)를 적층 후 소켓 가이드(Socket Guide)(3)에 인서트(Insert)(2)를 가이드(Guide)하여 조립되어있는 보드(Board)(5)와 소켓(Socket)(4)에 반도체 소자(Device)(1)를 얹혀주고 매치 플레이트(Match Plate)로 가압하여 테스트를 진행하게 된다.

위와 같은 반도체 소자 테스트공정에서, 종래에는 각각의 부품들(1,2,3,4,5)의 가이드(Guide) 부분이 따로 이루어져 있어 가공 및 조립에 의한 누적공차가 커지는 문제점이 있었다. 그러나, 본 발명에서는 보드(Board)(5)에 가이드 핀(Guide Pin)(52)을 생성하여, 보드에서부터 나머지 부품을 한번에 가이드(Guide)하여 누적공차를 줄이는 새로운 형태의 컨택 가이드(Contact Guide)방법을 제시하고 있다.

상기 설명한 바와 같이, 부품들간의 결합에 있어서 종래 도 3에서처럼, 소켓 가이드 바텀 핀(33)이 소케홀(42) 및 보드 PCB홀(54)에 결합될 때의 공차와, 포켓 가이드 핀(31)이 인서트 포켓홀(22)에 결합될 때의 공차로 인한 누적공차 ±0.08mm를 보드(Board)(5)에 가이드 핀(Guide Pin)(52)을 생성하여, 보드에서부터 나머지 부품을 한번에 가이드(Guide)하여 누적공차를 ±0.045 mm 수준으로 줄일 수 있게 되었다.

이상 설명한 바와 같이, 본 발명에 따르면, 반도체 소자 테스트 공정전 반도체 소자와 보드의 정렬을 쉽게 할 수 있도록 함으로써, 정렬(Align)에 필요한 노력과 시간을 줄일 수 있도록 하고, 누적공차를 줄일 수 있도록 함으로써 컨택(Contact)에 더 유리한 조건을 맞출 수 있도록 하며, 생산성이 증가하게 된다.

이상에서와 같이 도면과 명세서에서 최적의 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

1: 반도체 소자
2: 인서트
3: 소켓가이드
4: 소켓
5: 보드
22: 인서트 포켓 홀
32: 소켓 가이드 홀
42: 소켓 홀

Claims (3)

1. 반도체 소자 테스트 장치에 있어서,
   반도체 소자를 수납하고 인서트 포켓홀을 구비하는 인서트;
   상기 인서트와의 결합위치를 가이드하는 가이드 핀을 구비하며 소켓 가이드 홀을 구비하는 소켓 가이드;
   상기 인서트에 수납된 상기 반도체 소자에 접촉되고, 상기 소켓 가이드에 결합되며, 소켓홀을 구비하는 테스트 소켓;
   상기 테스트 소켓이 상면에 결합되며, 상기 소켓 가이드가 안착되고, 하나 이상의 보드 가이드핀을 구비하는 보드를 포함하고,
   상기 보드의 보드 가이드핀은 상기 소켓홀, 소켓가이드홀, 및 인서트 포켓홀을 수직으로 관통하여 테스트 소켓, 소켓 가이드, 인서트를 보드에 고정시켜 정렬하는 것을 특징으로하는 반도체 소자 테스트 장치.
   
2. 제 1 항에 있어서,
   상기 보드와 상기 테스트 소켓, 소켓가이드 및 인서트들이 결합되도록 안내하는 가이드 위치는 3개인 것을 특징으로 하는 반도체 소자 테스트 장치.
   
3. 제 1 항에 있어서,
   상기 보드(Board)의 보드 가이드 핀(Guide Pin)을 통해 보드에서부터 테스트 소켓, 소켓가이드 및 인서트를 한번에 가이드(Guide)하여 누적공차를 ±0.045 mm 수준으로 줄일 수 있도록 한 것을 특징으로 하는 반도체 소자 테스트 장치.

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