KR101972195B1 - 금속 질화물 함유 스위칭 층을 갖는 비휘발성 저항 메모리 소자 - Google Patents
금속 질화물 함유 스위칭 층을 갖는 비휘발성 저항 메모리 소자 Download PDFInfo
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Abstract
비휘발성 저항 메모리 소자는, 금속 질화물, 금속 산화물-질화물, 2 금속 산화물-질화물, 또는 이들의 다층 스택을 포함하는 신규한 가변 저항 층을 갖는다. 신규한 가변 저항 층을 형성하는 하나의 방법은, 층간 증착 절차를 포함하고, 여기서 금속 산화물 층들 사이에 금속 질화물 층들이 배치되고, 다음으로 어닐 프로세스에 의해 실질적으로 균질한 층으로 변환된다. 신규한 가변 저항 층을 형성하는 다른 방법은, 층내 증착 절차를 포함하고, 여기서 다양한 ALD 프로세스들이 순차적으로 인터리빙되어 금속 산화물-질화물 층을 형성한다. 대안적으로, 금속 산화물이 성막, 질화, 및 어닐링되어 가변 저항 층을 형성하거나 또는 금속 질화물이 성막, 산화, 및 어닐링되어 가변 저항 층을 형성한다.
Description
본 발명은 비휘발성 저항 메모리 소자들에 관한 것이고, 보다 구체적으로는, 금속 질화물 함유 스위칭 층을 갖는 비휘발성 저항 메모리 소자 및 이의 형성 방법에 관한 것이다.
비휘발성 메모리 소자들은, 영구 데이터 저장을 필요로 하는 디바이스들, 이를테면 디지털 카메라 및 디지털 뮤직 플레이어, 그리고 컴퓨터 시스템에서 사용된다. 전기 소거가능 프로그램가능 판독 전용 메모리 (EPROM) 및 NAND 플래시는 현재 사용되는 비휘발성 메모리 기술이다. 하지만, 디바이스 치수가 축소됨에 따라, 스케일링 이슈들이 전통적인 비휘발성 메모리 기술에 대해 난문을 제기한다. 이것은, 저항 스위칭 비휘발성 메모리를 포함한, 대안의 비휘발성 메모리 기술들의 연구로 이어졌다.
저항 스위칭 비휘발성 메모리는, 쌍안정, 즉 상이한 저항들을 지닌 2개의 안정한 상태들을 갖는 메모리 소자들을 사용하여 형성된다. 쌍안정 메모리 소자는, 적합한 전압 또는 전류의 인가에 의해 고저항 상태 또는 저저항 상태에 놓일 수 있다. 전압 펄스들은 통상적으로, 하나의 저항 상태로부터 다른 저항 상태로 쌍안정 메모리 소자를 스위칭하기 위하여 사용된다. 후속하여, 비파괴적 읽기 동작들이, 내부에 저장된 데이터 비트의 값을 확인하기 위하여 메모리 소자에서 수행될 수 있다.
저항 스위칭 메모리 디바이스는 크기가 축소됨에 따라, 디바이스의 원하는 "온" 및 "오프" 상태들을 신뢰적으로 세트 (set), 리세트 (reset) 및/또는 결정하기 위해 필요한 요구 전류 및 전압들을 감소시켜, 디바이스의 전력 소비, 디바이스의 저항 가열 및 인접 디바이스들 간의 크로스토크 (cross-talk) 를 최소화하는 것이 중요하다.
상기한 바에 비추어, 감소된 전류 및 전압 요건들을 갖는 비휘발성 저항 스위칭 메모리 디바이스들이 당 기술 분야에서 요망된다.
요약
본 발명의 실시형태들은, 신규한 가변 저항 층을 갖는 ReRAM 비휘발성 메모리 소자 및 이의 형성 방법을 제시한다. 신규한 가변 저항 층은 금속 질화물, 금속 산화물-질화물 (oxide-nitride), 2 금속 산화물-질화물 (two-metal oxide-nitride), 또는 이들의 다층 스택 (multilayer stack) 을 포함할 수 있다.
본 발명의 하나의 실시형태에 따르면, 비휘발성 메모리 소자는, 기판에 형성된 제 1 전극 층, 제 2 전극 층, 및 제 1 전극 층과 제 2 전극 층 사이에 배치된 가변 저항 층을 포함하고, 가변 저항 층은 금속 질화물 층, 금속 산화물-질화물 층, 2 금속 산화물-질화물 층 또는 이들의 조합을 포함한다.
본 발명의 다른 실시형태에 따르면, 비휘발성 메모리 소자에서 가변 저항 층을 형성하는 방법은, 기판에 제 1 전극 층을 형성하는 단계, 원자 층 증착 (ALD) 프로세스를 사용하여 제 1 전극 층에 제 1 금속 층을 성막하는 단계, 제 1 금속 층을 산소 함유 가스에 노출시키면서 제 1 금속 층을 가열하여 제 1 금속 층을 산화시키는 단계, ALD 프로세스를 이용하여 산화된 제 1 금속 층에 제 2 금속 층을 성막하는 단계, 질소 함유 가스에 제 2 금속 층을 노출시켜 제 2 금속 층 속으로 질소를 확산시키는 단계, 및 제 1 금속 층 및 제 2 금속 층이 제 1 전극 층과 제 2 전극 층 사이에 배치되도록 하는, 제 2 전극 층을 형성하는 단계를 포함한다.
본 발명의 다른 실시형태에 따르면, 비휘발성 메모리 소자에서 가변 저항 층을 형성하는 방법은, 기판에 제 1 전극 층을 형성하는 단계, ALD 프로세스를 사용하여 제 1 전극 층에 제 1 금속 층을 성막하는 단계, 제 1 금속 층을 산소 함유 가스에 노출시키면서 제 1 금속 층을 가열하여 제 1 금속 층을 산화시키는 단계, 반응성 질소 함유 가스에 제 1 금속 층을 노출시켜 제 1 금속 층 속으로 질소를 확산시키는 단계, 및 제 1 금속 층이 제 1 전극 층과 제 2 전극 층 사이에 배치되도록 하는, 제 2 전극 층을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시형태에 따르면, 비휘발성 메모리 소자에서 가변 저항 층을 형성하는 방법은, 기판에 제 1 전극 층을 형성하는 단계, 제 1 전극 층에 금속 질화물 층을 성막하는 단계, 금속 산화물-질화물 층을 형성하기 위하여 금속 질화물 층에 산화 프로세스를 수행하는 단계, 및 금속 산화물-질화물 층이 제 1 전극 층과 제 2 전극 층 사이에 배치되도록 하는, 제 2 전극 층을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시형태에 따르면, 방법은 기판에 제 1 전극 층을 형성하는 단계, 제 1 전극 층에 금속 산화물 층을 성막하는 단계, 금속 산화물-질화물 층을 형성하기 위하여 금속 산화물 층에 질화 프로세스를 수행하는 단계, 및 금속 산화물-질화물 질화물 층이 제 1 전극 층과 제 2 전극 층 사이에 배치되도록 하는, 제 2 전극 층을 형성하는 단계를 갖는다.
본 발명의 실시형태들의 전술된 특징들이 자세히 이해될 수 있도록, 위에 간단히 요약된 본 발명의 실시형태들의 보다 구체적인 설명이, 첨부 도면들을 참조하여, 이루어질 수도 있다. 하지만, 첨부된 도면들은 본 발명의 통상적인 실시형태들만을 예시할 뿐이고, 본 발명은 다른 동일 효과의 실시형태들을 허용할 수도 있으므로, 본 발명의 범위를 제한하는 것으로 고려되서는 안된다는 점에 유의해야 한다.
도 1은 본 발명의 실시형태들에 따라 구성된, 메모리 디바이스들의 메모리 어레이의 사시도이다.
도 2a는 본 발명의 실시형태에 따라 구성된, 메모리 디바이스의 개략 단면도이다.
도 2b는 본 발명의 실시형태들에 따른, 전류가 메모리 디바이스를 통해 순방향으로 흐를 수 있게 하도록 구성된 메모리 디바이스를 개략적으로 예시한다.
도 3은, 저항 스위칭 메모리 소자를 갖는 메모리 디바이스의 예시적인 실시형태의 인가 전압 (V) 에 대한 측정 전류 (I) 값들의 예시적인 로그-로그 플롯들을 개략적으로 예시한다.
도 4는 본 발명의 실시형태들에 따른, 신규한 가변 저항 층을 포함하는, 일련의 성막된 층들로부터 형성된 메모리 디바이스의 개략 단면도이다.
도 5는 본 발명의 하나의 실시형태에 따른, 메모리 디바이스를 형성하기 위한 프로세스 시퀀스에서 방법 단계들의 플로우 차트를 제시한다.
도 6은 본 발명의 하나의 실시형태에 따른, 층간 증착 (interlayer deposition) 절차를 사용하여 가변 저항 층을 형성하기 위한 프로세스 시퀀스에서 방법 단계들의 플로우 차트를 제시한다.
도 7a는 본 발명의 실시형태에 따른, 열처리 전에 형성된 가변 저항 층의 단면도를 개략적으로 예시한다.
도 7b는 본 발명의 실시형태에 따른, 열처리 후에 형성된 가변 저항 층의 단면도를 개략적으로 예시한다.
도 8a는 본 발명의 실시형태에 따른, 열처리 전에 형성된 다른 가변 저항 층의 단면도를 개략적으로 예시한다.
도 8b는 본 발명의 실시형태에 따른, 열처리 후에 형성된 다른 가변 저항 층의 단면도를 개략적으로 예시한다.
도 9a는 본 발명의 실시형태에 따른, 열처리 단계 전의, 제 1 층 및 제 2 층을 갖는 다층 스택을 포함하는 가변 저항 층의 단면도를 개략적으로 예시한다.
도 9b는 본 발명의 실시형태에 따른, 열처리 단계 후에 형성된 가변 저항 층의 단면도를 개략적으로 예시한다.
도 10은 본 발명의 실시형태들에 따른, 층내 증착 (intralayer deposition) 절차를 사용하여 가변 저항 층을 형성하기 위한 프로세스 시퀀스에서 방법 단계들의 플로우차트를 제시한다.
도 11은 본 발명의 실시형태에 따른, 가변 저항 층을 형성하기 위한 프로세스 시퀀스에서 방법 단계들의 플로우차트를 제시한다.
도 12는 본 발명의 실시형태에 따른, 가변 저항 층을 형성하기 위한 프로세스 시퀀스에서 방법 단계들의 플로우차트를 제시한다.
명료성을 위하여, 동일한 도면 부호들이, 적용가능한 경우, 도면들간에 공통되는 동일한 요소들을 표시하기 위하여, 사용되었다. 하나의 실시형태의 특징들은 추가 열거 없이도 다른 실시형태들에 포함될 수도 있다고 생각된다.
도 1은 본 발명의 실시형태들에 따라 구성된, 메모리 디바이스들의 메모리 어레이의 사시도이다.
도 2a는 본 발명의 실시형태에 따라 구성된, 메모리 디바이스의 개략 단면도이다.
도 2b는 본 발명의 실시형태들에 따른, 전류가 메모리 디바이스를 통해 순방향으로 흐를 수 있게 하도록 구성된 메모리 디바이스를 개략적으로 예시한다.
도 3은, 저항 스위칭 메모리 소자를 갖는 메모리 디바이스의 예시적인 실시형태의 인가 전압 (V) 에 대한 측정 전류 (I) 값들의 예시적인 로그-로그 플롯들을 개략적으로 예시한다.
도 4는 본 발명의 실시형태들에 따른, 신규한 가변 저항 층을 포함하는, 일련의 성막된 층들로부터 형성된 메모리 디바이스의 개략 단면도이다.
도 5는 본 발명의 하나의 실시형태에 따른, 메모리 디바이스를 형성하기 위한 프로세스 시퀀스에서 방법 단계들의 플로우 차트를 제시한다.
도 6은 본 발명의 하나의 실시형태에 따른, 층간 증착 (interlayer deposition) 절차를 사용하여 가변 저항 층을 형성하기 위한 프로세스 시퀀스에서 방법 단계들의 플로우 차트를 제시한다.
도 7a는 본 발명의 실시형태에 따른, 열처리 전에 형성된 가변 저항 층의 단면도를 개략적으로 예시한다.
도 7b는 본 발명의 실시형태에 따른, 열처리 후에 형성된 가변 저항 층의 단면도를 개략적으로 예시한다.
도 8a는 본 발명의 실시형태에 따른, 열처리 전에 형성된 다른 가변 저항 층의 단면도를 개략적으로 예시한다.
도 8b는 본 발명의 실시형태에 따른, 열처리 후에 형성된 다른 가변 저항 층의 단면도를 개략적으로 예시한다.
도 9a는 본 발명의 실시형태에 따른, 열처리 단계 전의, 제 1 층 및 제 2 층을 갖는 다층 스택을 포함하는 가변 저항 층의 단면도를 개략적으로 예시한다.
도 9b는 본 발명의 실시형태에 따른, 열처리 단계 후에 형성된 가변 저항 층의 단면도를 개략적으로 예시한다.
도 10은 본 발명의 실시형태들에 따른, 층내 증착 (intralayer deposition) 절차를 사용하여 가변 저항 층을 형성하기 위한 프로세스 시퀀스에서 방법 단계들의 플로우차트를 제시한다.
도 11은 본 발명의 실시형태에 따른, 가변 저항 층을 형성하기 위한 프로세스 시퀀스에서 방법 단계들의 플로우차트를 제시한다.
도 12는 본 발명의 실시형태에 따른, 가변 저항 층을 형성하기 위한 프로세스 시퀀스에서 방법 단계들의 플로우차트를 제시한다.
명료성을 위하여, 동일한 도면 부호들이, 적용가능한 경우, 도면들간에 공통되는 동일한 요소들을 표시하기 위하여, 사용되었다. 하나의 실시형태의 특징들은 추가 열거 없이도 다른 실시형태들에 포함될 수도 있다고 생각된다.
비휘발성 저항 메모리 소자의 가변 저항 층으로서 사용되는 재료들은 일반적으로, 쌍안정 특성을 가질 필요가 있고 낮은 스위칭 전압 및 스위칭 전류로 동작될 수 있는 것이 바람직하다. 본 발명의 실시형태들은, 이들 요건들을 만족시키는 신규한 가변 저항 층을 갖는 ReRAM (resistive random access memory) 비휘발성 메모리 소자를 제시한다. 신규한 가변 저항 층은 금속 질화물, 금속 산화물-질화물 (oxide-nitride), 2 금속 산화물-질화물 (two-metal oxide-nitride), 또는 이들의 다층 스택 (multilayer stack) 을 포함할 수 있다.
도 1은 본 발명의 실시형태들에 따라 구성된, 메모리 디바이스들 (200) 의 메모리 어레이 (100) 의 사시도이다. 메모리 어레이 (100) 는, 시스템 온 칩 (system-on-a-chip) 타입 디바이스와 같은, 보다 큰 메모리 디바이스 또는 다른 집적 회로 구조의 부분일 수도 있다. 메모리 어레이 (100) 는, 디지털 카메라, 이동 전화기, 휴대용 컴퓨터, 및 뮤직 플레이어들과 같은 다양한 전자 디바이스들에서 사용될 수 있는 고용량 비휘발성 메모리 집적 회로의 부분으로서 형성될 수도 있다. 명료성을 위하여, 메모리 어레이 (100) 는 단일층 메모리 어레이 구조로서 예시된다. 하지만, 메모리 어레이 (100) 와 같은 메모리 어레이들은 또한, 다층 메모리 어레이 구조들을 만들기 위해 수직 방식으로 적층될 수 있다.
메모리 디바이스들 (200) 의 각각은, ReRAM (resistive random access memory) 디바이스와 같은 비휘발성 저항 스위칭 메모리 디바이스를 포함한다. 메모리 디바이스 (200) 는, 하나 이상의 재료 층들 (114) 로부터 형성될 수도 있는 신규한 메모리 소자 (112) 를 포함한다. 재료 층들 (114) 은, 금속 질화물, 금속 산화물-질화물, 또는 각각의 조합을 포함하는 신규한 가변 저항 층을 포함하고, 도 4와 함께 아래에서 설명된다. 일부 실시형태들에서, 메모리 디바이스 (200) 는 또한, 도 2a, 도 2b와 함께 아래에서 설명된 전류 스티어링 디바이스 (current steering device) 를 포함한다.
읽기 및 쓰기 회로 (미도시) 는, 전극들 (102) 및 직교하게 배치된 전극들 (118) 을 사용하여 메모리 디바이스 (200) 에 접속된다. 전극들 (102) 및 전극들 (118) 은 "비트 라인" 및 "워드 라인" 으로도 지칭되고, 메모리 디바이스들 (200) 에서 메모리 소자들 (112) 로 데이터를 읽고 쓰는데 사용된다. 개개의 메모리 디바이스들 (200) 또는 메모리 디바이스들 (200) 의 그룹들은 전극들 (102) 및 전극들 (118) 의 적절한 세트들을 사용하여 어드레스될 수 있다.
도 2a는 본 발명의 실시형태에 따라 구성된, 메모리 디바이스 (200) 의 개략도이다. 메모리 디바이스 (200) 는, 메모리 소자 (112) 및 일부 실시형태들에서 전류 스티어링 디바이스 (216) 를 포함하고, 이들은 양자 모두 전극들 (102) 과 전극들 (118) 사이에 배치된다. 하나의 실시형태에서, 전류 스티어링 디바이스 (216) 는, 전극 (102) 과 메모리 소자 (112) 사이, 또는 전극 (118) 과 메모리 소자 (112) 사이에 배치되는, p-n 접합 다이오드, p-i-n 다이오드, 트랜지스터, 또는 다른 유사한 디바이스와 같은 개재하는 전기 컴포넌트 (intervening electrical component) 를 포함한다. 일부 실시형태들에서, 전류 스티어링 디바이스 (216) 는, 메모리 소자 (112) 를 통해 상이한 방향들의 전류 흐름을 허용 또는 억제하도록 구성된, 2개 이상의 도핑된 실리콘 층들과 같은, 반도체 재료의 2개 이상의 층들을 포함할 수도 있다. 또한, 읽기 및 쓰기 회로 (150) 는, 도시된 바처럼 전극들 (102) 및 전극들 (118) 을 통하여 메모리 디바이스 (200) 에 연결된다. 읽기 및 쓰기 회로 (150) 는, 메모리 디바이스 (200) 의 저항 상태를 감지할 뿐만 아니라 그 저항 상태를 설정하도록 구성된다.
도 2b는 본 발명의 실시형태들에 따른, 전류가 메모리 디바이스 (200) 를 통해 순방향 (“I+”) 으로 흐를 수 있게 하도록 구성된 메모리 디바이스 (200) 를 개략적으로 예시한다. 하지만, 전류 스티어링 디바이스 (216) 의 설계에 기인하여, 감소된 전류는 또한, 전극들 (102) 및 전극들 (118) 로 역 바이어스 (reverse bias) 의 인가에 의해 디바이스를 통해 반대 방향으로 흐를 수 있다.
도 3은, 저항 스위칭 메모리 소자 (112) 를 갖는 메모리 디바이스 (200) 의 예시적인 실시형태의 인가 전압 (V) 에 대한 측정 전류 (I) 값들의 예시적인 로그-로그 (log-log) 플롯들을 개략적으로 예시한다. 저항 스위칭 메모리 소자는, 2개의 안정한 저항 상태들에 놓여질 수도 있다: 저저항 상태 (LRS) 곡선 (320) 의 I-V 곡선을 따르는 LRS, 또는 고저항 상태 (HRS) 곡선 (310) 의 I-V 곡선을 따르는 HRS.
일반적으로, 메모리 디바이스 (200) 가 저저항 상태에 있는 동안 2개의 인가 전압들 사이에서 (예를 들면, VSET (예를 들어, -3 볼트) 와 VRESET (예를 들어, +4 볼트) 사이에서) 전극 층들 (102 및 118) 에 인가된 전압을 스위핑 (sweeping) 함으로써, LRS 곡선 (320) 이 획득된다. 한편, 메모리 디바이스 (200) 가 고저항 상태에 있는 동안 2개의 인가 전압들 사이에서 (예를 들면, VSET 와 VRESET 사이에서) 전극 층들 (102 및 118) 에 인가된 전압을 스위핑함으로써, HRS 곡선 (310) 이 획득된다. 이에 따라, 저항 스위칭 메모리 소자 (112) 는 고저항 상태 (HRS) 또는 저저항 상태 (LRS) 중 어느 일방에 있을 수도 있다. 메모리 디바이스 (200) 내의 저항 스위칭 메모리 소자 (112) 는 선택적으로 읽기 및 쓰기 회로 (150) 에 의해 선택되어 그의 저항 상태들 사이에서 스위칭할 수 있다. 전류 스티어링 소자 (216) 가, 적절한 세트의 워드라인 및 비트라인 및/또는 전극들이 선택될 때, 원하는 메모리 셀들만을 통해 전류가 흐르도록 전류를 조절 (예를 들어, 허용 또는 억제 등) 하는데 사용된다.
"세트" 동작 동안, 가변 저항 층 (206) 의 물리 및 전기 특성 때문에, "세트" 스위칭 펄스 (예를 들어, VSET 전압 레벨에서의 펄스) 가 인가되고 메모리 디바이스를 통해 전달될 때, 메모리 디바이스 (200) 의 저항 스위칭 메모리 소자 (112) 는 (예를 들어, 화살표 (330) 의 경로를 따라) HRS 로부터 LRS 으로 스위칭할 수 있다. 메모리 디바이스 (200) 에 "세트" 스위칭 펄스를 인가함으로써 메모리 디바이스 (200) 를 통해 흐르는 전류는, 가변 저항 층 (206) 의 저항의 변화에 기인하여, 화살표 (330) 에 따라, 초기 "세트" 전류 레벨, ISET(i) 로부터, 최종 "세트" 전류 레벨, ISET(f) 로 시프트될 수 있다.
또한, "리세트" 동작 동안, 가변 저항 층 (206) 은, "리세트" 스위칭 펄스 (예를 들어, VRESET 전압 레벨에서의 펄스) 가 메모리 디바이스 (200) 로 전달될 때, (예를 들어, 화살표 (340) 의 경로를 따라) LRS 로부터 HRS 으로 스위칭하도록 기능할 수 있다. 메모리 디바이스 (200) 를 통해 흐르는 전류는, 가변 저항 층 (206) 의 저항의 변화에 기인하여, 초기 "리세트" 전류 레벨, IRESET(i) 로부터, 최종 "리세트" 전류 레벨, IRESET(f) 로 시프트될 수 있다.
읽기 동작 동안, 메모리 디바이스 (200) 에서 저항 스위칭 메모리 소자 (112) 의 로직 상태는, 적절한 세트의 전극들 (102 및 118) 에, 감지 전압을 인가하는 것 (즉, 도 3에 도시된 바처럼 "읽기" 전압 VREAD (예를 들어, 약 +0.5 볼트 (V) 전압 레벨의 감지 펄스를 인가하는 것)) 에 의하여 감지될 수 있다. 그의 이력 (history) 에 따라, 이런 방식으로 어드레스된 저항 스위칭 메모리 소자 (112) 는 고저항 상태 (HRS) 또는 저저항 상태 (LRS) 중 어느 일방에 있을 수도 있다. 따라서, 저항 스위칭 메모리 소자 (112) 의 저항은, 어떤 디지털 데이터가 저항 스위칭 메모리 소자 (112) 저장되는지를 결정한다. 저항 스위칭 메모리 소자 (112) 가 저저항 상태 (LRS) 에 있으면, 예를 들어, 저항 스위칭 메모리 소자 (112) 는 로직 1 (즉, "1" 비트) 을 포함한다고 말할 수도 있다. 다른 한편, 저항 스위칭 메모리 소자 (112) 가 고저항 상태 (HRS) 에 있으면, 저항 스위칭 메모리 소자 (112) 는 로직 0 (즉 "0" 비트) 를 포함한다고 말할 수도 있다.
프로그래밍 동작 동안, 메모리 소자의 상태는 적절한 세트들의 전극 층들 (102 및 118) 에의 적합한 프로그래밍 신호들의 인가에 의해 변화될 수 있다. 일 예에서, 초기에, 저항 스위칭 메모리 소자 (112) 는 고저항 상태에 있을 수도 있다 (예를 들어, 로직 "0" 을 저장). 저항 스위칭 메모리 소자 (112) 의 고저항 상태 (HRS) 는, 전극들 (102 및 118) 을 사용하여 읽기 및 쓰기 회로 (150) 에 의해 감지될 수 있다 (도 2a). 예를 들어, 읽기 및 쓰기 회로 (150) 는 저항 스위칭 메모리 소자 (112) 에 VREAD 전압 레벨 (예를 들어, +0.5V) 의 읽기 전압 펄스를 인가할 수도 있고, 저항 스위칭 메모리 소자 (112) 를 통해 흐르는 결과적인 "오프" 전류 레벨 (IOFF) 을 감지할 수 있다.
다음으로, 메모리 디바이스 (200) 에서 로직 "1" 을 저장하기 원할 때, 저항 스위칭 메모리 소자 (112) 는 그의 저저항 상태 (LRS) 로 놓일 필요가 있다. 이것은, 읽기 및 쓰기 회로 (150) 를 사용하여, 전극들 (102 및 118) 에 걸쳐 VSET (예를 들어, -2 V 내지 -4 V) 전압 레벨의 "세트" 전압 펄스를 인가함으로써, 달성될 수도 있다. 일 구성에서, 저항 스위칭 메모리 소자 (112) 에 VSET 전압 레벨의 네가티브 전압 펄스를 인가하는 것은, 저항 스위칭 메모리 소자 (112) 로 하여금 그의 저저항 상태 (LRS) 로, 화살표 (330) 를 따라, 스위칭하게 한다. 저항 스위칭 메모리 소자 (112) 는, "세트" 전압 펄스 VSET 의 제거 후에, 저항 스위칭 메모리 소자 (112) 가 저저항 상태 (LRS)) 에 있게 특성화되도록, 변화된다. 저항 스위칭 메모리 소자 (112) 의 저항 상태 변화는, 디바이스의 역 바이어싱이 메모리 소자에 있는 가변 저항 층에 형성된 트랩들로 하여금 이 프로세스 동안 재분배 또는 충전 (즉, "트랩 조정 (trap-mediated)") 되게 하기 때문일 수도 있다고 생각된다. VSET 및 VRESET 는 일반적으로 여기에서 "스위칭 전압" 으로 지칭된다. 저항 스위칭 메모리 소자의 저저항 상태 (LRS) 는, 읽기 및 쓰기 회로 (150) 를 사용하여 감지될 수 있다. VREAD 레벨의 읽기 전압 펄스가 저항 스위칭 메모리 소자 (112) 에 인가될 때, 읽기 및 쓰기 회로 (150) 는, 저항 스위칭 메모리 소자 (112) 가 그의 저저항 상태 (LRS) 에 있음을 나타내는, 상대적으로 높은 "온" 전류 값 (ION) 을 감지한다.
메모리 셀 (200) 에서 로직 "0" 을 저장하기 원할 때, 저항 스위칭 메모리 소자 (112) 는 다시 한번 그의 고저항 상태 (HRS) 에, VRESET (예를 들어, +2 V 내지 +5 V) 전압 레벨의 포지티브 "리셋" 전압 펄스를 메모리 디바이스에 인가함으로써, 놓여질 수 있다. 읽기 및 쓰기 회로 (150) 가 VRESET 을 저항 스위칭 메모리 소자 (112) 에 인가할 때, 그것은 그의 고저항 상태 (HRS) 로, 화살표 (340) 를 따라, 스위칭된다. 리셋 전압 펄스 VRESET 가 저항 스위칭 메모리 소자 (112) 로부터 제거될 때, 저항 스위칭 메모리 소자 (112) 는 다시 한번, 그것이 VREAD 전압 레벨의 읽기 전압 펄스를 인가함으로써, 고저항 상태 (HRS) 에 있는지 테스트될 수 있다.
여기에서 주로 저항 스위칭 메모리 소자에 대한 논의는 쌍극성 스위칭 예들을 제공하지만, 저항 스위칭 메모리 소자들의 일부 실시형태들은, 단극성 스위칭을 사용할 수도 있고, 여기서 "세트" 및 "리세트" 전압 펄스들은, 여기에 기재된 본 발명의 범위를 이탈함이 없이, 동일 극성을 갖는다.
신규한 가변 저항 층이 금속 질화물 또는 산화물-질화물을 포함하는 본 발명의 실시형태들에서, 가변 저항 층을 위한 다수의 저항 능력 (multiple resistance capability) 을 제공하는 결함 또는 트랩들은 질소 베이컨시일 수도 있다고 생각된다. 가변 저항 층, 즉, 가변 저항 층 (206) 의 실시형태들은 도 4와 함께 이하에서 설명된다. 메모리 소자 (112) 의 저항 상태의 변화는, 이를테면, 메모리 디바이스 (200) 가 역 바이어스될 때 메모리 소자 (112) 의 가변 저항 층에 있는 트랩 또는 결함들의 재분배 또는 충전에 기인하여, "트랩-조정" 될 수도 있다고 생각된다. 일반적으로 산소 베이컨시로 생각되는 결함 또는 트랩들은 가변 저항 층의 성막 및/또는 포스트 프로세싱 동안 형성된다. 예를 들어, 산소 베이컨시는 마찬가지로 가변 저항 층에서 호스트 산화물 재료의 비화학양론적 재료 조성 (non-stoichiometric material composition) 에 의해 생성된다.
도 4는 본 발명의 실시형태들에 따른, 신규한 가변 저항 층 (206) 을 포함하는, 일련의 성막된 층들로부터 형성된 메모리 디바이스 (200) 의 개략 단면도이다. 도 4에 예시된 실시형태에서, 메모리 디바이스 (200) 는, 기판 (201) (예를 들면, 실리콘 기판 또는 SOI 기판) 의 표면의 부분들 상에 형성되거나, 또는 그와 통합되고 그 상에 배치된다. 본 발명의 실시형태들에 관하여 여기에서 사용된 상대적인 방향의 용어들은 설명을 위한 것일 뿐이고 본 발명의 범위를 제한하지 않음에 유의한다. 특히, "상에", "위에", "아래" 등과 같은 방향의 용어들은, 실시형태들이 형성되는 기판 (201) 이 "하부" 엘리먼트이고 따라서 거기에 형성된 본 발명의 엘리먼트들의 "아래" 에 있다는 가정하에 사용된다.
도 4에 예시된 실시형태에서, 메모리 디바이스 (200) 는, 전극들 (102, 118) 사이에 배치된 메모리 소자 (112) 를 포함한다. 메모리 소자 (112) 는, 가변 저항 층 (206) 을 포함하는 비휘발성 저항 메모리 소자이다. 다른 실시형태들에서, 메모리 디바이스 (200) 는, 전극 (118) 과 가변 저항 층 (206) 사이에 배치되는 선택적인 중간 전극 및 선택적인 전류 스티어링 디바이스 (216) 를 더 포함한다.
전극들 (102, 118) 은, 가변 저항 층 (206) 을 구성하는 재료의 밴드갭에 맞추어진 바람직한 일함수를 갖는 전도성 재료들로부터 형성된다. 일부 구성들에서, 전극들 (102, 118) 은, 전극들 (102, 118) 이 원하는 값, 예를 들면, 0.1 eV, 0.5 eV, 1.0 eV 등 만큼 상이한 일함수를 갖도록, 상이한 재료들로부터 형성된다. 예를 들면, 일 실시형태에서, 전극 (102) 은 4.5-4.6 eV의 일함수를 갖는 TiN으로 구성되는 한편, 전극 (118) 은 대략 4.1-4.15 eV의 일함수를 갖는 n-타입 폴리실리콘일 수 있다. 전극 (102) 및/또는 전극 (118) 에서의 사용에 적합한 다른 전극 재료들은, p-타입 폴리실리콘 (4.9-5.3 eV), n-타입 폴리실리콘, 전이 금속, 전이 금속 합금, 전이 금속 질화물, 전이 금속 탄화물, 텅스텐 (4.5-4.6 eV), 탄탈 질화물 (4.7-4.8 eV), 몰리브덴 산화물 (~5.1 eV), 몰리브덴 질화물 (4.0-5.0 eV), 이리듐 (4.6-5.3 eV), 이리듐 산화물 (~4.2 eV), 루테늄 (~4.7 eV), 및 루테늄 산화물 (~5.0 eV) 을 포함한다. 다른 가능한 전극 재료들은, 티타늄/알루미늄 합금 (4.1-4.3 eV), 니켈 (~5.0 eV), 텅스텐 질화물 (~4.3-5.0 eV), 텅스텐 산화물 (5.5-5.7 eV), 알루미늄 (4.2-4.3 eV), 구리 또는 실리콘 도핑 알루미늄 (4.1-4.4 eV), 구리 (~4.5 eV), 하프늄 탄화물 (4.8-4.9 eV), 하프늄 질화물 (4.7-4.8 eV), 니오븀 질화물 (~4.95 eV), 탄탈 탄화물 (약 5.1 eV), 탄탈 실리콘 질화물 (~4.4 eV), 티타늄 (4.1-4.4 eV), 바나듐 탄화물 (~5.15 eV), 바나듐 질화물 (~5.15 eV), 및 지르코늄 질화물 (~4.6 eV) 을 포함한다. 일부 실시형태들에서, 전극 (102) 은, 티타늄 (Ti), 텅스텐 (W), 탄탈 (Ta), 코발트 (Co), 몰리브덴 (Mo), 니켈 (Ni), 바나듐 (V), 하프늄 (Hf) 알루미늄 (Al), 구리 (Cu), 백금 (Pt), 팔라듐 (Pd), 이리듐 (Ir), 루테늄 (Ru), 및 이들의 조합으로 이루어지는 재료들의 군으로부터 선택된 원소로부터 형성된 금속, 금속 합금, 금속 질화물 또는 금속 탄화물이다. 일 예에서, 전극 (102) 은, 티타늄/알루미늄 합금 (TixAly), 또는 실리콘 도핑 알루미늄 (AlSi) 으로 이루어지는 군으로부터 선택된 금속 합금을 포함한다.
가변 저항 층 (206) 은, 2개 이상의 안정한 저항 상태들 사이에서 스위칭될 수 있는 유전 재료를 포함한다. 일부 실시형태들에서, 가변 저항 층 (206) 은 약 10 과 약 100 Å 사이의 두께를 갖는다. 많은 재료들이, 다양한 산화물 및 모든 전이 금속들, 즉, 하프늄 (Hf), 지르코늄 (Zr), 티타늄 (Ti), 탄탈 (Ta) 등을 포함하는, 비휘발성 저항 메모리 디바이스들을 위한 가변 저항 층들에서 가능한 사용을 위해 탐구되었다. 그러한 재료들과 대조적으로, 본 발명의 실시형태들에 따르면, 가변 저항 층 (206) 은 금속 질화물, 금속 산화물-질화물, 2 금속 산화물-질화물, 또는 이들의 다층 스택을 포함하고, 유리하게는 낮은 "세트" 전압 VSET 및 “리세트”전압 VRESET을 가질 수 있다. 예를 들면, 하프늄 질화물 (HfNx) 로 구성되는 가변 저항 층 (206) 을 갖는 메모리 디바이스는, 가변 저항 층 (206) 이 하프늄 산화물 (HfOx) 로 구성되는 실질적으로 동일한 메모리 소자보다 더 좋은 스위칭 성능을 보여줬다.
가변 저항 층 (206) 으로서의 사용에 적합한 금속 질화물들은, 특히, HfNx, ZrNX, SiNX, AlNX, TiNX, VXNY (예를 들어, V2N), NbNX (예를 들어 Nb2N, Nb4N3, NbN), WNX (예를 들어, WN2) 를 포함한다. 적합한 금속 질화물은, 당 기술 분야에 알려져 있는 반응성 물리 기상 증착 (PVD) 및 화학 기상 증착 (CVD) 프로세스들에 의해 성막될 수 있다. 일부 실시형태들에서, 원자층 증착 (ALD) 프로세스가 그러한 금속 질화물들을 성막하는데 사용될 수도 있다.
가변 저항 층 (206) 으로서의 사용에 적합한 금속 산화물-질화물은 특히, HfOxNy, ZrOxNy, AlOxNy, 및 TaOxNy를 포함한다. 여기에서 사용된 바처럼, 용어 "금속 산화물-질화물" 은, 금속성 화학 원소가 ON 구조와 결합되는, 금속 산질화물과 대조적으로, 금속 산화물 및 금속 질화물의 조합인 금속을 지칭한다. 본 발명의 실시형태들에 따르면, 그러한 금속 산화물-질화물 막들은, "층간 증착 (interlayer deposition)" ALD 프로세스; "층내 증착 (intralayer deposition)" ALD 프로세스; 금속 산화물 성막, 질화, 및 어닐 프로세스의 조합; 또는 금속 질화물 성막, 산화 및 어닐 프로세스의 조합을 포함하는, 다양한 방식으로 성막될 수 있다. 이들 상이한 프로세스들은 도 6 - 도 12와 함께 아래에서 설명된다.
가변 저항 층 (206) 으로서 사용에 적합한 2 금속 산화물-질화물들은, 2개의 금속성 또는 반금속성 원소들을 포함하고 다음과 같은 막들을 포함한다: HfxSiyOzN(1-x-y-z), ZrxSiyOzN(1-x-y-z), HfxZryOzN(1-x-y-z), 및 HfxAlyOzN(1-x-y-z). 2 금속 산화물-질화물들은 코스퍼터링 (co-sputtering) PVD 프로세스로 또는, 금속 산화물-질화물의 성막에 사용된 것과 유사한 일련의 ALD 프로세스들에 의해 성막될 수도 있다. 다르게는, 2 금속 산화물-질화물들은 층간 증착 ALD 프로세스 또는 층내 증착 ALD 프로세스를 통해 성막될 수도 있다. 그러한 ALD 프로세스들은 도 6 - 도 12와 함께 아래에서 설명된다. 그러한 2 금속 산화물-질화물에 적합한 금속들은, 하프늄 (Hf), 지르코늄 (Zr), 알루미늄 (Al), 탄탈 (Ta), 티타늄 (Ti), 바나듐 (V), 니오븀 (Nb), 및 텅스텐 (W) 을 포함하고 적합한 반금속성 원소들은 실리콘 (Si) 을 포함한다.
도 5은 본 발명의 하나의 실시형태에 따른, 메모리 디바이스 (200) 를 형성하기 위한 프로세스 시퀀스 (500) 에서 방법 단계들의 플로우차트를 제시한다. 방법 단계들이 도 4에서 메모리 디바이스 (200) 와 함께 설명되었지만, 당업자는 프로세스 시퀀스 (500) 를 사용한 다른 저항 스위칭 메모리 디바이스들의 형성이 본 발명의 범위내라는 것을 이해할 것이다.
나타낸 바처럼, 방법 (500) 은 단계 (502) 에서 시작되고, 여기서 전극 (118) 이 기판 (201) 상에 형성된다. 일 실시형태에서, 전극 (118) 은 종래 CVD 또는 ALD 타입 폴리실리콘 성막 기법을 사용하여 기판 (201) 상에 형성된 고도로 도핑된 폴리실리콘 층이다. 일 실시형태에서, 전극 (118) 은 폴리실리콘을 포함하고, 두께가 약 50 과 약 5000 Å 사이이다.
단계 (504) 에서, 가변 저항 층 (206) 이 하나 이상의 성막 프로세스들을 사용하여 전극 (118) 에 형성된다. 본 발명의 실시형태들은, 가변 저항 층 (206) 을 성막하는 다양한 방법들을 포함하고, 가변 저항 층 (206) 의 특정 조성에 부분적으로 의존한다. 가변 저항 층 (206) 을 성막하는 예시적인 방법들은, 도 6 -도 12와 함께 아래에서 설명된다.
단계 (506) 에서, 전극 (102) 은, 도 4와 함께 위에 열거된 전극 (102) 에 적합한 하나 이상의 재료들을 사용하여 도 4에 도시된 바처럼 가변 저항 층 (206) 위에 형성된다. 전극 (102) 은, PVD, CVD, ALD 또는 다른 유사한 프로세스와 같은 성막 프로세스를 사용하여 형성될 수도 있다. 일 실시형태에서, 전극 (102) 은 두께가 약 500 Å 과 약 1 ㎛ 사이이다.
단계 (508) 에서, 형성된 메모리 디바이스 (200) 는, 예를 들어, 어닐 프로세스를 통하여 열처리된다. 어닐 프로세스의 온도 및 지속시간은 메모리 디바이스 (200) 의 구성과 메모리 디바이스 (200) 에 포함된 재료들의 함수이다. 예를 들면, 일부 실시형태들에서, 어닐 프로세스는 약 550 ℃ 보다 높은 온도에서 일어난다. 다른 실시형태들에서, 어닐 프로세스는 약 600 ℃ 보다 높은 온도에서 일어난다. 또 다른 실시형태들에서, 어닐 프로세스는 약 1000 ℃ 보다 높은 온도에서 일어난다. 어닐 프로세스의 지속시간은 또한, 크게 달라질 수 있으며, 예를 들어, 메모리 디바이스 (200) 의 구성에 따라 약 30 초와 20 분 사이에서 달라질 수 있다. 또한, 진공 어닐, 산소 어닐, 수소/아르곤 혼합물과 같은 가스 혼합물을 사용한 어닐, 및 당 기술 분야에 알려져 있는 다른 어닐 프로세스들은 본 발명의 범위내에 속한다. 유사하게는, 다수의 열처리 단계들이 본 발명의 범위를 벗어나지 않고서 메모리 디바이스 (200) 상에서 수행될 수도 있다. 예를 들면, 열처리 (thermal process) 가, 방법 (500) 의 다수의 단계들 동안 또는 그 후에 수행될 수도 있다.
위에서 언급된 바처럼, 가변 저항 층 (206) 은 금속 질화물, 금속 산화물-질화물, 2 금속 산화물-질화물, 또는 이들의 다층 스택을 포함할 수도 있다. 다양한 기법들이, 당 기술 분야에 알려져 있는 PVD, ALD, 및 CVD 프로세스들과 같은 금속 질화물들을 성막하는데 사용될 수 있다. 다른 한편, 금속 산화물-질화물, 2 금속 산화물-질화물, 및 금속 산화물-질화물들의 다층 스택들이, 도 6-도 9와 함께 설명된 “층간 증착” 프로세스; 도 10과 함께 설명된 “층내 증착” 프로세스; 도 11과 함께 설명된 금속 산화물 성막 프로세스, 질화 프로세스, 및 선택적인 어닐 프로세스의 조합; 또는 도 12와 함께 설명된, 금속 질화물 성막 프로세스, 산화 프로세스, 및 선택적인 어닐 프로세스의 조합을 포함한, 본 발명의 다양한 실시형태들에 따라 성막될 수도 있다.
도 6은 본 발명의 하나의 실시형태에 따른, "층간 증착" 절차를 사용하여 가변 저항 층 (206) 을 형성하기 위한 프로세스 시퀀스 (600) 에서 방법 단계들의 플로우차트를 제시한다. 방법 (600) 에서, 금속 산화물-질화물 층이 상이한 ALD 프로세스들을 순차적으로 인터리빙함으로써 형성되고, 여기서 금속 산화물 층들 사이에 금속 질화물 층들이 배치되고, 다음으로 어닐 프로세스에 의해 실질적으로 균질한 층으로 변환된다. 방법 단계들이 도 4에서 메모리 디바이스 (200) 와 함께 설명되었지만, 당업자는 프로세스 시퀀스 (600) 를 사용한 다른 가변 저항 층들의 형성이 본 발명의 범위내라는 것을 이해할 것이다.
나타낸 바처럼, 방법 (600) 은 단계 (601) 에서 시작되고, 여기서 금속 층은, 수산화된 후에 전극 (118) 의 표면과 같은 적합하게 조제 및 활성화된 표면에 형성된다. 금속 층은, 전극 (118) 의 조제 및 활성화된 표면을 적합한 전구체에 노출함으로써 형성된다. 예를 들면, 하프늄 (Hf) 층의 성막을 위해, 테트라키스 (디메틸아미도) 하프늄 (Hf(NMe2)4), 테트라키스 (에틸메틸아미도) 하프늄 (Hf(NMeEt)4), 및/또는 테트라키스 (디에틸아미도) 하프늄 (Hf(NEt2)4) 등의 전구체들이 사용될 수도 있다. 다른 예에서, 지르코늄 (Zr) 층의 성막을 위해, 테트라키스 (디메틸아미도) 지르코늄 (Zr(NMe2)4), 테트라키스 (에틸메틸아미도) 지르코늄 (Zr(NMeEt)4), 및/또는 테트라키스 (디에틸아미도) 지르코늄 (Zr(NEt2)4) 이 사용될 수도 있다. 일반적으로, 단계 (601) 에서 형성된 금속 층은 하나의 단층 (monolayer) 두께 정도이다. 일부 실시형태들에서, 선택적인 퍼지 프로세스가 단계 (601) 의 완료에서 수행되어 ALD 챔버로부터 잔여 전구체들을 제거한다.
단계 (602) 에서, 단계 (601) 에서 성막된 금속 층은 산화 프로세스를 받아 금속 산화물 (MOx) 층을 형성한다. 예를 들어, 금속 층이 수증기 또는 오존 (O3) 과 같은 산소 소스에 노출된다. 일부 실시형태들에서, 산화 프로세스는, 지속시간 동안 그리고 금속 층을 완전히 산화하는 산소 농도 레벨에서 수행된다. 일부 실시형태들에서, 선택적인 퍼지 프로세스가 단계 (602) 의 완료에서 수행되어 ALD 챔버로부터 잔여 산소 소스 가스를 제거한다.
단계 (603) 에서, 제 2 금속 층이, 단계 (601) 에 설명된 프로세스를 사용하여 단계 (602) 에서 형성된 금속 산화물 층에 성막된다. 일부 실시형태들에서, 단계 (603) 에서 성막된 제 2 금속 층은, 단계 (601) 에 성막된 제 1 금속 층과 동일한 조성을 갖는다.
단계 (604) 에서, 단계 (603) 에서 성막된 금속 층은 질화 프로세스를 받아 금속 질화물 층 (MNx) 을 형성한다. 예를 들어, 금속 층은, 암모니아 (NH3) 와 같은 반응성 질소 함유 가스에 노출된다. 금속 층에 노출될 때, 반응성 질소 함유 가스에서 질소는 금속 층속으로 확산된다. 일부 실시형태들에서, 질화 프로세스는, 지속시간 동안 그리고 금속 층을 완전히 질화하는 질소 농도 레벨에서 수행된다. 일부 실시형태들에서, 선택적인 퍼지 프로세스가 단계 (604) 의 완료에서 수행되어 ALD 챔버로부터 잔여 반응성 질소 함유 가스를 제거한다.
단계 (605) 에서, 가변 저항 층 (206) 의 원하는 두께에 도달되었는지 여부에 대해 결정이 내려진다. ALD 프로세스가 방법 (600) 에서 금속 층들을 성막하는데 사용되기 때문에, 각 금속 산화물 및 금속 질화물 층은 두께가 단일 단층 정도이다. 결과적으로, 적합한 두께 (예를 들면, 10 내지 100 Å) 를 갖는 가변 저항 층 (206) 을 형성하기 위하여, 단계들 (601-604) 의 다수의 사이클들이 일반적으로 수행된다 (예를 들면, 2 내지 20 회 이상). 필요한 수의 금속 층들이 성막되었으면, 방법 (600) 은 단계 (606) 로 진행한다. 그렇지 않다면, 방법 (600) 은 단계 (601) 로 되돌아간다.
단계 (606) 에서, 교번하는 금속 산화물 및 금속 질화물의 스택은 예를 들어 방법 (500) 의 단계 (508) 에서의 열처리에 의해 열처리된다. 열처리 단계 (606) 의 지속시간 및 온도는 단계 (601-605) 에서 형성된 가변 저항 층 (206) 의 특정 금속 및 두께에 의존한다. 단계 (606) 의 완료시, 교번하는 금속 산화물 및 금속 질화물의 스택은, 금속 산화물-질화물의 실질적으로 균질한 층으로 변환된다.
도 7a는 본 발명의 실시형태에 따른, 단계 (606) 의 열처리 전에, 방법 (600) 의 단계들 (601-604) 에서 형성된 가변 저항 층 (206) 의 단면도를 개략적으로 예시한다. 도시된 바처럼, 가변 저항 층 (206) 은, 금속 산화물 (MOx) 층 (701) 및 금속 질화물 (MNX) 층 (702) 을 포함한다. 본 발명의 상이한 실시형태들에 따르면, 가변 저항 층 (206) 은, 금속 산화물 (MOx) 층 (701) 및 금속 질화물 (MNX) 층 (702) 의 다수의 교번하는 층들을 포함하고, 여기서 거기에 포함된 금속은, 하프늄 (Hf), 지르코늄 (Zr), 알루미늄 (Al), 탄탈 (Ta), 티타늄 (Ti), 바나듐 (V), 니오븀 (Nb), 텅스텐 (W) 등을 포함하는, 메모리 디바이스 (200) 에서 가변 저항 층 (206) 으로서 사용에 적합한 임의의 금속일 수도 있다. 명료성을 위하여, 도 7a에서의 가변 저항 층 (206) 은, 단일 금속 산화물 (MOx) 층 (701) 및 단일 금속 질화물 (MNX) 층 (702) 만을 포함한다. 실제로, 교번하는 금속 산화물 (MOx) 층들 (701) 및 금속 질화물 (MNX) 층들 (702) 의 수는, 가변 저항 층 (206) 이 메모리 디바이스 (200) 의 적절한 동작을 위해 바람직한 두께를 갖도록, 2 내지 20 이상의 정도일 수 있다. 또한, 일부 실시형태들에서, 금속 질화물 (MNX) 층 (702) 이 먼저 성막된 후에, 금속 산화물 (MOx) 층 (701) 이 성막된다.
도 7b는 본 발명의 실시형태에 따른, 방법 (600) 에서 열처리 단계 (606) 후에 형성된 가변 저항 층 (206) 의 단면도를 개략적으로 예시한다. 도시된 바처럼, 그러한 열처리 후에, 가변 저항 층 (206) 은, 실질적으로 균질한 금속 산화물-질화물 (MOxNy) 층 (703) 을 포함하고, 이는, 금속 산화물 층 (MOx) (701) 및 금속 질화물 (MNX) 층 (702) 이 열적으로 어닐링될 때, 형성된다. 따라서, 그러한 실시형태들에서, 가변 저항 층 (206) 은, 금속 산화물 및 금속 질화물의 교번하는 층들을 성막한 후에 그 교번하는 층들을 어닐링함으로써 전극 (118) 에 형성된 금속 산화물-질화물을 포함한다.
일부 실시형태들에서, 방법 (600) 이 2 금속 산화물-질화물을 형성하는데 사용될 수 있다. 그러한 실시형태들에서, 제 1 금속 산화물 (M1Ox) 층이 단계 (601 및 602) 에서 원하는 표면에 형성되고, 제 2 금속 질화물 (M2Ox) 층이 단계 (603 및 604) 에서 형성되고, 여기서 제 1 금속 및 제 2 금속은, 메모리 디바이스 (200) 에서 가변 저항 층 (206) 으로서 사용에 적합한 임의의 금속일 수도 있다. 제 1 금속 산화물 (M1Ox) 층 및 제 2 금속 질화물 (M2Ox) 층은 그 후에 어닐 프로세스에서 결합되어 2 금속 산화물-질화물 재료의 실질적으로 균질한 층을 형성한다. 일부 실시형태들에서, 제 1 금속 또는 제 2 금속 중 어느 하나가 실리콘과 같은 반금속성 원소여서, 단계 (606) 에서 어닐 프로세스 후에, 금속 실리콘 산화물-질화물 (예를 들어, HfxSiyOzN(1-x-y-z)) 층이 형성된다.
도 8a는 본 발명의 실시형태에 따른, 단계 (606) 의 열처리 전에, 방법 (600) 의 단계들 (601-604) 에서 형성된 가변 저항 층 (206) 의 단면도를 개략적으로 예시한다. 도시된 바처럼, 가변 저항 층 (206) 은, 제 1 금속 산화물 (M1Ox) 층 (801) 및 제 2 금속 질화물 (M2NX) 층 (802) 을 포함한다. 명료성을 위하여, 가변 저항 층 (206) 은, 단일 제 1 금속 산화물 (M1Ox) 층 (801) 및 단일 제 2 금속 질화물 (M2NX) 층 (802) 만을 포함하지만, 실제로, 교번하는 제 1 금속 산화물 (M1Ox) 층들 (801) 및 제 2 금속 질화물 (M2NX) 층들 (802) 의 수는, 가변 저항 층 (206) 이 메모리 디바이스 (200) 의 적절한 동작을 위해 바람직한 두께를 갖도록, 2 내지 20 이상의 정도일 수 있다. 또한, 일부 실시형태들에서, 제 2 금속 질화물 (M2NX) 층 (802) 이 먼저 성막된 후에, 제 1 금속 산화물 (M1Ox) 층 (801) 이 성막된다. 도 8b는 본 발명의 실시형태에 따른, 방법 (600) 에서 열처리 단계 (606) 후에 형성된 가변 저항 층 (206) 의 단면도를 개략적으로 예시한다. 도시된 바처럼, 그러한 열처리 후에, 가변 저항 층 (206) 은, 실질적으로 균질한 2 금속 산화물-질화물 (M1xM2yOzN(1-x-y-z)) 층 (803) 을 포함하고, 이는 제 1 금속 산화물 층 (M1Ox) (801) 및 제 2 금속 질화물 (M2NX) 층 (802) 이 어닐링될 때, 형성된다. 예시적인 실시형태에서, 제 1 금속 산화물 (M1Ox) 층 (801) 은 하프늄 산화물 (HfOx) 층이고, 제 2 금속 질화물 (M2NX) 층 (802) 은 실리콘 질화물 (SiN) 층이고, 2 금속 산화물-질화물 (M1xM2yOzN(1-x-y-z)) 층 (803) 은 HfxSiyOzN(1-x-y-z) 의 실질적으로 균질한 층이다.
층 (803) 에 있는 2 금속 산화물-질화물내의 실리콘의 포함은, 가변 저항 층 (206) 의 결정질 한계 온도 (crystalline-limit temperature) 를 증가시킴으로써 가변 저항 층 (206) 의 스위칭 특성을 향상시킬 수 있음에 유의한다. 이것은, 가변 저항 층 (206) 에의 실리콘의 첨가가, 열적으로 준안정한 비정질 질화물을 형성하기 때문이다. HfxSiyOzN(1-x-y-z) 의 경우에, HfOx 는 금속 결합이고 SiN 는 공유 결합된다. 하나는 금속 결합을 갖고 하나는 공유 결합을 갖는, 2개의 비정질 질화물의 결합은, 메모리 디바이스 (200) 를 위한 열 버짓 (thermal budget) 보다 더 높은 상대적으로 높은 결정화 온도를 제공한다. 그러므로, 그러한 실시형태들에서, 열 어닐이 메모리 디바이스 (200) 를 위한 통합 흐름 (integration flow) 에서 일어난 후에, 가변 저항 층 (206) 은 비정질 상태로 남는다.
일부 실시형태들에서, 방법 (600) 의 층간 증착 절차가 가변 저항 층 (206) 을 위한 재료들의 다층 스택을 형성하는데 사용될 수 있다. 예를 들어, 다층 스택은, 제 1 층으로서 금속 산화물 또는 금속 질화물 그리고 제 2 층으로서 금속 산화물-질화물을 포함할 수도 있다. 그러한 실시형태들에서, 제 1 층은, ALD, PVD, 및 CVD 와 같은 당 기술 분야에 현재 알려져 있는 기술들을 사용하여 성막될 수도 있는 한편, 제 2 층은 방법 (600) 을 사용하여 성막될 수도 있다. 일 실시형태에서, ALD 프로세스가 금속 산화물 또는 금속 질화물의 제 1 층을 성막하는데 사용된 후에, 동일 챔버에서 ALD 프로세스의 연속으로서, 방법 (600) 의 층간 증착 절차가 수행되어 제 1 층에 금속 산화물-질화물 층을 형성한다. 대안의 실시형태에서, 방법 (600) 의 층간 증착 절차는 가변 저항 층 (206) 에서 제 1 층으로서 금속 산화물-질화물 층을 형성하는데 사용되고, 후속 ALD 프로세스가 동일 ALD 챔버에서 수행되어 가변 저항 층 (206) 에서 제 2 층으로서 금속 산화물 또는 금속 질화물을 형성한다. 또 다른 실시형태에서, 가변 저항 층 (206) 을 위한 재료들의 다층 스택은 하나의 층으로서 2 금속 산화물-질화물 그리고 제 2 층으로서 금속 산화물 또는 금속 질화물을 포함할 수도 있다. 예를 들면, 도 8b에 도시된 2 금속 산화물-질화물 (M1xM2yOzN(1-x-y-z)) 층 (803) 과 유사한 2 금속 산화물-질화물 층은, 다층 스택의 제 1 층으로서 위에서 설명된 바처럼 형성될 수도 있고, 도 7에 도시된 바처럼 금속 산화물 층 (MOx) (701) 또는 금속 질화물 (MNX) 층 (702) 과 유사한 금속 산화물 또는 금속 질화물 층이 다층 스택의 제 2 층으로서 형성될 수도 있다. 그러한 다층 스택의 각 층은, 복수의 ALD 증착 사이클들 (예를 들면, 2 내지 20 이상) 에 의해 형성될 수도 있다.
도 9a는 본 발명의 실시형태에 따른, 열처리 단계 전의, 제 1 층 (901) 및 제 2 층 (902) 을 갖는 다층 스택을 포함하는 가변 저항 층 (206) 의 단면도를 개략적으로 예시한다. 제 1 층 (901) 은 금속 산화물 (MOx) 또는 금속 질화물 (MNX) 층이고 제 2 층 (902) 은 금속 산화물-질화물 층이다. 제 1 층 (901) 은, 당 기술 분야에서 알려진 다양한 기법들에 의해 성막되는 금속 산화물 또는 금속 질화물의 단일층일 수도 있다. 도시된 바처럼, 제 2 층 (902) 은 복수의 교번하는 층들, 즉, 도 6 및 도 7과 함께 위에서 설명된 바처럼 형성된, 금속 산화물 층 (MOx) (701) 및 금속 질화물 (MNX) 층 (702) 을 포함한다. 도 9b는 본 발명의 실시형태에 따른, 방법 (600) 에서 단계 (606) 와 같은 열처리 단계 후에 형성된 가변 저항 층 (206) 의 단면도를 개략적으로 예시한다. 도시된 바처럼, 그러한 열처리 후에, 제 2 층 (902) 은, 금속 산화물 (MOx) 층 (701) 및 금속 질화물 (MNX) 층 (702) 이 어닐링될 때, 형성되는, 금속 산화물-질화물 (MOxNy) 층 (703) 과 실질적으로 유사한 실질적으로 균질한 층을 포함한다. 따라서, 그러한 실시형태들에서, 가변 저항 층 (206) 은, 저항 스위칭 재료로서 사용될 때 유리한 특성을 가질 수 있는 재료들의 다층 스택을 포함한다. 예를 들어, 일부 실시형태들에서, 다층 스택에서 각 층은 유리하게는 상이한 기능들을 가질 수 있다. 특히, 다층 스택의 하나의 층 또는 보다 많은 층들이 가변 저항 층으로서 작용할 수 있는 한편, 다층 스택의 다른 층들은 스위칭 기능을 수행함에 있어서 다층 스택의 가변 저항 층 부분을 보조할 수 있다. 이러한 보조는 전류 제한기 층으로서 작용하거나 또는 다층 스택의 가변 저항 층 부분을 위한 도핑 소스를 제공하는 형태일 수 있다.
일부 실시형태들에서, 가변 저항 층 (206) 은, 가변 저항 층 (206) 의 부분으로서 금속 산화물-질화물 또는 다른 원하는 질화물 함유 재료의 단일 층을 성막하기 위하여 "층내 증착" 절차에서 상이한 ALD 프로세스들을 순차적으로 인터리빙함으로써 형성된다. 상이한 ALD 프로세스들의 시퀀스는, 질화물 함유 재료의 원하는 두께가 달성될 때까지 반복된다.
도 10은 본 발명의 실시형태들에 따른, 층내 증착 절차를 사용하여 가변 저항 층 (206) 을 형성하기 위한 프로세스 시퀀스 (1000) 에서 방법 단계들의 플로우 차트를 제시한다. 방법 (1000) 에서, 재료의 단일 층이 일련의 상이한 ALD 프로세스들을 통하여 형성되는 반면에, 방법 (600) 의 층내 증착 프로세스에서, 2개의 상이한 재료 층들이 형성되고 이들은 후속하여 어닐링되어 실질적으로 균일한 재료 층을 형성함에 유의한다. 방법 단계들이 도 4에서 메모리 디바이스 (200) 와 함께 설명되었지만, 당업자는 프로세스 시퀀스 (1000) 를 사용한 다른 가변 저항 층들의 형성이 본 발명의 범위내라는 것을 이해할 것이다.
나타낸 바처럼, 방법 (1000) 은 단계 (1001) 에서 시작되고, 여기서 금속 층은, 수산화된 후에 전극 (118) 의 표면과 같은 적합하게 조제 및 활성화된 표면에 형성된다. 단계 (1001) 에서 ALD 금속 층 증착은 방법 (600) 에서 위에서 설명된 단계 (601) 에서와 실질적으로 유사할 수도 있고, 두께가 하나의 단층 정도로 형성되는 금속 층을 형성한다.
단계 (1002) 에서, 단계 (1001) 에서 성막된 금속 층은 산화 프로세스를 받아 금속 산화물 (MOx) 층을 형성한다. 단계 (1002) 의 산화 프로세스는, 단계 (1002) 의 산화 프로세스가 금속 층을 완전히 산화시키도록 설계되지 않는 것을 제외하고는, 방법 (600) 의 단계 (602) 에서 설명된 것과 실질적으로 유사할 수도 있다. 대신에, 단계 (1003) 는, 금속 층이 완전히 산화될 수 있기 전에 시작한다. 이런 식으로, 성막된 금속 산화물 (MOx) 층은 금속 산화물 및 금속 질화물의 조합을 포함할 수 있다.
단계 (1003) 에서, 부분적으로 산화된 금속 층은 암모니아와 같은 반응성 질소 함유 가스에 노출된다. 단계 (1003) 은, 금속 층이 질화 및 산화될 수 있도록, 단계 (1002) 의 개시 후 단시간에 시작될 뿐이라는 것에 유의한다. 단계 (1001) 에서 성막되는 특정 금속 층과 단계 (1002 및 1003) 에서 사용되는 특정 산소 소스 및 질소 소스에 따라, 산화 및 질화 프로세스들의 상대적인 레이트들은, 산소 소스 및 질소 함유 가스의 농도를 조절함으로써 제어될 수 있다. 이런 식으로, 금속 산화물 (MOx) 및 금속 질화물 (MNX) 의 조합을 포함하는 금속 층, 즉, 산화물-질화물 층이 형성된다. 일부 실시형태들에서, 단계 (1003) 의 마지막에서, 선택적인 퍼지 프로세스가 수행되어, ALD 챔버로부터 잔여 산소 소스 가스 및 질소 함유 가스를 제거한다. 방법 (1000) 의 일부 실시형태들에서, 단계 (1003) 에서의 질화 프로세스는 단계 (1002) 에서의 산화 프로세스 전에 개시될 수 있다는 점에 유의한다.
단계 (1004) 에서, 가변 저항 층 (206) 의 원하는 두께에 도달되었는지 여부에 대해 결정이 내려진다. ALD 프로세스가 방법 (1000) 에서 금속 산화물-질화물 층을 성막하는데 사용되기 때문에, 각 금속 산화물-질화물 층은 두께가 단일 단층의 정도이다. 결과적으로, 적합한 두께 (예를 들면, 10 내지 약 100 Å) 를 갖는 가변 저항 층 (206) 을 형성하기 위하여, 단계들 (1001-1003) 의 많은 수의 사이클들이 일반적으로 수행된다 (예를 들면, 2 내지 20 회 이상). 필요한 수의 금속 층들이 성막되었으면, 방법 (1000) 은 종료된다. 그렇지 않다면, 1000 은 단계 (1001) 로 되돌아간다.
일부 실시형태들에서, 방법 (1000) 의 층내 증착 절차가 2 금속 산화물-질화물을 성막하는데 사용될 수도 있다. 그러한 실시형태들에서, 단계 (1001) 에서, 제 2 금속 층이 제 2 ALD 프로세스를 사용하여 제 1 금속 층에 형성된다. 예를 들어, 하프늄 층이 당 기술 분야에 알려져 있는 임의의 기술적으로 실행가능한 ALD 프로세스를 사용하여 성막된 후에, 실리콘 층이 당 기술 분야에 알려져 있는 임의의 ALD 프로세스를 사용하여 하프늄 층에 성막된다. 이와 함께, 단계 (1002) 의 산화 프로세스 및 단계 (1003) 의 질화 프로세스는 하프늄 실리콘 산화물-질화물 (HfxSiyOzN(1-x-y-z)) 층을 형성한다.
일부 실시형태들에서, 방법 (1000) 의 층내 증착 절차가 가변 저항 층 (206) 을 위한 재료들의 다층 스택을 형성하는데 사용될 수 있다. 예를 들어, 다층 스택은, 제 1 층으로서 금속 산화물 또는 금속 질화물 그리고 제 2 층으로서 금속 산화물-질화물 또는 2 금속 산화물-질화물을 포함할 수도 있다. 그러한 실시형태들에서, 제 1 층은, ALD, PVD, 및 CVD 와 같은 당 기술 분야에 현재 알려져 있는 기술들을 사용하여 성막될 수도 있는 한편, 제 2 층은 방법 (1000) 을 사용하여 성막될 수도 있다. 예를 들어, 일 실시형태에서, ALD 프로세스가 금속 산화물 또는 금속 질화물의 제 1 층을 성막하는데 사용된 후에, 동일 챔버에서 ALD 프로세스의 연속으로서, 방법 (1000) 의 층내 증착 절차가 수행되어 제 1 층에 금속 산화물-질화물 층 또는 2 금속 산화물-질화물을 형성한다. 다층 스택에서 각 층은, 복수의 ALD 증착 사이클들 (예를 들면, 2 내지 20 회 이상) 에 의해 형성될 수도 있다.
대안의 실시형태에서, 방법 (1000) 의 층내 증착 절차가 수행되어 가변 저항 층 (206) 에서 제 1 층으로서 금속 산화물-질화물 층을 형성하고, 후속 ALD 프로세스가 동일 ALD 챔버에서 수행되어 가변 저항 층 (206) 에서 제 2 층으로서 금속 산화물 또는 금속 질화물을 형성한다. 또 다른 실시형태에서, 가변 저항 층 (206) 을 위한 재료들의 다층 스택은 하나의 층으로서 2 금속 산화물-질화물 그리고 제 2 층으로서 금속 산화물 또는 금속 질화물을 포함할 수도 있고, 여기서 2 금속 산화물-질화물 층은 방법 (1000) 을 사용하여 형성되고 금속 산화물 또는 금속 질화물 층은 표준 ALD 또는 다른 알려진 성막 프로세스를 사용하여 형성된다.
일부 실시형태들에서, 가변 저항 층 (206) 은, 금속 질화물 성막 프로세스, 산화 프로세스 및 선택적인 어닐 프로세스의 조합에 의해 형성된다. 하나의 그러한 실시형태는 도 11과 함께 아래에서 설명된다.
도 11은 본 발명의 실시형태에 따른, 가변 저항 층 (206) 을 형성하기 위한 프로세스 시퀀스 (1100) 에서 방법 단계들의 플로우차트를 제시한다. 방법 단계들이 도 4에서 메모리 디바이스 (200) 와 함께 설명되었지만, 당업자는 프로세스 시퀀스 (1100) 를 사용한 다른 가변 저항 층들의 형성이 본 발명의 범위내라는 것을 이해할 것이다.
도시된 바처럼, 방법 (1100) 은 단계 (1101) 에서 시작되고, 여기서 금속 질화물 층은 도 4에서의 전극 (118) 의 표면과 같은 원하는 표면에 성막된다. 금속 질화물 층은, 특히, HfN, ZrN, SiN, AlN, TiNX, VXNY, NbNX, 및 WNX 를 포함하는 가변 저항 층 (206) 에서의 사용에 적합한 임의의 금속 질화물을 포함할 수도 있다. 금속 질화물 층의 성막은, 반응성 PVD, CVD, 및 ALD 를 포함한, 당 기술 분야에 알려져 있는 임의의 적합한 성막 방법을 사용하여 수행될 수도 있다. 일부 실시형태들에서, 금속 질화물 층은 PVD 또는 CVD 프로세스들을 사용하여 단일 층으로서 성막되고, 다른 실시형태들에서, 금속 층은 방법 (600) 의 단계 (601) 에 기재된 것과 실질적으로 유사한 ALD 금속 층 증착 프로세스의 다수의 사이클들을 사용하여 성막된다.
단계 (1102) 에서, 단계 (1102) 에서 형성된 금속 질화물 층은 산화 프로세스를 받아 금속 산화물-질화물을 형성한다. 적합한 산화 프로세스들은, 산화 노 (oxide furnace) 에서 열 산화, 급속 열 산화 (RTO) 및 산소 플라즈마 처리를 포함한다. 단계 (1103) 의 산화 프로세스의 프로세스 파라미터들은, 단계 (1101) 에서 성막된 금속 층의 조성 및 두께에 기초하여 선택될 수도 있다.
선택적인 단계 (1103) 에서, 열 어닐 프로세스는, 실질적으로 균질한 금속 산화물-질화물 층을 형성하는데 사용된다. 어닐 프로세스의 온도 및 지속시간은 가변 저항 층 (206) 의 재료 및 두께의 함수이다. 일부 실시형태들에서, 열 어닐 프로세스는 단계 (1102) 직후에 일어난다. 다른 실시형태들에서, 단계 (1103) 에서 열 어닐 프로세스는, 방법 (500) 의 단계 (508) 에서 설명된 열처리 동안과 같이, 메모리 디바이스 (200) 의 제조에서 나중에 일어난다.
일부 실시형태들에서, 가변 저항 층 (206) 은, 금속 산화물 성막 프로세스, 질화 프로세스 및 선택적인 어닐 프로세스의 조합에 의해 형성된다. 하나의 그러한 실시형태는 도 12과 함께 아래에서 설명된다.
도 12는 본 발명의 실시형태에 따른, 가변 저항 층 (206) 을 형성하기 위한 프로세스 시퀀스 (1200) 에서 방법 단계들의 플로우차트를 제시한다. 방법 단계들이 도 4에서 메모리 디바이스 (200) 와 함께 설명되었지만, 당업자는 프로세스 시퀀스 (1200) 를 사용한 다른 가변 저항 층들의 형성이 본 발명의 범위내라는 것을 이해할 것이다.
나타낸 바처럼, 방법 (1200) 은 단계 (1201) 에서 시작되고, 여기서 금속 산화물 층은 도 4에서의 전극 (118) 의 표면과 같은 원하는 표면에 성막된다. 금속 층은, HfO, ZrO, SiO, 및 AlO 를 포함하는 가변 저항 층 (206) 에서의 사용에 적합한 임의의 금속 산화물을 포함할 수도 있다. 금속 산화물 층의 성막은, PVD, CVD, 및 ALD 프로세스들을 포함한, 당 기술 분야에 알려져 있는 임의의 적합한 성막 방법을 사용하여 수행될 수도 있다.
단계 (1202) 에서는, 단계 (1201) 에서 성막된 금속 산화물 층이 질화 프로세스를 받아 금속 산화물-질화물을 형성한다. 적합한 질화 프로세스들은, 디커플드 플라즈마 질화 (DPN) 및 급속 열 질화 (RTN) 를 포함한다. 단계 (1202) 의 질화 프로세스의 프로세스 파라미터들은, 단계 (1201) 에서 성막된 금속 산화물 층의 조성 및 두께에 기초하여 선택될 수도 있다.
단계 (1203) 에서, 선택적인 열 어닐 프로세스는, 실질적으로 균질한 금속 산화물-질화물 층을 형성하는데 사용된다. 어닐 프로세스의 온도 및 지속시간은 가변 저항 층 (206) 의 재료 및 두께의 함수이다. 일부 실시형태들에서, 열 어닐 프로세스는 단계 (1202) 직후에 일어난다. 다른 실시형태들에서, 단계 (1203) 에서의 열 어닐 프로세스는, 방법 (500) 의 단계 (508) 에서 설명된 열처리 동안과 같이, 메모리 디바이스 (200) 의 제조에서 나중에 일어난다.
본 발명의 실시형태들은, 메모리 어레이들을 형성하는데 사용되는 저항 스위칭 메모리 소자들에 관하여 여기에서 설명되었지만, 본 발명의 실시형태들은, 여기에 기재된 본 발명의 기본 범위를 이탈함이 없이 다른 저항 메모리 디바이스들에 적용될 수 있다.
요컨대, 본 발명의 실시형태들은, 금속 질화물, 금속 산화물-질화물, 2 금속 산화물-질화물, 또는 이들의 조합을 포함하는 신규한 가변 저항 층을 갖는 비휘발성 저항 메모리 소자를 제공한다. 본 발명의 하나의 이점은, 가변 저항 층으로서 금속 질화물 및/또는 금속 산화물-질화물의 이용이, 낮은 프로그래밍 및 소거 전압 및 전류를 제공할 수 있다는 것이다. 다른 이점은, 본 발명이 가변 저항 층으로서 사용될 수 있는 많은 수의 추가 재료들을 제공한다는 것이고, 각각의 추가 재료는 그 자신의 물리 특성, 예를 들어, 일함수, 결정질 한계 온도, 저항률 등을 갖는다. 결과적으로, 특정 디바이스로의 통합에 적합한 가변 저항 층들을 위한 재료들이 보다 손쉽게 선택될 수 있다. 또한, 가변 저항 층의 원하는 막 특성은, 가변 저항 층의 성막 동안 프로세스 파라미터들을 변화시키는 것에 의해, 및/또는 스위칭 층의 조성을 변화시키는 것에 의해 (예를 들어, 멀티 금속 막 스택을 사용하는 것에 의해, 다층 막 스택을 사용하는 것에 의해, 또는 그러한 스택에 배치된 층들의 순서를 변경하는 것에 의해) 원하는 대로 조정될 수 있다.
이전의 설명들은 본 발명의 실시형태들에 관한 것이지만, 본 발명의 다른 그리고 추가의 실시형태들이 그의 기본 범위를 벗어나지 않고서, 고안될 수도 있고, 그의 범위는 다음의 청구항들에 의해 결정된다.
Claims (20)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 비휘발성 메모리 소자의 형성 방법으로서,
제 1 층을 형성하는 단계로서, 상기 제 1 층은 전극으로서 동작가능한, 상기 제 1 층을 형성하는 단계;
원자층 증착 (ALD) 프로세스를 사용하여 상기 제 1 층 위에 금속 층을 포함하는 제 2 층을 성막하는 단계;
상기 금속 층을 산소 함유 가스에 노출시키면서 상기 금속 층을 가열하여 상기 제 2 층의 상기 금속 층을 산화시키는 단계;
ALD 프로세스를 사용하여 산화된 상기 제 2 층 위에 금속 층을 포함하는 제 3 층을 성막하는 단계;
상기 제 3 층의 상기 금속 층을 질소 함유 가스에 노출시켜 상기 제 3 층의 상기 금속 층 속으로 질소를 확산시키는 단계; 및
전극으로서 동작가능한 제 4 층을 형성하는 단계로서, 상기 제 2 층과 상기 제 3 층이 상기 제 1 층과 상기 제 4 층 사이에 배치되도록 하는, 상기 제 4 층을 형성하는 단계를 포함하는, 비휘발성 메모리 소자의 형성 방법. - 제 7 항에 있어서,
상기 제 2 층의 상기 금속 층을 산화시키는 단계는 상기 금속 층을 완전히 산화시키는 단계를 포함하는, 비휘발성 메모리 소자의 형성 방법. - 제 7 항에 있어서,
상기 제 3 층의 상기 금속 층 속으로 질소를 확산시키는 단계는, 상기 제 3 층의 상기 금속 층을 완전히 질화시키는 단계를 포함하는, 비휘발성 메모리 소자의 형성 방법. - 제 7 항에 있어서,
상기 제 3 층의 질화 금속 층 및 상기 제 2 층의 산화 금속 층으로부터 실질적으로 균질한 재료를 형성하기 위하여 열 어닐 프로세스를 수행하는 단계를 더 포함하는, 비휘발성 메모리 소자의 형성 방법. - 제 7 항에 있어서,
상기 제 2 층의 금속 층 및 상기 제 3 층의 금속은 상이한 금속성 화학 원소들을 포함하는, 비휘발성 메모리 소자의 형성 방법. - 제 11 항에 있어서,
상기 제 2 층 및 상기 제 3 층 중 하나는 실리콘을 포함하는, 비휘발성 메모리 소자의 형성 방법. - 제 11 항에 있어서,
상기 제 2 층 및 상기 제 3 층은 각각, 하프늄 (Hf), 지르코늄 (Zr), 알루미늄 (Al), 탄탈 (Ta), 티타늄 (Ti), 바나듐 (V), 니오븀 (Nb), 및 텅스텐 (W) 으로 이루어지는 원소들의 군으로부터 선택된 화학 원소들 중 적어도 하나를 포함하는, 비휘발성 메모리 소자의 형성 방법. - 비휘발성 메모리 소자의 형성 방법으로서,
제 1 전극 층으로서 동작가능한 제 1 층을 형성하는 단계;
ALD 프로세스를 사용하여 상기 제 1 층 위에 금속 층을 포함하는 제 2 층을 성막하는 단계;
상기 금속 층을 산소 함유 가스에 노출시키면서 상기 금속 층을 가열하여 상기 제 2 층의 상기 금속 층을 산화시키는 단계;
상기 금속 층을 반응성 질소 함유 가스에 노출시켜 상기 제 2 층의 상기 금속 층 속으로 질소를 확산시키는 단계; 및
전극 층으로서 동작가능한 제 3 층을 형성하는 단계로서, 상기 제 2 층의 상기 금속 층이 상기 제 1 층과 상기 제 3 층 사이에 배치되도록 하는, 상기 제 3 층을 형성하는 단계를 포함하는, 비휘발성 메모리 소자의 형성 방법. - 제 14 항에 있어서,
상기 제 2 층의 상기 금속 층을 반응성 질소 함유 가스에 노출시키는 것은, 상기 금속 층을 산소 함유 가스에 노출시키는 것과 동시에 수행되는, 비휘발성 메모리 소자의 형성 방법. - 제 14 항에 있어서,
상기 제 2 층 위에 그리고 상기 제 1 층과 상기 제 3 층 사이에 금속 층을 포함하는 제 4 층을 성막하는 단계를 더 포함하고, 상기 제 4 층은 ALD 프로세스를 사용하여 성막되는, 비휘발성 메모리 소자의 형성 방법. - 제 16 항에 있어서,
상기 제 2 층 위에 상기 제 4 층의 상기 금속 층을 성막하는 단계는, 상기 제 2 층의 상기 금속 층을 산화시키는 단계 전에 그리고 상기 제 2 층의 상기 금속 층 속으로 질소를 확산시키는 단계 전에 수행되는, 비휘발성 메모리 소자의 형성 방법. - 제 16 항에 있어서,
상기 제 2 층 위에 상기 제 4 층의 상기 금속 층을 성막하는 단계는, 상기 제 2 층의 상기 금속 층을 산화시키는 단계 후에 그리고 상기 제 2 층의 상기 금속 층 속으로 질소를 확산시키는 단계 후에 수행되고, 상기 제 4 층의 상기 금속 층은 상기 제 2 층의 상기 금속 층과는 상이한 화학 원소를 포함하는, 비휘발성 메모리 소자의 형성 방법. - 제 18 항에 있어서,
상기 제 4 층의 상기 금속 층을 반응성 질소 함유 가스에 노출시켜 상기 제 4 층의 상기 금속 층 속으로 질소를 확산시키는 단계를 더 포함하는, 비휘발성 메모리 소자의 형성 방법. - 비휘발성 메모리 소자의 형성 방법으로서,
전극으로서 동작가능한 제 1 층을 형성하는 단계;
상기 제 1 층 위에 금속 산화물 층을 포함하는 제 2 층을 성막하는 단계;
금속 산화물-질화물 층을 형성하기 위하여 상기 제 2 층의 상기 금속 산화물 층에 질화 프로세스를 수행하는 단계; 및
전극 층으로서 동작가능한 제 3 층을 형성하는 단계로서, 상기 제 2 층의 상기 금속 산화물-질화물 층이 상기 제 1 층과 상기 제 3 층 사이에 배치되도록 하는, 상기 제 3 층을 형성하는 단계를 포함하는, 비휘발성 메모리 소자의 형성 방법.
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