KR101960613B1 - 기판 분리 및 비도핑 채널을 갖는 집적 회로 구조물 - Google Patents

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Abstract

본 발명개시는 집적 회로(IC) 구조물을 제공한다. IC 구조물은 제 1 기판으로서, 그 기판 상에 형성된 복수의 전도성 피처를 갖는 것인, 제 1 기판; 및 제 1 기판과 기계적으로 본딩되고 전기적으로 결합된 복수의 칩을 포함한다. 복수의 칩 중 제 1 칩은 복수의 전도성 피처 중 제 1 전도성 피처에 부착되는 제 1 범프를 갖는다. 제 1 범프는 제 1 기판의 표면에 평행한 면에서 장형 단면부를 갖는다. 제 1 기판 및 제 1 칩은 제 1 범프의 장축이 제 1 기판의 중심 위치를 가리키고 제 1 칩의 중심 위치에서 벗어난 방향을 가리키도록 배향되는 구성으로 본딩된다.

Description

기판 분리 및 비도핑 채널을 갖는 집적 회로 구조물{INTEGRATED CIRCUIT STRUCTURE WITH SUBSTRATE ISOLATION AND UN-DOPED CHANNEL}
우선권
본 명세서는 발명의 명칭이 "Centripetal Layout for Low Stress CHIP Package,"인 2010년 10월 21일자에 출원된 미국 특허 출원 대리인 문서 번호 제24061.1647호에 관한 것으로, 이의 개시 내용은 모든 목적을 위해, 여기에 완전히 명시된 것처럼, 참조에 의해 본 명세서에 통합된다.
집적 회로는 통상적으로 반도체 웨이퍼와 같은 기판 상에 형성된다. 본딩 범프(범프 온 트레이스; bump-on-trace)는 집적 회로의 상호 접속 구조물의 일부이다. 범프는 집적 회로 디바이스에 인터페이스를 제공하고, 이를 통해 디바이스에 대한 전기 접속이 만들어질 수 있다. 종래의 기술은 열압착 또는 열초음파 와이어 본딩 및 당업계에 공지된 다른 기술을 이용하여 패키지 단말로부터 집적 회로까지의 접속을 제공하기 위해 이용될 수 있다.
붕괴 제어형 칩 접속(controlled collapse chip connection), 즉 그 약어 C4로서 공지된 플립 칩과 같은 칩 상호 접속 기술은 칩 출력 콘택 상에 퇴적된 솔더 팁을 이용하여 반도체 디바이스를 외부 회로에 상호 접속한다. 솔더 범프는 최종 웨이퍼 처리 단계 동안에 웨이퍼의 상부 측의 칩 패드 상에 퇴적한다. 칩을 외부 회로(예컨대, 회로 보드 또는 다른 칩 또는 웨이퍼)에 장착하기 위해서, 칩은 그 상부 측이 아래로 향하도록 뒤집히고, 그 접촉 패드는 외부 회로 상의 패드와 일치하도록 놓이고, 그런 다음, 솔더는 상호 접속을 완료하기 위해 외부 회로를 지지하는 기판과 뒤집어진 칩 사이에 흐른다. 이것은 와이어 본딩과는 대조적인데, 와이어 본딩에서, 칩은 똑바로 장착되고, 와이어가 칩 패드를 외부 회로에 상호 접속하는데 이용된다. 결과적으로 완료된 플립 칩 패키지는 종래의 캐리어 기반 시스템보다 훨씬 작은데, 왜냐하면, 칩이 회로 보드 상에 곧바로 앉아 있기 때문이다. 상호 접속 와이어가 훨씬 짧은 경우, 인덕턴스 및 열 저항성이 크게 감소된다. 그러므로, 플립 칩은 고속의 디바이스를 허용한다.
고밀도 플립 칩 상호 접속의 최근 경향은 CPU 및 GPU 패키징을 위해 원형 또는 원형과 같은 구리 기둥 솔더 범프의 이용으로 이어졌다. 구리 기둥 솔더 범프는 종래의 솔더 범프에 대한 매력적인 대체물인데, 왜냐하면, 구리 기둥 솔더 범프는 본딩 와이어 피치에 독립적인 고정 스탠드 오프(stand-off)를 제공하기 때문이다. 대부분의 고밀도 회로가 다양한 폴리머형 접착제 혼합물로 언더필되고, 더욱 작은 스탠드 오프는 언더필 접착제가 다이 아래에 흐르도록 하는 것을 어렵게 만들 수 있기 때문에, 이것은 중요하다.
그러나, 종래의 원형 구리 기둥 솔더 범프는 여러 단점을 갖는다. 하나의 단점은 원형 구리 기둥 솔더 범프의 크기가 상호 접속 구조물에 부가되는 것으로서, 이는 상호 접속에 대한 금속 트레이스 라인의 피치 치수를 제한한다. 그러므로, 현재의 원형 솔더 범프는 결국 IC 산업의 지속적인 디바이스 축소에 병목이 될 것이다.
다른 단점은 패키징 회로는 물론 밑에 있는 층에서의 기계적 응력이다. 이러한 응력은 칩 및 패키징 구조물의 불일치된 열 팽창이 원인이다. 응력은 특히 K가 3 미만인 경우 초저 K(extra low K; ELK) 유전체층을 갖는 회로에 중요하다. 패키징은 점점 더 부서지기 쉽게 되어, 층 분리로 이어진다.
게다가, 솔더 범프 대 패드 인터페이스에서 큰 전류 밀도는 일렉트로마이그레이션 및 전기 응력에 기여한다. 일렉트로마이그레이션으로부터의 손상의 유형의 예로는 본딩층의 박리 및 솔더 접합부의 미세 균열을 포함한다.
따라서, 고밀도 피치를 허용하는 저응력 상호 접속 회로가 요구된다.
본 발명개시는 일부 실시예들에 따라 IC 구조물을 제공한다. IC 구조물은 제 1 기판으로서, 일 표면 상에 형성된 복수의 전도성 피처를 갖는 것인, 제 1 기판; 및 제 1 기판과 기계적으로 본딩되고 전기적으로 결합된 복수의 칩을 포함한다. 복수의 칩 중 제 1 칩은 복수의 전도성 피처 중 제 1 전도성 피처에 부착되는 제 1 범프를 갖는다. 제 1 범프는 제 1 기판의 표면에 평행한 면에서 장형 단면부를 갖는다. 제 1 기판 및 제 1 칩은 제 1 범프의 장축이 제 1 기판의 중심 위치를 가리키고 제 1 칩의 중심에서 벗어난 방향을 가리키도록 배향되는 구성으로 본딩된다.
본 발명개시는 또한 일부 실시예들에 따라 IC 구조물을 제공한다. IC 구조물은 제 1 기판으로서, 일 표면 상에 형성된 복수의 상호 접속 피처를 갖는 것인, 제 1 기판; 및 제 1 기판과 기계적으로 본딩되고 전기적으로 결합된 복수의 칩을 포함한다. 복수의 칩 중 제 1 칩은 복수의 상호 접속 피처의 제 1 서브세트에 부착되는 전도성 범프의 제 1 서브세트를 각각 갖는다. 전도성 범프의 제 1 서브세트는 표면에 평행한 면에서 장형 단면부를 갖는다. 제 1 칩 및 제 1 기판은 제 1 칩의 중심 위치가 평면도에서 제 1 기판의 중심 위치에서 벗어나 떨어져 있고, 전도성 범프의 제 1 서브세트가 제 1 기판의 중심 위치를 실질적으로 가리키도록 배향되는 개개의 장축을 갖는 구성으로 본딩된다.
본 발명개시는 또한 일부 실시예들에 따라 IC 구조물을 제조하는 방법을 제공한다. 방법은, 복수의 전도성 범프를 정의하는 IC 설계 레이아웃을 수신하는 단계; 및 칩이 패키징 기판에 본딩되는 경우 칩과 패키징 기판 사이의 구성에 따라 IC 설계 레이아웃 상에 복수의 전도성 범프 중 제 1 전도성 범프를 재성형하는 단계로서, 이에 의해 변경된 IC 설계 레이아웃을 생성하는 것인, 재성형 단계를 포함한다. 제 1 전도성 범프는 제 1 장축을 따라 제 1 길이를 갖는 장형 단면부를 갖고, 제 1 장축은 구성에서 칩의 제 1 전도성 범프로부터 패키징 기판의 중심 위치까지 정의된 제 1 방향에 평행한 제 1 배향을 갖는다.
본 발명에 따라, 기판 분리 및 비도핑 채널을 갖는 집적 회로 구조물을 제공하는 것이 가능하다.
본 발명개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라 구성된, 집적 회로 구조물의 평면도이다.
도 2는 일부 실시예들에 따라 구성된, 도 1의 집적 회로 구조물의 단면도이다.
도 3a는 일부 실시예들에 따라 구성된, 도 1의 집적 회로 구조물의 일부분의 단면도이다.
도 3b는 일부 다른 실시예들에 따라 구성된, 도 1의 집적 회로 구조물의 일부분의 단면도이다.
도 4 내지 도 8은 다양한 실시예들에 따라 구성된, 도 1의 IC 구조물의 범프 온 트레이스 구조물의 평면도이다.
도 9는 일부 실시예들에 따라 구성된, 도 1의 집적 회로 구조물의 일부분의 평면도이다.
도 10은 일부 실시예들에 따라 구성된, 집적 회로 구조물의 평면도이다.
도 11은 일부 실시예들에 따라 구성된, 집적 회로 구조물의 평면도이다.
도 12는 일부 다른 실시예들에 따라 구성된, 집적 회로 구조물의 평면도이다.
도 13은 일부 실시예들에 따라 구성된, 도 12의 집적 회로 구조물의 일부분의 단면도이다.
도 14는 일부 실시예들에 따라, 집적 회로 제조 방법의 흐름도이다.
도 15는 일부 실시예들에 따라, 방법의 흐름도이다.
본 발명개시는 일반적으로 집적 회로(IC) 구조물 및 대응하는 제조에 관한 것으로, 보다 구체적으로 멀티 칩 모듈에 관한 것이다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 부가적인 피처들이 제 1 피처와 제 2 피처 사이에 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 부가적인 피처들이 제 1 피처와 제 2 피처에 개재하여 형성되는 실시예들을 또한 포함할 수 있다. 부가적으로, 상위/하위, 상부/하부, 및 수직/수평과 같은 기술적 용어는 설명의 용이함을 위해 이용되며, 절대 방향에 어떠한 제한도 제공하지 않는다. 예를 들어, 상위 층 및 하위 층은 절대 방향보다는, 기판 상에 형성된 집적 회로 또는 기판에 상대적인 개개의 관계를 나타낼 수 있다.
도 1은 일부 실시예들에 따라 구성된, 집적 회로(IC) 구조물(100)의 평면도를 나타낸다. 도 2는 일부 실시예들에 따라, IC 구조물(100)의 단면도이다. IC 구조물은 제 1 기판(102)을 포함한다. 일부 실시예들에서, 제 1 기판(102)은 패키징 기판, 인쇄 회로 보드, 인터포저, 및 반도체 기판으로 구성된 그룹으로부터 선택된 기판이다. 일부 다른 실시예들에서, 제 1 기판(102)은 패키징 기판, 인쇄 회로 보드, 인터포저, 반도체 기판, 유전체 기판, 세라믹 기판, 및 유리 기판으로 구성된 그룹으로부터 선택된 기판이다.
IC 구조물(100)은 도 1에 나타난 예시적인 104A, 104B 및 104C와 같은, 두 개 이상의 IC 칩(104)을 포함한다. IC 칩(104)은 제 1 기판(102)에 본딩되고 제 1 기판(102)에 전기적으로 결합된다. 각각의 IC 칩(104)은 단일 반도체 기판에 형성된 집적 회로이다. 각각의 IC 칩(104)은 반도체 웨이퍼의 일부분이고, 그 위에 형성된 집적 회로를 갖는다. 예를 들어, 반도체 웨이퍼의 제조 이후에, 웨이퍼는 웨이퍼 상의 스크라이브 라인을 통해 컷팅함으로써 복수의 칩으로 분리된다. 일부 실시예들에서, 각각의 IC 칩(104)은 그 위에 형성된 개개의 회로를 갖는다.
도시를 위한 예로서, 칩(104)은 반도체 기판, 그 위에 형성된 다양한 디바이스, 및 디바이스 상에 형성되고 집적 회로를 형성하기 위해 디바이스에 접속되는 상호 접속 구조물을 포함한다. 일부 실시예들에서, 디바이스는 트랜지스터(예컨대, 전계 효과 트랜지스터), 센서(예컨대, 이미징 센서), 메모리 셀(예컨대, 랜덤 액세스 메모리 셀), 다이오드, 수동 디바이스(예컨대, 저항, 커패시터 및/또는 인덕터) 및/또는 다른 디바이스를 포함한다. 각각의 칩(104)(예컨대, 104A, 104B 및 104C)은 상이한 회로를 포함할 수 있다. 다수의 칩(104)은 제 1 기판(102)에 본딩되고, 원하는 기능을 위한 기능 회로를 형성하기 위해 제 1 기판(102)에 전기적으로 접속된다. 일부 실시예들에서, 칩(104)은 개개의 전면 상에 형성된 회로를 갖고, 그 회로가 제 1 기판(102)과 칩 반도체 기판 사이에 끼이도록 플립(flip)되어 제 1 기판(102)과 본딩된다.s
IC 구조물(100)은 제 1 기판(102)과 칩(104) 사이에 전기 접속 및 본딩 피처로서 모두 기능하는 범프 온 트레이스 본딩 구조물(106)을 더 포함한다. 특히, 각각의 칩(104)은 칩의 본딩 표면 상에 형성된 복수의 전도성 범프(108)를 포함한다. 전도성 범프(108)는 상호 접속 구조물을 통해 칩의 디바이스에 접속된다. 제 1 기판(102)은 제 1 기판(102)의 본딩 표면 상에 형성된 복수의 전도성 피처(트레이스 또는 상호 접속 피처)(110)를 포함한다. 제 1 기판(102)은 그 위에 형성된 상호 접속 구조물을 더 포함할 수 있다. 예를 들어, 인쇄 회로 보드가 제 1 기판으로서 이용될 수 있고, 그 상호 접속 구조물을 포함한다. 트레이스(110)는 제 1 기판(102)의 상호 접속 구조물에 접속되고, 하나의 범프와 본딩될 위치로 연장된다. 범프(108) 및 트레이스(110)는 범프 온 트레이스 본딩 구조물(106)을 형성하기 위해 기계적으로 함께 본딩되고, 전기적으로 접속된다.
일부 실시예들에서, 트레이스는 구리, 구리/니켈 합금, 구리-IT (침지 Sn), 구리-ENEPIG (무전해 니켈 무전해 팔라듐 침지 금), 구리-OSP (유기 납땜성 방부제), 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 구리 합금, 탄탈룸, 탄탈룸 질화물, 및 이들의 조합으로 구성된 그룹으로부터 선택된 물질을 포함한다.
제 1 기판(102)은 도 1에 예시된 바와 같이, 평면도에서 기하학적 중심(112)을 갖는다. 비교적으로, 평면도에서, 각각의 칩(104)은 그 자신의 기하학적 중심(도 1에 도시되지 않음)을 갖는다. 예를 들어, 직사각형 기하학적 구조를 갖는 칩은 대향 에지(장축 및 직교축 각각을 따라)로부터 같은 거리에 위치하는 기하학적 중심을 갖는다. 본 실시예들에서, 칩(104)의 기하학적 중심은 제 1 기판(102)의 기하학적 중심(112)과 오버랩되지 않거나, 또는 평면도에서 서로로부터 멀리 이격된다. 하나의 특정한 예에서, 하나의 칩(104)은 제 1 기판(102)의 중심(112)과 오버랩되는 중심을 가질 수 있다. 다양한 칩들이 제 1 기판(102)의 상이한 위치에 직접 배치되고 제 1 기판(102)에 직접 본딩되기 때문에, 나머지 칩들은 평면도에서 제 1 기판(102)과 중심이 같을 수 없다. 일반적으로, 칩(104)의 중심은 중심(112)과 오버랩되지 않는다.
칩(104)의 범프(108)는 개개의 칩 반도체 기판에 의해 커버됨에 따라 평면도에서 볼 수 없긴 하지만, 더욱 양호한 설명을 위해 도 1에 또한 도시되었다. 범프(108)는 단면도에서 (또는 평면도에서) 장형(elongated) 모양을 갖는다. 따라서, 각각의 범프(108)는 장축 및 단축을 갖는다. 더욱이, 각각의 범프(108)는, 그 장축이 제 1 기판(102)의 중심(112) 쪽으로 향하도록 배향된다. 도 1의 점선은, 하나의 범프(108)의 장축이 중심(112)을 가리키는 방향으로 배향되는 것을 나타낸다. 칩(104)의 중심이 중심(112)과 오버랩되지 않기 때문에, 칩의 범프(108)는 실질적으로 칩의 중심 쪽으로 배향되지 않는다. 하나의 칩의 소수의 범프가 중심(112)을 가리키지만, 대부분의 범프(108)는 칩의 중심에서 벗어난 방향을 가리키도록 배향되는 경우, 하나의 칩의 소수의 범프는 우연히 칩의 중심을 가리킬 수 있다. 그러나, 칩(104)의 모든 범프(108)가 실질적으로 중심(112)을 가리킨다. 이것은 일부 실시예들에 따라, IC 구조물(100)의 일부분의 평면도로서 도 9에 더욱 도시된다. 특히, 칩(104A)이 제 1 기판(102)에 본딩되는 경우, 칩(104A)의 중심(166)은 평면도에서 제 1 기판(102)의 중심(112)으로부터 멀도록 구성된다. 범프(108A)를 예로 취하면, 장형 범프(108A)는 그 장축(168)이 중심을 가리키도록 배향되는 식으로 배향된다. 그러나, 범프(108)에서부터 칩 중심(166)까지의 방향(170)은 장축(168)에 평행하지 않고, 각을 갖는다.
더욱이, 각각의 범프는 그 자신의 개개의 방향을 갖는다. 다양한 범프가 상이한 위치에 배치되고 모두 중심(112)으로 배향되기 때문에, 범프는 이러한 요건을 충족하기 위해서 개개의 방향을 갖는다.
본 실시예에서, 제 1 기판(102) 상에 형성된 트레이스(110)는 제 1 기판(102)에 통합된 칩(104)의 범프(108)와 쌍을 이룬다. 이 러한 쌍을 이룬 범프(108) 및 트레이스(110) 각각은 함께 본딩되어, 범프 온 트레이스 본딩 구조물(106)을 형성하여, 이에 의해, 멀티 칩 모듈을 형성하기 위해 제 1 기판(102)에 칩(104)을 통합한다. 쌍을 이룬 범프(108) 및 트레이스(110)는, 칩(104)이 제 1 기판(102)에 본딩되는 경우, 적절한 본딩을 위해 범프(108)가 쌍을 이룬 트레이스(110)에 오버랩되도록(쌍을 이룬 트레이스(110)의 끝과 오버랩되는 것처럼) 설계된다. 일부 실시예들에서, 범프(108) 및 전도성 피처(110)는, 칩(104)이 플립되어 제 1 기판(102) 상에 배치될 때, 쌍을 이룬 범프(108) 및 트레이스(110)의 본딩 부분은 각각은 실질적으로 오버랩되도록 설계된다. 후속 본딩 공정 동안에, 열처리 공정이 이용되고, 제 1 기판(102) 및 칩(104)의 상이한 열팽창 계수로 인해 범프와 전도성 피처 간의 본딩 응력을 발생시킬 수 있다. 열팽창을 고려한 일부 다른 실시예들에서, 칩(104) 및/또는 제 1 기판(102)은, 쌍을 이룬 범프(108) 및 트레이스(110)의 본딩 부분이 제 1 기판(102)과 칩(104) 사이의 불일치를 보상하기 위해서 함께 본딩되도록 오프셋을 갖도록 설계된다.
트레이스(110)는 또한 장형 모양을 갖도록 설계되고, 트레이스(110)의 본딩 부분은 각각 쌍을 이룬 범프(108)와 동축으로 배향된다. 특히, 트레이스(110)의 본딩 부분의 장축은 쌍을 이룬 범프(108)의 장축을 따라 배향되고, 이에 의해, 본딩 영역 및 본딩 강도를 최대화하는 범프 온 트레이스 본딩 구조물(106)을 형성한다.
도 3a는 일부 실시예들에 따라 구성된, IC 구조물(100)의 일부분의 단면도이다. 특히, 예시적인 칩(104) 및 예시적인 범프 온 트레이스 본딩 구조물(106)[예컨대, 도 2의 점선(113) 내의 것]이 더욱 상세한 피처를 나타내기 위해 도 3에 포함된다. IC 구조물(100)은 도 1 내지 도 3을 참조하여 더욱 기술된다.
칩(104)은 칩 기판(114)를 포함한다. 일부 실시예들에서, 칩 기판(114)은 반도체 웨이퍼의 일부분과 같은, 반도체 기판이다. 본 예에서, 칩 기판(114)은 실리콘 기판이다. 일부 다른 예에서, 칩 기판(114)은 다른 반도체 기판[예컨대, 다른 반도체 물질(예컨대, 게르마늄, 실리콘 게르마늄, 실리콘 탄화물, 또는 갈륨 비화물)을 비롯한 사파이어 기판]을 포함하거나, 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판을 포함할 수 있다. 칩(104)은 또한 칩 기판(114) 상에 형성된 다양한 디바이스(예컨대, 트랜지스터, 다이오드, 센서, 및/또는 수동 디바이스)를 포함한다.
칩(104)은 칩 기판 상에 형성되고, 디바이스를 기능 회로에 접속하도록 설계된 상호 접속 구조물(116)을 더 포함한다. 상호 접속 구조물(116)은 전기 접속을 위한 다양한 전도성 피처(예컨대, 금속 라인, 금속 콘택 및 금속 비아 피처) 및 분리를 위한 하나 이상의 유전체 물질을 포함한다. 일부 실시예들에서, 상호 접속 구조물(116)은 다수의 금속층을 포함한다. 특히, 상호 접속 구조물(116)은 범프(108)와 결합된 전도성 피처(118)를 포함한다. 일부 예에서, 전도성 피처(118)는 상호 접속 구조물(116)의 하나의 금속층(예컨대, 상부 금속층)에 있는 금속 피처이다. 일부 다른 예에서, 전도성 피처(118)는 상호 접속 구조물(116)에 전기적으로 접속된 본딩 패드이다. 전도성 피처(118)는 구리, 알루미늄, 다른 적합한 전도성 물질, 또는 이들의 조합을 포함할 수 있다. 칩(104)은 또한 상호 접속 구조물(116) 상에 형성되고, 회로가 환경적 손상(예컨대, 수분 열화)로부터 방지되도록 회로[디바이스 및 상호 접속 구조물(116)]에 패시베이션을 제공하도록 설계된다.
범프 온 트레이스 본딩 구조물(106)은 본딩 공정 이후에 형성되고, 함께 본딩된 범프(108) 및 트레이스(전도성 피처)(110)를 포함한다. 일부 실시예들에서, 범프(108)는 구리 기둥과 같은 전도성 기둥(121) 또는 다른 금속 또는 금속 합금의 전도성 기둥을 포함한다. 전도성 기둥(121)은 [예컨대, 패시베이션층(120), 또는 보다 구체적으로, 패시베이션층(120)의 개구부를 통해] 전도성 피처(118)의 한 끝에 전기적으로 접속한다. 전도성 기둥(121)은 다른 끝에서 계면층(122)을 통해 솔더 팁(124)에 부착된다. 그런 다음, 칩(104)은 제 1 기판(102)의 트레이스(110)를 마주보도록 플립된다. 일부 실시예들에서, 제 1 기판(102)은 솔더로부터 제 1 기판(102)의 비본딩 영역을 보호하는 것과 같은, 보호를 위해 솔더 레지스트층(또는 솔더 마스크층)(125)을 더 포함할 수 있다. 실시예를 증진하기 위해, 솔더 레지스트층(125)은, 트레이스(110)가 범프(108)와 본딩하기 위해 노출되도록, 개구부를 형성하기 위해 패턴화된다.
범프 온 트레이스 본딩 구조물(106)은 더욱 양호한 본딩 효과를 위해 상이한 물질층과 같은 상이한 설계, 및 전기 접속 및 패시베이션과 같은 다른 통합 고려 사항을 가질 수 있다. 도 3b는 일부 다른 실시예들에 따라 구성된, IC 구조물(100)의 일부분의 단면도를 나타낸다. 전도성 기둥(121)은 UBM(under bump metallization)과 같은, 하나 이상의 추가적인 전도성 물질층(126)을 통해 상호 접속 구조물(116)에(특히, 전도성 피처(118)에) 접속된다. UBM(126)은 전도성 피처(118)에 낮은 저항 전기 접속을 제공하고, 전도성 피처(118) 및 패시베이셔층(120) 양자 모두에 잘 부착되고, 허메티컬리(hermetically) 밀봉되고, IC 내로 다른 범프 금속의 확산을 방지하며, 범프 금속에 의해 젖을 수 있다. UBM은 접착층, 확산 장벽층, 솔더링 가능층, 및 산화 장벽층과 같은, 다수의 상이한 금속층들을 요구한다. 일부 예들에서, UBM(126)은 티타늄, 크롬, 알루미늄, 구리, 니켈, 금, 하나 이상의 상기 금속의 합금, 또는 상기 금속 및 합금의 조합으로서 멀티 필름 스택 각각을 포함한다. 예를 증진하기 위해서, UBM(126)은 접착층(예컨대, Ti/Cr/Al 층); 확산 장벽층(예컨대, Cr:Cu 층); 및 솔더 젖음층(예컨대, Cu/Ni:V 층)을 포함한다.
범프(108) 및 트레이스(110)의 기하학적 구조, 및 범프(108) 및 트레이스(110)의 상대 위치 및 크기는 상이한 실시예들에 따라, 다른 도면을 참조하여 더욱 기술된다.
일부 실시예들에 따라, IC 구조물(100)의 일부분의 평면도로서, 도 4를 참조한다. 범프(108)는 쌍을 이룬 트레이스(110)의 본딩 부분 상에 배치된다. 범프(108)는 제 1 방향(128A)의 제 1 치수(D1) 및 제 2 방향(128B)의 제 2 치수(D2)에 걸쳐있는 장형 모양을 갖는다. D1은 D2보다 크다. 따라서, 제 1 방향(128A)을 따른 범프(108)의 축은 장축으로 언급되고, 제 2 방향(128B)을 따른 범프(108)의 축은 단축으로 언급된다. 일부 실시예들에서, 단축을 따라, 트레이스(110)의 본딩 부분은 범프(108)의 대응 치수(D2)보다 작은 치수에 걸쳐있다. 범프(108)는 상이한 모양을 가질 수 있다.
이제 도 5를 참조하면, 장형 범프 온 트레이스 본딩 구조물의 실시예와 일치하는 세 개의 예시적인 구조물의 평면도가 나타난다. 구조물(130)은 트레이스(110) 상에 형성된 범프(108)를 포함하고, 상기 범프는 두 개의 볼록한 곡면을 갖는 직사각형으로 형상화된다. 직사각형의 장형 축은 트레이스(110)의 축에 동축, 즉, 평행하거나 거의 평행하게 달린다. 구조물(132)은 트레이스(110) 위에 형성된 타원 형상 범프(108)를 포함한다. 타원의 장축은 또한 트레이스(110)에 동축이다. 유사하게, 구조물(134)은 트레이스(110) 위에 형성된 캡슐 형상 범프(108)를 포함한다. 범프(108)의 장축은 또한 트레이스(110)에 동축이다. 장형 범프의 장축은 가장 가까운 이웃 트레이스에 대한 범프 측의 공간을 최대화하기 위해서 트레이스 라인 방향으로 정렬한다. 이러한 실시예의 앞서 기술된 특징은 더욱 조밀한 패턴 범핑 및 본딩 피치를 허용하므로, 더욱 타이트한 금속 간격 설계 규칙을 허용한다.
일부 실시예들에서, IC 구조물(100)은 기술된 바와 같이 구성되고 배향된 장형 범프(108)를 갖는 칩(104)의 서브세트, 및 평면도에서 원형 모양 또는 정사각형 모양을 갖는 범프와 같은, 상이하게 설계된 범프를 갖는 칩(104)의 다른 세브세트를 포함하는 하이브리드 구성을 갖는다. 도 10은 하이브리드 구성을 갖는 IC 구조물(100)의 평면도를 나타낸다. 도 10에서, IC 구조물(100)은 제 1 기판(102)의 중심(112) 쪽으로 배향되는 장형 범프를 갖도록 설계된 예시적인 칩(104A 및 104B)을 포함한다. IC 구조물(100)은 둥근 모양, 정사각형 모양 또는 직교축 상에서 실질적으로 유사한 치수를 갖는 다른 모양들을 갖는 범프와 같은, 종래의 범프(182)를 갖는 예시적인 칩(180)을 더 포함하고, 이러한 범프는 총괄하여 대칭 범프로서 언급된다. 하이브리드 IC 구조물(100)에서, 장형 범프를 갖는 칩(104)은 도 1에 도시된 것과 유사하게 설계된다. 예를 들어, 장형 범프(108)는 중심(112) 쪽으로 배향되고, 대응하는 트레이스(110)와 동축이다.
도 6은 다양한 실시예들의 범프 온 트레이스 본딩 구조물의 평면도를 나타낸다. 특히, 범프는 칩의 서브세트에서 장형일 수 있거나, 칩의 다른 서브세트에서 대칭적일 수 있다. 구조물(136)은 단축에서 같은 치수를 갖는 범프(108) 및 트레이스(110)를 포함한다[상기 범프(108)는 트레이스(110)와 완전히 오버랩되기 때문에 볼 수 없다]. 구조물(138)은 둥근 모양을 갖는 범프(108) 및 트레이스(110)를 포함한다. 구조물(140)은 정사각형 모양을 갖는 범프(108) 및 트레이스(110)를 포함한다. 142, 144 및 146와 같은, 다른 구조물에서, 범프(108)는 도 6에 도시된 바와 같이, 상이한 모양을 갖는다.
범프 온 트레이스 본딩 구조물에서, 범프(108) 및 트레이스(110)는 상이한 상대 크기를 가질 수 있다. 도 7은 다양한 실시예들에 따라, 범프 온 트레이스 본딩 구조물의 평면도를 나타낸다. 구조물(150)에서, 장형 범프(108)는 단축에서 트레이스의 것보다 큰 치수를 갖는다. 구조물(152)에서, 장형 범프(108)는 단축에서 트레이스의 것과 같은 치수를 갖는다. 구조물(154)에서, 장형 범프(108)는 단축에서 트레이스의 것보다 작은 치수를 갖는다.
범프 온 트레이스 본딩 구조물에서, 범프(108) 및 트레이스(110)는 상이한 구성으로 배치되고 오버랩될 수 있다. 도 8은 트레이스 라인에 대한 캡슐 범프의 상대 위치를 나타낸다. 장형 범프는 트레이스의 중심으로부터 돌출되어 위치(160에서)하거나, 한 측면에서 트레이스의 일부분에만 오버랩하여 위치(162에서)하거나, 트레이스의 중앙에 위치(164에서)할 수 있다.
범프 온 트레이스 본딩 구조물 및 그 구성을 갖는 IC 구조물(100)은 일부 실시예들에 따라, 도 11에 일부 추가로 나타난다. 도 11에서, 다양한 칩들은 표시되지 않고, 범프(108) 및 대응 트레이스(110)가 나중에 도입될 다른 IC 구조물과 비교하여 더욱 양호한 이해를 위해 나타난다. 실시예를 증진하기 위해, 트레이스(110)의 라우터빌리티(routability)는 범프(108)에 의해 제한된다.
다양한 실시예들에서 앞서 기술된 IC 구조물은 범프 온 트레이스 본딩 구조물을 포함하지만, 이것은 본 발명개시의 범위를 제한하도록 의도되는 것은 아니다. 범프 온 패드 본딩 구조물과 같은, 다른 본딩 구조물이 포함될 수 있다. 일부 실시예들에 따라, IC 구조물(190)이 평면도로 도 12에 나타나고 단면도로 도 13에 나타난다. IC 구조물(190)은 패키지 기판(102)에 다수의 칩(104)을 본딩하기 위해서 범프 온 패드 본딩 구조물을 포함한다. 도 12에서, 유사하게, 다양한 칩들은 표시되지 않고, 범프(108) 및 대응 패드(192)가 양호한 이해를 위해 나타난다. 도 12 및 도 13에 도시된 IC 구조물(190)은 실질적으로 같은 단계 및 공정에 의해 제조되고, 다양한 도면들(도 1-도 2, 도 3a, 도 3b, 도 4-도 10)에 대하여 앞서 기술되고 나타난 바와 같은 실질적으로 유사한 구조물을 포함한다. 따라서, 앞서 기술된 바와 같이 도 12 및 도 13에 도시된 구조물의 제조를 위한 피처 및 단계는, 장황한 설명을 피하기 위해 여기에서 반복되지 않지만, 이 실시예에 완전히 적용 가능하다. 도 1-도 2, 도 3a, 도 3b, 도 4-도 10에 도시된 것과 같거나 실질적으로 유사한 요소들은, 같거나 유사하게 넘버링되고, 도 1-도 2, 도 3a, 도 3b, 도 4-도 10에 대하여 앞서 기술된 것과 같거나 유사한 구조물, 기능, 및 제조 절차를 갖는다. 특히, 범프(108)는 패키징 기판(102)의 중심(112)으로 배향되는 장축을 갖는 장형 모양을 갖는다. 일부 실시예들에서, IC 구조물(190)은 중심(112)으로 배향되는 장형 범프를 갖는 칩(104)의 제 1 서브세트 및 종래의 범프를 갖는 칩(들)의 제 2 서브세트를 더 포함하는 하이브리드 구조물을 갖는다. 일부 실시예들에서, 전도성 피처(118)[또한 범프(108)]는 열 보상을 위해 미리 시프트된다.
패키징 기판(102)은 칩(104)의 범프(108)와 쌍을 이루는 구성으로 설계된 복수의 본딩 패드(192)(트레이스 대신)를 포함한다. 각각의 칩(104)은 패키징 기판(102)의 대응 패드(192)에 본딩되는 복수의 범프(108)를 갖는다. 도 13에서, 솔더 레지스트층(125)은, 밑에 있는 패드(192)가 커버되지 않아서, 솔더링에 의해 범프(108)와 본딩되도록, 솔더 레지스트 개구부(194)를 갖도록 패턴화된다. 따라서, 다수의 칩(104)이 범프 온 패드 구조물을 통해 패키징 기판(102)에 본딩된다. 트레이스(110)의 제한을 피할 수 있기 때문에, 범프(108)는 더욱 큰 설계 자유도를 가지므로, 더욱 큰 설계 가능성을 갖는다.
도 14는 일부 실시예들에 따라, IC 구조물(100)(예컨대, 도 1 또는 도 10의 IC 구조물)을 만드는 방법(200)의 흐름도이다. 부가적인 단계들이 상기 방법(200) 이전에, 방법(100) 동안에, 그리고 방법(100) 이후에 제공될 수 있고, 이하에 기술된 단계들의 일부는 상기 방법의 추가적인 실시예들을 위해 교체되거나 제거될 수 있다는 것이 이해된다. 이하의 설명은 범프 온 트레이스 구조물에 대한 것이지만, 이것은 실질적으로 범프 온 패드 구조물에 적용 가능하다.
방법(200)은 동작(202)에서 시작하고, 동작(202)에서, 집적 회로 또는 이의 일부분이 칩(104) 상에 형성되거나, 또는 부분적으로 형성된다. 동작(202)은 개개의 회로를 갖는 다수의 칩(104)(예컨대, 104A, 104B, 등등)을 형성하는 것을 포함한다. 이하의 설명에서, 오직 하나의 칩이 언급되지만, 다수의 칩들이 유사한 기술로 제조될 수 있다는 것을 이해한다. 일부 예에서, 다양한 칩들은 기판(102)에 본딩하기 전에 병렬로 또는 독립적으로 공정된다. 각각의 칩(104)은 실리콘 기판과 같은 반도체 기판을 포함한다. 대안적으로, 기판은 SOI, 게르마늄과 같은 다른 원소 반도체 물질, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 및 인듐 인화물과 같은 화합물 반도체, 및 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 및 갈륨 인듐 인화물과 같은 혼정 반도체 물질, 및/또는 당업계에 공지된 다른 기판 조성을 포함할 수 있다.
집적 회로는, 예를 들어, 기판 상에 배치된 전도성층, 반도체층, 및 절연층을 이용하여 형성된다. 동작(204)에서, 본딩 구조물을 만들기 위해 집적 회로의 표면에 개구부가 형성된다. 동작(206)에서, 금속층이 집적 회로 표면 상에 퇴적되고, 동작(208)에서, 상호 접속을 위해 원하는 캡슐 형상 금속 기둥으로 패턴화되며, 동작(210)에서 금속층으로 캡슐 형상 기둥을 형성하기 위해 에칭된다. 형성된 상호 접속 기둥 구조물은 집적 회로의 디바이스에서 패키지 단말로의 전기 접촉을 제공한다. 상호 접속 구조물의 전도성 기둥은, 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 텅스텐, 폴리실리콘, 구리, 구리 합금, 탄탈룸, 탄탈룸 질화물, 금속 실리사이드(예컨대, 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈룸 실리사이드, 티타늄 실리사이드, 백금 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 또는 이들의 조합), 및/또는 다른 적합한 물질과 같은 물질을 포함할 수 있다. 상호 접속 기둥 구조물은 물리적 기상 증착(또는 스퍼터링), 화학적 기상 증착(chemical vapor deposition; CVD), 도금, 및/또는 다른 적합한 공정을 비롯한 공정에 의해 형성될 수 있다. 상호 접속 기둥 구조물을 형성하는데 이용되는 다른 제조 기술은 수직 기둥을 위한 전도성층을 패턴화하기 위해 포토리소그래피 공정 및 에칭을 포함할 수 있고, 에치 백 공정 또는 화학적 기계적 연마(chemical mechanical polish; CMP) 공정이 뒤따를 수 있다.
다음 동작(210)에서, 솔더 팁이 기둥의 팁 상에 퇴적된다. 동작(212)에서, 집적 회로를 포함하는 칩은 솔더 팁이 접속될 트레이스 라인(110)(또는 본딩 패드(192))을 마주보도록 플립된다.
그런 다음, 방법(200)은 동작(214)으로 진행하고, 동작(214)에서, 전도성층이 별개의 기판(102) 상에 형성되고, 전도성층이 트레이스(또는 패드)를 형성하도록 패턴화되는 경우 동작(216)이 뒤따른다. 전도성층은 포토레지스트층을 형성하는 것을 포함하는 포토리소그래피 공정, 베이크 공정, 노출 공정, 현상 공정, 습식 또는 건식 에칭 공정, 및/또는 다른 적합한 공정과 같은 기술을 이용하여 수행될 수 있다. 일부 실시예들에서, 범프 온 트레이스 구조물이 형성되고, 트레이스 라인은 라우팅되어, 상이한 위치에서 기판(102)의 다른 상호 접속 피처에 접속된다. 일부 다른 실시예들에서, 범프 온 패드 구조물이 형성되고, 패드는 같은 위치에서 기판(102)의 밑에 있는 상호 접속 피처에 접속된다. 실시예를 증진하기 위해, 트레이스 라인의 라우팅을 피하기 때문에, 범프(108)는 추가의 설계 자유도를 얻는다.
그런 다음, 솔더 레지스트층이 퇴적되고, 상호 접속 개구부를 형성하기 위해 패턴화되는 경우, 방법(200)은 동작(218)로 진행한다. 솔더 레지스트층은 트레이스 라인이 솔더 기둥과 일치시키기 위해 노출되는 정의된 개구부 밖의 임의의 원치 않는 상호 접속 부족을 보호한다. 일부 다른 실시예들에서, 범프 온 패드 구조물이 형성되고, 패드(192)가 노출되고 솔더에 의해 솔더 레지스트 개구부(194) 내의 범프(108)와 본딩되도록, 솔더 레지스트 개구부(194)가 형성된다.
그런 다음, 방법(200)은 동작(220)으로 진행하고, 동작(220)에서, 플립 칩이 제 2 기판에 정렬되고, 솔더 팁을 갖는 기둥은 상호 접속을 형성하기 위해 전도성 트레이스를 오버레이할 것이다. 다수의 공정, 예를 들어, 히트 에어 리플로우 또는 열초음파 본딩이 솔더 팁을 액화하여 상호 접속을 형성하기 위해 적용될 수 있다. 동작(222)은 절연, 지지, 및 안정성을 제공하기 위해, 예를 들어, 고분자 물질의 접착제로 기둥 주변의 갭을 언더필함으로써 본딩을 완료한다.
도 15는 일부 실시예들에 따라, IC 구조물[예컨대, 도 1, 도 10의 IC 구조물(100) 또는 도 13의 IC 구조물(190)]을 만드는 방법(250)의 흐름도이다. IC 구조물은 범프(108) 및 트레이스(110)[또는 범프(108) 및 패드(192)]와 같은 다양한 본딩 피처를 포함한다. 도 15의 흐름도의 방법(250)은 IC 구조물(100)[또는 IC 구조물(190)]을 만드는 동작의 서브세트를 포함할 수 있다. 방법(250)은 IC 구조물을 위한 IC 설계를 수신함으로써 252에서 시작한다. 일부 실시예들에서, IC 설계는 제 1 기판(102) 상에 형성될 전도성 구조물 및 다양한 칩(104) 상에 형성될 회로를 포함한다. 특히, 칩(104) 상에 형성될 회로는 칩의 다양한 전도성 피처(118)를 포함하고, 제 1 기판(102) 상에 형성될 전도성 구조물은 트레이스(110)[또는 패드(192)]를 포함한다. 일부 실시예들에서, 제 1 기판(102)은 그 위에 형성될 회로 또는 디바이스를 더 포함할 수 있다. 이 경우, IC 설계는 또한 제 1 기판(102) 상에 형성될 회로를 포함한다.
방법(250)은 또한 열 보상을 위해 사전 시프트를 이용하여 전도성 피처(118)를 재설계함으로써 동작(254)을 포함한다. 범프(108)도 역시 시프트된다. 일부 예에서, 전도성 피처(118)는 시프트되지 않지만ㄴ, 불일치가 특정 범위에 있으면, 범프(108)는 동작(254)에 의해 시프트된다. 일부 예에서, 전도성 피처(118)는 시프트되지 않지만, 트레이스(110)[또는 패드(192)]는 동작(254)에 의해 시프트되어, 트레이스(110)[또는 패드(192)] 및 쌍을 이룬 범프(108) 사이의 상대적 사전 시프트를 제공한다.
사전 시프트는 제 1 기판(102)과 칩(104) 사이의 열 팽창의 차이 및 중심(112)에 관한 범프 온 트레이스 본딩 구조물(106)(또는 범프 온 패드 구조물)의 위치에 따라 개별적으로 결정될 수 있다. 앞서 기술된 바와 같이, 사전 시프트는 제 1 기판(102) 및 칩(104)의 상이한 열 팽창으로 인해 본딩 공정 동안에 제 1 기판(102)과 칩(104) 사이의 불일치를 보상하기 위해 전도성 피처(118)에 통합된다. 본딩 공정 동안에, 제 1 기판(102) 및 칩(104)은 높은 온도로 가열되고, 그 후에 냉각된다. 원래의 IC 설계는 각각의 쌍이 서로 정렬되도록 배치되는 트레이스(110) 및 전도성 피처(118)를 포함한다. 그러나, 가열되는 경우, 제 1 기판(102) 및 칩(104)은 상이한 열 팽창 계수로 인해 상이하게 팽창된다. 이것은 가열 및 본딩의 순서에 따른 본딩 이후에 불일치 또는 응력을 발생시킬 것이다. 불일치(또는 응력)는 본딩 구조물의 제 1 기판(102)에 대한 칩(104)의 상대적 구성, 제 1 기판(102) 및 칩(104)의 열 팽창 계수, 및 본딩 공정의 가장 높은 가열 온도에 관련된다. 이러한 요인들은 불일치를 결정하는데 고려된다. 각 쌍의 트레이스(또는 패드) 및 범프가 중심(112)에 관해 상이한 위치를 갖기 때문에, 대응하는 불일치가 서로 상이할 수 있다. 재설계를 위한 동작(254)은 개개의 불일치에 따라 개별적으로 각 쌍에 구현된다. 일부 실시예들에서, 본딩 공정은 먼저 제 1 기판(102) 및 칩(104)을 가열하고, 그 후에 서로 본딩하도록 접촉하는 순서를 포함할 수 있다. 따라서, 가열된 온도에서, 각 쌍의 범프(108) 및 트레이스(110)[또는 패드(109)]는 불일치가 보상되기 때문에 일치된다. 재설계는 위치 일치, 응력, 및/또는 본딩 강도를 고려하여 더욱 양호한 본딩 구조물을 위해 상이하게 구현될 수 있다.
일부 실시예들에서, 동작(254)은 또한 앞서 기술된 바와 같이, 범프(108)를 재성형(reshaping)하는 것을 포함한다. 예를 들어, 재성형은 범프의 장축이 본딩 구조물의 중심(112)을 가리키도록 배향되는 장형 모양을 갖도록 범프(108)를 변경하는 것을 포함한다.
방법(250)은 또한 범프(108)의 패턴을 정의하는 포토마스크 및 재설계된 IC 설계 패턴에 따른 다른 포토마스크를 만듦으로써 동작(256)을 포함할 수 있다. 대안적으로, IC 패턴이 전자 빔에 의해 직접적으로 기록되는 것과 같이, 반도체 기판 상에 직접적으로 형성되는 경우, 그 패턴은 전자 빔 리소그래피에 의해 이용될 적절한 포맷(예컨대, GDS 포맷)의 데이터 파일에 저장된다.
방법(250)은 IC 구조물(100 또는 192)을 제조함으로써 동작(258)으로 진행한다. IC 구조물의 제조는 제 1 기판(102)에 칩(104)을 본딩하는 것을 포함한다. 일부 실시예들에서, IC 구조물의 제조는 또한 제 1 기판(102) 및 칩(104)을 형성하는 것을 포함한다. 본 실시예에서, IC 구조물의 제조는 방법(200), 또는 방법(200)에 등가인 대안적인 방법이다.
본 발명개시는 IC 구조물 및 이의 제조 방법을 제공한다. 일부 실시예들에서, IC 구조물(100 또는 190)은 기판(102)에 본딩된 다수의 칩(104)을 포함한다. 특히, 칩(104)의 범프 또는 범프의 일부분은 제 1 기판(102)의 중심(112)을 향하는 장축을 갖는 장형 모양을 갖도록 설계되고, 쌍을 이룬 트레이스(110)(본딩 구조물이 범프 온 트레이스 구조물인 경우)와 동축이다. 일부 실시예들에서, 범프는 상이한 열 팽창 계수로 인한 불일치를 보상하기 위해 사전 시프트된다. IC 구조물 및 이의 제조 방법의 다양한 실시예들은 다양한 장점을 제시할 수 있다. 예를 들어, 형성된 IC 구조물은 강한 본딩 강도 및 더욱 적은 불일치를 갖는다.
따라서, 본 발명개시는 일부 실시예들에 따라 IC 구조물을 제공한다. IC 구조물은 제 1 기판으로서, 일 표면 상에 형성된 복수의 전도성 피처를 갖는 것인, 제 1 기판; 및 제 1 기판과 기계적으로 본딩되고 전기적으로 결합된 복수의 칩을 포함한다. 복수의 칩 중 제 1 칩은 복수의 전도성 피처 중 제 1 전도성 피처에 부착되는 제 1 범프를 갖는다. 제 1 범프는 제 1 기판의 표면에 평행한 면에서 장형 단면부를 갖는다. 제 1 기판 및 제 1 칩은 제 1 범프의 장축이 제 1 기판의 중심 위치를 가리키고 제 1 칩의 중심에서 벗어난 방향을 가리키도록 배향되는 구성으로 본딩된다.
본 발명개시는 또한 일부 실시예들에 따라 IC 구조물을 제공한다. IC 구조물은 제 1 기판으로서, 일 표면 상에 형성된 복수의 상호 접속 피처를 갖는 것인, 제 1 기판; 및 제 1 기판과 기계적으로 본딩되고 전기적으로 결합된 복수의 칩을 포함한다. 복수의 칩 중 제 1 칩은 복수의 상호 접속 피처의 제 1 서브세트에 부착되는 전도성 범프의 제 1 서브세트를 각각 갖는다. 전도성 범프의 제 1 서브세트는 표면에 평행한 면에서 장형 단면부를 갖는다. 제 1 칩 및 제 1 기판은 제 1 칩의 중심 위치가 평면도에서 제 1 기판의 중심 위치에서 벗어나 떨어져 있고, 전도성 범프의 제 1 서브세트가 제 1 기판의 중심 위치를 실질적으로 가리키도록 배향되는 개개의 장축을 갖는 구성으로 본딩된다.
본 발명개시는 또한 일부 실시예들에 따라 IC 구조물을 제조하는 방법을 제공한다. 방법은, 복수의 전도성 범프를 정의하는 IC 설계 레이아웃을 수신하는 단계; 및 칩이 패키징 기판에 본딩되는 경우 칩과 패키징 기판 사이의 구성에 따라 IC 설계 레이아웃 상에 복수의 전도성 범프 중 제 1 전도성 범프를 재성형하는 단계로서, 이에 의해 변경된 IC 설계 레이아웃을 생성하는 것인, 재성형 단계를 포함한다. 제 1 전도성 범프는 제 1 장축을 따라 제 1 길이를 갖는 장형 단면부를 갖고, 제 1 장축은 구성에서 칩의 제 1 전도성 범프로부터 패키징 기판의 중심 위치까지 정의된 제 1 방향에 평행한 제 1 배향을 갖는다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (7)

  1. 집적 회로(IC) 구조물에 있어서,
    일 표면 상에 형성된 복수의 본딩 패드들을 갖는 제1 기판; 및
    상기 제1 기판과 기계적으로 본딩되고 전기적으로 결합된 복수의 칩들
    을 포함하고,
    상기 칩들의 중심 위치들은 상기 칩들과 상기 제1 기판 사이의 본딩 면을 향해 볼 때 상기 제1 기판의 중심 위치와 오버랩되지 않고,
    상기 복수의 칩들 각각은 상기 제1 기판의 대응하는 본딩 패드들에 부착되는 복수의 범프들을 가지며,
    상기 복수의 범프들 각각은 상기 제1 기판의 표면에 평행한 면에서 장형(elongated) 단면부를 갖고,
    상기 제1 기판 및 상기 복수의 칩들 각각은, 상기 복수의 범프들의 장축들이 상기 제1 기판의 중심 위치를 가리키도록 배향되는 구성으로 본딩되는 것인, 집적 회로(IC) 구조물.
  2. 제1항에 있어서,
    상기 복수의 범프들은 솔더를 통해 상기 대응하는 본딩 패드들에 부착되고,
    상기 제1 기판은 상기 본딩 패드들을 노출하는 개구들을 갖는 솔더 레지스트층을 더 포함하는 것인, 집적 회로(IC) 구조물.
  3. 제1항에 있어서,
    상기 범프들 각각은 전도성 기둥, 및 상기 전도성 기둥 상에 형성된 솔더 물질을 포함하는 것인, 집적 회로(IC) 구조물.
  4. 제1항에 있어서,
    상기 제1 기판은 패키징 기판, 인쇄 회로 보드, 인터포저, 및 반도체 기판으로 구성된 그룹으로부터 선택된 것인, 집적 회로(IC) 구조물.
  5. 제1항에 있어서,
    상기 복수의 칩들 각각은,
    반도체 기판,
    상기 반도체 기판 상에 형성된 복수의 디바이스, 및
    상기 복수의 디바이스 위에 있고, 상기 복수의 디바이스를 기능 회로에 결합하도록 구성된 상호 접속 구조물
    을 포함하는 것인, 집적 회로(IC) 구조물.
  6. 집적 회로(IC) 구조물에 있어서,
    일 표면 상에 형성된 복수의 본딩 패드들을 갖는 제1 기판; 및
    상기 제1 기판과 기계적으로 본딩되고 전기적으로 결합된 복수의 칩들을 포함하고,
    상기 칩들의 중심 위치들은 상기 칩들과 상기 제1 기판 사이의 본딩 면을 향해 볼 때 상기 제1 기판의 중심 위치와 오버랩되지 않고,
    상기 복수의 칩들 중 제1 칩은 상기 본딩 패드들의 제1 서브세트에 부착되는 전도성 범프들의 제1 서브세트를 가지며, 상기 복수의 칩들 중 제2 칩은 상기 본딩 패드들의 제2 서브세트에 부착되는 전도성 범프들의 제2 서브세트를 갖고,
    상기 본딩 패드들의 제1 서브세트 및 상기 본딩 패드들의 제2 서브세트는 상기 표면에 평행한 면에서 장형(elongated) 단면부를 갖고,
    상기 제1 칩, 상기 제2 칩 및 상기 제1 기판은, 상기 전도성 범프들의 제1 서브세트 및 상기 전도성 범프들의 제2 서브세트가 상기 제1 기판의 중심 위치를 가리키도록 배향되는 개개의 장축을 갖는 구성으로 본딩되는 것인, 집적 회로(IC) 구조물.
  7. 집적 회로(IC) 구조물을 제조하는 방법에 있어서,
    복수의 전도성 범프들을 정의하는 IC 설계 레이아웃을 수신하는 단계;
    복수의 칩들이 패키징 기판에 본딩될 때, 복수의 칩들과 패키징 기판 사이의 구성에 따라 상기 IC 설계 레이아웃 상의 상기 복수의 전도성 범프들을 재성형(reshaping)하여, 변경된 IC 설계 레이아웃을 생성하는 단계;
    상기 변경된 IC 설계 레이아웃에 따라 상기 복수의 칩들 각각 상에 상기 전도성 범프들을 형성하는 단계; 및
    상기 구성에서 본딩 프로세스에 의해 상기 전도성 범프들을 상기 패키징 기판의 본딩 패드들에 본딩하는 단계
    를 포함하고,
    상기 전도성 범프들 각각은 상기 패키징 기판의 표면에 평행한 면에서 장형(elongated) 단면부를 갖고,
    상기 복수의 칩들의 중심 위치들은 상기 구성에서 상기 칩들과 상기 패키징 기판 사이의 본딩 면을 향해 볼 때 상기 패키징 기판의 중심 위치와 중첩되지 않고,
    상기 복수의 전도성 범프들의 장축들이 상기 패키징 기판의 중심 위치를 가리키도록 배향되는 것인, 집적 회로(IC) 구조물을 제조하는 방법.
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