KR101955060B1 - 광학 인터포저 및 그 제조 방법 - Google Patents

Abstract

광학 인터포저는 트랜스듀서(120)에 결합되는 광섬유 케이블(104)을 위한 그루브(310)들을 포함한다. 이 그루브들은 기판(130)에 캐비티(410)를 에칭하고, 캐비티를 어떤 층(520)으로 채우고, 그 다음 그 층을 에칭하여 형성된다. 상기 캐비티는 미러(144)가 나중에 위에 형성될 수 있는 외측으로 경사진 측벽들을 가진다. 그루브 에칭은 측벽들을 손상시키지 않도록 선택적이다. 그루브 깊이는, 상기 층의 높은 에칭 선택성으로 인해 또한 캐비티의 낮은 종횡비로 인한 캐비티 에칭에 대한 양호한 제어로 인해, 균일하다. 캐비티 충전 후 및 그루브 에칭 전에 트랜스듀서에의 연결용 전기회로가 만들어진다. 캐비티 충전은 웨이퍼를 평탄하게 하여, 전기회로의 제작을 용이하게 한다. 그루브는 인터포저의 상부 및 바닥에 제공될 수 있다.

Description

광학 인터포저 및 그 제조 방법{OPTICAL INTERPOSER}

(참조문헌)

본 발명은 다음 특허 출원들에 대해 우선권을 주장하며 이것들은 본 명세서에 통합된다:

- 2012년 1월 10일 브이. 코센코 등에 의해 출원된 미국 임시 특허출원 제61/585,217호;

- 2012년 1월 31일 출원된 미국 특허출원 제13/362,898호; 및

- 2012년 4월 24일 출원된 미국 특허출원 제13/454,713호.

지정국이 미국인 경우, 본 발명은 전술한 미국 특허출원 제13/362,898호의 계속출원이다.

본 발명은 광섬유와 전기회로 사이에 인터페이스를 제공하는 광학 인터포저에 관한 것이다. (여기서 사용되는 용어 "광학(optical)" 및 "광(light)"은 가시광에 한정되지 않는 임의의 스펙트럼을 가진 전자기 방사선을 가리키며; 용어 "광섬유(optical fiber)" 또는 "섬유(fiber)"는 광섬유 케이블을 가리킨다.)

파이버 옵틱스(fiber optics)는 전기회로와 정보를 송수신하기 위해 사용이 증가하고 있다. 광섬유와 전기회로 사이의 에너지 변환은 광-전기 트랜스듀서에 의해 수행된다. 높은 속도와 낮은 전력 손실을 달성하기 위해 트랜스듀서, 광섬유, 및 전기회로를 결합하는 소형 패키지들이 만들어지고 있다. 한 가지 예는, 2009년 12월 21일자 발행된 "OPTICS EXPRESS" 제17권 제26호의 페이지 24250-24260에 게재된, Hsu-Liang Hsiao 등의 "Compact and passive-alignment 4-channel x 2.5-Gbps optical interconnect modules based on silicon optical benches with 45°micro-reflectors"의 도 1-3을 참조하여 개시되어 있다.

도 1은 각각의 인쇄회로기판(PCB)(114.1, 114.2)에 탑재된 집적회로(칩)(110.1, 110.2)를 상호접속하기 위해 사용된 광섬유(104: 104,1, 104.2)를 도시한다. 칩(110.1), 광섬유(104.1), 및 PCB(114.1)은 신호송신모듈(116.1)의 부품이다. 칩(110.2), 광섬유(104.2), 및 PCB(114.2)은 신호수신모듈(116.2)의 부품이다. 칩(110.1)의 전기신호는 광으로의 변환을 위해 광-전기 트랜스듀서(120.1)에 제공된다. 광-전기 트랜스듀서(120.1)는 반도체 레이저(수직-캐비티 표면 방출 레이저(VCSEL: vertical-cavity surface emitting laser))를 포함하는 집적회로(IC 또는 칩)이다. 광-전기 트랜스듀서(120.1)는 실리콘 기판(130.1)을 사용하여 만들어진 실리콘 인터포저(interposer)(실리콘 광학 벤치, 또는 SiOB)(124.1) 위에 탑재된다. 전도성 배선(134.1)은 칩(110.1)에서 트랜스듀서(120.1)로 전기신호를 전송한다. 응답으로, 트랜스듀서는 수직 광빔(140.1)으로 광신호를 생성한다. 광빔(140.1)은, 수평에 대해 45°로 경사진 실리콘 인터포저 표면 위에 피착된 금 층으로 형성된 미러(mirror)(144.1)에 의해 반사된다. 미러(144.1)에 의해 반사된 빔은 광섬유(104.1)로 들어간다.

광섬유(104.1)는 커넥터(150)에 의해 모듈(116.2)의 광섬유(104.2)에 연결된다. 모듈(116.2)은 모듈(116.1)과 유사하다. 상기 광신호는 광섬유(104.2)로부터 수평 빔(140.2)으로 방출되며, 45°미러(144.2)에 의해 반사되어 수직으로 트랜스듀서(120.2)로 진행한다. 상기 미러는 실리콘 기판(130.2)을 사용하여 만들어진 실리콘 인터포저(124.2)의 일부이다. 트랜스듀서(120.2)는 인터포저(124.2) 위에 탑재된다. 트랜스듀서(120.2)는 광검출기 집적회로이며 광신호를 전기신호로 변환하여 전도성 배선(134.2)을 통해 칩(110.2)에 제공한다. 인터포저(124.2)와 칩(110.2)은 PCB(114.2) 위에 탑재된다.

도 2 및 도 3은 모듈(116)을 도시하며 모듈(116.1) 또는 모듈(116.2)이 될 수 있다. 도 2는 평면도이고, 도 3은 광섬유(104)에 대해 횡단하는 단면도를 도시한다. 각각의 모듈(116.1, 116.2)은 4개의 광섬유(104: 104.1 또는 104.2)를 가지고; 트랜스듀서(120.1)는 4개의 각각의 광섬유(104.1)에 들어가는 4개의 각각의 빔(140.1)을 방출하는 4개의 레이저를 가지며; 트랜스듀서(120.2)는 4개의 각각의 광섬유(104.2)를 통과하는 4개의 각각의 빔(140.2)을 수신하는 4개의 광검출기를 가진다. 도 2에서와 같이, 각 모듈에서, (100)-방위(orientation)를 가진 단결정 실리콘 기판(130)은 4개의 광섬유(104) 모두를 지지한다. 광섬유들은 기판(130)의 습식 에칭(wet etch)으로 형성된 V-그루브(groove)(310) 내에 탑재된다. 상기 에칭은 또한 미러(144) 아래에 실리콘 표면을 형성한다. 상기 V-그루브는 45°-경사의 측벽을 가진다. 45°각도는 실리콘 기판(130)의 결정 구조체에 의해 생성되며, 그것은 (100)-방위의 단결정 실리콘 웨이퍼이다. 그렇게 생성된 45°각도는 매우 정밀하며, 이것은 광섬유(104)의 정밀 위치 설정에 도움을 주는데, 이는 광섬유가 그루브 바닥에 도달하지 않고 따라서 광섬유 위치가 그루브 측벽의 각도(45°)와 상부에서 그루브의 폭에 의해 결정되기 때문이다.

본 발명은 광섬유와 전기회로 사이에 인터페이스를 제공하는 광학 인터포저를 제공하는 것을 목적으로 한다.

본 발명의 몇 가지 특징을 요약한다. 다른 특징들은 아래 부분에서 설명될 것이다. 본 발명은 특허청구범위의 청구항들에 의해 정해지며, 그것들은 참조에 의해 본 명세서에 포함된다.

본 발명의 몇몇 실시예들은 상이한 형상의 그루브(groove) 내에 광섬유의 정밀 위치 설정을 가능하게 하는 광학 인터포저(optical interposer) 및 방법을 제공한다. 예를 들면, (수직 측벽을 가진) 직사각형 그루브가 사용될 수 있다. 수직 측벽들은 인접한 광섬유들 사이의 피치(pitch)(인접한 광섬유들 또는 인접한 그루브들의 중심 사이의 거리로서 측정됨)를 감소시키기 위해 바람직할 수 있다. 예를 들면, 도 3에서, 각 그루브의 상부의 폭은 각 광섬유의 직경보다 더 크다. 만일 측벽들이 수직이라면, 각 그루브의 폭은 광섬유의 직경과 같을 수 있다. 따라서 주어진 광섬유 직경에 대해 더욱 고밀도의 콤팩트한 구조체가 제공될 수 있다(즉, 직경-피치 비율이 증가할 수 있다.) 또한, 만일 측벽들이 수직이라면, 그루브 폭, 및 그루브들 사이의 간격이 그루브의 깊이에 무관하다(V-그루브의 경우, 그루브의 상부의 폭은 깊이에 따라 증가하고, 그루브 사이의 간격은 상응하여 감소한다). 만일 그루브의 폭과 그루브들 사이의 간격이 그루브의 깊이에 무관하다면, 광섬유의 수직 위치(깊이에 의해 정해짐)는 그루브들 사이의 간격에 무관하다. 이것은 그루브들 사이의 영역이 다양한 목적(예컨대, 회로를 위해 또는 편지지된(cantilevered) 트랜스듀서의 기계적 지지를 위해)으로 사용될 수 있기 때문에 유리하며, 그루브들 사이의 간격은 광섬유의 수직 위치에 관계없이 최적화될 수 있다.

그러나, 본 발명은 V-그루브 실시예를 포함하며, 청구항들에 의해 정해진 것 외에는 여기서 설명된 다른 특징들 또는 수직 측벽들에 한정되지 않는다. 또한, V-그루브 실시예에서, 측벽 각도는 45°와 다를 수 있다. 상기 각도는 임의의 값일 수 있다. 어떤 실시예들에서는, 상기 각도는 (수평으로부터 측정할 때) 85°보다 크지만 90°보다 작을 수 있다. 다른 실시예에서는, 상기 각도는 90°보다 크다, 즉 그루브의 측벽들이 그루브 위에 걸친다. 둥근 측벽 및 다른 그루브 형상들도 가능하다. 예로서, 2001년 12월 25일 특허 결정된 Nishikawa 등의 미국 특허 제6,332,719호와 2011년 10월 4일 특허 결정된 Bowen의 미국 특허 제8,031,993호를 참조할 수 있으며, 이것들은 참조에 의해 여기에 포함된다.

상기 인터포저는 실리콘 또는 어떤 다른 반도체 재료, 및/또는 유리, 금속, 및/또는 다른 재료로 만들어진 기판에 기초할 수 있다.

도 4~도 6은 본 발명의 일 실시예에 대해 도 3에서와 같은 동일한 수직 단면도(광섬유에 대해 가로지르는)를 도시한다. 이 실시예에서, 그루브(310)들은 다음과 같이 2개의 에칭으로 형성된다.

먼저, 기판(130) 내에 캐비티(410)가 에칭된다. 이 캐비티는 궁극적으로는 모든 광섬유(104)를 수용할 것이다. 원한다면, 캐비티 측벽은 미러(도 4에서 도시 생략됨) 또는 다른 요소를 제공하기 위해 45°또는 어떤 다른 각도(ａ)로 경사질 수 있다.

상기 캐비티는 그 다음 임의의 재료(520)로 충전된다(도 5). 층(520)은 그 다음에 패터닝 및 에칭되어 그루브(310)를 형성한다(도 6). 상기 에칭은 기판(130)에 대해 선택적이다. 에칭 선택성(selectivity) 덕분에, 미러를 지지하는 45°측벽은 그것이 상기 에칭 동안 조기에 노출되더라도 에칭에 의해 손상되지 않을 것이다.

어떤 실시예에서는, 상기 프로세스는 캐비티 마스크(cavity mask)(도 4의 캐비티를 형성하기 위해 사용되는 에칭 마스크, 도시 생략됨)와 그루브 마스크(미도시) 사이의 오정렬에 내성이 있는데, 이는 캐비티 마스크가, 도 6의 도면에서, 그루브 마스크에 대하여 좌우로 이동될 수 있기 때문이다.

어떤 실시예에서는, 다음과 같은 이유로 그루브 형성에서 높은 깊이 균일성이 달성된다. 캐비티(410)(도 4)는 낮은 종횡비(aspect ratio)(깊이-높이 비율)를 가지며, 따라서 캐비티(410)의 에칭은 캐비티에 대해 정밀하고 균일한 깊이를 제공하기 위해 용이하게 제어될 수 있다. 어떤 실시예에서는, 상기 종횡비는 최대 1:2이다. 층(520)의 에칭 역시, 그것이 에칭 방지체(etch stop)로서 역할을 하는 기판(130)에 대해 선택적이므로, 용이하게 제어될 수 있다. 예를 들면, 기판(130)은 실리콘일 수 있으며, 층(520)은 실리콘 디옥사이드 (silicon dioxide)일 수 있다. 관련된 재료에 따라서, 상기 에칭 선택성은 층(520)의 피착 전에 캐비티(410) 위에 추가의 에칭-방지층을 형성함으로써 개선될 수 있다. 어떤 실시예에서는, 상기 에칭 선택성은 최소 2:1이다.

또한, 어떤 실시예에서는, 도 4~도 6의 프로세스는 기판(130) 내에 또는 위에 전도성 배선 또는 다른 회로를 형성하는 다른 단계와 통합되기에 용이하다. 그와 같은 회로는 도 5 및 6의 단계 사이에, 즉 층(520)의 피착 후와 그루브 에칭 전에, 형성될 수 있다. 상기 웨이퍼는 이 단계에서 평탄하며, 회로 제작을 위한 다수의 종래 프로세스는 평탄한 웨이퍼 상에서 더 적합하다. (때로는, 기판에 필수적인 다른 요소들과 함께 기판(130)을 "웨이퍼"로 지칭할 것이며; 어떤 실시예에서는, 다수의 인터포저가 동일한 웨이퍼에 동시에 제작된다.) 특히, 웨이퍼 취급 및 포토리소그래피는 평탄한 웨이퍼에서 더욱 적합하다. 재료(520)는 다른 회로를 형성하는 프로세스와 일관되게 선택될 수 있다. 예를 들어, 만일 이들 프로세스에서 높은 온도가 필요하다면, 재료(520)는 높은 온도에 견디도록 선택될 수 있다. 만일 미러(144)(도 4~ 도 6에는 도시하지 않음) 또는 다른 요소들이 비-내화성 금속(예컨대, 금)으로 형성될 필요가 있다면, 상기 금속 피착은 상기 고온단계 이후까지 연기될 수 있다.

도 7은 미러(144)와 광섬유(104)를 구비한 인터포저(124)에 대해 광섬유(104)에서의 단면도를 도시한다. 광섬유는 인터포저의 좌측으로부터 캐비티를 넘어 돌출하도록 그루브(310) 내에 삽입된다. 캐비티(410)는 그쪽에 측벽을 갖지 않는다. 캐비티는 처음에는 모든 측면에 측벽을 갖도록 형성되지만(도 4), 그 다음 한 측면이 웨이퍼(130)의 다이싱(dicing) 동안에 제거된다. 더욱 구체적으로는, 캐비티(410)의 한 측벽이 웨이퍼의 스크라이브 라인(scribe line) 위에 위치된다. 이 측벽은 다이싱 프로세스에 의해 제거된다.

본 발명은 첨부한 청구항들에 의해 정해진 것 외에는 전술한 특징들 및 이점들에 한정되지 않는다.

도 1은 종래 기술에 따른 광-전기 시스템의 수직 단면도이고,
도 2는 도 1에 도시한 시스템의 일부의 평면도이고,
도 3은 도 1에 도시한 시스템의 일부의 수직 단면도이고,
도 4 ~ 도 6은 본 발명의 몇몇 실시예에 따른 제조 상태에 있는 광학 인터포저의 수직 단면도이고,
도 7은 본 발명의 몇몇 실시예에 따른 광섬유를 구비한 광학 인터포저의 수직 단면도이고,
도 8은 본 발명의 몇몇 실시예에 따른 제조 상태에 있는 광학 인터포저의 수직 단면도이고,
도 9는 본 발명의 몇몇 실시예에 따른 제조 상태에 있는 광학 인터포저의 평면도이고,
도 10 ~ 도 16은 본 발명의 몇몇 실시예에 따른 제조 상태에 있는 광학 인터포저의 수직 단면도이고,
도 17a는 본 발명의 몇몇 실시예에 따른 제조 상태에 있는 광학 인터포저의 평면도이고,
도 17b는 본 발명의 몇몇 실시예에 따른 제조 상태에 있는 광학 인터포저의 수직 단면도이고,
도 18 및 도 19는 본 발명의 몇몇 실시예에 따른 제조 상태에 있는 광학 인터포저의 평면도이고,
도 20은 본 발명의 몇몇 실시예에 따른 광섬유를 구비한 광학 인터포저의 평면도이고,
도 21은 본 발명의 몇몇 실시예에 따른 광학 인터포저를 구비한 모듈의 평면도이고,
도 22a 및 도 22b는 본 발명의 몇몇 실시예에 따른 광학 인터포저를 구비한 모듈의 수직 단면도이고,
도 24는 본 발명의 몇몇 실시예에 따른 광학 인터포저의 평면도이고,
도 25는 본 발명의 몇몇 실시예에 따른 광섬유를 구비한 광학 인터포저의 평면도이고,
도 26은 본 발명의 몇몇 실시예에 따른 광학 인터포저를 구비한 모듈의 평면도이고,
도 27은 본 발명의 몇몇 실시예에 따른 광학 인터포저에 대해 가능한 스페이서 형상의 평면도이고,
도 28은 본 발명의 몇몇 실시예에 따른 광섬유를 구비한 광학 인터포저의 몇몇 피처(features)를 보여주는 평면도이고,
도 29 및 도 30은 본 발명의 몇몇 실시예에 따른 제조 상태에 있는 광학 인터포저의 수직 단면도이고,
도 31은 본 발명의 몇몇 실시예에 따른 광학 인터포저의 평면도이고,
도 32, 도 33, 도 34, 도 35a~35f, 도 36~도 38, 도 39a~39c는 본 발명의 몇몇 실시예에 따른 제조 상태에 있는 광학 인터포저의 수직 단면도이고,
도 40은 본 발명의 몇몇 실시예에 따른 제조 상태에 있는 광학 인터포저의 평면도이고,
도 41 및 도 42는 본 발명의 몇몇 실시예에 따른 광섬유를 구비한 광학 인터포저의 수직 단면도이고,
도 43은 본 발명의 몇몇 실시예에 따른 제조 상태에 있는 광학 인터포저의 평면도이다.

여기서 설명되는 실시예들은 단지 예시를 위한 것이며 본 발명을 한정하지 않는다. 본 발명은 특정 재료, 치수, 처리 단계, 또는 첨부된 청구항에 의해 정해진 것 외에 다른 특징들에 한정되지 않는다.

도 8(평면도), 도 9a(단면도) 및 도 9b(평면도)는 본 발명의 몇몇 실시예에 있어서 광학 인터포저의 제작 초기 단계에서 기판(130) 내에 캐비티(410)를 형성하는 것을 도시한다. 기판(130)은 실리콘, 실리콘 온 인슐레이터(SOI: silicon on insulator), 유리, 금속 또는 다른 재료일 수 있다. 어떤 실시예에서는, 기판(130)은 다수의 인터포저가 동시에 제작되는 웨이퍼의 일부일 수 있다. 바로 아래에서 설명되는 실시예에서, 기판(130)은 두께가 750㎛인 단결정 실리콘이다.

기판(130)은 초기에 상부와 바닥이 평탄하다. 캐비티(410)가 시간설정된 마스크 에칭(masked timed etch)에 의해 형성된다. 더욱 구체적으로는, 기판(130)이 세척되고, 마스킹 층(810)이 전체 상부 표면 위에 피착되어 하드 마스크(hard mask)를 제공한다. 어떤 실시예에서는, 마스킹 층(810)은 1.0 ㎛의 실시예 두께까지 열 성장시킨 실리콘 디옥사이드이지만, 실리콘 니트라이드 및다른 층들 및 제조 프로세스들이 사용될 수도 있다. (마스킹 층(810)은 선택사항으로, 생략될 수 있으며; 하드 마스크는 캐비티를 형성하기 위해 사용되는 에칭 타입, 캐비티 깊이, 기판(130)의 재료, 및 어쩌면 다른 요인들에 따라서 바람직하거나 바람직하지 않을 수 있다.)

마스킹 층(810)은 캐비티(410)를 구획하도록 포토레지스트(도시 생략)로 패터닝된다. 포토레지스트가 제거되고, 기판(130)이 마스크 개구를 통해 에칭되어 캐비티를 형성한다. 상기 캐비티는 수평 바닥면(기판의 바닥면에 평행함)과 기판의 바닥 면에 대해 45°의 실시예 각도로 기울어진 경사 측벽(910.1 ~ 910.4)을 가진다. 상기 미러는 이 측벽들의 하나 이상 위에, 예컨대 측벽(910.2) 위에 형성될 것이다. (본 발명은 4개의 측벽을 가진 캐비티에 한정되지 않으며; 캐비티는 평면이 직사각형이 아닐 수 있고, 둥근 형상 등을 가질 수 있다.)

캐비티(410)의 실시예 에칭은 습식 에칭이며, 이것은 웨이퍼(130)가 보통의 (100)-실리콘 웨이퍼이면 45°측벽을 제공한다. 적당한 습식 에칭은 첨가제로서 이소프로필 알코올(IPA)을 첨가한 수산화칼륨(KOH) 에칭이다. 상기 에칭은 원하는 캐비티 깊이를 제공하도록 시간설정된다. 어떤 실시예에서는, 캐비티 깊이는 100 ㎛이며; 에칭 시간은 약 100분이다. 다른 에칭 프로세스들도 사용 가능하다(예컨대, 상기 언급한 Hsiao 등의 인용문헌).

캐비티 깊이는 임의의 적당한 값, 예컨대 100~500 ㎛이며, 더 크거나 작을 수 있다. 어떤 실시예에서는, 캐비티는 직사각형이며, 캐비티의 상부 표면의 치수는 측벽(910.1)을 따라 2.1 mm이고 측벽(910.2)을 따라 2.0 mm이다. 따라서 캐비티의 종횡비는 약 1:21이다. 균일하고 제어성이 좋은 캐비티 깊이를 제공하기 위해 낮은 종횡비가 바람직하다.

그 다음 선택사항인 에칭 방지층(1010)(도 10 참조)이 기판 위에 피착되어 층(520)의 후속 에칭에서 에칭 방지체를 제공한다(도 5 및 도 6 참조). 어떤 실시예에서는, 층(520)은 폴리실리콘일 수 있으며, 층(1010)은 화학기상증착(CVD: chemical vapor depostition, 예컨대, TEOS로부터)에 의해 피착되거나 두께 2.0 ㎛로 실리콘 기판(130) 위에 열 성장시킨 실리콘 디옥사이드이다. 마스킹 층(810)의 두께는 이 단계에서 증가한다.

층(520)의 재료는 기판(130)에 회로를 형성하는 다른 제조 프로세스와 호환성을 고려하여 선택된다. 폴리실리콘은 실리콘의 열산화(thermal oxidation)에 존재하는 것과 같은 고온에 대한 내성 때문에 바람직하다. 폴리실리콘은 또한 피착이 용이하고 저렴하다. 어떤 실시예에서는, 층(520)은 이하에서 설명되는 것과 같은 편지지된 트랜스듀서(120)을 위한 기계적 지지를 제공하기 위해 사용되지만 트랜지스터 영역들과 같은 반도체 회로 소자들을 제공하기 위해 사용되지 않을 것이다. 그러므로 낮은 품질의 폴리실리콘과 저비용 피착 방법이 사용될 수 있다. 특히, 층(520)은 저온 화학기상증착(LTCVD: Low Temperature CVD)에 의해 형성된 야금(metallurgical) 폴리실리콘일 수 있다. 또 하나의 가능성은 고온(1200℃) CVD에 의해 피착된 폴리실리콘이다. 다른 프로세스를 사용하는 것도 가능하다. 층(520)은 매우 작은 미세 크기(나노-입자)를 가진 비정질 실리콘 또는 폴리실리콘이거나, 에피택시얼 성장 실리콘, 또는 다른 종류일 수 있다. 다른 적당한 재료로는 폴리이미드와 포토레지스트(특히 고온이 사용되지 않는다면)를 포함한다. 다른 재료도 가능하다.

바로 아래에서 설명되는 것 외의 실시예에서, 기판(130)에 회로를 형성하는 하나 이상(또는 모두)의 프로세스 단계들은 층(520)의 피착 전이나 동안에 수행되며, 층(520)을 위한 재료는 다른 고려사항에 기초하여 선택된다. 어떤 실시예에서는, 상기 재료는, 예를 들어 기계적 보강을 위한 유리-구슬 입자를 구비한, 폴리머 또는 미립자 폴리머이다. 금속 및 다른 재료를 사용하는 것도 가능하다.

층(520)은 초기에 전체 웨이퍼를 덮지만, 그 다음 화학 기계적 연마(CMP: chemical mechanical polishing)에 의해 연마되며, 산화물(810) 위의 방지체에서 멈춘다(도 11 참조). 캐비티(410)는 층(520)에 의해 충전된 채로 남지만 캐비티 밖의 층(520)은 제거된다. 다른 실시예에서, CMP 또는 다른 프로세스는 층(520)이 전체 웨이퍼를 덮도록 남겨두며, 평탄한 상부면을 갖는다. (평탄하지 않은 상부면도 가능하다).

그루브(310)를 형성하기 위해 층(520)을 에칭하기 전에, 웨이퍼는 트랜스듀서(120)에 대한 연결회로 형성이나 다른 목적으로 처리된다. 웨이퍼는 다수의 IC 제조 프로세스에 바람직한 것과 같이 도 11의 단계에서 평탄하다. 원한다면, 층(520)을 보호하기 위한 보호층으로서 웨이퍼 위에 추가의 평탄한 층(예컨대, 실리콘 니트라이드)이 피착될 수 있다.

상기 웨이퍼는 회로(134)(도 1 참조) 또는, 예를 들면 기판(130)의 상부 및 바닥 양쪽에 있는 회로 요소들을 포함하는, 어떤 다른 원하는 회로(이와 같은 회로 요소들 사이의 웨이퍼-관통 상호접속체를 구비함)를 생성하기 위해 처리될 수 있다. 예로서 다음과 같은 미국 특허문헌을 참조할 수 있으며, 이 문헌들의 내용은 참조에 의해 본 명세서에 포함된다:

2011년 6월 21일자 공개된, Savastiouk 등의 미국 특허 제796,450,8호("Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques");

2009년 4월 21일자 공개된, Halahan 등의 미국 특허 제7,521,360호("Electroplating and electroless plating of conductive materials into openings, and structures obtained thereby");

미국 특허 제7,241 ,675호("Attachment of integrated circuit structures and other substrates to substrates with vias");

미국 특허 제7,186,586호("Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities");

미국 특허 제7,060,601호("Packaging substrates for integrated circuits and soldering methods");

미국 특허 제7,034,401호("Packaging substrates for integrated circuits and soldering methods");

미국 특허 제7,001,825호("Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same");

미국 특허 제6,897,148호("Electroplating and electroless plating of conductive materials into openings, and structures obtained thereby");

미국 특허 제6,787,916호("Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity");

V. Kosenko 등에 의해 출원된 미국 특허출원 제13/042,186호(2011. 3. 7) 및 제13/181,006호(2011. 7. 12).

그와 같은 회로를 형성하는 실시예 프로세스는 다음과 같다. 원하는 기판-관통 비아의 각각의 위치에서 기판(130)의 상부면에 비아(via)(1210)(도 12 참조)가 형성된다(기판이 실리콘으로 만들어진 경우라면 실리콘-관통 비아). 상기 비아는 초기에는 기판을 통과하지 않지만, 기판의 최종 두께보다 더 깊다(기판은 이하의 설명과 같이 얇아질 것이다.) 실시예 온도 1100℃에서 160분간의 열산화에 의해 실시예 두께 1.0㎛의 실리콘 디옥사이드 층(1220)이 기판 위에 성장된다. 실리콘 디옥사이드 층(1220)은 또한, 도 10 및 도 11을 참조하여 설명하였지만 도시되지 않은 보호층에 의해 폴리실리콘(520)이 피복되지 않으면, 폴리실리콘(520) 위에 형성된다. 상기 열산화는 산화물(810)이 상기 보호층에 의해 피복되지 않으면 상기 산화물의 두께를 증가시킨다.

그 다음 시드 층(1230)(예컨대, 구리)이 후속 전기도금을 위해 웨이퍼 위에 스퍼터링(sputtering) 된다. 포토레지스트 박막(1240)(예컨대, 건조-박막-레지스트)이 웨이퍼 위에 피착되고 패터닝되어 비아(1210)와 인접한 영역을 노출시킨다. 비아(1210)를 채우고 레지스트(1240) 위로 돌출하도록 구리(1250)의 전기도금이 실시된다.

다음 단계가 도 13에 도시되어 있다. 더욱 상세하게는, 구리(1250)가 CMP에 의해 연마되어 평탄한 상부면을 제공한다. 그 다음 레지스트(1240)이 벗겨지고, 구리 층(1250, 1230)이 CMP에 의해 산화물(1220)의 레벨까지 하방으로 연마된다. 산화물(1220)이 노출된다. (두 층(1250, 1230)이 모두 비아(1210) 내에 남지만 어떤 도면에서는 단지 '1250'만 도시되어 있다.) 또 하나의 금속 층(1310)이 웨이퍼 위에 스퍼터링 후 포토리소그래피 패터닝되어, 금속화된 비아(1210)(즉, 비아(1210) 내의 구리)를 트랜스듀서 콘택트 및/또는 다른 회로 소자들(예컨대, 트랜지스터, 저항기, 다이오드, 커패시터, 또는 인터포저 내에 형성되는 다른 소자들)에 연결하는 전도성 배선을 형성한다. 또한, 금속 패드(1310)가, 이하에서 설명되는 것과 같은 편지지된 트랜스듀서를 위한 기계적 지지를 제공하기 위해, 캐비티(1410) 상부의 산화물(1220) 위에 형성된다. 이것들 및 다른 금속 패드는 전기회로의 일부이거나 일부가 아닐 수도 있고 다른 회로 소자들에 연결되거나 연결되지 않을 수도 있다. 트랜스듀서에 연결된 회로와 다른 회로를 위한 다수의 상호접속 층들 및 다른 회로소자들을 생성하기 위해 추가의 유전체 층과 금속 층들(미도시)이 피착될 수 있다. 그 다음 웨이퍼의 상부 측면을 덮기 위해 패시베이션 층(passivation layer)(1330)(예컨대, 폴리이미드)이 형성된다.

그 다음(도 14 참조) 웨이퍼는 비아(1210)를 관통-비아(관통 구멍)으로 전환시키기 위해 얇아진다. 구리(1250, 1230)와 절연체(1220)는 기판(130)으로부터 아래로 돌출한다. 그 다음 절연체(1410)(예컨대, 폴리이미드)가 바닥면 위에 피착되고, 바닥면은, 절연체(1410)의 전부를 제거하지 않지만 상기 구리를 노출시키는 CMP에 의해 평탄화된다(도 15 참조).

상기 웨이퍼의 바닥면 위에는 (예컨대, 물리기상증착(PVD: physical vapor deposition)에 의해) 금속(1420)(예컨대, 구리)이 피착된다. 금속(1420)은, 트랜스듀서(120)를 제어하는 컨트롤러 칩(도 22 및 23 참조)에 금속화된 비아를 연결하기 위한 상호접속 배선을 제공하기 위해, 및 어쩌면 다른 상호접속 배선 또는 다른 회로소자들을 제공하기 위해, 포토리소그래피 패터닝된다. 다른 상호접속 층(미도시) 및 다른 회로소자들(예컨대, 도시되지 않은, 트랜지스터, 다이오드, 저항기, 커패시터 등) 역시 바닥에 형성될 수 있다.

상기 바닥면 위에 패시베이션 층(1430)(예컨대, 폴리이미드)이 피착되고 포토리소그래피 패터닝되어 금속(1420)을 노출시키는 콘택트 개구를 형성한다(도 16 참조). 금속(1420)의 노출된 부분들은 컨트롤러 칩 또는 다른 회로들에 납땜되거나 달리 부착될 수 있는 콘택트 패드를 형성한다.

그 다음, 금속(1310)에 대한 콘택트 개구를 형성하고 그루브(310)를 형성하기 위해 상기 웨이퍼의 상부면이 처리된다. 도 17a는 그 결과 구조체의 평면도이고 도 17b는 그루브에 수직인 웨이퍼 단면도이다. 예를 들면, 어떤 실시예에서는, 상기 웨이퍼가 포토레지스트(미도시)로 덮이며, 포토레지스트는 금속(1310)에 대한 콘택트 개구와 그루브(310)를 구획하도록 패터닝된다(도 16 참조). 콘택트 개구 안과 형성될 그루브 위의 패시베이션(1330)은 포토레지스트 개구를 통해 에칭 제거된다. 그루브(310) 위의 산화물(1220)이 노출된다. (대안으로, 패시베이션(1330)의 에칭은 그루브 위의 산화물(1220)을 제거하고 층(520)을 노출할 수 있다.) 패시베이션(1330)의 에칭 이후, 상기 포토레지스트가 제거되며, 또 하나의 포토레지스트 층(미도시)이 피착되고 그루브(310)를 구획하도록 패터닝된다. 만일 산화물(1220)이 그루브 위에서 제거되지 않았다면, 그것은 지금 제거되어 그루브 내의 층(520)을 노출시킨다. 층(520)은 포토레지스트와 층(1010)에 대해 선택적으로 에칭되어 그루브를 형성하고 층(1010)을 노출시킨다. 이 실시예에서, 그루브 측벽은 수직이지만, 다른 실시예에서는 수직이 아닌 측벽이 형성된다. 이 실시예에서, 층(520)은 깊은 반응성 이온 에칭(DRIE: deep reactive ion etch)(예컨대, Bosch 프로세스)에 의해 에칭된 폴리실리콘이며, 층(1010)은 실리콘 디옥사이드이다. 실리콘 디옥사이드에 대한 폴리실리콘의 에칭 선택성은 적어도 100:1이다. 다른 제조 프로세스와 선택성 값이 사용될 수도 있다.

에칭 방지체(etch stop)로서 실리콘 산화물(1010)을 사용하여, 단결정 기판(130)과 폴리실리콘 스페이서(520)를 구비한 직사각형 그루브(310)에 대해 달성될 수 있는 실시예 치수는 다음과 같다: 그루브 폭 135 ㎛; 그루브 피치(인접한 그루브의 중심 사이의 거리) 250 ㎛; 그루브 깊이 100 ㎛. 직사각형 그루브를 가진 어떤 실시예들에서는, 적당한 그루브 폭이 50~1000 ㎛이고, 그루브 피치가 150~2000 ㎛이며, 그루브 깊이가 100~500 ㎛이다. 다른 범위도 가능하다.

캐비티 측벽(910.2) 위의 그루브의 단부에 미러(144)(도 18 참조)를 형성하기 위해 원하는 반사율 특성을 가진 반사층(예컨대, 알루미늄, 금, 또는 어떤 다른 금속)이 피착되고 패터닝된다.

그 다음 웨이퍼의 다이싱(dicing)이 실시된다. 도 18의 실시예에 있어서, 캐비티(410)의 좌측 측벽(910.4)이 다이스 라인(dice line) 상에 있으며, 따라서 측벽(910.4)은 제거된다(도 19 참조). 그루브(310)는 광섬유 삽입을 위해 좌측이 노출된다. 광섬유(104)는 도 20에 도시한 것과 같이 그루브에 삽입된다. 트랜스듀서(120) 및 어쩌면 다른 회로들이 인터포저(금속 콘택트(1310, 1420))에 접속된다. 도 21~도 23의 실시예에서, 트랜스듀서(120)는 땜납(1604) 또는 어떤 다른 수단에 의해 인터포저의 상부 콘택트(1310)에 플립-칩(flip-chip) 부착되며, 컨트롤러(1610)는 땜납(1608) 또는 어떤 다른 수단에 의해 바닥 콘택트(1420)에 플립-칩 부착된다. 도 21은 평면도이고; 도 22는 인접한 그루브(310) 사이의 스페이서(520/1220/1330)에서의 종단면도이고; 도 22b는 광섬유(104)에서의 단면도이다. 다수의 트랜스듀서, 컨트롤러, 및 다른 집적회로와 개별 회로소자들이 상기 인터포저에 접속될 수 있다. 도 22에서와 같이, 땜납(1604)은 또한, 편지지된 트랜스듀서 칩(120) 또는 캐비티(410) 위에 놓이는 다른 회로를 지지하기 위한 기계적 지지를 제공하기 위해 폴리실리콘 스페이서(520) 상부의 금속(1310) 위에 놓일 수도 있다. 따라서 상기 트랜스듀서 크기는, 트랜스듀서에 대한 스트레스(stress)를 증가시키지 않고 또한 상기 모듈의 전체 면적을 증가시키지 않으면서, 증가될 수 있다.

상기 모듈은 PCB 위에 또는 어떤 다른 원하는 방식으로 탑재 가능하다.

제조 및 동작 동안에 열 스트레스를 감소시키기 위해, 인터포저에서 사용되는 재료는 유사한 열팽창계수를 가지는 것이 바람직할 것이다. 예를 들면, 기판(130)은 단결정 실리콘일 수 있고 스페이서(520)는 폴리실리콘일 수 있다. 또한, 동작 동안에 열 스트레스 및 다른 기계적 스트레스를 감소시키기 위해, 각각의 스페이서(520)는 불연속적으로 및/또는 중공으로 만들어질 수 있다. 또한, 도 24(광섬유와 트랜스듀서가 없는 평면도), 도 25(트랜스듀서는 없고 두 층의 광섬유(104)를 도시한 평면도), 및 도 26(두 층의 광섬유(104)와 2개의 트랜스듀서(120)를 도시한 평면도)에 도시한 것과 같이, 불연속 스페이서는 서로 상하에 위치하는 복수의 채널을 형성할 수 있다. 도 25 및 도 26에서, 그루브들 사이의 콘택트(1310)는 편의상 생략되어 있다. 그루브(310X) 및 광섬유(104X)는 스페이서들 사이에서 X 방향으로(도 24~도26에서 수평하게) 진행한다. 그루브(310Y) 및 광섬유(104Y)는 광섬유(104X) 위에서 Y 방향으로 진행한다. 측면(910.2) 상의 미러(144)는 바닥 광섬유(104X)를 위한 것이다. 측면(910.1) 상의 미러(144)는 상부 광섬유(104Y)를 위한 것이다. 캐비티 측벽(910.3, 910.4)은 다이싱 동안에 또는 어떤 다른 처리 단계에서 제거된다.

불연속 스페이서는 열 스트레스에 덜 취약하다. 그것들은 금속 또는 다른 재료로 형성될 수 있다. 스페이서들은 원하는 임의의 형상을 가질 수 있다. 도 27은 비한정적인 몇몇의 실시예의 평면도를 도시한다: A(둥근 스페이서), B(평행사변형), C(육각형), D(반원형), E(부등변 사각형), F(반고리형), G(고리형), H(중공의 직사각형), I(직경을 가진 중공의 원). 스페이서(J)는 또 다른 중공의 직사각형이지만, 이것은 연속적이다. 즉, (도 27c에서와 같이) 전체 캐비티를 통과해서 진행한다. 다른 형상들도 사용될 수 있다. 측면도에서, 스페이서의 측벽은 수직이거나 경사질 수 있으며, 원뿔형이나 다른 형상을 가질 수 있다.

도 28(평면도)에서, 각 쌍의 광섬유(104)들 사이의 스페이서(520)는 두 줄의 불연속 스페이서를 형성한다.

도 29 및 도 30은 SOI(silicon on insulator) 기판(130)의 사용을 도시하며, 평탄한 절연층(2910)에 의해 분리된 단결정 실리콘 층(130.1, 130.2)을 구비한다. 절연층(2910)은 실리콘 디옥사이드, 실리콘 니트라이드, 폴리머, 또는 다른 적당한 재료, 또는 상이한 재료들의 조합일 수 있다. 제조 프로세스는 전술한 프로세스들과 유사하다. 도 29 및 도 30은, 각각 도 8 및 도 11에서와 같이, 동일한 뷰(views)와, 동일한 제조 단계를 보여준다. 캐비티(410)의 에칭은 절연층(2910)에서 정지하며, 따라서 그루브(310)의 에칭도 그렇게 될 것이다(도 17b를 참조하여 설명된 것과 같음). 캐비티 깊이의 제어 가능성이 매우 높아진다. 어떤 실시예에서는, 층(130.2)은 (100) 방위를 가지고, 마스크(810) 내의 개구는 <100> 측면을 가진 직사각형이며, 상기 캐비티 에칭은 45°측벽을 형성하는 전술한 바와 같은 KOH 습식 에칭이다.

동일한 인퍼포저 위에 탑재된 상이한 트랜스듀서들 사이의 광학 커플링을 위해 몇몇 인터포저 실시예가 사용된다. 예를 들면, 도 31은 도 18과 유사하지만, 미러(144)가 캐비티 측벽(910.2, 910.4) 위의 그루브 단부에 형성된다. 트랜스듀서(미도시)는 이 모든 미러들의 상측 인터포저 위에 탑재될 수 있으며, 광섬유(104)에 의해 서로 광학적으로 커플링될 수 있다. 마찬가지로, 도 24의 변형에서, 미러와 트랜스듀서는 4개의 캐비티 측면(910.1~910.4)들 모두의 위에 제공될 수 있다.

단일의 트랜스듀서 칩은 광 방출기 및 광검출기 모두를 가질 수 있다. 상기 그루브들은 평면도 및/또는 측면도에서 굽어질 수 있으며, 가지각색의 폭을 가질 수 있다. 미러(144)는 기판(130)의 표면들에 의해 제공되거나, 2011년 10월 4일 공개된 미국 특허 제8,031,993호에 개시된 것과 같이 광섬유 단부의 면들 내에 에칭될 수 있기 때문에 존재하지 않을 수 있다. 미러(144)는, 존재할 때, 전술한 것과 같이 평탄하거나, 타원 또는 다른 형상을 가질 수 있다. 미러가 아닌 광학 소자(예컨대, 프리즘)가 사용될 수도 있다.

상기 스페이서는 도 32~도 34에 도시한 것과 같은 감법(subtractive method)에 의해 형성될 수 있다. 도 32는 도 6과 유사하지만, 층(520)이 그루브 위치에, 즉 스페이서 위치에 대한 보강 영역에 남도록 패터닝된다. 상기 패터닝은 선택적인(selective) 에칭을 사용한다. 다음, 층(520)의 피처(feature)들 사이의 갭(gap)이 재료(3410)로 채워진다(도 33 참조). 이것은 임의의 적합한 프로세스에 의해 피착된, 스페이서를 위해 적당한 임의의 재료(예컨대, 웨이퍼 위에 피착된 다음 평탄한 상부면을 제공하도록 에칭되는 금속)일 수 있다. 다른 기술(예컨대, 층(520)의 피착 이전에 캐비티 내에 형성된 시드 층(미도시) 상의 전착(electrodeposition))이 사용될 수 있다. 그 다음 층(520)은 층(3410)에 대해 선택적으로 에칭 제거되어(도 34 참조) 그루브(310)를 형성한다. 층(3410)은 그루브들 사이에 스페이서를 제공한다. 상기 감법은 '1010'(도 17b 참조)와 같은 에칭-방지층을 가지고 사용될 수 있으며 전술한 다른 피처들과 결합될 수 있다.

어떤 실시예에서는, 광섬유를 가진 그루브가 상기 인터포저의 상부면 및 바닥면 모두에 제공된다. 각각의 표면의 그루브들은 도 1~도 3을 참조하여 설명된 종래의 기술을 포함하여 전술한 어떤 기술을 사용하여 형성될 수 있다. 일 실시예 프로세스는 다음과 같다. 기판(130)이 그 최종 두께로 얇아진다. 그 다음 V-그루브 또는 다른 그루브들이 기판의 양 측면에 어쩌면 동시에 어쩌면 습식 에칭된다. 그 다음 각각의 측면은, 어쩌면 도 1~도 3의 상측과 같이 처리되어, 인터포저 제조가 종료된다.

어떤 실시예에서는, 인터포저는 다음과 같이 형성된다. 기판(130)이 그 최종 두께로 얇아진다. 그 다음 캐비티(410.1 410.2)(도 35a 참조)가 전술한 프로세스 또는 어떤 다른 적당한 프로세스를 사용하여, 어쩌면 동시에, 상기 기판의 상부면 및 바닥면에서 각각 에칭된다. 도 35a에서, 상기 2개의 캐비티를 구획하기 위해 상부 및 바닥에 마스크(810)가 사용된다. (상부 및 바닥에는 임의의 개수의 캐비티가 있을 수 있고, 어쩌면 바닥보다는 상부에 상이한 개수의 캐비티가 있을 수 있으며, 상부의 캐비티들은 바닥 캐비티 위에 놓일 필요는 없으며 어떤 식으로든지 정렬될 필요는 없다.) 전술한 것과 같이, 상부면 및 바닥면 위에는, 어쩌면 동시에, 에칭 방지층(1010)이 형성된다(예컨대, 실리콘의 열산화 또는 CVD에 의해). 그 다음 전술한 기술들이나 다른 기술을 사용하여 상기 웨이퍼의 상부면 및 바닥면 위에 층(520)이 형성된다. 이 층은 상부면에서 '520.1'이고 바닥면에서 '520.2'이다. 상부 층(520.1)은 도 11에서와 같이 평탄화되며, 캐비티(410.1)의 외측은 제거된다. 바닥 층 역시 평탄화되지만, 웨이퍼의 전체 바닥면을 덮는다. 두께는 후술하는 기판-관통-비아 프로세스에 대응하도록 선택되며, 임의의 적당한 값일 수 있다.

그 다음, 도 12를 참조하여 전술한 것과 같이 원하는 기판-관통 비아의 각각의 위치에서 층(810) 및 기판(130)의 마스크 에칭(masked etch)에 의해 상기 웨이퍼의 상부면에 블라인드 비아(blind via)(1210)가 형성된다. 비아(1210)는 기판(130)을 관통하고 기판의 상부 및 바닥의 층(810)을 관통하며 층(520.2)은 단지 부분적으로만 관통한다.

도 35b에서와 같이, 그 다음 비아(1210)는 산화되고 금속화되며, 전도성 배선(1310) 및 어쩌면 다른 회로 소자들과 패시베이션(1330)이, 도 12 및 도 13을 참조하여 전술한 프로세스들을 사용하여, 인터포저의 상부에 형성된다.

그 다음 (도 35c에서) 상기 인터포저는, CMP 또는 다른 프로세스에 의해 인터포저 바닥에서 층(520.2)을 산화물(1010)의 레벨까지 제거하여 얇아진다. 비아(1220)는 관통 구멍이 된다. 구리(1250) (및 시드(1230) 및 절연체(1220)는 기판(130) 아래로 돌출한다. 그 다음 절연체(1410) (예컨대, 폴리이미드)가 바닥면 위에 피가되며, 상기 바닥면은, 절연체(1410) 모두를 제거하지는 않지만 상기 구리를 제거하는 CMP에 의해, 평탄화된다. 적당한 프로세들은 도 14 및 도 15와 관련하여 위에서 설명했다.

전도성 배선(1420)과 다른 회로 소자들 및 패시베이션(1430)이 도 15 및 도 16와 관련하여 설명된 것처럼 그리고 도 35d에 도시한 것과 같이 인터포저 바닥에 형성된다.

층(520.1, 520.2)은 에칭되어 그루브(310), 인터포저 상부 및 바닥을 형성하고, 미러(410)가, 도 17a, 도 17b, 및 도 18을 참조하여 전술한 것과 같이, 상기 상부 및 바닥에 형성된다. 도 35e는 그루브(310)에 수직인 실시예 수직 단면을 도시한다. 캐비티(410.1, 410.2)는 정렬될 필요가 없다. 즉, 캐비티(410.1)는 캐비티(410.2)에 대해서 수평 방향으로 이동될 수 있다. 그루브(310)는 또한 상이한 형상 및 치수를 가질 수 있다. 하나 이상의 캐비티가 상부 및/또는 바닥에 제공될 수 있으며, 상부 그루브(310)들은 바닥 그루브들과 평행일 필요가 없다.

상기 구조체는 도 19~도 26의 어느 것을 참조하여 전술한 것처럼 추가로 처리되며, 상기 상부 및 바닥 처리의 임의의 변형이 도 1~도 34를 참조하여 전술한 것과 같이 사용될 수 있다. (특히, 그루브 및 미러 형성을 위한 종래의 기술들이 하나 또는 양쪽의 인터포저 측면들에 사용될 수 있다.) 도 35f는 도 23와 유사한 단계에서의 실시예 구조체를 도시하며, 트랜스듀서(120.1, 120.2)를 상부 및 바닥에 각각 구비한다. 이 실시예에서, 상기 2개의 트랜스듀서는 금속화된 비아(1210)를 통해 서로 연결되지만, 이것은 필수적인 것은 아니다. 상이한 트랜스듀서들이 상이한 비아에 연결되거나, 어떤 비아에도 연결되지 않을 수 있으며, 컨트롤러(1610)(도 22 참조) 및 다른 회로들이 필요에 따라 인터포저에 탑재될 수 있다.

어떤 실시예에서는, 먼저 블라인드 비아를 형성하지 않고서 관통 비아(1210)가 생성된다. 즉, 비아(1210)는 인터포저 웨이퍼를 통해 바로 에칭된다. 또한, 본 발명은 관통 비아에 한정되지 않는다.

특정한 응용의 요구사항을 충족시키기 위해 다양한 캐비티 형상이 가능하다. 예를 들면, 상기“미러”측벽(910.2)은 별도의 에칭 또는 다른 프로세스를 통해 형성될 수 있다. 구체적으로는, 미러 측벽(910.2)은 측벽(910.1, 910.3, 910.4)과 다른 각도 및/또는 깊이를 가질 수 있다. 한 가지 가능한 프로세스는 도 39a~39c에 도시된 것이다. 이 프로세스는 단결정 실리콘 및 전술한 다른 재료를 포함하는 다양한 기판 재료들에 적합하다. 초기에(도 39a), 측벽이 모두 수직이거나 어떤 다른 각도를 가진 캐비티(410)가 형성된다. 어떤 실시예에서는, 캐비티는 (도 8의 마스크(810)에 유사하지만 도시되지 않은) 포토레지스트 마스크를 가지고 마스크된 건식 에칭에 의해 형성된다. 그 다음(도 39b), 상기 포토레지스트가 제거되고, 측벽(910.2)이 에칭되어 그 기하형태가 변경된다. 상기 캐비티의 다른 측벽들은 유사하게 처리되거나 유사하게 처리되지 않을 수 있으며, 측벽 전체 또는 측벽의 일부만이 그렇게 처리될 수도 있다. 도시한 실시예에서, 측벽(910.2)의 기하형태는, 기계 가공에 의해, 더욱 구체적으로는 측벽(910.2)을 마주하는 45°측벽(3910A)을 가진 다이싱 톱(dicing saw)(3910)을 사용하여, 형성된다. 다이싱 톱(3910)은 측벽(910.2)에 수직인 수평축(3910X) 둘레를 회전하여 측벽 기하형태를 변경한다(도 39c(수직 단면도) 및 도 40(평면도) 참조).

후속 단계들은 도 1~도 38을 참조하여 전술한 것 및 후술하는 것과 같을 수 있다. 특히, 캐비티는 어쩌면 층(1010)의 피착 후에 층(520)으로 채워질 수 있으며, 그와 같은 캐비티들은 도 39a~39c의 프로세스 또는 다른 프로세스들에 의해 기판(130)의 상부 및 바닥 모두에 형성될 수 있다.

어떤 실시예에서는, 측벽(910.2)의 톱질 또는 다른 처리(도 39b)가 제어된 깊이에 대해 수행될 수 있으며, 도 39c의 실시예에서, 상기 깊이는 캐비티(410)의 깊이보다 더 작다. 이것에 의해 캐비티 측벽(910.2)을 따라서 스텝(3930)이 얻어진다. 이 스텝은 도 41에 도시한 것과 같이 광섬유(104)에 대한 단단한 정지체로서 사용되어 광섬유 정렬을 용이하게 할 수 있으며 - 상기 광섬유들은 스텝(3930)과 접하도록 그루브(310) 내에 삽입된다. (편의상, 도 41은 산화물(1010) 및, 도 4~도38에서와 같이 존재하거나 존재하지 않을 수 있는 다른 피처들을 도시하고 있지 않다). 원한다면, 미러 측벽(910.2)은 캐비티의 나머지보다 더 깊거나 동일한 깊이일 수 있다.

도 42에서 도시한 것과 같이, 그루브(310)를 구비한 캐비티와 전기회로는, 초기에 인터포저(124.1, 124.2)로 도시한 별도의 웨이퍼에 형성될 수 있으며, 그것들은 그 다음에 단일의 광학 인터포저(124)로 조립된다. 실시예 제조 프로세스는 다음과 같다. 광학 인터포저(124)는, 캐비티(410)의 외측에 전기회로 없이, 캐비티(410) 및 그루브(310) 및 미러(144)를 형성하기 위해 도 8~도19에서와 같이 기판(130.1)(단결정 실리콘 또는 다른 적당한 재료)을 처리함으로써 제조된다. 산화물(1220), 금속(1310), 및 패시베이션(1330)은 도 17a~도19에서와 같이 캐비티 영역 내의 인터포저(124.1) 내에 존재할 수 있다. 금속(1310)의 패드 및 회로 요소들은 따라서 상기 캐비티 영역 내에 형성될 수 있다. 그 다음 도 43의 평면도에서와 같이 캐비티를 포함하는 구조체를 얻기 위해 상기 웨이퍼는 얇아지고 다이싱된다. 하나 이상의 측벽이 도 19를 참조하여 전술한 것과 같은 다이싱 프로세스에서 제거될 수 있다(그러나 필수적인 것은 아니다). 도 39a~39c의 변형을 포함하여, 전술한 것과 같이 프로세스 변형들이 사용될 수 있다.

별도의 프로세스에서, 트랜스듀서 및 다른 회로들의 연결을 위한 전기회로를 형성하기 위해 기판(130.2)(단결정 실리콘 또는 다른 재료)을 처리함으로써 인터포저(124.2)가 제조된다. 상기 웨이퍼 처리는 도 12~도16을 참조하여 전술한 것과 같을 수 있다. 기판(130.2) 내에 캐비티(4210)가 형성된다. 광학 인터포저(124.1)가 이 캐비티 내에 삽입되고, 예컨대 접착제 등에 의해 상기 캐비티에 부착된다. 광섬유(104)는 인터포저(124.2)에 인터포저(124.1)를 부착하기 전 또는 후에 그루브(310)에 삽입되어 적당하게 부착될 수 있다(예컨대, 접착제로). 트랜스듀서 및 다른 회로들은 전술한 것과 같이 결합된 인터포저에 부착될 수 있다.

인터포저(124)는 도 24~도 26에서와 같이 상이한 측벽들 위에 불연속 스페이서 및/또는 미러(144)를 가질 수 있으며, 인터포저(124.1 또는 124)는 도 6a~도 41을 참조하여 설명한 다른 피처들을 가질 수 있다. 특히, 어떤 실시예에서는, 인터포저(124.2)는 상부 및 바닥에 캐비티(4210)들을 가지며, 별도의 인터포저 또는 인터포저(124.1)들이 각각의 캐비티 내에 삽입된다.

본 발명은 전술한 피처들에 한정되지 않는다. 어떤 실시예에서는, 광학 인터포저(예컨대, '124' 또는 '124.1')는 자체 내에 제1 캐비티를 가지는 상부면을 포함한다. 예를 들면, 상기 제1 캐비티는 도 4의 '410'이거나, 도 10의 층(1010)에 의해 구획된 또는 도 42의 인터포저(124.1) 내의 캐비티, 즉 그 표면이 층(1010)의 상부면인 캐비티일 수 있다. 대안으로, 상기 제1 캐비티는 도 35a의 캐비티(410.1 또는 401.2) 내의 층(1010)에 의해 구획될 수 있다. 상기 제1 캐비티는 사방에 측벽을 가지거나(도 31에서와 같이), 일부 측벽이 제거될 수도 있다(도 19 또는 도 24에서와 같이). 즉, 제1 측벽은 인터포저의 끝에 있을 수 있다.

광학 인터포저는 또한 하나 이상의 제1 스페이서(예컨대, '520', 또는 '3410', 또는 도 17b 또는 도 35e에서 '520(520.1, 520.2)' 및 '1220'의 조합, '1330'을 구비하거나 구비하지 않음)를 포함한다. 상기 하나 이상의 제1 스페이서는 상기 제1 캐비티의 표면 위에 있다. 상기 하나 이상의 제1 스페이서는 광섬유 케이블을 지지하기 위한 복수의 제1 채널을 구획한다. 상기 채널들은 그루브(310), 또는 도 24에서 그루브(310X, 310Y), 또는 다른 채널들일 수 있다. 상이한 채널들이 도 24에서와 같이 상이한 방향으로, 서로 수직이거나 어떤 다른 각도로, 진행할 수 있다.

각각의 제1 스페이서는, 상기 제1 캐비티의 표면을 물리적으로 접촉하고 상기 제1 캐비티의 표면의 적어도 일부와 다른 재료로 만들어진 바닥 영역을 포함한다. 상기 바닥 영역은 스페이서(520, 520.1 또는 502.2)일 수 있으며, 상기 제1 재료는 폴리실리콘일 수 있다. 상기 바닥 영역은 또한 전체 스페이서보다 적을 수 있다. 예를 들면, 도 35에서, 층(520)은 '520'과 상이하나 어쩌면 캐비티 표면과 동일한 재료로 만들어진 층(3610)으로 피복되며, 각각의 제1 스페이서는 그것들 사이에 그루브(310)를 구획하기 위해 층(520, 3610)으로 만들어진 것으로 보일 수 있다. 예를 들면, 층(3610)은 선택적 에칭(예컨대, 폴리실리콘(520)의 열산화)에 의해 형성되거나, 캐비티 바닥보다 층(520)의 상부에서 더 두껍게 피착될 수 있고 캐비티 바닥부터 제거될 때까지 비등방성으로 에칭될 수 있으며, 또는 층(3610)은 캐비티 바닥 위에 남겨질 수도 있다(이것은 도 36에 도시하지 않음). 각각의 제1 스페이서의 바닥 영역은 캐비티 표면과 상이한 재료로 만들어진 영역(520)일 수 있다. 도 6 및 도 17b에서, 상기 바닥 영역은 상이한 재료(1010)(도 17b) 또는 재료(130)(도 6)를 접촉하는 전체 스페이서(520)일 수 있다.

어떤 실시예에서는, 제1 캐비티의 표면은:

바닥면; 및

상기 제1 캐비티의 외측 위쪽으로 및 측면으로 연장하는 하나 이상의 측벽 부분을 포함하는 측벽 표면을 포함한다. 예를 들면, 도 18에서, 측벽 표면은 '910.2'일 수 있고, 상기 측벽 부분들은 금속 미러(144)의 아래에 있는 산화물 측벽 부분들일 수 있다.

각각의 제1 채널은 상기 하나 이상의 측벽 부분의 관련된 하나에 인접한 제1 단부를 가지고, 각각의 측벽 부분은 상기 제1 채널의 각각의 광섬유 케이블에 출입하는 광을 조향하는 광학소자(예컨대, 미러(144), 또는 프리즘(미도시), 또는 어떤 다른 광학소자)를 제공 및/또는 지지하기 위한 것이다. 예를 들면, 도 18, 42, 43에서, 각 채널의 제1 단부는 대응하는 미러(144)에 인접한 단부이다.

어떤 실시예에서는, 하나 이상의 제1 스페이서에 있어서, 상기 바닥 영역은, 상기 제1 캐비티의 바닥면 위에 놓이고 물리적으로 접촉하고 상기 바닥 영역에 인접한 상기 제1 캐비티의 바닥면의 일부 또는 전부와 상이한 재료로 만들어진다. 어떤 실시예에서는, 하나 이상의 제1 스페이서에 있어서, 상기 바닥 영역은, 상기 제1 캐비티의 측벽 표면 위에 놓이고 물리적으로 접촉하고 상기 바닥 영역에 인접한 상기 제1 캐비티의 측벽 표면의 일부 또는 전부와 상이한 재료로 만들어진다. 예를 들면, 도 17a 및 17b에서, 각 스페이서의 바닥 영역(520)은 바닥 표면 및 상기 미러를 지지하는 측벽 표면(910.2) 양자 위에 놓이고 물리적으로 접촉하며, 상기 바닥 표면과 측벽 표면은 캐비티의 표면(예컨대, 실리콘 디옥사이드로 만들어짐)과 상이한 재료(예컨대, 폴리실리콘)로 만들어진다.

어떤 실시예에서는, 각각의 광학소자는 상기 관련된 측벽 부분 위에 형성된 반사면이고, 상기 반사면은 상기 제1 채널 내의 각각의 광섬유에 출입하는 광을 반사하고, 상기 반사면은 상기 제1 캐비티의 하나 이상의 표면과 상이한 반사율 특성을 가진다. 예를 들면, 미러(144)는 캐비티의 실리콘 디옥사이드 표면과 다른 반사 특성을 갖는 금속일 수 있다. 다른 실시예에서는, 상기 미러는, 캐비티 표면 위의 별도의 층(예컨대, 금속)이 아닌, 캐비티의 측벽 표면에 의해 제공된다.

어떤 실시예에서는, 상기 제1 캐비티의 바닥면은 평탄하고, 각각의 반사 면은 상기 제1 캐비티의 평탄한 바닥면에 대해 45°또는 60°이하의 어떤 다른 각도를 이루는 평탄면이다. (이 각도는 상기 반사면과 상기 반사면을 넘어서는 상기 평탄한 바닥면의 가상의 연장면 사이의 각도로 정의된다 - 도 4의 각도(a) 참조)

어떤 실시예에서는, 하나 이상의 제1 스페이서의 하나 이상의 측벽은 상기 제1 캐비티의 평탄한 바닥면에 대해 90°또는 85°이상의 어떤 다른 각도를 이룬다. (이 각도는 상기 제1 스페이서의 측벽과 상기 제1 스페이서 아래의 상기 평탄한 바닥면 사이의 각도로 정의된다).

어떤 실시예에서는, 상기 인터포저는 기판, 및 상기 기판과 상이하고 각각의 제1 스페이서의 바닥영역과 상이한 재료의 상기 기판(예컨대, '1010') 위의 층을 포함한다. 상기 층은 상기 제1 캐비티의 표면을 제공한다.

어떤 실시예에서는, 상기 채널들은, 상이한 방향을 향하고 하나가 다른 것의 위에 놓이는 2개 이상의 채널을 포함한다(예컨대, 도 24 참조).

어떤 실시예에서는, 상기 인터포저에 탑재된 집적회로에 기계적 지지를 제공하기 위해, 상기 제1 스페이서들 위에 하나 이상의 패드를 포함한다. 예를 들면, 도 16 및 22에서, 스페이서(520) 위의 패드(1310)는 트랜스듀서(120)를 지지하는 땜납(1604)을 지지하기 위해 사용된다.

어떤 실시예에서는, 하나 이상의 제1 스페이서는 상기 하나 이상의 트랜스듀서에 대해 기계적 지지를 제공하도록 위쪽으로 돌출한다. 도 39에 도시된 일 실시예는 도 22에 유사하지만 캐비티 위에 땜납(1604) 및 금속(1310)이 없는 구조체를 보여준다. 트랜스듀서(120)는 스페이서(520) 위의 패시베이션(1330) 상부에 놓인다. 예를 들면, 도 11의 단계에서, 층(520)은 기판(130) 위쪽으로 돌출하여 남겨질 수 있다. 층(520)은 그 다음에 전기회로를 형성하기 위해 필요에 따라 캐비티 외측이 제거될 수 있다. 캐비티에서 층(520)의 상방 돌출은 결과적으로 캐비티 위로 패시베이션(1330)의 상방 돌출을 초래한다.

대안으로, 패시베이션(1330)의 상방 돌출은 패시베이션(1330) 및/또는 절연층(1220)을 패터닝함으로써, 및/또는 종래의 기술에 의해 다른 층들을 피착 및 패터닝함으로써 제공될 수 있다.

어떤 실시예에서는, 상기 하나 이상의 제1 스페이서들 내에 전기회로가 형성된다(예컨대, 트랜지스터, 상호연결 배선, 및 다른 회로가 스페이서(520) 내에 형성될 수 있다).

어떤 실시예에서는, 광섬유 케이블을 지지하기 위한 자체 내에 구획된 하나 이상의 제2 채널을 가진 바닥면을 더 포함하고(예컨대, 도 35f 참조), 상기 전기회로는 상기 제2 채널들에 의해 지지된 광섬유 케이블에 광학적으로 결합되는 하나 이상의 광-전기 트랜스듀서에의 연결용 회로를 포함한다.

어떤 실시예에서는, 상기 광학 인터포저의 바닥면은 자체 내에 제2 캐비티를 포함한다. 상기 광학 인터포저는, 뒤집어 놓고 볼 때 (즉, 바닥면이 위로), 상기 복수의 제2 채널을 구획하는 상기 제2 캐비티의 표면 위의 하나 이상의 제2 스페이서를 더 포함한다. 각각의 제2 스페이서는, 상기 제2 캐비티의 표면에 물리적으로 접촉하고 상기 제2 캐비티의 표면의 일부 또는 전부와 상이한 재료로 만들어진 바닥 영역을 포함한다.

어떤 실시예들은, 복수의 광섬유 케이블을, 하나 이상의 상기 광섬유 케이블을 전기회로에 접속하는(interfacing) 광학 인터포저를 포함하고, 상기 광학 인터포저는 자체 내에 제1 캐비티를 가지는 상부면을 포함한다. 상기 광학 인터포저는 또한 상기 제1 캐비티 표면상에 하나 이상의 스페이서를 더 포함하고, 상기 하나 이상의 스페이서는 광섬유 케이블을 지지하는 복수의 제1 채널을 구획한다. 광학 인터포저는, 각각이 상기 광섬유 케이블에 광학적으로 결합되는 하나 이상의 광-전기 트랜스듀서에의 연결을 위해, 상기 제1 캐비티 외측에 전기회로를 포함한다. 각각의 제1 채널에 있어서, 상기 제1 캐비티는 상기 제1 채널의 단부에 제1 표면을 포함하고(예컨대, 미러(144)가 위에 형성되는 표면), 상기 제1 표면은 상기 제1 캐비티의 평탄한 바닥면에 대해 60°이하의 각도를 이룬다(상기 각도는 상기 제1 표면과 상기 제1 표면을 넘어서는 상기 평탄한 바닥면의 가상의 연장면 사이의 각도임). 하나 이상의 스페이서의 하나 이상의 측벽은 상기 제1 캐비티의 평탄한 바닥면에 대해 85°이상의 각도를 이룬다(상기 각도는 상기 스페이서의 측벽과 상기 스페이서 아래의 상기 평탄한 바닥면 사이의 각도이다).

어떤 실시예들은 광학 인터포저를 제조하는 방법을 제공한다. 상기 방법은: 기판 내에 제1 캐비티(예컨대, '410', '410.2')를 형성하는 단계; 상기 제1 캐비티의 바닥면 위에 제1 층(예컨대, '520', '520.1', '520.2')을 형성하는 단계; 및 상기 제1 캐비티 내에 하나 이상의 스페이서를 형성하기 위해 상기 제1 층을 패터닝하는 단계를 포함하고, 상기 하나 이상의 스페이서는 하나 이상의 광-전기 트랜스듀서에 광학적으로 결합되는 광섬유 케이블을 지지하기 위한 복수의 채널을 구획한다. 상기 스페이서들은 상기 제1 층(예컨대, '520')에 의해 또는 또 다른 층(예컨대, '3410')에 의해 형성될 수 있다.

상기 제1 층 패터닝 단계는 상기 제1 층의 제1 에칭을 포함하고, 적어도 상기 제1 캐비티의 표면 위에서, 상기 제1 에칭은 상기 제1 캐비티의 표면에 대한 에칭 선택성에 부분적으로 또는 전적으로 기초하여 종료된다.

어떤 실시예에서는, 바닥면; 및 상기 바닥면으로부터 상기 제1 캐비티의 외측 위쪽으로 및 측면으로 연장되는 측벽을 포함한다. 적어도 상기 제1 캐비티의 측벽 위에서, 상기 제1 에칭은 상기 측벽에 대한 에칭 선택성에 부분적으로 또는 전적으로 기초하여 종료된다.

어떤 실시예들은 하나 이상의 광섬유 케이블을 전기회로에 접속하는 광학 인터포저를 제공하며, 상기 광학 인터포저는 제1 표면 및 상기 제1 표면에 마주하는 제2 표면을 포함한다(예를 들면, 도 35f에서 상부면 및 바닥면). 상기 제1 표면은 하나 이상의 광섬유 케이블을 지지하는 하나 이상의 제1 채널을 포함한다. 상기 제2 표면은 광섬유 케이블을 지지하는 하나 이상의 제2 채널을 포함한다. 상기 광학 인터포저는 상기 광섬유 케이블에 광학적으로 결합되는 복수의 광-전기 트랜스듀서에의 연결을 위한 전기회로를 포함한다.

어떤 실시예에서는, 상기 광학 인터포저는 기판(예컨대, '130')을 포함하고, 상기 복수의 채널은 상기 기판의 마주하는 표면들 내의 오목부에 형성된다.

어떤 실시예들에서는, 상기 광학 인터포저는 상기 제1 및 제2 표면에 전기회로를 포함하고, 상기 제1 표면의 전기회로와 상기 제2 표면의 전기회로를 상호연결하기 위해 상기 기판을 통과하는 하나 이상의 전도성 경로를 포함한다.

다른 실시예 및 변형이 첨부된 청구항들에 의해 정의된 것과 같이 본 발명의 범위 내에 포함될 수 있다.

Claims (52)

1. 복수의 광섬유 케이블을, 상기 복수의 광섬유 케이블에 결합되는 하나 이상의 광-전기 트랜스듀서에 접속하기 위한 광학 인터포저에 있어서,
   내부에 제1 캐비티를 가지는 상부면을 포함하는 바디를 포함하고,
   상기 제1 캐비티의 표면상에 하나 이상의 제1 스페이서를 추가로 포함하고,
   상기 하나 이상의 제1 스페이서는 광섬유 케이블을 지지하는 복수의 제1 채널을 구획하고,
   상기 제1 캐비티의 표면은 상기 제1 채널들 및 상기 하나 이상의 제1 스페이서 아래에 있는 평탄한 바닥 표면을 포함하고, 각각의 제1 채널은 상기 평탄한 바닥 표면을 따라 연장되며,
   각각의 제1 스페이서는, 상기 제1 캐비티의 평탄한 바닥 표면을 물리적으로 접촉하고 상기 제1 캐비티의 평탄한 바닥 표면과 다른 재료로 만들어진 바닥 영역을 포함하는, 광학 인터포저.
2. 제 1 항에 있어서,
   상기 제1 캐비티 외측에서, 상기 하나 이상의 트랜스듀서에 대한 연결용 전기회로를 추가로 포함하는, 광학 인터포저.
3. 제 1 항에 있어서,
   상기 제1 캐비티의 표면은,
   상기 제1 캐비티의 외측 위쪽으로 및 측면으로 연장하는 하나 이상의 측벽 부분을 포함하는 측벽 표면을 포함하고,
   각각의 제1 채널은 상기 하나 이상의 측벽 부분의 관련된 하나에 인접한 제1 단부를 가지고, 각각의 측벽 부분은 상기 제1 채널의 각각의 광섬유 케이블에 진입하는 광 및 상기 광섬유 케이블에서 방출하는 광 중 적어도 하나의 광을 조향하는 광학소자를 제공하는 것 및 지지하는 것 중 적어도 하나인, 광학 인터포저.
4. 제 3 항에 있어서,
   상기 측벽 표면은 하나 이상의 측벽 부분 아래에 있는 스텝을 포함하고,
   상기 측벽 표면은 상기 하나 이상의 측벽 부분과 상기 스텝 아래에서 상이한 각도를 이루는, 광학 인터포저.
5. 제 3 항에 있어서,
   하나 이상의 제1 스페이서에 있어서, 상기 바닥 영역은 상기 제1 캐비티의 측벽 표면 위에 놓이고 상기 제1 캐비티의 측벽 표면과 물리적으로 접촉하며 상기 바닥 영역에 인접한 상기 제1 캐비티의 측벽 표면의 적어도 일부와 다른 재료로 만들어지는, 광학 인터포저.
6. 제 3 항에 있어서,
   상기 각각의 광학소자는 상기 관련된 측벽 부분 위에 형성된 반사면이고, 상기 반사면은 상기 제1 채널 내의 각각의 광섬유에 진입하는 광 및 상기 광섬유에서 방출하는 광 중 적어도 하나의 광을 반사하고, 상기 반사면은 상기 관련된 측벽 부분과 상이한 반사율 특성을 가지는, 광학 인터포저.
7. 제 6 항에 있어서,
   각각의 반사면은 상기 제1 캐비티의 평탄한 바닥면에 대해 60°이하의 각도인 평탄면이고, 상기 각도는 상기 반사면과 상기 반사면을 넘어서는 상기 평탄한 바닥면의 가상의 연장면 사이의 각도인, 광학 인터포저.
8. 제 7 항에 있어서,
   하나 이상의 제1 스페이서의 하나 이상의 측벽은 상기 제1 캐비티의 평탄한 바닥면에 대해 85°이상의 각도를 이루고, 상기 각도는 상기 제1 스페이서의 측벽과 상기 제1 스페이서 아래의 상기 평탄한 바닥면 사이의 각도인, 광학 인터포저.
9. 제 6 항에 있어서,
   상기 반사면은 금속을 포함하는, 광학 인터포저.
10. 제 3 항에 있어서,
    기판; 및
    상기 기판과 상이하고 각각의 제1 스페이서의 바닥 영역과 상이한 재료의 상기 기판 위의 층을 포함하고,
    상기 층은 상기 제1 캐비티의 표면을 제공하는, 광학 인터포저.
11. 제 3 항에 있어서,
    상기 제1 채널들의 2개 이상은 상이한 방향을 향하고 상기 2개의 제1 채널의 하나는 상기 2개의 제1 채널의 다른 하나의 위에 놓이는, 광학 인터포저.
12. 제 3 항에 있어서,
    각각의 제1 채널은 상기 하나 이상의 제1 스페이서들에 의해 구획된 길이방향 측면들을 가지고, 하나 이상의 제1 채널에 있어서, 하나 이상의 길이방향 측면은 불연속적인 상기 복수의 제1 스페이서에 의해 구획되는, 광학 인터포저.
13. 제 3 항에 있어서,
    상기 인터포저에 탑재된 집적회로에 기계적 지지를 제공하기 위해, 상기 제1 스페이서들 위에 하나 이상의 패드를 추가로 포함하는, 광학 인터포저.
14. 제 13 항에 있어서,
    상기 하나 이상의 패드는 상기 하나 이상의 트랜스듀서들에 기계적 지지를 제공하는 땜납을 지지하기 위한 금속 패드인, 광학 인터포저.
15. 제 3 항에 있어서,
    하나 이상의 제1 스페이서는 상기 하나 이상의 트랜스듀서에 대해 기계적 지지를 제공하도록 위쪽으로 돌출하는, 광학 인터포저.
16. 제 3 항에 있어서,
    상기 하나 이상의 제1 스페이서들 내에 형성된 전기회로를 추가로 포함하는, 광학 인터포저.
17. 제 3 항에 있어서,
    상기 광섬유 케이블들과, 상기 광섬유 케이블들에 광학적으로 결합되고 상기 제1 캐비티 외측에서 상기 인터포저 내에 형성된 전기회로에 전기적으로 연결된 상기 하나 이상의 트랜스듀서를 구비하는, 광학 인터포저.
18. 제 3 항에 있어서,
    상기 바디는 하나 이상의 광-전기 트랜스듀서에 광학적으로 결합되는 광섬유 케이블을 지지하기 위해 내부에 구획된 하나 이상의 제2 채널을 갖는 바닥면을 포함하는, 광학 인터포저.
19. 제 18 항에 있어서,
    상기 바디의 바닥면은 내부에 제2 캐비티를 포함하고,
    상기 광학 인터포저는 또한, 뒤집어 놓고 볼 때, 상기 복수의 제2 채널을 구획하는 상기 제2 캐비티의 표면 위의 하나 이상의 제2 스페이서를 포함하고,
    각각의 제2 스페이서는, 상기 제2 캐비티의 표면과 물리적으로 접촉하고 상기 제2 캐비티의 표면의 적어도 일부와 상이한 재료로 만들어진 바닥 영역을 포함하는, 광학 인터포저.
20. 광학 인터포저를 제조하는 방법에 있어서,
    기판에 제1 캐비티를 형성하는 단계;
    상기 제1 캐비티의 표면 위에 제1 층을 형성하는 단계; 및
    상기 제1 캐비티의 표면에 하나 이상의 스페이서를 형성하기 위해 상기 제1 층을 패터닝하는 단계를 포함하고,
    상기 제1 층 패터닝 단계에서, 상기 하나 이상의 스페이서는 하나 이상의 광-전기 트랜스듀서에 광학적으로 결합되는 광섬유 케이블들을 지지하기 위한 복수의 채널을 구획하고,
    상기 제1 층 패터닝 단계는 상기 제1 층의 제1 에칭을 포함하고,
    적어도 상기 제1 캐비티의 표면 위에서, 상기 제1 에칭은 적어도 부분적으로 상기 제1 캐비티의 표면에 대한 에칭 선택성에 기초하여 종료되는, 광학 인터포저 제조 방법.
21. 제 20 항에 있어서,
    상기 제1 캐비티 형성 단계는:
    상기 제1 캐비티의 제1 측벽을 형성하는 단계; 및
    그 다음 상기 제1 측벽으로부터 재료를 제거하여 상기 제1 측벽의 형태(geometry)를 변경시키는 단계;
    를 포함하는, 광학 인터포저 제조 방법.
22. 제 21 항에 있어서,
    상기 제1 측벽으로부터 재료를 제거하는 단계의 결과로서 상기 제1 측벽의 적어도 일부의 각도가 변경되는, 광학 인터포저 제조 방법.
23. 제 22 항에 있어서,
    상기 제1 측벽으로부터 재료를 제거하는 단계는 톱으로 상기 재료를 제거하여 상기 제1 측벽의 적어도 일부의 각도를 변경시켜 상기 톱의 표면의 각도와 정합시키는 단계를 포함하는, 광학 인터포저 제조 방법.
24. 제 20 항에 있어서,
    상기 제1 캐비티는:
    바닥면; 및
    상기 바닥면으로부터 상기 제1 캐비티의 외측 위쪽으로 및 측면으로 연장되는 측벽;을 포함하고,
    적어도 상기 제1 캐비티의 측벽 위에서, 상기 제1 에칭은 상기 측벽에 대한 에칭 선택성에 적어도 부분적으로 기초하여 종료되는, 광학 인터포저 제조 방법.
25. 제 20 항에 있어서,
    상기 제1 캐비티 내에 상기 제1 층을 형성한 후 및 상기 하나 이상의 스페이서를 형성하기 위해 상기 제1 층을 패터닝하기 전에, 상기 인터포저 내에 전기회로를 형성하는 단계를 추가로 포함하고,
    상기 전기회로는 상기 하나 이상의 트랜스듀서에 연결되는, 광학 인터포저 제조 방법.
26. 제 24 항에 있어서,
    상기 기판은 단결정 실리콘이고,
    상기 제1 캐비티 형성 단계는 상기 기판의 습식 에칭을 포함하고,
    상기 제1 에칭은 상기 제1 캐비티의 임의의 측벽보다 상기 제1 캐비티의 바닥면에 평행한 평면과 상이한 각도를 형성하는 상기 제1 층의 측벽을 생성하는, 광학 인터포저 제조 방법.
27. 삭제
28. 삭제
29. 삭제
30. 삭제
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32. 삭제
33. 광학 인터포저를 제조하는 방법에 있어서,
    기판 내에 제1 캐비티를 형성하는 단계;
    상기 제1 캐비티의 표면 위에 제1 층을 형성하는 단계; 및
    상기 제1 캐비티 내에 하나 이상의 스페이서를 형성하기 위해 상기 제1 층을 패터닝하는 단계를 포함하고,
    상기 제1층 패터닝 단계에서 상기 하나 이상의 스페이서는 하나 이상의 광-전기 트랜스듀서에 광학적으로 결합되는 광섬유 케이블들을 지지하기 위한 복수의 채널을 구획하고,
    상기 제1 캐비티 형성 단계는:
    상기 제1 캐비티의 제1 측벽을 형성하는 단계; 및
    그 다음 상기 제1 측벽으로부터 재료를 제거하여 상기 제1 측벽의 적어도 일부의 각도를 변경시키는 단계;를 포함하는, 광학 인터포저 제조 방법.
34. 제 33 항에 있어서,
    상기 제1 측벽으로부터 재료를 제거하는 단계는 톱으로 상기 재료를 제거하여 상기 제1 측벽의 적어도 일부의 각도를 변경시켜 상기 톱의 표면의 각도와 정합시키는 단계를 포함하는, 광학 인터포저 제조 방법.
35. 제 1 항에 있어서,
    상기 제1 캐비티의 표면은 상기 제1 캐비티의 외측 위쪽으로 및 측면으로 연장되는 하나 이상의 측벽 부분을 포함하는 측벽 표면을 포함하고,
    하나 이상의 제1 스페이서는 상기 제1 캐비티의 상기 하나 이상의 측벽 부분들과 물리적으로 접촉하고 상기 제1 캐비티의 외측에서 위로 및 측면으로 연장되는 임의의 상기 측벽 부분들과 상이한 재료로 만들어지는 바닥 영역을 포함하는, 광학 인터포저.
36. 제 6 항에 있어서,
    각각의 상기 광학 소자를 구비하며,
    각각의 상기 측벽 부분에 있어서, 상기 대응하는 광학 소자는 상기 측벽 부분에 의해 또는 상기 측벽 부분 위의 반사층에 의해 제공되는, 광학 인터포저.
37. 제 20 항에 있어서,
    상기 제1 캐비티의 표면은 상기 제1 캐비티의 외측 위쪽으로 및 측면으로 연장되는 하나 이상의 측벽 부분을 포함하고,
    각각의 제1 채널은 상기 하나 이상의 측벽 부분 중 관련된 하나에 인접한 제1 단부를 갖고, 각각의 측벽 부분은 상기 채널의 각각의 광섬유 케이블에 진입하는 광 및 상기 광섬유 케이블에서 방출하는 광 중 적어도 하나의 광을 조향하기 위한 반사 소자를 제공하는 것 및 지지하는 것 중 적어도 하나이고, 각각의 반사 소자는 상기 측벽 부분 또는 상기 측벽 부분 위에 형성된 반사층인, 광학 인터포저 제조 방법.
38. 제 20 항에 있어서,
    상기 하나 이상의 스페이서는 상기 제1 층에 의해 제공되는, 광학 인터포저 제조 방법.
39. 제 20 항에 있어서,
    상기 패터닝 단계 이후, 상기 제1 층은 각 채널의 위치에 남겨지고,
    상기 하나 이상의 스페이서는 제2 층에 의해 제공되고 상기 각 채널의 위치에 남겨지는 상기 제1 층의 부분들에 의해 형성되는, 광학 인터포저 제조 방법.
40. 제 1 항에 있어서,
    상기 광섬유 케이블들과, 상기 광섬유 케이블들에 광학적으로 결합되고 상기 제1 캐비티 외측에서 상기 인터포저 내에 형성된 전기회로에 전기적으로 연결된 상기 하나 이상의 트랜스듀서를 구비하는, 광학 인터포저.
41. 제 2 항에 있어서,
    상기 광섬유 케이블들과, 상기 광섬유 케이블들에 광학적으로 결합되고 상기 제1 캐비티 외측에서 상기 인터포저 내에 형성된 전기회로에 전기적으로 연결된 상기 하나 이상의 트랜스듀서를 구비하는, 광학 인터포저.
42. 제 4 항에 있어서,
    상기 광섬유 케이블들과, 상기 광섬유 케이블들에 광학적으로 결합되고 상기 제1 캐비티 외측에서 상기 인터포저 내에 형성된 전기회로에 전기적으로 연결된 상기 하나 이상의 트랜스듀서를 구비하는, 광학 인터포저.
43. 제 5 항에 있어서,
    상기 광섬유 케이블들과, 상기 광섬유 케이블들에 광학적으로 결합되고 상기 제1 캐비티 외측에서 상기 인터포저 내에 형성된 전기회로에 전기적으로 연결된 상기 하나 이상의 트랜스듀서를 구비하는, 광학 인터포저.
44. 제 6 항에 있어서,
    상기 광섬유 케이블들과, 상기 광섬유 케이블들에 광학적으로 결합되고 상기 제1 캐비티 외측에서 상기 인터포저 내에 형성된 전기회로에 전기적으로 연결된 상기 하나 이상의 트랜스듀서를 구비하는, 광학 인터포저.
45. 제 7 항에 있어서,
    상기 광섬유 케이블들과, 상기 광섬유 케이블들에 광학적으로 결합되고 상기 제1 캐비티 외측에서 상기 인터포저 내에 형성된 전기회로에 전기적으로 연결된 상기 하나 이상의 트랜스듀서를 구비하는, 광학 인터포저.
46. 제 8 항에 있어서,
    상기 광섬유 케이블들과, 상기 광섬유 케이블들에 광학적으로 결합되고 상기 제1 캐비티 외측에서 상기 인터포저 내에 형성된 전기회로에 전기적으로 연결된 상기 하나 이상의 트랜스듀서를 구비하는, 광학 인터포저.
47. 제 9 항에 있어서,
    상기 광섬유 케이블들과, 상기 광섬유 케이블들에 광학적으로 결합되고 상기 제1 캐비티 외측에서 상기 인터포저 내에 형성된 전기회로에 전기적으로 연결된 상기 하나 이상의 트랜스듀서를 구비하는, 광학 인터포저.
48. 제 10 항에 있어서,
    상기 광섬유 케이블들과, 상기 광섬유 케이블들에 광학적으로 결합되고 상기 제1 캐비티 외측에서 상기 인터포저 내에 형성된 전기회로에 전기적으로 연결된 상기 하나 이상의 트랜스듀서를 구비하는, 광학 인터포저.
49. 제 11 항에 있어서,
    상기 광섬유 케이블들과, 상기 광섬유 케이블들에 광학적으로 결합되고 상기 제1 캐비티 외측에서 상기 인터포저 내에 형성된 전기회로에 전기적으로 연결된 상기 하나 이상의 트랜스듀서를 구비하는, 광학 인터포저.
50. 제 12 항에 있어서,
    상기 광섬유 케이블들과, 상기 광섬유 케이블들에 광학적으로 결합되고 상기 제1 캐비티 외측에서 상기 인터포저 내에 형성된 전기회로에 전기적으로 연결된 상기 하나 이상의 트랜스듀서를 구비하는, 광학 인터포저.
51. 제 20 항에 있어서,
    상기 광섬유 케이블들 및 상기 하나 이상의 광-전기 트랜스듀서를 상기 광학 인터포저에 부착시키는 단계를 추가로 포함하는, 광학 인터포저 제조 방법.
52. 제 33 항에 있어서,
    상기 광섬유 케이블들 및 상기 하나 이상의 광-전기 트랜스듀서를 상기 광학 인터포저에 부착시키는 단계를 추가로 포함하는, 광학 인터포저 제조 방법.

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