KR101954501B1 - 집적 회로를 적층하기 위한 씰 링 구조체 - Google Patents

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Abstract

3차원(3D) 집적 회로(IC) 다이가 제공된다. 일부 실시예들에서, 제1 IC 다이는 제1 반도체 기판, 제1 반도체 기판 위의 제1 상호 연결 구조체 및 상기 제1 상호 연결 구조체 위의 제1 하이브리드 결합(HB) 구조체를 포함한다. 제1 HB 구조체는 HB 링크 층과, HB 링크 층으로부터 제1 상호 연결 구조체로 연장되는 HB 접촉 층을 포함한다. 제2 IC 다이는 제1 IC 다이 위에 있고, 제2 반도체 기판, 제2 HB 구조체, 및 제2 반도체 기판과 제2 HB 구조체 사이의 제2 상호 연결 구조체를 포함한다. 제2 HB 구조체는 제1 HB 구조체와 접촉한다. 씰 링 구조체는 제1 및 제2 IC 다이들 내에 있다. 또한, 씰 링 구조체는 제1 반도체 기판으로부터 제2 반도체 기판으로 연장되고, 부분적으로 HB 접촉 층에 의해 규정된다.

Description

집적 회로를 적층하기 위한 씰 링 구조체{SEAL-RING STRUCTURE FOR STACKING INTEGRATED CIRCUITS}
본 출원은 2015년 12월 29일에 출원된 미국 가출원 제62/272,203호의 우선권을 주장하며, 이의 내용은 전체가 참고로 통합된다.
반도체 산업은 최소 피처 크기(minimum feature size)를 줄임으로써 집적 회로(integrated circuit; IC)들의 처리 능력 및 전력 소비를 계속적으로 개선하였다. 그러나, 최근에는 공정상의 한계로 인해 최소 피처 크기를 계속 줄이는 것이 어려워졌다. 2차원(2D) IC들을 3차원(3D) IC들에 적층하는 것은 IC들의 처리 능력들 및 전력 소비를 계속 향상시키는 잠재적인 접근법으로서 드러났다.
본 개시 내용(disclosure)의 양태들은 첨부된 도면과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처(feature)들이 일정한 비율로 도시되지 않는다는 것이 주목된다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증대되거나 축소될 수 있다.
도 1a는 씰 링 구조체(seal-ring structure)를 갖는 3차원(3D) 집적 회로(IC) 다이의 일부 실시예들의 단면도를 도시한다.
도 1b는 도 1a의 3D IC 다이의 일부 실시예들의 배치도를 도시한다.
도 2a 내지 도 2d는 하이브리드 결합(hybrid bond; HB) 링크들과 HB 접점들이 씰 링 구조체의 선택 링 형상 세그먼트들로부터 생략되는 도 1a의 3D IC 다이의 다른 실시예들의 단면도들을 도시한다.
도 3a 및 도 3b는 씰 링 구조체가 더 많거나 적은 링 형상 세그먼트들을 포함하는 도 1a의 3D IC 다이의 다른 실시예들의 단면도들을 도시한다.
도 4a 내지 도 4c는 패드 구조체가 씰 링 구조체 바로 위에 배치되는 도 1a의 3D IC 다이의 다른 실시예들의 단면도들을 도시한다.
도 5는 3D IC가 씰 링 구조체에 의해 둘러싸여 도시되는 도 1a의 3D IC 다이의 더욱 상세한 일부 실시예들의 단면도들을 도시한다.
도 6 내지 도 13, 도 14a 내지 도 14c, 도 15a 내지 도 15c 및 도 16a 내지 도 16d는 씰 링 구조체를 갖는 3D IC 다이를 제조하기 위한 방법의 일부 실시예들의 일련의 단면도들을 도시한다.
도 17은 도 6 내지 도 13, 도 14a 내지 도 14c, 도 15a 내지 도 15c 및 도 16a 내지 도 16d의 방법의 일부 실시예들의 흐름도를 도시한다.
도 18a 내지 도 18c는 도 17의 방법에서 제2 IC 다이를 제1 IC 다이에 플립핑(flipping) 및 결합한 후에 수행될 수 있는 방법의 다양한 실시예들의 흐름도들을 도시한다.
본 개시 내용은 본 개시 내용의 상이한 피처들을 구현하기 위해 많은 다른 실시예들 또는 예들을 제공한다. 본 개시 내용을 간단히 하기 위해 구성 요소들 및 장치들의 특정 예들이 아래에 설명된다. 물론, 이들은 단지 예시들이고 제한하는 것으로 의도되지 않는다. 예를 들어, 다음의 설명에서 제2 피처 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 및 제2 피처들이 직접 접촉하지 않을 수 있도록 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명료함을 위한 것이고, 본질적으로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내지 않는다.
또한, 본 명세서에서 "밑에(beneath)", "아래에(below)", "하부에(lower)", "위에(above)" "상부에(upper)" 등과 같은 공간적으로 관련된(spatially relative) 용어들은 본 명세서에서 설명의 편의를 위해 도면에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 사용될 수 있다. 공간적으로 관련된 용어들은 도면들에 도시된 방향에 부가하여 사용 또는 동작 중에 디바이스 또는 장치의 상이한 방향을 포함하도록 의도된다. 디바이스 또는 장치는 유사하게 지향될 수 있고(90도 회전되거나 또는 다른 방향에 있을 수 있고), 본 명세서에서 사용된 공간적으로 관련된 기술어는 이에 따라 유사하게 해석될 수 있다. 더욱이, 용어 "제1", "제2", "제3", "제4" 등은 단지 일반적인 식별자들이고, 이와 같이 다양한 실시예들에서 상호 교환될 수 있다. 예를 들어, 일부 실시예들에서 요소(예를 들어, 전도성 와이어)는 "제1" 요소로서 지칭될 수 있지만, 요소는 다른 실시예들에서는 "제2" 요소로서 지칭될 수 있다.
한 타입의 3차원(3D) 집적 회로(IC) 다이는 제1 IC 다이 및 제1 IC 다이 위의 제2 IC 다이를 포함한다. 제1 및 제2 IC 다이들은 2차원(2D) IC 다이들이고, 각각의 반도체 기판들, 반도체 기판들 사이의 각각의 상호 연결 구조체들, 및 상호 연결 구조체들 사이의 각각의 하이브리드 결합(HB) 구조체들을 포함한다. 상호 연결 구조체들은 배선 층들과 비아(via) 층들의 교번 적층(alternating stack)들을 포함한다. 하이브리드 결합 구조체들은 각각의 HB 유전체 층들, 각각의 HB 링크 층들 및 각각의 HB 접촉 층들을 포함한다. HB 유전체 층들은 제1 및 제2 IC 다이들 사이의 HB 인터페이스에서 접촉한다. HB 링크 층들은 HB 유전체 층 내로 가라앉고 또한 HB 인터페이스에서 접촉한다. HB 접촉 층들은 각각 HB 링크 층들로부터 상호 연결 구조체들로 각각 연장된다.
3D IC 다이는 제1 및 제2 IC 다이들 내의 씰 링 구조체와 제2 IC 다이를 덮는 패시베이션 층(passivation layer)을 더 포함한다. 씰 링 구조체는 제1 및 제2 IC 다이의 3D IC를 횡 방향으로 둘러싸고, 각각 반도체 기판으로부터 및 반도체 기판으로 연장되어, 씰 링 구조체가 3D IC를 보호하는 벽을 제공하도록 한다. 예를 들어, 씰 링 구조체는 3D IC를 다이 톱(die saw) 및/또는 3D IC 다이 내로 확산하는 가스들로부터 3D IC를 보호할 수 있다. 씰 링 구조체는 배선 층들, 비아 층들 및 HB 링크 층들로 규정된다. 그러나, 씰 링 구조체가 HB 접촉 층들로 규정되지 않음으로써, 씰 링 구조체는 각각 반도체 기판으로부터 및 반도체 기판으로 불연속적이도록 한다. 이것은 결과적으로 신뢰성 및/또는 성능이 저하될 수 있다. 예를 들어, 가스들은 HB 접촉 층들에서 씰 링 구조체의 갭들을 통해 3D IC로 확산할 수 있다. 더욱이, 패시베이션 층은 3D IC와의 전기적 결합을 제공하도록 3D IC 바로 위에 패드 구조체들을 수용한다. 그러나, 패시베이션 층은 씰 링 구조체 바로 위에 패드 구조체들을 수용하지 않음으로써, 3D IC 다이의 최고 사용률(top usage)은 낮고, 3D IC 다이는 충분한 수의 패드 구조체들을 수용하기 위해 큰 풋프린트(footprint)를 가질 수 있도록 한다.
상술한 견지에서, 본 출원의 다양한 실시예들은 씰 링 구조체가 HB 접촉 층으로 규정되고/되거나, 패드 구조체들이 씰 링 구조체 바로 위에 있는 3D IC 다이에 관한 것이다. 예를 들어, 일부 실시예들에서, 제1 IC 다이는 제1 반도체 기판, 제1 반도체 기판 위의 제1 상호 연결 구조체, 및 상기 제1 상호 연결 구조체 위의 제1 HB 구조체를 포함한다. 제1 HB 구조체는 HB 링크 층 및 HB 링크 층으로부터 제1 상호 연결 구조체로 연장되는 HB 접촉 층을 포함한다. 제2 IC 다이는 제1 IC 다이 위에 있다. 제2 IC 다이는 제2 반도체 기판, 제2 HB 구조체, 및 제2 반도체 기판과 제2 HB 구조체 사이의 제2 상호 연결 구조체를 포함한다. 제2 HB 구조체는 HB 인터페이스에서 제1 HB 구조체와 접촉한다. 씰 링 구조체는 제1 및 제2 IC 다이들 내에 있고, 부분적으로 HB 접촉 층으로 규정된다. 더욱이, 씰 링 구조체는 제1 반도체 기판으로부터 제2 반도체 기판으로 연장된다. 유리하게는, HB 접촉 층을 사용하여 씰 링 구조체를 규정함으로써, 씰 링 구조체가 견고한 신뢰성 및 성능을 가질 수 있도록 씰 링 구조체는 제1 반도체 기판으로부터 제2 반도체 기판으로 계속 연장될 수 있다.
도 1a를 참조하면, 씰 링 구조체(102)를 갖는 3D IC 다이의 일부 실시예들의 단면도(100A)가 제공된다. 도시된 바와 같이, 제1 IC 다이(104a)는 제2 IC 다이(104b)를 지지한다. 제1 및 제2 IC 다이들(104a, 104b)은 2D IC 다이들이고, 각각의 반도체 기판(106)을 포함한다. 반도체 기판들(106)은 각각 씰 링 구조체(102)의 아래 및 위에서 서로 이격된다. 일부 실시예들에서, 반도체 기판들(106)은 단결정 실리콘 또는 일부 다른 반도체, 일부 다른 타입의 반도체 기판, 또는 이들의 조합의 벌크(bulk) 기판들이다. 더욱이, 일부 실시예에서, 반도체 기판들(106)은 상이한 각각의 두께들을 갖는다. 예를 들어, 제1 IC 다이(104a)의 제1 반도체 기판(106a)은 제1 두께(Ta)를 가질 수 있고, 제2 IC 다이(104b)의 제2 반도체 기판(106b)은 제1 두께보다 큰 제2 두께(Tb)를 가질 수 있다.
각각 제1 및 제2 IC 다이들(104a, 104b)의 상호 연결 구조체들(108)은 반도체 기판들(106) 사이에 있고 서로 이격된다. 제1 IC 다이(104a)의 제1 상호 연결 구조체(108a)는 제1 층간 유전체(interlayer dielectric; ILD) 층(110), 제1 배선 층들(112), 제1 배선간 비아 층들(114) 및 제1 디바이스 접촉 층(116)을 포함한다. 마찬가지로, 제2 IC 다이(104b)의 제2 상호 연결 구조체(108b)는 제2 ILD 층(118), 제2 배선 층들(120), 제2 배선간 비아 층들(122) 및 제2 디바이스 접촉 층(124)을 포함한다. 제1 및 제2 ILD 층들(110, 118)은 예를 들어 이산화규소, 낮은 κ 유전체, 일부 다른 유전체 또는 이들의 조합일 수 있다. 본 명세서에서 사용된 바와 같이, 낮은 κ 유전체는 약 3.9 미만의 유전 상수 κ를 갖는 유전체이다.
제1 디바이스 접촉 층(116)이 제1 반도체 기판(106a)에 접하도록 제1 배선 층들(112)은 제1 ILD 층(110)에서 제1 배선간 비아 및 디바이스 접촉 층들(114, 116)과 교대로 적층된다. 마찬가지로, 제2 디바이스 접촉 층(124)이 제2 반도체 기판(106b)에 접하도록 제2 배선 층들(120)은 제2 ILD 층(118)에서 제2 배선간 비아 및 디바이스 접촉 층들(122, 124)과 교대로 적층된다. 제1 및 제2 배선 층들(112, 120)은 배선들(126)로 구성되고, 제1 및 제2 배선간 비아 층들(114, 122)은 배선간 비아들(128)로 구성되며, 제1 및 제2 디바이스 접촉 층들(116, 124)은 디바이스 접점들(device contacts)(130)로 구성된다. 더욱이, 제1 및 제2 배선 층들(112, 120), 제1 및 제2 배선간 비아 층들(114, 122), 및 제1 및 제2 디바이스 접촉 층들(116, 124)은 전도성을 가지며, 예를 들어, 알루미늄 구리, 구리, 알루미늄, 텅스텐, 일부 다른 금속 또는 전도성 재료, 또는 이들의 조합일 수 있다.
일부 실시예들에서, 제1 배선 층들(112)은 제1 배선간 비아 및 디바이스 접촉 층들(114, 116)의 바로 밑에 있는 층들과 각각 통합되고/되거나 각각 동일한 재료들이다. 다른 실시예들에서, 제1 배선 층들(112)은 제1 배선간 비아 및 디바이스 접촉 층들(114, 116)의 바로 밑에 있는 층들과 각각 완전히 다르고/다르거나 각각 상이한 재료들이다. 마찬가지로, 일부 실시예들에서, 제2 배선 층들(120)은 제2 배선간 비아 및 디바이스 접촉 층들(122, 124)의 바로 밑에 있는 층들과 각각 통합되고/되거나 각각 동일한 재료들이다. 다른 실시예들에서, 제2 배선 층들(120)은 제2 배선간 비아 및 디바이스 접촉 층들(122, 124)의 바로 밑에 있는 층들과 각각 완전히 다르고/다르거나 각각 상이한 재료들이다.
제1 및 제2 IC 다이들(104a, 104b)의 각각의 HB 구조체들(132)은 상호 연결 구조체들(108) 사이에 있고 HB 인터페이스(134)에서 접촉한다. HB 구조체들(132)은 각각의 HB 유전체 층(136), 각각의 HB 링크 층들(138) 및 각각의 HB 접촉 층들(140)을 포함한다. HB 유전체 층들(136)은 HB 인터페이스(134)에서 접촉하여 유전체 대 유전체 인터페이스를 규정한다. 더욱이, HB 유전체 층들(136)은 예를 들어 이산화규소, 일부 다른 유전체 또는 이들의 조합일 수 있다.
HB 링크 층들(138)이 HB 인터페이스(134)에서 HB 유전체 층들(136)과 각각 동일한 평면에 있도록 각각 HB 유전체 층(136) 내로 리세스(recess)된다. 더욱이, HB 링크 층들(138)은 도체 대 도체 인터페이스를 규정하기 위해 HB 인터페이스(134)에서 접촉하고, HB 접촉 층들(140)에 의해 각각 상호 연결 구조체들(108)에 전기적으로 결합된다. HB 접촉 층들(140)은 각각 HB 링크 층들(138)로부터 각각 상호 연결 구조체들(108)로 연장된다. HB 링크 층들(138)은 HB 링크들(142)로 구성되고, HB 접촉 층들(140)은 HB 접점들(144)로 구성된다. HB 링크들(142)은 예를 들어 약 1.5 마이크로미터와 동일하고/하거나 약 1.5 마이크로미터보다 큰 폭(W1)을 가질 수 있고/있거나, HB 접점들(144)은 예를 들어 약 0.4 마이크로미터와 같은 약 0.1 내지 1.0 마이크로미터 사이의 폭(W2)을 가질 수 있다. HB 링크 층들(138) 및 HB 접촉 층들(140)은 전도성이 있고, 예를 들어, 알루미늄 구리, 구리, 알루미늄, 텅스텐, 일부 다른 전도성 재료 또는 이들의 조합일 수 있다.
일부 실시예들에서, 제1 IC 다이(104a)의 제1 HB 링크 층(138a)은 제1 IC 다이(104a)의 제1 HB 접촉 층(140a)과 통합되고/되거나 동일한 재료이다. 다른 실시예들에서, 제1 HB 링크 층(138a)은 제1 HB 접촉 층(140a)과 완전히 다르고/다르거나 각각 상이한 재료이다. 마찬가지로, 일부 실시예들에서, 제2 IC 다이(104b)의 제2 HB 링크 층(138b)은 제2 IC 다이(104b)의 제2 HB 접촉 층(140b)과 통합되고/되거나 동일한 재료이다. 다른 실시예들에서, 제2 HB 링크 층(138b)은 제2 HB 접촉 층(140b)과 완전히 다르고/다르거나 각각 상이한 재료이다.
씰 링 구조체(102)는 제1 및 제2 IC 다이들(104a, 104b) 내에 배치된다. 씰 링 구조체(102)는 제1 및 제2 IC 다이들(104a, 104b)의 3D IC(도시되지 않음)를 횡 방향으로 둘러싸고, 각각 반도체 기판들(106) 중 하나(예를 들어, 제1 반도체 기판(106a))으로부터 반도체 기판들(106) 중 다른 하나(예를 들어, 제2 반도체 기판(106b))으로 연장됨으로써, 씰 링 구조체(102)가 3D IC를 보호하는 벽 또는 배리어(barrier)를 규정하도록 한다. 예를 들어, 씰 링 구조체(102)는 제1 및 제2 IC 다이들(104a, 104b)을 싱귤레이션(singulation)하는 다이 톱 및/또는 제1 및 제2 IC 다이들(104a, 104b)의 주변 환경으로부터 제1 및 제2 IC 다이ㄷ드들(104a, 104b)로 확산하는 가스들로부터 3D IC를 보호할 수 있다. 더욱이, 씰 링 구조체(102)는 동심원으로 정렬되는 하나 이상의 링 형상 세그먼트들(146)로 구성된다. 예를 들어, 씰 링 구조체(102)는 제1 링 형상 세그먼트(146a), 제2 링 형상 세그먼트(146b), 제3 링 형상 세그먼트(146c) 및 제4 링 형상 세그먼트(146d)를 포함할 수 있다.
링 형상 세그먼트(들)(146)는 각각 제1 및 제2 IC 다이들(104a, 104b)의 3D IC를 횡 방향으로 둘러싸고/싸거나, 각각 반도체 기판들(106) 중 하나로부터 반도체 기판들(106) 중 다른 하나로 연장된다. 더욱이, 링 형상 세그먼트(들)(146)는 각각 제1 및 제2 배선 층들(112, 120), 제1 및 제2 배선간 비아 층들(114, 122)과 제1 및 제2 디바이스 접촉 층들(116, 124)로 규정된다. 예를 들어, 제1 링 형상 세그먼트(146a)는 상호 연결 구조체들(108) 내의 디바이스 접점들, 배선간 비아들 및 링 형상 배선들의 교번 적층에 의해 규정될 수 있다. 더욱이, 링 형상 세그먼트(들)(146) 중 적어도 하나는 HB 링크 층들(138) 및 HB 접촉 층들(140)로 더 규정된다. 예를 들어, 제4 링 형상 세그먼트(146d)는 상호 연결 구조체들(108) 내의 디바이스 접점들, 배선간 비아들 및 링 형상 배선들뿐만 아니라 제1 및 제2 HB 구조체들(132a, 132b) 내의 HB 접점들 및 링 형상 링크들의 교번 적층에 의해 규정될 수 있다. 유리하게는, 링 형상 세그먼트(들)(146) 중 적어도 하나가 HB 링크 층들(138) 및 HB 접촉 층들(140)로 더 규정되므로, 씰 링 구조체(102)는 견고한 신뢰성 및 성능을 위해 반도체 기판들(106)로부터 및 반도체 기판(106)에 각각 연속적 벽 또는 배리어를 규정할 수 있다
패시베이션 층(148)은 반도체 기판들(106) 위에 배치되어 반도체 기판들(106)을 덮는다. 예를 들어, 패시베이션 층(148)은 제2 반도체 기판(106b)의 상부 표면 위에 배치되어, 이와 접촉할 수 있다. 더욱이, 일부 실시예들에서, 패시베이션 층(148)은 씰 링 구조체(102) 바로 위에 하나 이상의 패드 구조체들(도시되지 않음)을 수용한다. 패드 구조체(들)은 3D IC 다이와 외부 디바이스들 사이의 전기적 결합을 용이하게 할 수 있다. 패시베이션 층(148)은 예를 들어 이산화규소, 질화규소, 산질화규소, 탄화규소, 일부 다른 유전체 또는 이들의 조합일 수 있다.
도 1b를 참조하면, 도 1의 3D IC 다이의 일부 실시예들의 배치도(100B)가 제공된다. 도시된 바와 같이, 씰 링 구조체(102)는 3D IC(150)를 횡 방향으로 둘러싸고, 3D IC 다이의 주변을 따라 횡 방향으로 연장된다. 3D IC(150)는 도 1a의 제1 및 제2 IC 다이들(104a, 104b)로 규정되고, 복수의 반도체 디바이스들(도시되지 않음) 및 반도체 디바이스들 사이의 상호 연결부로 구성된다. 일부 실시예들에서, 반도체 디바이스들은 능동 및/또는 수동 디바이스들이고/이거나 도 1a의 반도체 기판들(106) 및/또는 도 1a의 상호 연결 구조체들(108) 내에 있다. 예를 들어, 반도체 디바이스들은 도 1a의 반도체 기판들(106) 내에 배치된 절연 게이트 전계 효과 트랜지스터들(insulated-gate field-effect transistors; IGFETs) 또는 금속 산화물 반도체 전계 효과 트랜지스터들(metal-oxide-semiconductor field-effect transistors; MOSFETs)을 포함할 수 있다. 다른 예로서, 반도체 디바이스들은 도 1a의 상호 연결 구조체들(108)에 배치된 금속 절연체 금속(metal-insulator-metal; MIM) 커패시터들, 저항성 랜덤 액세스 메모리(resistive random-access memory; RRAM) 또는 나선형 인덕터들을 포함할 수 있다.
도 2a 내지 도 2d를 참조하면, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들이 링 형상 세그먼트(들)(146)의 전부가 아니라 적어도 하나로부터 생략되는 도 1a의 3D IC 다이의 다른 실시예의 단면도들(200A-200D)이 제공된다.
도 2a 및 도 2b의 각각의 단면도들(200A, 200B)에 의해 도시된 바와 같이, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 4개의 링 형상 세그먼트들 중 3개로부터 생략된다. 특히, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 도 2a의 실시예들에서 제4 링 형상 세그먼트(146d)가 아니라 제1, 제2 및 제3 링 형상 세그먼트들(146a, 146b, 146c)로부터 생략된다. 또한, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 도 2b의 실시예들에서 제1 링 형상 세그먼트(146a)가 아니라 제2, 제3 및 제4 링 형상 세그먼트들(146b, 146c, 146d)로부터 생략된다.
도시되지 않았지만, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 다른 실시예들에서 제3 링 형상 세그먼트(146c)가 아니라 제1, 제2 및 제4 링 형상 세그먼트들(146a, 146b, 146d)로부터 생략될 수 있다. 또한, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 다른 실시예들에서 제2 링 형상 세그먼트(146b)가 아니라 제1, 제3 및 제4 링 형상 세그먼트들(146a, 146c, 146d)로부터 생략될 수 있다.
도 2c의 단면도(200C)에 의해 도시된 바와 같이, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 4개의 링 형상 세그먼트들 중 2개로부터 생략된다. 특히, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 도 2c의 실시예들에서 제2 및 제4 링 형상 세그먼트들(146b, 146d)이 아니라 제1 및 제3 링 형상 세그먼트들(146a, 146c)로부터 생략된다.
도시되지 않았지만, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 다른 실시예들에서 제3 및 제4 링 형상 세그먼트들(146c, 146d)이 아니라 제1 및 제2 링 형상 세그먼트들(146a, 146b)로부터 생략될 수 있다. 또한, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 다른 실시예들에서 제1 및 제4 링 형상 세그먼트들(146a, 146d)이 아니라 제2 및 제3 링 형상 세그먼트들(146b, 146c)로부터 생략될 수 있다. 또한, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 다른 실시예들에서 제1 및 제2 링 형상 세그먼트들(146a, 146b)이 아니라 제3 및 제4 링 형상 세그먼트들(146c, 146d)로부터 생략될 수 있다. 또한, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 다른 실시예들에서 제1 및 제3 링 형상 세그먼트들(146a, 146c)이 아니라 제2 및 제4 링 형상 세그먼트들(146b, 146d)로부터 생략될 수 있다. 또한, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 다른 실시예들에서 제2 및 제3 링 형상 세그먼트들(146b, 146c)이 아니라 제1 및 제4 링 형상 세그먼트들(146a, 146d)로부터 생략될 수 있다.
도 2d의 단면도(200D)에 의해 도시된 바와 같이, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 4개의 링 형상 세그먼트들 중 하나로부터 생략된다. 특히, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 도 2d의 실시예들에서 제1, 제3 및 제4 링 형상 세그먼트들(146a, 146c, 146d)이 아니라 제2 링 형상 세그먼트(146b)로부터 생략된다.
도시되지 않았지만, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 다른 실시예들에서 제2, 제3 및 제4 링 형상 세그먼트들(146b, 146c, 146d)이 아니라 제1 링 형상 세그먼트(146a)로부터 생략된다. 또한, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 다른 실시예들에서 제1, 제2 및 제4 링 형상 세그먼트들(146a, 146b, 146d)이 아니라 제3 링 형상 세그먼트(146c)로부터 생략된다. 또한, HB 링크 층들(138)의 HB 링크들 및 HB 접촉 층들(140)의 HB 접점들은 다른 실시예들에서 제1, 제2 및 제3 링 형상 세그먼트들(146a, 146b, 146c)이 아니라 제4 링 형상 세그먼트(146d)로부터 생략된다.
도 3a 및 도 3b를 참조하면, 씰 링 구조체(102)가 더 많거나 적은 링 형상 세그먼트들을 포함하는 도 1a의 3D IC 다이의 다른 실시예들의 단면도들(300A, 300B)이 제공된다. 이들 실시예들은 예를 들어 또한 도 2a 내지 도 2d의 실시예들과 조합될 수 있다.
도 3a의 단면도(300A)에 의해 도시된 바와 같이, 도 1a의 제1, 제2, 제3 및 제4 링 세그먼트(146a, 146b, 146c, 146d)의 전부가 아니라 하나 이상은 도 1a의 씰 링 구조체(102)로부터 생략된다. 특히, 도 1a의 제3 링 형상 세그먼트(146c)는 생략되지만, 도 1a의 제1, 제2 및 제4 링 세그먼트들(146a, 146b, 146d)은 도 3a의 실시예들에서 남아 있어야 한다.
도시되지 않았지만, 하나 이상의 링 형상 세그먼트들의 다른 조합들은 다른 실시예들에서 도 1a의 씰 링 구조체(102)로부터 생략될 수 있다. 예를 들어, 도 1a의 제1 링 형상 세그먼트(146a)는 생략될 수 있지만, 도 1a의 제2, 제3 및 제4 링 형상 세그먼트들(146b, 146c, 146d)은 남아 있어야 한다. 다른 예로서, 도 1a의 제2 및 제4 링 형상 세그먼트(146b, 146d)는 생략될 수 있지만, 제1 및 제3 링 형상 세그먼트들(146a, 146c)은 남아 있어야 한다.
도 3b의 단면도(300B)에 의해 도시된 바와 같이, 도 1a의 씰 링 구조체(102)는 하나 이상의 부가적인 링형 세그먼트들을 포함한다. 특히, 씰 링 구조체(102)는 제1, 제2, 제3 및 제4 링형 세그먼트들(146a, 146b, 146c, 146d)를 포함하고, 도 3b의 실시예에서 제5 링 형상 세그먼트(146e)를 더 포함한다.
도 4a 내지 도 4c를 참조하면, 패드 구조체들이 씰 링 구조체 바로 위에 배치되는 도 1a의 3D IC 다이의 다른 실시예들의 단면도들(400A-400C)이 제공된다. 이들 실시예들은 예를 들어 또한 도 2a 내지 도 2d의 실시예들 및/또는 도 3a 및 도 3b의 실시예들과 조합될 수 있다.
도 4a의 단면도(400A)에 의해 도시된 바와 같이, 패시베이션 층(148)은 제1 패시베이션 서브 층(148a)과 제1 패시베이션 서브 층(148a) 위에 놓이는 제2 패시베이션 서브 층(148b)을 포함하고, 제1 및 제2 패시베이션 서브 층들(148a, 148b) 사이의 패드 층(402)을 더 포함한다. 제1 및 제2 패시베이션 서브 층들(148a, 148b)은 유전체이고, 예를 들어 이산화규소, 질화규소, 산질화규소, 탄화규소, 일부 다른 유전체 또는 이들의 조합일 수 있다. 또한, 제1 및 제2 패시베이션 서브 층들(148a, 148b)은 동일한 재료 또는 상이한 재료일 수 있다.
패드 층(402)은 씰 링 구조체(102) 바로 위에 있는 하나 이상의 패드 구조체들(404)을 포함한다. 예를 들어, 패드 층(402)은 씰 링 구조체(102) 바로 위에 있는 제1 패드 구조체(404a) 및 제2 패드 구조체(404b)를 포함할 수 있다. 패드 구조체(들)(404)는 각각 패드 영역들(406) 및 비아 영역(408)을 포함한다. 패드 영역(들)(406)은 제1 패시베이션 서브 층(148a) 위에 있고, 제2 패시베이션 서브 층(148b)에 의해 적어도 부분적으로 덮여져 있다. 도시되지 않았지만, 일부 실시예들에서, 제2 패시베이션 서브 층(148b)은 패드 영역(들)(406) 위의 하나 이상의 개구들을 갖고, 각각 패드 영역(들)(406)을 노출시킨다. 비아 영역(들)(408)은 제1 패시베이션 서브 층(148a) 내에 있고, 일부 실시예들에서, 제2 반도체 기판(106b)과 접촉한다. 또한, 비아 영역(들)(408)의 각각은 제1 패시베이션 서브 층(148a)의 상부 표면에 의해 경계 지워지는 상부 경계를 갖고, 제1 패시베이션 서브 층(148a)을 통해 연장된다.
패드 영역(들)(406) 및 비아 영역(들)(408)은 전도성이 있고, 예를 들어, 구리, 알루미늄, 알루미늄 구리, 텅스텐, 일부 다른 도체, 또는 이들의 조합일 수 있다. 일부 실시예들에서, 패드 영역(들)(406)은 비아 영역(들)(408)과 통합되고/되거나 동일한 재료이다. 다른 실시예들에서, 패드 영역(들)(406)은 비아 영역(들)(408)과 완전히 다르고/다르거나 상이한 재료이다. 또한, 일부 실시예들에서, 패드 영역(들)(408)의 각각은 제3 폭(W3)을 가지며, 비아 영역(들)(408)의 각각은 제3 폭(W3)보다 작은 제4 폭(W4)을 갖는다. 제3 폭(W3)은 예를 들어 약 3.6 마이크로미터와 같은 약 3 내지 5 마이크로미터일 수 있고/있거나, 제4 폭(W4)은 예를 들어 약 1.8 마이크로미터와 같은 약 1 내지 2 마이크로미터일 수 있다.
유리하게는, 씰 링 구조체(102) 바로 위에 패드 구조체(들)(404)를 배치하고, 3D IC 바로 위에 부가적인 패드 구조체들을 더 배치함으로써, 3D IC 다이의 최고 사용률이 높고, 3D IC 다이는 작은 풋프린트(footprint)를 가질 수 있다. 예를 들어, 3D IC가 설정된 패드 구조체들의 수에 의존한다고 가정하고, 3D IC의 바로 위에 있는 3D IC 다이의 상부 표면 영역이 설정된 패드 구조체들의 수를 수용하기에 불충분하다고 더 가정한다. 이러한 예에서, 씰 링 구조체(102) 바로 위에 있는 3D IC 다이의 상부 표면 영역을 더 사용함으로써, 3D IC 다이의 풋프린트를 확대시키지 않고 패드 구조체들의 세트를 수용하기에 충분한 상부 표면 영역이 있을 수 있다.
도 4b의 단면도(400B)에 의해 도시된 바와 같이, BTSV(backside through substrate via) 층(410)은 제1 패시베이션 서브 층(148a)과 제2 상호 연결 구조체(108b) 사이에 있다. 또한, BTSV 층(410)은 제2 반도체 기판(106b)을 통해 연장되고 BTSV(412)를 포함한다. BTSV 층(410)은 전도성이 있고, 예를 들어, 구리, 알루미늄, 알루미늄 구리, 텅스텐, 일부 다른 도체, 또는 이들의 조합일 수 있다.
BTSV(412)는 씰 링 구조체(102) 바로 위에 있고, 제2 디바이스 접촉 층(124) 내의 디바이스 접점들 사이에서 횡 방향에 있다. 또한, BTSV(412)는 제2 반도체 기판(106b)을 통해 제1 패드 구조체(404a)로부터 제2 반도체 기판(106b)에 가장 가까운 제2 배선 층으로 연장됨으로써 제1 패드 구조체(404a)를 제2 상호 연결 구조체(108b)에 전기적으로 결합시킨다. 또한, BTSV(412)는 제1 패드 구조체(404a)로부터 제2 배선 층으로 계속 연장되는 측벽들을 갖고, 제5 폭(W5)(예를 들어, 상부 또는 최대 폭)을 더 갖는다. 제5 폭(W5)은 도 4b에 도시된 제3 및 제4 폭들(W3, W4)과 같은 패드 구조체(들)(404)의 폭들보다 작다. 또한, 제5 폭(W5)은 예를 들어 약 1.5 마이크로미터와 같이 약 2 마이크로미터보다 작을 수 있다.
도 4c의 단면도(400C)에 의해 도시된 바와 같이, BTSV(412)의 측벽들이 제1 패드 구조체(404a)로부터 제2 디바이스 접촉 층(124)으로 불연속이도록 BTSV(412)가 이산적으로 가늘어지는 도 4b의 변형이 제공된다. BTSV(412)는 제2 반도체 기판(106b)의 후면 반도체 영역(414)을 포함하고, 제2 반도체 기판(106b)의 상부 표면으로부터 제2 반도체 기판(106b)을 통해 제2 반도체 기판(106b)의 하부 표면으로 연장된다. 또한, BTSV(412)는 제2 ILD 층(118)의 후면 접촉 영역(416)을 포함하고, 제2 반도체 기판(106b)의 하부 표면으로부터 제2 반도체 기판(106b)에 가장 가까운 제2 배선 층으로 연장된다.
후면 반도체 영역(414) 및 후면 접촉 영역(416)은 전도성이 있고, 예를 들어, 구리, 알루미늄, 알루미늄 구리, 텅스텐, 일부 다른 도체, 또는 이들의 조합일 수 있다. 일부 실시예들에서, 후면 반도체 영역(414)은 후면 접촉 영역(416)과 통합되고/되거나 동일한 재료이다. 다른 실시예들에서, 후면 반도체 영역(414)은 후면 접촉 영역(416)과 완전히 다르고/다르거나 상이한 재료이다. 또한, 후면 반도체 영역(414)은 제6 폭(W6)을 갖고, 후면 접촉 영역(416)은 제6 폭(W6)보다 작은 제7 폭(W7)을 갖는다. 제6 폭(W6)은 예를 들어 약 3.4 마이크로미터와 같이 3 내지 5 마이크로미터일 수 있다. 제7 폭(W7)은 예를 들어 약 2.4 마이크로미터와 같이 1 내지 3 마이크로미터일 수 있다.
단일 BTSV/패드 구조체 쌍이 도 4b 및 도 4c에 도시되어 있지만, 하나 이상의 부가적인 BTSV/패드 구조체 쌍들이 씰 링 구조체(102) 바로 위에 배치되고, 도 4b 또는 도 4c에서 설명된 바와 같이 개별적으로 구성될 수 있다는 것이 이해되어야 한다. 예를 들어, 부가적인 BTSV/패드 구조체 쌍들은 횡 방향으로 이격되어 씰 링 구조체(102) 바로 위에 링으로 배치될 수 있다.
도 5를 참조하면, 3D IC(150)가 씰 링 구조체(102)에 의해 둘러싸인 것으로 도시되는 도 1a의 3D IC 다이의 더욱 상세한 일부 실시예들의 단면도(500)가 제공된다. 이들 실시예들은 예를 들어 또한 도 2a 내지 도 2d의 실시예들, 도 3a 및 도 3b의 실시예들, 도 4a 내지 도 4c의 실시예들 또는 이들의 조합과 조합될 수 있다.
도시된 바와 같이, 3D IC(150)는 반도체 기판들(106) 사이에 분포되고, 상호 연결 구조체들(108) 및 HB 구조체들(132)에 의해 규정된 전도성 경로들과 서로 전기적으로 결합된 하나 이상의 반도체 디바이스들(502)을 포함한다. 반도체 디바이스들(502)은 예를 들어 MOSFET들, IGFET들, MIM 커패시터들, 플래시 메모리 셀들 등일 수 있다. 또한, 일부 실시예들에서, 반도체 디바이스들(502) 사이에 전기적 절연(electrical isolation)을 제공하기 위해 반도체 기판들(106) 내에 절연 영역들(504)이 배치된다. 절연 영역들(504)은 예를 들어 STI(shallow trench isolation) 영역들 또는 DTI(deep trench isolation) 영역들일 수 있다.
도 6 내지 도 13, 도 14a 내지 도 14c, 도 15a 내지 도 15c 및 도 16a 내지 도 16d를 참조하면, 일련의 단면도들(600-1300, 1400A-1400C, 1500A-1500C, 1600A-1600D)은 씰 링 구조체(102)로 3D IC 다이를 제조하기 위한 방법의 일부 실시예를 도시한다(예를 들어, 도 12 참조). 3D IC 다이는 제1 IC 다이(104a)와, 제1 IC 다이(104a) 위에 배치되고 제1 IC 다이(104a)에 하이브리드 결합된 제2 ID 다이(104b)(예를 들어, 도 11 참조)를 포함한다. 또한, 씰 링 구조체(102)는 제1 IC 다이(104a)의 제1 씰 링 하부 구조체(102a)(예를 들어, 도 7 참조) 및 제2 IC 다이(104b)의 제2 씰 링 하부 구조체(102b)(예를 들어, 도 11 참조)로 구성된다.
도 6 내지 도 10의 단면도들(600-1000)에 의해 도시된 바와 같이, 제1 IC 다이(104a)는 제1 씰 링 구조체(102a)로 형성된다. 특히, 도 6의 단면도(600)에 의해 도시된 바와 같이, 한 쌍의 제1 ILD 층들(110a)은 제1 반도체 기판(106a) 위에 형성된다. 예를 들어, 제1 ILD 층들(110a)의 하부 층은 제1 반도체 기판(106a)을 덮도록 형성되고, 제1 ILD 층들(110a)의 상부 층은 후속하여 하부 층을 덮도록 형성된다. 제1 ILD 층들(110a)은 적층되어 형성되고, 예를 들어 기상 증착(예를 들어, 화학적 또는 물리적 기상 증착), 원자 층 증착, 열 산화, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 또한, 제1 ILD 층(110a)은 예를 들어 이산화규소, 낮은 κ 유전체저, 일부 다른 유전체 등으로 형성될 수 있다.
일부 실시예들에서, 에칭 중지 층(etch stop layer)(도시되지 않음)은 제1 ILD 층들(110a) 사이에 형성된다. 에칭 중지 층은 제1 ILD 층들(110a)과 상이한 재료이고, 예를 들어 질화규소일 수 있다. 또한, 일부 실시예들에서, 제1 ILD 층들(110a)은 함께 통합되고/되거나 동일한 재료이다. 예를 들어, 제1 ILD 층(110a)은 동일한 증착 또는 성장의 상이한 영역들일 수 있다.
도 7의 단면도(700)에 의해 도시된 바와 같이, 제1 배선 층(112a) 및 제1 디바이스 접촉 층(116)은 각각 제1 ILD 층들(110a) 내에 형성된다. 예를 들어, 제1 배선 층(112a)은 제1 ILD 층(110a)의 상부 층 내에 함몰되어 형성될 수 있고, 제1 디바이스 접촉 층(116)은 제1 ILD 층들(110a)의 하부 층을 통해 제1 배선 층(112a)으로부터 제1 반도체 기판(106a)으로 연장되어 형성될 수 있다. 또한, 제1 배선 층(112a) 및 제1 디바이스 접촉 층(116)에는 제1 씰 링 하부 구조체(102a)의 패턴이 형성된다.
일부 실시예들에서, 제1 배선 층(112a) 및 제1 디바이스 접촉 층(116)을 형성하기 위한 프로세스는 제1 배선 층(112a)의 패턴으로 상부 층 내에 제1 개구들을 형성하도록 제1 ILD 층들(110a)의 상부 층으로 제1 선택적 에칭을 수행하는 단계를 포함한다. 제1 선택적 에칭은 예를 들어 제1 ILD 층들(110a) 사이의 에칭 중지 층 상에서 중지할 수 있다. 그 후, 제2 선택적 에칭은 제1 디바이스 접촉 층(116)의 패턴으로 하부 층 내에 제2 개구들을 형성하도록 제1 ILD 층들(110a)의 하부 층으로 수행된다. 제1 및 제2 개구들을 채우는 전도성 층이 형성되고, 전도성 층의 상부 또는 최상부 표면을 상부 층의 상부 또는 최상부 표면과 동일 높이에 있도록 평탄화가 수행되어, 제1 배선 층(112a) 및 제1 디바이스 접촉 층(116)이 전도성 층으로부터 형성된다. 제1 및 제2 선택적 에칭들은 예를 들어 포토리소그래피에 의해 선택적으로 수행될 수 있고/있거나, 평탄화는 예를 들어 화학적 기계적 연마(chemical mechanical polish; CMP)에 의해 수행될 수 있다.
도 6 및 도 7의 동작이 제1 배선 층(112a) 및 제1 디바이스 접촉 층(116)을 형성하기 위한 이중 다마신형(damascene-like) 프로세스를 도시하고 설명하지만, 다른 실시예들에서 제1 배선 층(112a) 및 제1 디바이스 접촉 층(116)을 형성하도록 단일 다마신형 프로세스가 대안적으로 채용될 수 있다. 이중 다마신형 프로세스 및 단일 다마신형 프로세스는 각각 구리에 한정되지 않는 이중 다마신 및 단일 다마신 프로세스들이다.
도 8의 단면도(800)에 의해 도시된 바와 같이, 도 6 및 도 7의 동작들은 한 번 이상 반복된다. 이와 같이, 제1 ILD 층들(110b)의 하나 이상의 부가적인 쌍들은 제1 반도체 기판(106a) 위에 적층되어 형성되며, 이들 쌍들의 각각은 부가적인 제1 배선 층(112b)과 제1 배선간 비아 층(114a)을 수용한다. 총체적으로, 제1 ILD 층들(110a, 110b), 제1 배선 층들(112a, 112b), 제1 디바이스 접촉 층(116) 및 하나 이상의 제1 배선간 비아 층들(114a)은 제1 상호 연결 구조체(108a)를 규정한다.
도 9의 단면도(900)에 의해 도시된 바와 같이, 한 쌍의 제1 HB 유전체 층들(136a)은 제1 상호 연결 구조체(108a) 위에 형성된다. 예를 들면, 제1 HB 형 유전체 층(136a)의 하부 층은 제1 상호 연결 구조체(108a)을 덮도록 형성되고, 제1 HB 형 유전체 층(136a)의 상부 층은 후속하여 하부 층을 덮도록 형성된다. 제1 HB 유전체 층(136a)은 예를 들어 도 6의 제1 ILD 층들(110a)에 대해 설명한 것과 동일한 방식 또는 유사한 방식으로 형성될 수 있다.
일부 실시예들에서, 에칭 중지 층(도시되지 않음)은 제1 HB 유전체 층(136a) 사이에 형성된다. 에칭 중지 층은 제1 HB 유전체 층(136a)과 상이한 재료이고, 예를 들어 질화규소일 수 있다. 또한, 일부 실시예들에서, 제1 HB 유전체 층(136a)은 함께 통합되고/되거나 동일한 재료이다. 예를 들어, 제1 HB 유전체 층(136a)은 동일한 증착 또는 성장의 상이한 영역들일 수 있다.
도 10의 단면도(1000)에 의해 도시된 바와 같이, 제1 HB 링크 층(138a) 및 제1 HB 접촉 층(140a)은 각각 제1 HB 유전체 층(136a) 내에 형성된다. 예를 들어, 제1 HB 접촉 층(138a)은 제1 HB 유전체 층(136a)의 상부 층 내에 함몰되어 형성될 수 있고, 제1 HB 접촉 층(140a)은 제1 HB 링크 층(138a)으로부터 제1 HB 유전체 층(136a)의 하부 층을 통해 제1 상호 연결 구조체(108a)로 연장되도록 형성될 수 있다. 또한, 제1 HB 링크 층(138a) 및 제1 HB 접촉 층(140a)은 제1 씰 링 하부 구조체(102a)의 패턴으로 형성된다. 총체적으로, 제1 HB 유전체 층(136a), 제1 HB 링크 층(138a) 및 제1 HB 접촉 층(140a)은 제1 HB 구조체(132a)를 규정한다.
일부 실시예들에서, 제1 HB 링크 층(138a) 및 제1 HB 접촉 층(140a)을 형성하기 위한 프로세스는 도 7의 제1 배선 층(112a) 및 제1 디바이스 접촉 층(116)에 대해 설명된 것과 동일한 방식 또는 유사한 방식으로 수행된다. 도 9 및 도 10의 동작이 제1 HB 링크 층(138a) 및 제1 HB 접촉 층(140a)을 형성하기 위한 이중 다마신형 프로세스를 도시하지만, 다른 실시예들에서 제1 HB 링크 층(138a) 및 제1 HB 접촉 층(140a)을 형성하도록 단일 다마신형 프로세스가 대안적으로 채용될 수 있다.
도 11의 단면도(1100)에 의해 도시된 바와 같이, 제2 IC 다이(104b)에는 제2 씰 링 하부 구조체(102b)가 형성된다. 제2 IC 다이(104b)는 도 6 내지 도 10에서 제1 IC 다이(104a)에 대해 설명된 것과 동일한 방식 또는 유사한 방식으로 형성된다. 이와 같이, 제2 IC 다이(104b)는 제2 반도체 기판(106b) 위의 제2 상호 연결 구조체(108b)를 포함하고, 제2 상호 연결 구조체(108b) 위의 제2 HB 구조체(132b)를 더 포함한다. 제2 상호 연결 구조체(108b)는 한 쌍의 제2 ILD 층들(118a) 뿐만 아니라, 각각 제2 ILD 층들(118a) 내의 제2 배선 층(120a) 및 제2 디바이스 접촉 층(124)을 포함한다. 또한, 제2 상호 연결 구조체(108b)는 제2 반도체 기판(106b) 위에 적층된 제2 ILD 층들(118b)의 하나 이상의 부가적인 쌍들을 포함하고, 이들 쌍들의 각각은 부가적인 제2 배선 층(120b)과 제2 배선간 비아 층(122a)을 수용한다. 제2 HB 구조체(132b)는 한 쌍의 제2 HB 유전체 층들(136b) 뿐만 아니라, 각각 제2 HB 유전체 층들(136b) 내의 제2 HB 링크 층(138b) 및 제2 HB 접촉 층(140b)을 포함한다.
도 12의 단면도(1200)에 의해 도시된 바와 같이, 제1 및 제2 HB 구조체들(132a, 132b)이 HB를 규정하기 위해 인터페이스하도록 제2 IC 다이(104b)는 제1 IC 다이(104a)에 플립되어 결합(bond)된다. HB는 제1 및 제2 HB 유전체 층(136a, 136b) 사이의 유전체 대 유전체 결합을 포함한다. 또한, HB는 제1 및 제2 HB 링크 층들(138a, 138b) 사이의 도체 대 도체 결합을 포함한다. 총체적으로, 제1 및 제2 씰 링 하부 구조체(102a, 102b)는 씰 링 구조체(102)를 규정한다. 제2 IC 다이(104b)를 제1 IC 다이(104a)에 결합하기 위한 프로세스는 예를 들어 융해 결합(fusion bonding) 프로세스 및/또는 금속 결합 프로세스를 포함할 수 있다.
도 13의 단면도(1300)에 의해 도시된 바와 같이, 제2 반도체 기판(106b)을 두께(Tb)로 얇게 하기 위해 제2 반도체 기판(106b)으로 평탄화가 수행된다. 평탄화는 예를 들어 CMP 및/또는 에치 백(etch back)에 의해 수행될 수 있다.
또한 도 13의 단면도(1300)에 의해 도시된 바와 같이, 패시베이션 층(148)이 제2 IC 다이(104)를 덮도록 형성된다. 패시베이션 층(148)은 예를 들어 기상 증착(예를 들어, 화학적 또는 물리적 기상 증착), 원자 층 증착, 열 산화, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 또한, 패시베이션 층(148)은 예를 들어 이산화규소, 질화규소, 일부 다른 유전체, 이들의 조합 등으로 형성될 수 있다.
도 14a 내지 도 14c의 단면도(1400A-1400C)에 의해 도시된 바와 같이, 일부 실시예에서, 하나 이상의 패드 구조체들(404)(예를 들어, 도 14b 및 도 14c 참조)은 패시베이션 층(148)에 형성된다. 특히, 도 14a의 단면도(1400A)에 의해 도시된 바와 같이, 제2 반도체 기판(106b)으로 평탄화를 수행한 후에 패시베이션 층(148)의 제1 패시베이션 서브 층(148a)은 제2 IC 다이(104b)를 덮도록 형성된다. 제1 패시베이션 서브 층(148a)은 예를 들어 기상 증착(예를 들어, 화학적 또는 물리적 기상 증착), 원자 층 증착, 열 산화, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 또한, 제1 패시베이션 서브 층(148a)은 예를 들어 이산화규소, 질화규소, 일부 다른 유전체, 이들의 조합 등으로 형성될 수 있다.
또한 도 14a의 단면도(1400A)에 의해 도시된 바와 같이, 씰 링 구조체(102) 바로 위에 하나 이상의 패드 개구들(1402)을 형성하기 위해 제1 패시베이션 서브 층(148a)으로 선택적 에칭이 수행된다. 패드 개구(들)(1402)는 패드 구조체(들)(404)에 대응하고(예를 들어, 도 14b 및 도 14c 참조), 제1 패시베이션 서브 층(148a)을 통해 제2 반도체 기판 (106b)의 후면으로 연장된다. 또한, 패드 개구(들)(1402)는 각각 예를 들어 약 1-3 마이크로미터 일 수 있는 폭(W3)을 갖는다. 선택적 에칭은 예를 들어 포토리소그래피에 의해 선택적으로 수행될 수 있다.
도 14b의 단면도(1400B)에 의해 도시된 바와 같이, 패드 층(402)은 패드 개구(들)(1402)를 채우고 제1 패시베이션 서브 층(148a)을 덮도록 형성된다. 패드 층(402)은 예를 들어 기상 증착, 원자 층 증착, 전기 화학 도금, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 또한, 패드 층(402)은 전도성이 있고, 예를 들어, 알루미늄, 구리, 알루미늄 구리, 일부 다른 전도성 재료, 또는 이들의 조합 등으로 형성될 수 있다.
또한 도 14b의 단면도(1400B)에 의해 도시된 바와 같이, 씰 링 구조체(102) 바로 위에 패드 구조체(들)(404)를 규정하기 위해 패드 층(402)으로 선택적 에칭이 수행된다. 예를 들어, 선택적 에칭은 제1 패드 구조체(404a) 및 제2 패드 구조체(404b)를 규정할 수 있다. 선택적 에칭은 예를 들어 포토리소그래피에 의해 선택적으로 수행될 수 있다. 패드 구조체(들)(404)는 각각 제1 패시베이션 서브 층(148a) 위의 패드 영역(406)을 포함하고, 패드 구조체(들)(404)의 각각은 패드 개구(들)(1402) 중 대응하는 패드 개구를 채우는 비아 영역(408)을 포함한다(예를 들어, 도 14a 참조). 패드 영역(406)은 예를 들어 약 3 내지 5 마이크로미터일 수 있는 폭(W3)을 갖고, 비아 영역(408)은 패드 개구(들)(1402)와 동일한 폭(W4)을 갖는다.
도시되지 않았지만, 대안적 실시예들에서, 패드 층(402)의 상부 또는 최상부 표면을 제1 패시베이션 서브 층(148a)의 상부 또는 최상부 표면과 동일 높이에 있고, 비아 영역(들)(408)을 형성하도록 평탄화(예를 들어, CMP)가 수행될 수 있다. 그 후, 다른 패드 층(도시되지 않음)은 패드 층(402) 및 제1 패시베이션 서브 층(148a) 위에 형성되고, 후속하여 패드 영역(들)(406)을 형성하기 위해 선택적 에칭에 의해 패터닝될 수 있다. 다른 패드 층은 전도성이 있고, 예를 들어 패드 층(402)과 동일한 재료 또는 상이한 재료일 수 있다.
도 14c의 단면도(1400C)에 의해 도시된 바와 같이, 패시베이션 층(148)의 제2 패시베이션 서브 층(148b)은 제1 패시베이션 서브 층(148a) 및 패드 층(402)을 덮도록 형성된다. 제2 패시베이션 서브 층(148b)은 예를 들어 기상 증착(예를 들어, 화학적 또는 물리적 기상 증착), 원자 층 증착, 열 산화, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 또한, 제2 패시베이션 서브 층(148b)은 예를 들어 이산화규소, 질화규소, 일부 다른 유전체, 이들의 조합 등으로 형성될 수 있다.
도 15a 내지 도 15c의 단면도(1500A-1500C)에 의해 도시된 바와 같이, 일부 실시예들에서, BTSV(예를 들어, 도 15b 및 15c 참조)는 제2 반도체 기판(106b)을 통해 연장되어 형성된다. 특히, 도 15a의 단면도(1500A)에 의해 도시된 바와 같이, BTSV 개구(1502)를 형성하기 위해 제2 반도체 기판(106b) 및 제2 ILD 층(118a) 내로 선택적 에칭이 수행된다. BTSV 개구(1502)는 씰 링 구조체(102) 바로 위에 형성되고, 제2 디바이스 접촉 층(124) 내의 이웃하는 한 쌍의 디바이스 접점들 사이에서 횡 방향으로 형성된다. 또한, BTSV 개구(1502)는 제2 반도체 기판(106b)에 가장 가까운 제2 배선 층(120a)으로 연장되어, 제2 배선 층(120a)을 노출시키도록 형성된다. BTSV 개구(1502)는 예를 들어, 약 1 내지 3 마이크로미터, 예를 들어 약 2 마이크로미터 미만일 수 있는 폭(W5)을 갖는다. 선택적 에칭은 예를 들어 포토리소그래피에 의해 선택적으로 수행될 수 있다.
도 15b의 단면도(1500B)에 의해 도시된 바와 같이, BTSV 층(410)은 BTSV 개구(1502)를 채우는 BTSV(412)로 형성된다(예를 들어, 도 15a 참조). BTSV 층(410)은 전도성이 있고, 예를 들어, 알루미늄, 구리, 알루미늄 구리, 일부 다른 전도성 재료, 이들의 조합 등으로 형성될 수 있다.
일부 실시예들에서, BTSV 층(410)을 형성하기 위한 프로세스는 BTSV 개구(1502)를 채우고 제2 반도체 기판(106b)을 덮는 BTSV 층(410)을 형성하는 단계를 포함한다. BTSV 층(410)은 예를 들어, 기상 증착, 원자 층 증착, 전기 화학적 도금, 일부 다른 성장 또는 증착 프로세스, 또는 이들의 조합에 의해 형성될 수 있다. 그 후, BTSV 층(410)의 상부 또는 최상부 표면을 제2 반도체 기판(106b)의 상부 또는 최상부 표면과 동일 높이에 있도록 평탄화가 BTSV 층(410)으로 수행되어, BTSV(410)를 형성한다. 평탄화는 예를 들어 CMP에 의해 수행될 수 있다.
도 15c의 단면도(1500C)에 의해 도시된 바와 같이, 패시베이션 층(148)은 제2 반도체 기판(106b) 및 BTSV 층(410)을 덮도록 형성된다. 패시베이션 층(148)은 제1 패시베이션 서브 층(148a) 및 제1 패시베이션 서브 층(148a) 위의 제2 패시베이션 서브 층(148b)을 포함한다. 또한, 패드 층(402)은 제1 및 제2 패시베이션 서브 층들(148a, 148b) 사이에 형성된다. 패드 층(402)은 제1 패시베이션 서브 층(148a)을 오버행(overhang)하여 제1 패시베이션 서브 층(148a)을 통해 BTSV(412)로 연장되는 제1 패드 구조체(404a)를 포함한다. 패시베이션 층(148) 및 패드 층(402)을 형성하기 위한 프로세스는 예를 들어 도 14a 내지 도 14c에서 상술한 바와 같을 수 있다.
도 16a 내지 도 16d의 단면도들(1600A-1600D)에 의해 도시된 바와 같이, BTSV의 대안적 실시예들은 제2 반도체 기판(106b)을 통해 연장되어 형성된다. 특히, 도 16a의 단면도(1600A)에 의해 도시된 바와 같이, 후면 반도체 개구(1602)를 형성하기 위해 제2 반도체 기판(106b) 내로 제1 선택적 에칭이 수행된다. 후면 반도체 개구(1602)는 씰 링 구조체(102) 바로 위에 형성되고 제2 ILD 층(118a)으로 연장된다. 후면 반도체 개구(1602)는 예를 들어 약 2 내지 5 마이크로미터, 예를 들어 약 3.4 마이크로미터 미만일 수 있는 폭(W6)을 갖는다. 제1 선택적 에칭은 예를 들어 포토리소그래피에 의해 선택적으로 수행될 수 있다.
중요하게는, 상술한 실시예들 중 일부는 후면 반도체 개구(1602)에 대응하는 제2 IC 다이(104b)의 영역 바로 아래에 디바이스 접점을 갖는 것으로서 제2 디바이스 접촉 층(124)을 도시한다. 본 실시예들 중 일부에서, 디바이스 접점은 생략된다.
도 16b의 단면도(1600B)에 의해 도시된 바와 같이, 씰 링 구조체(102) 바로 위에 후면 접촉 개구(1604)를 형성하도록 제2 ILD 층(118a) 및 제2 디바이스 접촉 층(124) 내로 제2 선택적 에칭이 수행된다. 또한, 후면 접촉 개구(1604)는 제2 반도체 기판(106b)에 가장 가까운 제2 배선 층(120a)으로 연장되어, 제2 배선 층(120a)을 노출시키도록 형성된다. 후면 접촉 개구(1604)는 후면 반도체 개구(1602)의 폭보다 작은 폭(W7)을 갖는다. 폭(W7)은 예를 들어 약 1 내지 3 마이크로미터, 예를 들어 약 2.4 마이크로미터일 수 있다. 제2 선택적 에칭은 예를 들어 포토리소그래피에 의해 선택적으로 수행될 수 있다.
도 16c의 단면도(1600C)에 의해 예시된 바와 같이, BTSV 층(410)은 후면 반도체 개구(1602)(예를 들어, 도 16b 참조) 및 후면 접촉 개구(1604)(예를 들어, 도 16b 참조)를 채우는 BTSV(412)로 형성된다. BTSV 층(410)은 전도성이 있고, 예를 들어 알루미늄, 구리, 알루미늄 구리, 일부 다른 전도성 재료, 이들의 조합 등으로 형성될 수 있다. BTSV 층(410)은 예를 들어 도 15b에서 설명된 바와 같이 형성될 수 있다.
도 16d의 단면도(1600D)에 의해 도시된 바와 같이, 패시베이션 층(148)은 제2 반도체 기판(106b) 및 BTSV 층(410)을 덮도록 형성된다. 패시베이션 층(148)은 제1 패시베이션 서브 층(148a) 및 제1 패시베이션 서브 층(148a) 위의 제2 패시베이션 서브 층(148b)을 포함한다. 또한, 패드 층(402)은 제1 및 제2 패시베이션 서브 층들(148a, 148b) 사이에 형성된다. 패드 층(402)은 제1 패시베이션 서브 층(148a)을 오버행하여 제1 패시베이션 서브 층(148a)을 통해 BTSV(412)로 연장되는 제1 패드 구조체(404a)를 포함한다. 패시베이션 층(148) 및 패드 층(402)을 형성하기 위한 프로세스는 예를 들어 도 14a 내지 도 14c에서 상술한 바와 같을 수 있다.
도 17을 참조하면, 도 6 내지 도 13, 도 14a 내지 도 14c, 도 15a 내지 도 15c 및 도 16a 내지 도 16d의 방법의 일부 실시예들의 흐름도(1700)가 제공된다.
1702에서, 제1 씰 링 구조체를 갖는 제1 IC 다이가 형성된다. 예를 들어, 도 6 내지 도 10을 참조한다. 1702a에서, 제1 상호 연결 구조체는 제1 반도체 기판 위에 형성된다. 제1 상호 연결 구조체는 제1 씰 링 구조체를 부분적으로 규정하는 제1 배선 층들 및 제1 비아 층들의 교번 적층으로 형성된다. 예를 들어, 도 6 내지 도 8을 참조한다. 1702b에서, 제1 HB 구조체가 제1 상호 연결 구조체 위에 형성된다. 제1 HB 구조체는 제1 HB 접촉 층 및 제1 HB 접촉 층 위의 제1 HB 링크 층으로 형성된다. 또한, 제1 HB 접촉 층 및 제1 HB 링크 층은 제1 씰 링 구조체를 부분적으로 규정한다. 예를 들어, 도 9 및 도 10을 참조한다.
1704에서, 제2 씰 링 구조체를 갖는 제2 IC 다이가 형성된다. 예를 들어, 도 11을 참조한다. 1704a에서, 제2 상호 연결 구조체는 제2 반도체 기판 위에 형성된다. 제2 상호 연결 구조체는 제2 씰 링 구조체를 부분적으로 규정하는 제2 배선 층들 및 제2 비아 층들의 교번 적층으로 형성된다. 예를 들어, 도 11을 참조한다. 1704b에서, 제2 HB 구조체가 제2 상호 연결 구조체 위에 형성된다. 제2 HB 구조체는 제2 HB 접촉 층 및 제2 HB 접촉 층 위의 제2 HB 링크 층으로 형성된다. 또한, 제2 HB 접촉 층 및 제2 HB 링크 층은 제2 씰 링 구조체를 부분적으로 규정한다. 예를 들어, 도 11을 참조한다.
1706에서, 제2 씰 링 구조체가 제1 및 제2 HB 구조체들 사이의 HB 인터페이스에서 제1 씰 링 구조체 바로 위에 있고, 제1 씰 링 구조체와 접촉하도록 제2 IC 다이는 제1 IC 다이에 플립되어 결합된다. 예를 들어 도 12를 참조한다.
1708에서, 패시베이션 층은 제2 반도체 기판 위에 형성된다. 예를 들어 도 13을 참조한다. 일부 실시예에서, 패시베이션 층을 형성하기 전에 제2 반도체 기판을 세선화(thinning)한다. 세선화는 예를 들어 CMP와 같은 평탄화에 의해 수행될 수 있다.
도 18a 내지 도 18c를 참조하면, 도 17에서 1706 후에 수행될 수 있는 방법의 다양한 실시예들의 흐름도들(1800A-1800C)이 제공된다. 방법의 다양한 실시예들은, 예를 들어, 제2 IC 다이 위에 후면 구조체를 형성하기 위해 도 17의 1708 대신에 또는 1708과 동시에 수행될 수 있다.
도 18a의 흐름도(1800A)에 의해 도시된 바와 같이, 패드 구조체는 제2 반도체 기판 위에 형성된다. 1802에서, 제1 패시베이션 층은 제2 반도체 구조체 위에 형성된다. 예를 들어 도 14a를 참조한다. 1804에서, 제1 패시베이션 층을 통해 연장되고, 제1 및 제2 씰 링 구조체 바로 위의 제2 반도체 기판을 노출시키는 패드 개구를 형성하기 위해 제1 패시베이션 층 내로 에칭이 수행된다. 예를 들어 도 14a를 참조한다. 1806에서, 패드 구조체는 패드 개구를 채우고, 제1 패시베이션 층을 오버행하여 형성된다. 예를 들어 도 14b를 참조한다. 예를 들어, 패드 구조체를 형성하는 단계는 제1 패시베이션 층을 덮고 패드 개구를 채우는 패드 층을 형성하는 단계를 포함할 수 있고, 패드 구조체를 패드 층에 규정하기 위해 패드 층을 패터닝하는 단계를 더 포함할 수 있다. 1808에서, 제2 패시베이션 층은 패드 구조체 및 제1 패시베이션 층을 덮도록 형성된다. 예를 들어 도 14c를 참조한다.
도 18b의 흐름도(1800B)에 의해 도시된 바와 같이, 연속적 측벽들을 갖는 TSV는 제2 IC 다이 위에 형성되고, 패드 구조체는 후속하여 형성된다. 1810에서, 제2 상호 연결 구조체 내의 배선 층을 노출시키고, 제1 및 제2 씰 링 구조체 바로 위에 있는 TSV 개구를 형성하기 위해 제2 반도체 기판 및 제2 상호 연결 구조체 내로 제1 에칭이 수행된다. 예를 들어, 도 15a를 참조한다. 1812에서, TSV는 TSV 개구 내에서 제1 및 제2 씰 링 구조체 바로 위에 형성된다. 예를 들어 도 15b를 참조한다. 예를 들어, TSV를 형성하는 단계는 제2 반도체 기판을 덮고, 비아 개구를 채우는 TSV 층을 형성하는 단계를 포함할 수 있고, TSV를 규정하기 위해 패드 층의 최상부 표면을 제2 반도체 기판의 최상부 표면과 동일 높이에 위치시키는 단계를 더 포함할 수 있다. 1802에서, 제1 패시베이션 층은 제2 반도체 구조체 및 TSV 위에 형성된다. 예를 들어, 도 15c를 참조한다. 1805에서, 패드 구조체는 제1 패시베이션 층을 오버행하고, 제1 패시베이션 층을 통해 TSV 바로 위로 연장되도록 형성된다. 예를 들어, 도 15c를 참조한다. 패드 구조체는 도 18a의 1804 및 1806에서 설명된 바와 같이 형성될 수 있다. 1808에서, 제2 패시베이션 층은 패드 구조체 및 제1 패시베이션 층을 덮도록 형성된다. 예를 들어, 도 15c를 참조한다.
도 18c의 흐름도(1800C)에 의해 도시된 바와 같이, TSV가 불연속 측벽들로 형성되는 도 18b의 변형이 제공된다. 1810a에서, 제1 및 제2 씰 링 구조체 바로 위에서 제2 상호 연결 구조체를 노출시키기 위해 제2 반도체 기판을 통해 연장되는 반도체 개구를 형성하도록 제2 반도체 기판 내로 제1 에칭이 수행된다. 예를 들어, 도 16a를 참조한다. 1810b에서, 제1 개구를 통해, 제2 상호 연결 구조체 내의 배선 층을 노출시키는 접촉 개구를 형성하도록 제2 상호 연결 구조체 내로 제2 에칭이 수행된다. 예를 들어, 도 16b를 참조한다. 1812에서, TSV는 제1 및 제2 씰 링 구조체 바로 위에서 반도체 및 접촉 개구 내에 형성된다. 예를 들어, 도 16c를 참조한다. 그 후, 1802, 1805 및 1808은 도 18b에서 설명된 바와 같이 수행된다. 예를 들어, 도 16d를 참조한다.
도 17 및 도 18a 내지 도 18c의 흐름도(1700, 1800A-1800C)는 본 명세서에서 일련의 동작들 또는 이벤트들로서 도시되고 설명되지만, 이러한 동작들 또는 이벤트들의 도시된 순서는 제한적 의미로 해석되지 않아야 하는 것이 이해될 것이다. 예를 들어, 일부 동작은 본 명세서에서 도시되고/되거나 설명된 것을 제외하고 다른 동작들 또는 이벤트들과 상이한 순서로 발생하고/하거나 동시에 발생할 수 있다. 또한, 도시된 모든 동작들이 본 명세서에서의 설명의 하나 이상의 양상들 또는 실시예들을 구현하는데 필요로 될 수 있는 것은 아니고, 본 명세서에 도시된 하나 이상의 동작들은 하나 이상의 별개의 동작들 및/또는 단계들에서 수행될 수 있다.
상술한 견지에서, 본 출원의 일부 실시예는 3D IC 다이를 제공한다. 제1 IC 다이는 제1 반도체 기판, 제1 반도체 기판 위의 제1 상호 연결 구조체, 및 제1 상호 연결 구조체 위의 제1 HB 구조체를 포함한다. 제1 HB 구조체는 HB 링크 층과, HB 링크 층으로부터 제1 상호 연결 구조체로 연장되는 HB 접촉 층을 포함한다. 제2 IC 다이는 제1 IC 다이 위에 있다. 제2 IC 다이는 제2 반도체 기판, 제2 HB 구조체, 및 제2 반도체 기판과 제2 HB 구조체 사이의 제2 상호 연결 구조체를 포함한다. 제2 HB 구조체는 HB 인터페이스에서 제1 HB 구조체와 접촉한다. 씰 링 구조체는 제1 및 제2 IC 다이들 내에 있다. 씰 링 구조체는 제1 반도체 기판으로부터 제2 반도체 기판으로 연장된다. 또한, 씰 링 구조체는 부분적으로 HB 접촉 층에 의해 규정된다.
또한, 본 출원의 다른 실시예들은 3D IC 다이를 제조하기 위한 방법을 제공한다. 제1 씰 링 구조체를 갖는 제1 IC 다이가 형성된다. 제1 IC 다이를 형성하는 단계는 제1 반도체 기판 위의 제1 상호 연결 구조체, 제1 상호 연결 구조체 위의 제1 HB 접촉 층, 및 제1 HB 접촉 층 위의 제1 HB 링크 층을 형성하는 단계를 포함한다. 제1 상호 연결 구조체, 제1 HB 접촉 층 및 제1 HB 링크 층은 제1 씰 링 구조체를 규정하도록 형성된다. 제2 씰 링 구조체를 갖는 제2 IC 다이가 형성된다. 제2 IC 다이를 형성하는 단계는 제2 반도체 기판 위의 제2 상호 연결 구조체, 제2 상호 연결 구조체 위의 제2 HB 접촉 층, 및 제2 HB 접촉 층 위의 제2 HB 링크 층을 형성하는 단계를 포함한다. 제2 상호 연결 구조체, 제2 HB 접촉 층 및 제2 HB 링크 층은 제2 씰 링 구조체를 규정하도록 형성된다. 제2 씰 링 구조체가 제1 및 제2 HB 링크 층들 사이의 HB 인터페이스에서 제1 씰 링 구조체 바로 위에 있고 접촉하도록 제2 IC 다이는 제1 IC 다이에 플립되어 결합된다.
또한, 본원의 다른 실시예들은 다른 3D IC 다이를 제공한다. 제2 IC 다이는 제1 IC 다이 위에 있다. 제1 및 제2 IC 다이들은 각각의 반도체 기판들, 반도체 기판들 사이의 각각의 상호 연결 구조체들, 및 상호 연결 구조체들 사이의 각각의 HB 구조체들을 포함한다. 상호 연결 구조체들은 배선 층들과 비아 층들의 교번 적층들을 포함한다. HB 구조체들은 각각의 HB 유전체 층들, 각각의 HB 링크 층들 및 각각의 HB 접촉 층들을 포함한다. HB 유전체 층들은 제1 및 제2 IC 다이들 사이의 HB 인터페이스에서 접촉한다. HB 링크 층들은 HB 유전체 층들 내에 있고, HB 인터페이스에서 접촉한다. HB 접촉 층들은 각각 HB 링크 층들로부터 상호 연결 구조체들로 각각 연장된다. 전도성 씰 링 구조체는 제1 및 제2 IC 다이들 내에 있다. 전도성 씰 링 구조체는 제1 및 제2 IC 다이들의 내부 주위에 배리어를 규정하도록 각각 반도체 기판들로부터 연장되고 반도체 기판들로 연장된다. 씰 링 구조체는 배선 층들, 비아 층들, HB 링크 층들 및 HB 접촉 층들에 의해 규정된다.
1) 본 개시의 일부 실시예에 따른 3차원 집적 회로(IC) 다이는, 제1 반도체 기판, 제1 반도체 기판 위의 제1 상호 연결 구조체, 및 제1 상호 연결 구조체 위의 제1 하이브리드 결합(HB) 구조체 - 제1 HB 구조체는 HB 링크 층과, HB 링크 층으로부터 제1 상호 연결 구조체로 연장되는 HB 접촉 층을 포함함 - 를 포함하는 제1 IC 다이; 제1 IC 다이 위에 있고 제2 반도체 기판, 제2 HB 구조체 - 제2 HB 구조체는 HB 인터페이스에서 제1 HB 구조체와 접촉함 - , 및 제2 반도체 기판과 제2 HB 구조체 사이의 제2 상호 연결 구조체를 포함하는 제2 IC 다이; 및 제1 및 제2 IC 다이들 내에 있고, 제1 반도체 기판으로부터 제2 반도체 기판으로 연장되고, 부분적으로 HB 접촉 층에 의해 규정되는, 씰 링 구조체(seal-ring structure)를 포함할 수 있다.
2) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이에 있어서, 씰 링 구조체는 전도성이 있고, 제1 상호 연결 구조체로부터 제2 상호 연결 구조체로 각각 HB 접촉 층을 통해 전도성 경로를 규정할 수 있다.
3) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이에 있어서, 제1 상호 연결 구조체는 제1 층간 유전체(ILD: interlayer dielectric) 층, 제1 배선 층들 및 제1 비아 층들을 포함할 수 있고, 제1 배선 층들 및 제1 비아 층들은 제1 ILD 층 내에 교번하여 적층될 수 있고, 제1 HB 링크 층은 제1 배선 층들의 최상부 층으로 연장될 수 있다.
4) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이에 있어서, 제2 상호 연결 구조체는 제2 ILD 층, 제2 배선 층들 및 제2 비아 층들을 포함할 수 있고, 제2 배선 층들 및 제2 비아 층들은 제2 ILD 층 내에 교번하여 적층될 수 있고, 제2 HB 구조체는 제2 HB 링크 층과, 제2 HB 링크 층으로부터 제2 상호 연결 구조체로 연장되는 제2 HB 접촉 층을 포함할 수 있다.
5) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이에 있어서, 제1 및 제2 HB 구조체들은 HB 인터페이스에서 접촉하는 각각의 HB 유전체 층들을 포함할 수 있고, 제2 HB 구조체는 HB 인터페이스에서 제1 HB 링크 층과 접촉하는 제2 HB 링크 층을 포함할 수 있고, 제1 및 제2 HB 링크 층들이 HB 인터페이스에서 HB 유전체 층과 동일 높이에 있도록 제1 및 제2 HB 링크 층들은 각각 HB 유전체 층 내로 가라앉을 수 있다.
6) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이는, 제1 및 제2 IC 다이들을 덮는 패시베이션 층; 및 씰 링 구조체 바로 위의 패드 구조체로서, 패시베이션 층을 오버행하고, 패시베이션 층을 통해 제2 반도체 기판으로 연장되는 패드 구조체를 더 포함할 수 있다.
7) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이는, 제2 반도체 기판을 통해 패드 구조체와의 접촉으로부터 제2 상호 연결 구조체로 연장되는 TSV(through substrate via)를 더 포함할 수 있으며, TSV의 측벽들은 패드 구조체로부터 제2 상호 연결 구조체로 연속적일 수 있다.
8) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이는, 제2 반도체 기판을 통해 패드 구조체와의 접촉으로부터 제2 상호 연결 구조체로 연장되는 TSV(through substrate via)를 더 포함할 수 있으며, TSV의 측벽들은 패드 구조체로부터 제2 상호 연결 구조체로 불연속적일 수 있다.
9) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이에 있어서, 씰 링 구조체는 동심으로 정렬되는 복수의 링 형상 세그먼트들을 포함할 수 있고, 링 형상 세그먼트들 중 하나는 HB 접촉 층의 HB 접점들 및 HB 링크 층의 HB 링크들을 포함할 수 있으며, 링 형상 세그먼트들 중 다른 하나는 HB 접촉 층의 HB 접점들 및 HB 링크 층의 HB 링크들을 갖지 않을 수 있다.
10) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이는, 제1 및 제2 IC 다이들에 배치된 3차원(3D) IC를 더 포함할 수 있으며, 씰 링 구조체는 3D IC를 보호하기 위해 3D IC를 횡 방향으로 둘러쌀 수 있다.
11) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이의 제조 방법은, 제1 씰 링 구조체를 갖는 제1 IC 다이를 형성하는 단계로서, 제1 IC 다이를 형성하는 단계는 제1 반도체 기판 위의 제1 상호 연결 구조체, 제1 상호 연결 구조체 위의 제1 HB 접촉 층 및 제1 HB 접촉 층 위의 제1 HB 링크 층을 형성하는 단계를 포함하고, 제1 상호 연결 구조체, 제1 HB 접촉 층 및 제1 HB 링크 층은 제1 씰 링 구조체를 규정하도록 형성되는, 제1 IC 다이를 형성하는 단계; 제2 씰 링 구조체를 갖는 제2 IC 다이를 형성하는 단계로서, 제2 IC 다이를 형성하는 단계는 제2 반도체 기판 위의 제2 상호 연결 구조체, 제2 상호 연결 구조체 위의 제2 HB 접촉 층 및 제2 HB 접촉 층 위의 제2 HB 링크 층을 형성하는 단계를 포함하고, 제2 상호 연결 구조체, 제2 HB 접촉 층 및 제2 HB 링크 층은 제2 씰 링 구조체를 규정하도록 형성되는, 제2 IC 다이를 형성하는 단계; 및 제2 씰 링 구조체가 제1 및 제2 HB 링크 층들 사이의 HB 인터페이스에서 제1 씰 링 구조체 바로 위에 있고 제1 씰 링 구조체와 접촉하도록 제2 IC 다이를 제1 IC 다이에 플립하여(flipping) 결합하는(bonding) 단계를 포함할 수 있다.
12) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이의 제조 방법에 있어서, 제1 상호 연결 구조체를 형성하는 단계는 제1 반도체 기판 위의 비아 층들 및 배선 층들의 교번 적층을 형성하는 단계를 포함할 수 있고, 제1 HB 접촉 층은 배선 층들 중 최상부 층 위에 형성되고 최상부 층과 접촉할 수 있으며, 제2 HB 접촉 층은 제1 HB 접촉 층 위에 형성되고 제1 HB 접촉 층과 접촉할 수 있다.
13) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이의 제조 방법에 있어서, 제1 IC 다이는, 제1 씰 링 구조체가 제1 반도체 기판으로부터 제1 HB 링크 층으로의 전도성 경로를 규정하도록, 형성될 수 있다.
14) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이의 제조 방법은, 제1 및 제2 IC 다이들을 덮는 패시베이션 층을 형성하는 단계; 제1 및 제2 씰 링 구조체들 바로 위에 패드 개구를 형성하도록 패시베이션 층으로 제1 에칭을 수행하는 단계로서, 패드 개구는 제2 반도체 기판을 노출시키는, 제1 에칭을 수행하는 단계; 패드 개구를 채우고 패시베이션 층을 덮는 패드 층을 형성하는 단계; 및 패드 개구 내에 패드 구조체를 규정하도록 패드 층으로 제2 에칭을 수행하는 단계를 더 포함할 수 있다.
15) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이의 제조 방법은, 비아 개구를 형성하기 위해 제2 반도체 기판 및 제2 상호 연결 구조체로 에칭을 수행하는 단계로서, 비아 개구는 제2 상호 연결 구조체 내의 배선 층을 노출시키고, 제1 및 제2 씰 링 구조체의 바로 위에 있는, 에칭을 수행하는 단계; 제2 반도체 기판의 상부 표면과 동일한 상부 표면으로 비아 개구를 채우는 TSV(through substrate via)를 형성하는 단계; 제2 반도체 기판 및 TSV 위에 패시베이션 층을 형성하는 단계; 및 TSV 바로 위에 패드 구조체를 형성하는 단계로서, 패드 구조체는 패시베이션 층을 오버행하여 패시베이션 층을 통해 TSV로 연장되는, 패드 구조체를 형성하는 단계를 더 포함할 수 있다.
16) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이의 제조 방법은, 반도체 개구를 형성하기 위해 제2 반도체 기판으로 제1 에칭을 수행하는 단계로서, 반도체 개구는 제1 및 제2 씰 링 구조체들 바로 위에 있는, 제1 에칭을 수행하는 단계; 접촉 개구를 형성하기 위해 반도체 개구를 통해 제2 상호 연결 구조체로 제2 에칭을 수행하는 단계로서, 접촉 개구는 제2 상호 연결 구조체 내의 배선 층을 노출시키고, 반도체 개구보다 작은 폭을 갖는, 제2 에칭을 수행하는 단계; 및 제2 반도체 기판의 상부 표면과 동일한 상부 표면으로 반도체 및 패드 개구들을 채우는 TSV(through substrate via)를 형성하는 단계를 더 포함할 수 있다.
17) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이의 제조 방법은, 제2 반도체 기판 및 TSV 위에 패시베이션 층을 형성하는 단계; 및 TSV 바로 위에 패드 구조체를 형성하는 단계로서, 패드 구조체는 패시베이션 층을 오버행하여 패시베이션 층을 통해 TSV로 연장되는, 패드 구조체를 형성하는 단계를 더 포함할 수 있다.
18) 본 개시의 일부 실시예에 따른 3차원 집적 회로 다이의 제조 방법에 있어서, 제1 씰 링 구조체는 동심인 복수의 링 형상 세그먼트들을 포함할 수 있고, 제1 HB 접촉 층 및 제1 HB 링크 층은 각각 링 형상 세그먼트들 중 제1 링 형상 세그먼트에서 HB 접점들 및 HB 링크들로 형성될 수 있고, 제1 HB 접촉 층 및 제1 HB 링크 층은 각각 링 형상 세그먼트들 중 제2 링 형상 세그먼트에서 HB 접점들 및 HB 링크들없이 형성될 수 있다.
19) 본 개시의 일부 실시예에 따른 3차원(3D) 집적 회로(IC) 다이는, 제1 IC 다이 및 제1 IC 다이 위의 제2 IC 다이 - 제1 및 제2 IC 다이들은 각각의 반도체 기판들, 반도체 기판들 사이의 각각의 상호 연결 구조체들 및 상호 연결 구조체들 사이의 각각의 하이브리드 결합(HB) 구조체들을 포함하고, 상호 연결 구조체들은 배선 층들 및 비아 층들의 교번 적층들을 포함하고, HB 구조체들은 각각의 HB 유전체 층들, 각각의 HB 링크 층들 및 각각의 HB 접촉 층들을 포함하고, HB 유전체 층들은 제1 및 제2 IC 다이들 사이의 HB 인터페이스에서 접촉하고, HB 링크 층들은 HB 유전체 층들 내에 있고 HB 인터페이스에서 접촉하고, HB 접촉 층들은 각각 HB 링크 층들로부터 상호 연결 구조체들로 각각 연장됨 -; 및 제1 및 제2 IC 다이들 내의 전도성 씰 링 구조체를 포함할 수 있고, 전도성 씰 링 구조체는 제1 및 제2 IC 다이들의 내부 주위에 배리어를 규정하기 위해 각각 반도체 기판들로부터 연장될 수 있고 반도체 기판들로 연장될 수 있고, 씰 링 구조체는 배선 층들, 비아 층들, HB 링크 층들 및 HB 접촉 층들에 의해 규정될 수 있다.
20) 본 개시의 일부 실시예에 따른 3차원(3D) 집적 회로(IC) 다이에 있어서, 전도성 씰 링 구조체는 동심으로 정렬되는 복수의 링 형상 세그먼트들을 포함할 수 있고, 링 형상 세그먼트들 중 하나는 HB 접촉 층들의 HB 접점들 및 HB 링크 층들의 HB 링크들을 포함할 수 있으며, 링 형상 세그먼트들 중 다른 하나는 HB 접촉 층들의 HB 접점들 및 HB 링크 층들의 HB 링크들을 갖지 않을 수 있다.
상술한 것은 본 기술 분야의 통상의 기술자들이 본 개시 내용의 양태를 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 설명한 것이다. 본 기술 분야의 통상의 기술자들은 본 명세서에서 소개된 실시예들의 동일한 목적들을 실행하고/하거나 동일한 이점들을 달성하기 위한 다른 프로세스들 및 구조체들을 설계하거나 수정하기 위한 기초로서 본 개시 내용을 용이하게 사용할 수 있음을 이해해야 한다. 본 기술 분야의 통상의 기술자들은 또한 이러한 등가 구성이 본 개시 내용의 사상 및 범위로부터 벗어나지 않으며, 본 개시 내용의 사상 및 범위로부터 벗어나지 않고 본 명세서에서 다양한 변경들, 대체들 및 변형들을 행할 수 있음을 알아야 한다.

Claims (10)

  1. 3차원(3D: three-dimensional) 집적 회로(IC: integrated circuit) 다이에 있어서,
    제1 반도체 기판, 상기 제1 반도체 기판 위의 제1 상호 연결 구조체, 및 상기 제1 상호 연결 구조체 위의 제1 하이브리드 결합(HB) 구조체 - 상기 제1 HB 구조체는 HB 링크 층과 HB 접촉 층을 포함하고, 상기 HB 링크 층은 적어도 하나의 HB 링크를 포함하고, 상기 HB 접촉 층은 상기 적어도 하나의 HB 링크로부터 상기 제1 상호 연결 구조체로 연장되는 복수의 HB 컨택들(contacts)을 포함함 - 를 포함하는 제1 IC 다이;
    상기 제1 IC 다이 위에 있고 제2 반도체 기판, 제2 HB 구조체 - 상기 제2 HB 구조체는 HB 인터페이스에서 상기 제1 HB 구조체와 접촉함 - , 및 상기 제2 반도체 기판과 상기 제2 HB 구조체 사이의 제2 상호 연결 구조체를 포함하는 제2 IC 다이; 및
    상기 제1 및 제2 IC 다이들 내에 있고, 상기 제1 반도체 기판으로부터 상기 제2 반도체 기판으로 연장되고, 부분적으로 상기 HB 접촉 층에 의해 규정되는, 씰 링 구조체(seal-ring structure)
    를 포함하는, 3차원 집적 회로 다이.
  2. 제1항에 있어서,
    상기 씰 링 구조체는 전도성이 있고, 상기 제1 상호 연결 구조체로부터 상기 제2 상호 연결 구조체로 각각 상기 HB 접촉 층을 통해 전도성 경로를 규정하는 것인, 3차원 집적 회로 다이.
  3. 제1항에 있어서,
    상기 제1 상호 연결 구조체는 제1 층간 유전체(ILD: interlayer dielectric) 층, 제1 배선 층들 및 제1 비아 층들을 포함하고, 상기 제1 배선 층들 및 상기 제1 비아 층들은 상기 제1 ILD 층 내에 교번하여 적층되고, 상기 HB 링크 층은 상기 제1 배선 층들의 최상부 층으로 연장되는 것인, 3차원 집적 회로 다이.
  4. 제3항에 있어서,
    상기 제2 상호 연결 구조체는 제2 ILD 층, 제2 배선 층들 및 제2 비아 층들을 포함하고, 상기 제2 배선 층들 및 상기 제2 비아 층들은 상기 제2 ILD 층 내에 교번하여 적층되고, 상기 제2 HB 구조체는 제2 HB 링크 층과, 상기 제2 HB 링크 층으로부터 상기 제2 상호 연결 구조체로 연장되는 제2 HB 접촉 층을 포함하는 것인, 3차원 집적 회로 다이.
  5. 제1항에 있어서,
    상기 제1 및 제2 HB 구조체들은 상기 HB 인터페이스에서 접촉하는 각각의 HB 유전체 층들을 포함하고, 상기 제2 HB 구조체는 상기 HB 인터페이스에서 상기 HB 링크 층과 접촉하는 제2 HB 링크 층을 포함하고, 상기 HB 링크 층 및 상기 제2 HB 링크 층이 상기 HB 인터페이스에서 상기 HB 유전체 층과 동일 높이에 있도록 상기 HB 링크 층 및 상기 제2 HB 링크 층은 각각 상기 HB 유전체 층 내로 가라앉는 것인, 3차원 집적 회로 다이.
  6. 제1항에 있어서,
    상기 제1 및 제2 IC 다이들을 덮는 패시베이션 층; 및
    상기 씰 링 구조체 바로 위의 패드 구조체로서, 상기 패시베이션 층을 오버행하고, 상기 패시베이션 층을 통해 상기 제2 반도체 기판으로 연장되는 상기 패드 구조체
    를 더 포함하는, 3차원 집적 회로 다이.
  7. 제1항에 있어서,
    상기 씰 링 구조체는 동심으로 정렬되는 복수의 링 형상 세그먼트들을 포함하고, 상기 링 형상 세그먼트들 중 하나는 상기 HB 접촉 층의 HB 컨택들(contacts) 및 상기 HB 링크 층의 HB 링크들을 포함하며, 상기 링 형상 세그먼트들 중 다른 하나는 상기 HB 접촉 층의 HB 컨택들 및 상기 HB 링크 층의 HB 링크들을 갖지 않는 것인, 3차원 집적 회로 다이.
  8. 제1항에 있어서,
    상기 제1 및 제2 IC 다이들에 배치된 3차원(3D) IC를 더 포함하며, 상기 씰 링 구조체는 상기 3D IC를 보호하기 위해 상기 3D IC를 횡 방향으로 둘러싸는 것인, 3차원 집적 회로 다이.
  9. 3차원(3D) 집적 회로(IC) 다이를 제조하기 위한 방법에 있어서,
    제1 씰 링 구조체를 갖는 제1 IC 다이를 형성하는 단계로서, 상기 제1 IC 다이를 형성하는 단계는 제1 반도체 기판 위의 제1 상호 연결 구조체, 상기 제1 상호 연결 구조체 위의 제1 HB 접촉 층 및 상기 제1 HB 접촉 층 위의 제1 HB 링크 층을 형성하는 단계를 포함하고, 상기 제1 상호 연결 구조체, 상기 제1 HB 접촉 층 및 상기 제1 HB 링크 층은 상기 제1 씰 링 구조체를 규정하도록 형성되는, 상기 제1 IC 다이를 형성하는 단계 - 상기 제1 HB 링크 층은 적어도 하나의 제1 HB 링크를 포함하고, 상기 제1 HB 접촉 층은 상기 적어도 하나의 제1 HB 링크로부터 상기 제1 상호 연결 구조체로 연장되는 복수의 제1 HB 컨택들(contacts)을 포함함 -;
    제2 씰 링 구조체를 갖는 제2 IC 다이를 형성하는 단계로서, 상기 제2 IC 다이를 형성하는 단계는 제2 반도체 기판 위의 제2 상호 연결 구조체, 상기 제2 상호 연결 구조체 위의 제2 HB 접촉 층 및 상기 제2 HB 접촉 층 위의 제2 HB 링크 층을 형성하는 단계를 포함하고, 상기 제2 상호 연결 구조체, 상기 제2 HB 접촉 층 및 상기 제2 HB 링크 층은 상기 제2 씰 링 구조체를 규정하도록 형성되는, 상기 제2 IC 다이를 형성하는 단계; 및
    상기 제2 씰 링 구조체가 상기 제1 및 제2 HB 링크 층들 사이의 HB 인터페이스에서 상기 제1 씰 링 구조체 바로 위에 있고 상기 제1 씰 링 구조체와 접촉하도록 상기 제2 IC 다이를 상기 제1 IC 다이에 플립하여(flipping) 결합하는(bonding) 단계
    를 포함하는, 3차원 집적 회로 다이의 제조 방법.
  10. 3차원(3D) 집적 회로(IC) 다이에 있어서,
    제1 IC 다이 및 상기 제1 IC 다이 위의 제2 IC 다이 - 상기 제1 및 제2 IC 다이들은 각각의 반도체 기판들, 상기 반도체 기판들 사이의 각각의 상호 연결 구조체들 및 상기 상호 연결 구조체들 사이의 각각의 하이브리드 결합(HB) 구조체들을 포함하고, 상기 상호 연결 구조체들은 배선 층들 및 비아 층들의 교번 적층들을 포함하고, 상기 HB 구조체들은 각각의 HB 유전체 층들, 각각의 HB 링크 층들 및 각각의 HB 접촉 층들을 포함하고, 상기 HB 유전체 층들은 상기 제1 및 제2 IC 다이들 사이의 HB 인터페이스에서 접촉하고, 상기 HB 링크 층들은 상기 HB 유전체 층들 내에 있고 상기 HB 인터페이스에서 접촉하고, 상기 HB 접촉 층들은 각각 상기 HB 링크 층들로부터 상기 상호 연결 구조체들로 각각 연장됨 -; 및
    상기 제1 및 제2 IC 다이들 내의 전도성 씰 링 구조체
    를 포함하고,
    상기 전도성 씰 링 구조체는 상기 제1 및 제2 IC 다이들의 내부 주위에 배리어를 규정하기 위해 각각 상기 반도체 기판들로부터 연장되고 상기 반도체 기판들로 연장되고, 상기 씰 링 구조체는 상기 배선 층들, 상기 비아 층들, 상기 HB 링크 층들 및 상기 HB 접촉 층들에 의해 규정되고,
    상기 HB 링크 층들은 적어도 하나의 HB 링크를 포함하고, 상기 HB 접촉 층들은 상기 적어도 하나의 HB 링크로부터 상기 제1 IC 다이 또는 상기 제2 IC 다이 중 적어도 하나의 상호 연결 구조체로 연장되는 복수의 HB 컨택들(contacts)을 포함하는, 3차원 집적 회로 다이.
KR1020160181169A 2015-12-29 2016-12-28 집적 회로를 적층하기 위한 씰 링 구조체 KR101954501B1 (ko)

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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9490190B2 (en) * 2012-09-21 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal dissipation through seal rings in 3DIC structure
TWI595612B (zh) * 2016-03-04 2017-08-11 力成科技股份有限公司 具矽穿孔連續型態之晶圓級晶片尺寸封裝構造及其製造方法
CN107887285A (zh) * 2016-09-30 2018-04-06 中芯国际集成电路制造(北京)有限公司 焊垫结构及其制造方法、及图像传感器
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
US10290611B2 (en) 2017-07-27 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10157867B1 (en) * 2017-08-31 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US10692826B2 (en) 2017-09-27 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US10157892B1 (en) * 2017-09-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages and methods of forming the same
US10515908B2 (en) * 2017-10-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring for bonded dies
US10312201B1 (en) * 2017-11-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring for hybrid-bond
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
KR102450580B1 (ko) 2017-12-22 2022-10-07 삼성전자주식회사 금속 배선 하부의 절연층 구조를 갖는 반도체 장치
US10347583B1 (en) 2018-01-02 2019-07-09 Globalfoundries Inc. Methods of patterning dielectric layers for metallization and related structures
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US10629592B2 (en) * 2018-05-25 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via design for stacking integrated circuits
US10727204B2 (en) * 2018-05-29 2020-07-28 Advances Micro Devices, Inc. Die stacking for multi-tier 3D integration
US11114433B2 (en) * 2018-07-15 2021-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC structure and method of fabricating the same
US11081426B2 (en) 2018-07-31 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC power grid
WO2020103162A1 (zh) * 2018-11-23 2020-05-28 华为技术有限公司 一种芯片以及芯片封装方法
US20200395321A1 (en) * 2019-06-12 2020-12-17 Invensas Bonding Technologies, Inc. Sealed bonded structures and methods for forming the same
US11456247B2 (en) * 2019-06-13 2022-09-27 Nanya Technology Corporation Semiconductor device and fabrication method for the same
US11201124B2 (en) * 2019-07-29 2021-12-14 Omnivision Technologies, Inc. Semiconductor devices, semiconductor wafers, and methods of manufacturing the same
KR102632469B1 (ko) 2019-08-20 2024-01-31 삼성전자주식회사 이미지 센서 및 그 제조 방법
CN110770901A (zh) 2019-09-11 2020-02-07 长江存储科技有限责任公司 具有处理器和静态随机存取存储器的键合半导体器件及其形成方法
US11362064B2 (en) * 2019-09-28 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with shared barrier layer in redistribution and via
US20210125910A1 (en) * 2019-10-25 2021-04-29 Nanya Technology Corporation Semiconductor structure
US11211362B2 (en) * 2020-03-20 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. 3D trench capacitor for integrated passive devices
US11508665B2 (en) * 2020-06-23 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with thick RDLs and thin RDLs stacked alternatingly
US11894319B2 (en) * 2020-07-30 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Extended seal ring structure on wafer-stacking
KR20220033619A (ko) * 2020-09-08 2022-03-17 삼성전자주식회사 반도체 패키지
US20230067714A1 (en) * 2021-08-26 2023-03-02 Taiwan Semiconductor Manufacturing Company Limited Three-dimensional device structure including seal ring connection circuit
WO2023028877A1 (en) * 2021-08-31 2023-03-09 Yangtze Memory Technologies Co., Ltd. Semiconductor device with seal ring
US11658152B1 (en) * 2021-11-05 2023-05-23 Nanya Technology Corporation Die bonding structure, stack structure, and method of forming die bonding structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129722A (ja) * 2009-12-17 2011-06-30 Panasonic Corp 半導体装置
WO2015040798A1 (ja) * 2013-09-20 2015-03-26 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US20150194455A1 (en) * 2014-01-09 2015-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Seal Ring Structure and Methods of Forming Same
US20150279816A1 (en) * 2014-03-28 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding Structure for Stacked Semiconductor Devices

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229488A (ja) * 2002-02-04 2003-08-15 Matsushita Electric Ind Co Ltd 半導体装置
JP2004153015A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
JP4502173B2 (ja) 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US20040262772A1 (en) * 2003-06-30 2004-12-30 Shriram Ramanathan Methods for bonding wafers using a metal interlayer
JP5365514B2 (ja) * 2007-03-30 2013-12-11 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US8282754B2 (en) * 2007-04-05 2012-10-09 Avery Dennison Corporation Pressure sensitive shrink label
US8134235B2 (en) * 2007-04-23 2012-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional semiconductor device
US8119500B2 (en) * 2007-04-25 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer bonding
WO2010035401A1 (ja) * 2008-09-26 2010-04-01 パナソニック株式会社 電子デバイス及びその製造方法
US8749027B2 (en) 2009-01-07 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Robust TSV structure
JP2011054637A (ja) * 2009-08-31 2011-03-17 Sony Corp 半導体装置およびその製造方法
US8232137B2 (en) 2009-12-10 2012-07-31 Intersil Americas Inc. Heat conduction for chip stacks and 3-D circuits
US8587089B2 (en) 2010-11-03 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with polyimide layer adhesion
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
TWI467695B (zh) * 2011-03-24 2015-01-01 Sony Corp 半導體裝置及其製造方法
JP2012204444A (ja) 2011-03-24 2012-10-22 Sony Corp 半導体装置及びその製造方法
US8716105B2 (en) * 2011-03-31 2014-05-06 Soitec Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures and intermediate structures formed using such methods
US8810001B2 (en) * 2011-06-13 2014-08-19 Mediatek Inc. Seal ring structure with capacitor
ITMI20111416A1 (it) * 2011-07-28 2013-01-29 St Microelectronics Srl Circuito integrato dotato di almeno una antenna integrata
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9048283B2 (en) * 2012-06-05 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding systems and methods for semiconductor wafers
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9490190B2 (en) 2012-09-21 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal dissipation through seal rings in 3DIC structure
US9142581B2 (en) 2012-11-05 2015-09-22 Omnivision Technologies, Inc. Die seal ring for integrated circuit system with stacked device wafers
KR101334220B1 (ko) * 2012-11-16 2013-11-29 (주)실리콘화일 버팅 콘택 방식을 이용한 웨이퍼 간의 전기적 연결방법 및 이를 이용하여 구현한 반도체 장치
US8916448B2 (en) * 2013-01-09 2014-12-23 International Business Machines Corporation Metal to metal bonding for stacked (3D) integrated circuits
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US20150069609A1 (en) * 2013-09-12 2015-03-12 International Business Machines Corporation 3d chip crackstop
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129722A (ja) * 2009-12-17 2011-06-30 Panasonic Corp 半導体装置
WO2015040798A1 (ja) * 2013-09-20 2015-03-26 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US20150194455A1 (en) * 2014-01-09 2015-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Seal Ring Structure and Methods of Forming Same
US20150279816A1 (en) * 2014-03-28 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding Structure for Stacked Semiconductor Devices

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