KR101952848B1 - 인덕터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 인덕터에 관한 것으로, 본 발명의 실시예에 따른 인덕터는 코어층을 덮는 커버층을 갖는 소자 몸체 및 소자 몸체의 양단부를 덮는 외부 전극을 포함하되, 코어층은 다층 코일 구조 및 커버층으로부터 다층 코일 구조가 비접촉되도록 다층 코일 구조를 덮는 유전체 층을 포함한다.

Description

인덕터 및 그 제조 방법{INDUCTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 인덕터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 박형화가 가능하고, 인덕턴스 및 DC-bias 특성을 향상시킨 인덕터 및 그 제조 방법에 관한 것이다.
최근 모바일 기기의 소형화 및 다기능화가 진행됨에 따라, 전자 부품도 초소형화가 진행되고 있다. 이러한 추세에 부응하기 위해, 높은 인덕턴스 특성 및 높은 Q(high-Q) 특성을 가지면서, 소형화 및 박막화 또한 가능한 박막형 칩 인덕터가 개발되고 있다.
일반적인 박막형 칩 인덕터는 세라믹 절연시트들을 적층시켜 이루어진 다층 구조를 갖는 소자 몸체, 상기 소자 몸체 내에서 상기 시트들 각각에 형성되어 코일 구조를 이루는 내부 전극, 상기 소자 몸체 외부의 양 끝단에 형성되는 외부 전극, 그리고 상기 소자 몸체 내에서 상기 내부 전극을 구획하는 갭층으로 구성될 수 있다. 상기 갭층은 비자성체 재질로 이루어져 상기 소자 몸체 중앙에서 자속(magnetic flux)을 끊어주어, 전류 인가에 따른 상기 인덕터의 인덕턴스 L값의 변화를 줄이기 위한 것이다.
그러나, 상기와 같은 구조의 인덕터는 자속의 일부 흐름이 소자 몸체 내의 내부 전극들 사이로 누설되는 현상이 발생된다. 이는 자속이 인덕터의 원 설계대로의 자로를 흐르지 못하고 누설되는 것이므로, 인덕턴스를 감소시키고, 인덕터 효율을 저하시킨다. 또한, 상기와 같은 구조의 인덕터는 갭층에 인접하는 내부 전극들 사이에서는 자속이 집중되므로, DC 전류 인가에 따른 자기 포화 현상이 가속화되어 DC-bias 특성의 열화를 가져온다.
일본공개특허 2008-130736
본 발명이 해결하고자 하는 과제는 인덕턴스 및 DC-bias 특성 저하를 방지할 수 있는 인덕터 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 박형화 및 박판화가 가능한 인덕터 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 내부 전극들 사이로 자속이 누설되는 것을 방지하고, 내부 전극들 사이의 간격을 좁힐 수 있는 인덕터 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 인덕터는 코어층 및 상기 코어층을 덮는 커버층을 갖는 소자 몸체 및 상기 소자 몸체의 양단부를 덮는 외부 전극을 포함하되, 상기 코어층은 다층 코일 구조 및 상기 커버층으로부터 상기 다층 코일 구조가 비접촉되도록, 상기 다층 코일 구조를 덮는 유전체 층을 포함한다.
본 발명의 실시예에 따르면, 상기 코어층은 상기 다층 코일 구조가 위치된 전극 영역 및 상기 전극 영역 이외의 나머지 영역을 포함하고, 상기 나머지 영역은 상기 전극 영역에 비해 얇은 두께를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 코어층은 상기 커버층과 동일한 소결 수축 거동을 가질 수 있다.
본 발명의 실시예에 따르면, 상기 유전체 층은 복수의 유전체 시트들이 적층되어 이루어지고, 상기 다층 코일 구조는 상기 유전체 시트들 각각에 형성된 내부 전극들을 포함하되, 상기 내부 전극들은 상기 유전체 시트들에 의해 완전히 덮혀져, 상기 커버층과 비접촉될 수 있다.
본 발명의 실시예에 따르면, 상기 유전체 층은 복수의 유전체 시트들이 적층되어 이루어지고, 상기 유전체 시트들 각각은 지르코니아(zirconia) 계열의 재질로 이루어질 수 있다.
본 발명의 실시예에 따르면, 상기 유전체 층은 복수의 유전체 시트들이 적층되어 이루어지고, 상기 유전체 시트들 각각은 평균 입도 50nm 내지 100nm의 이산화지르코늄(ZrO2) 및 평균 입도 1㎛ 이하의 삼산화이비스무스(Bi2O3)를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 유전체 층은 복수의 유전체 시트들이 적층되어 이루어지고, 상기 유전체 시트들 각각은 20㎛ 이하의 두께를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 유전체 층은 복수의 유전체 시트들이 적층되어 이루어지고, 상기 유전체 시트들 각각은 4㎛ 이상의 두께를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 커버층은 페라이트 재질로 이루어질 수 있다.
본 발명에 따른 인덕터의 제조 방법은 내부 전극이 형성된 복수의 유전체 시트들을 제조하는 단계, 상기 유전체 시트들 각각에 형성된 내부 전극이 다층 코일 구조를 이루도록 상기 유전체 시트들을 적층하여 코어층을 형성하는 단계, 그리고 상기 코어층에 커버층을 형성하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 코어층을 형성하는 단계는 상기 다층 코일 구조가 위치되는 전극 영역의 두께에 비해, 상기 전극 영역 이외의 나머지 영역의 두께가 얇은 구조를 갖도록 수행될 수 있다.
본 발명의 실시예에 따르면, 상기 유전체 시트들을 제조하는 단계는 평균 입도 50nm 내지 100nm의 이산화지르코늄(ZrO2) 98mol%과 평균 입도 1㎛ 이하의 삼산화이비스무스(Bi2O3) 2mol%를 혼합한 비자성 재료를 캐스팅(casting)하여 유전체 시트를 제조하는 단계 및 상기 유전체 시트 상에 금속 전극을 인쇄하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 유전체 시트들을 제조하는 단계는 20㎛ 이하의 두께를 갖는 지르코니아 계열 재질의 시트를 제조하여 이루어질 수 있다.
본 발명의 실시예에 따르면, 상기 커버층을 형성하는 단계는 상기 코어층에 페라이트 재질의 자성층을 형성하는 단계를 포함할 수 있다.
본 발명에 따른 인덕터는 본 발명에 따른 인덕터는 코어층 및 상기 코어층을 덮는 커버층으로 이루어진 소자 몸체를 구비하되, 상기 코어층은 다층 코일 구조를 이루는 내부 전극들을 비저항이 높은 유전체로 덮는 구조를 가지므로, 상기 내부 전극들 사이로 자속이 누설되는 것을 방지하여 누설 자속으로 인한 인덕턴스의 특성 저하를 방지하고, 상기 내부 전극들로 자속이 몰리는 현상으로 인한 자기포화의 저하를 방지하여 DC-bias 특성을 향상시킬 수 있다.
본 발명에 따른 인덕터는 코어층 및 이를 덮는 커버층으로 이루어진 소자 몸체를 구비하되, 상기 소자 몸체의 코어층을 이루는 유전체 시트들 각각을 비저항이 높은 재질로 제조하여, 상기 내부 전극들 간의 전기적인 쇼트를 방지하면서도 상기 코어층의 두께를 얇게 할 수 있어, 박형화 및 박판화가 가능할 수 있다.
본 발명에 따른 인덕터는 다층 코일 패턴이 유전체 층에 내장된 코어층이로 이루어진 소자 몸체를 구비하되, 상기 유전체 층이 상기 다층 코일 패턴을 가로지르는 구조를 갖도록 하여, 개자로에 의한 프린지 효과를 발휘하여, 자성체 부분의 자기 포화가 감소하는 현상을 방지하여 DC-bias 특성을 향상시킬 수 있다.
본 발명에 따른 인덕터의 제조 방법은 본 발명의 실시예에 따른 인덕터의 제조 방법은 소자 몸체의 코어층을 이루는 유전체 시트들 각각을 비저항이 높은 재질로 제조하여 상기 내부 전극들 간의 전기적인 쇼트를 방지하면서도 상기 코어층의 두께를 얇게 할 수 있어, 박형화 및 박판화가 가능한 인덕터를 제조할 수 있다.
본 발명에 따른 인덕터의 제조 방법은 다층 코일 구조를 이루는 내부 전극들을 비저항이 높은 유전체 층으로 완전히 덮어, 상기 내부 전극들 사이로 자속이 누설되는 것을 방지하여 누설 자속으로 인한 인덕턴스의 특성 저하를 방지되는 구조를 가지어, 상기 내부 전극들로 자속이 몰리는 현상으로 인한 자기포화의 저하를 방지하여 DC-bias 특성을 향상된 인덕터를 제조할 수 있다.
도 1은 본 발명의 실시예에 따른 인덕터를 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 인덕터의 제조 방법을 보여주는 순서도이다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 인덕터의 제조 과정을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 따른 인덕터 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 인덕터를 보여주는 도면이다. 도 1을 참조하면, 본 발명의 실시예에 따른 인덕터(100)는 소자 몸체(110) 및 상기 소자 몸체(110)의 양단부를 덮는 외부 전극(120)을 구비할 수 있다.
상기 소자 몸체(110)는 코어층(116) 및 커버층(118)을 포함할 수 있다. 상기 코어층(116)은 유전체 층(116a)과 상기 유전체 층 내부에 배치된 다층 코일 구조(116b)로 이루어질 수 있다. 상기 유전체 층(116a)은 복수의 유전체 시트들(112)이 적층되어 이루어진 것일 수 있다. 상기 다층 코일 구조(116b)은 상기 유전체 시트들(112) 각각에 형성된 내부 전극들(114)이 적층되어 이루어진 것일 수 있다.
상기 커버층(118)은 상기 코어층(116)을 덮을 수 있다. 상기 커버층(118)은 상기 코어층(116)의 양면을 콘포멀(conformal)하게 덮을 수 있다. 상기 커버층(118)은 자성 물질로 형성될 수 있다. 일 예로서, 상기 커버층(118)은 Ni-Zn-Cu 페라이트로 이루어지는 자성체 시트일 수 있다. 상기 Ni-Zn-Cu 페라이트로는 Fe2O3, NiO, ZnO 및 CuO 등을 선택적으로 함유하는 페라이트일 수 있다. 선택적으로, 상기 자성체 시트의 재료로서, 코발트(Co), 망간(Mn), 주석(Sn), 비스무스(Bi), 그리고 기타 다양한 물질이 더 함유될 수도 있다.
상기 외부 전극(120)은 상기 소자 몸체(110)의 양단부에 형성될 수 있다. 상기 외부 전극(120)은 상기 소자 몸체(110)의 양단부를 덮으며, 상기 내부 전극들(114)에 전기적으로 연결될 수 있다. 상기 외부 전극(120)은 상기 인덕터(100)를 외부 전자 기기에 전기적으로 접속시키기 위한 접속 단자로서, 금속층 및 상기 금속층에 대해 도금 공정을 수행하여 형성된 도금층으로 이루어질 수 있다.
한편, 상기 코어층(116)은 전극 영역(a)과 나머지 영역(b)으로 구분될 수 있다. 상기 전극 영역(a)은 상기 내부 전극들(114)이 위치되는 상기 코어층(116)의 영역이고, 상기 나머지 영역(b)은 상기 전극 영역(a) 이외의 상기 코어층(116)의 영역일 수 있다. 여기서, 상기 전극 영역(a)의 제1 두께(T1)은 상기 나머지 영역(b)의 제2 두께(T2)에 비해 두꺼울 수 있다. 이 경우, 상기 소자 몸체(110) 내에서 상기 코어층(116)의 점유 면적이 감소되어 상대적으로 상기 커버층(118)의 점유 면적이 증가된 구조를 가질 수 있다. 상기 커버층(118)은 상대적으로 자기 포화에 취약한 자성층이므로, 두꺼운 두께를 확보해야 상기 자기포화에 대한 안정성을 확보할 수 있다. 따라서, 상기와 같이 제1 두께(T1)를 감소시켜 상대적으로 상기 제2 두께(T2)를 증가시킴으로써, 상기 커버층(118)의 자기포화에 대한 안정성을 높일 수 있다.
상기와 같은 구조의 코어층(116)은 상기 유전체 시트들(112)로 이루어진 나머지 영역(b)이 상기 소자 몸체(110)를 수평하게 가로지르는 비자성 층일 수 있다. 이 경우, 상기 코어층(116)은 권선형 인덕터의 갭층(gap layer)으로서 기능하여, 개자로 효과에 의한 DC-bias 특성을 개선할 수 있는 구조를 가질 수 있다.
또한, 상기 코어층(116)은 상기 커버층(118)과 유사한 소결 수축 거동을 보이는 재료로 형성되는 것이 바람직할 수 있다. 예컨대, 상기 코어층(116)과 상기 커버층(118)의 소결 수축 거동이 상이하면, 상기 인덕터(110)의 제조 과정에서 상기 코어층(116)과 상기 커버층(118) 간의 계면에서 딜라미네이션(delamination) 또는 크랙(crack) 등의 불량이 발생될 수 있다. 이에 따라, 상기 코어층(116)을 구성하는 유전체 시트들(112)의 재질을 상기 커버층(118)과 유사한 소결 수축 거동을 가질 수 있는 재질로 형성할 수 있다. 이에 더불어, 상기 코어층(116)을 구성하는 유전체 시트들(112) 각각은 상대적으로 좁은 상하 간격으로 배치된 상기 내부 전극들(114) 간의 쇼트(short)를 방지할 수 있도록, 비자성체이면서도 비저항이 높은 재질로 형성되는 것이 바람직할 수 있다.
상기와 같은 목적을 달성하기 위해, 상기 유전체 시트들(112) 각각은 지르코니아 계열의 재질로 형성되는 것이 바람직할 수 있다. 지르코니아 계열의 재질은 상대적으로 비저항이 높으므로, 이러한 재질로 유전체 시트들(112)을 형성하는 경우, 얇은 두께로 시트를 제작하여도 상하로 인접하는 상기 내부 전극들(114) 간의 전기적인 쇼트를 방지할 수 있고, 상기 내부 전극들(114) 간의 간격을 좁혀 상기 내부 전극들(114) 사이로 자속(magnetic flux)이 누설되는 현상을 방지할 수 있다.
상기 유전체 시트들(112) 각각의 두께는 대략 20㎛ 이하로 제공될 수 있다. 즉, 상기 유전체 시트들(112)의 두께를 20㎛ 이하로 얇게 하여도, 상기 내부 전극들(114) 간의 쇼트를 방지할 수 있다. 다만, 상기 유전체 시트들(112)의 두께가 4㎛ 미만인 경우에는 상기 내부 전극들(114) 간의 쇼트가 발생할 수 있으므로, 상기 유전체 시트들(112)의 두께는 적어도 4㎛ 이상은 확보되는 것이 바람직할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 인덕터(100)는 양단부에 외부 전극(120)이 형성되고, 코어층(116)과 상기 코어층(116)을 덮는 커버층(118)으로 이루어진 소자 몸체(110)를 구비하되, 상기 코어층(116)은 상대적으로 비저항이 높은 재질의 복수의 유전체 시트들(112) 및 상기 유전체 시트들(112) 사이에 배치되어 다층 코일 구조(116b)를 이루는 내부 전극들(114)을 구비할 수 있다. 이 경우, 상기 유전체 시트들(112)의 얇게 하여 상기 내부 전극들(114) 간의 간격을 좁힐 수 있으므로, 상기 내부 전극들(114) 사이로의 자속 누설을 방지할 수 있고, 상기 내부 전극들(114)을 비자성체로 둘러싼 구조를 가지므로 상기 내부 전극들(114)로의 자속 몰림 현상을 방지할 수 있다. 이에 따라, 본 발명에 따른 인덕터는 코어층 및 상기 코어층을 덮는 커버층으로 이루어진 소자 몸체를 구비하되, 상기 코어층은 다층 코일 구조를 이루는 내부 전극들을 비저항이 높은 유전체로 덮는 구조를 가지므로, 상기 내부 전극들 사이로 자속이 누설되는 것을 방지하여 누설 자속으로 인한 인덕턴스의 특성 저하를 방지하고, 상기 내부 전극들로 자속이 몰리는 현상으로 인한 자기포화의 저하를 방지하여 DC-bias 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 인덕터(100)는 상기 유전체 시트들(112)을 지르코니아와 같은 비저항이 높은 재질로 제조하여, 상기 내부 전극들(114)의 층간 두께를 20㎛ 이하로 얇게 하면서도, 상기 내부 전극들(114) 간의 전기적인 쇼트를 방지할 수 있어, 소자 몸체(110)의 두께를 얇게 할 수 있다. 이에 따라, 본 발명에 따른 인덕터는 코어층 및 이를 덮는 커버층으로 이루어진 소자 몸체를 구비하되, 상기 소자 몸체의 코어층을 이루는 유전체 시트들 각각을 비저항이 높은 재질로 제조하여, 상기 내부 전극들 간의 전기적인 쇼트를 방지하면서도 상기 코어층의 두께를 얇게 할 수 있어, 박형화 및 박판화가 가능할 수 있다.
또한, 본 발명의 실시예에 따른 인덕터(100)는 상기 소자 몸체(110) 내부에 상기 전극 영역(a) 이외의 나머지 영역(b)이 상기 소자 몸체(110)를 가로지르는 유전체 층(116a)으로 제공될 수 있다. 이 경우, 상기 유전체 층(116a)이 권선형 인덕터의 구조와 같이, 자로(magnetic path) 중간에 비자성체 구간을 가짐으로써, 개자로(open magnetic path)에 의한 프린지(fringe) 효과로 자성체 부분의 자기 포화가 감소하는 것을 방지할 수 있다. 이에 따라, 본 발명에 따른 인덕터는 다층 코일 패턴이 유전체 층에 내장된 코어층이로 이루어진 소자 몸체를 구비하되, 상기 유전체 층이 상기 다층 코일 패턴을 가로지르는 구조를 갖도록 하여, 개자로에 의한 프린지 효과를 발휘하여, 자성체 부분의 자기 포화가 감소하는 현상을 방지하여 DC-bias 특성을 향상시킬 수 있다.
이하, 본 발명의 실시예에 따른 인덕터의 제조 방법에 대해 상세히 설명한다. 여기서, 앞서 살펴본 인덕터(100)에 대해 중복되는 내용은 생략하거나 간소화할 수 있다.
도 2는 본 발명의 실시예에 따른 인덕터의 제조 방법을 보여주는 순서도이고, 도 3a 내지 도 3c는 본 발명의 실시예에 따른 인덕터의 제조 과정을 설명하기 위한 도면들이다.
도 2 및 도 3a를 참조하면, 내부 전극(114)이 형성된 유전체 시트들(112)을 형성할 수 있다(S110). 예컨대, 유전체 시트(112)를 준비할 수 있다. 상기 유전체 시트(112)로는 지르코니아 계열의 재질로 이루어진 시트가 사용될 수 있다. 일 예로서, 상기 유전체 시트들(112)을 준비하는 단계는 평균 입도가 50nm 내지 100nm 수준의 이산화지르코늄(ZrO2) 98mol%과 평균 입도 1㎛ 이하의 삼산화이비스무스(Bi2O3) 2mol%을 혼합한 비자성 재료를 캐스팅(casting)하여 시트화하여 제조될 수 있다. 이러한 공정을 반복 수행하여, 복수의 유전체 시트들(112)을 제조할 수 있다. 그리고, 상기 유전체 시트들(112) 상에 내부 전극(114)을 형성할 수 있다. 상기 내부 전극(114)을 형성하는 단계는 상기 유전체 시트(112)에 대해 비아홀 형성하는 공정, 상기 유전체 시트(112) 상에 금속 전극을 인쇄하는 공정, 그리고 상기 금속 전극을 열처리하는 공정 등을 포함할 수 있다.
여기서, 상기 유전체 시트들(112)은 그 두께가 대략 4㎛ 내지 20㎛ 이하가 되도록 제조될 수 있다. 이는 상기 유전체 시트들(112)을 상대적으로 비저항이 높은 지르코니아 계열의 재질로 제조하므로, 페라이트 자성 재료와 같이 비저항이 낮은 재질로 시트를 제조하는 경우에 비해, 상기 유전체 시트들(112)의 두께를 얇게 하여도, 상기 내부 전극들(114) 간의 전기적 쇼트를 방지할 수 있기 때문일 수 있다.
도 2 및 도 3b를 참조하면, 유전체 시트들(112) 각각에 형성된 내부 전극(114)이 다층 코일 구조(116b)를 이루도록, 상기 유전체 시트들(112)을 적층하여 코어층(116)을 형성할 수 있다(S130). 예컨대, 상기 코어층(116)을 제조하는 단계는 상기 유전체 시트들(112)을 적층시켜 적층물을 제조한 후, 상기 적층물을 압착할 수 있다. 이때, 상기 유전체 시트들(112) 중 최외곽에 배치된 시트의 내부 전극은 외부에 노출될 수 있으므로, 상기 적층물에 대해 별도의 유전체 시트를 적층하는 공정이 추가적으로 수행될 수 있다.
상기와 같은 공정을 통해, 상기 유전체 시트들(112) 각각에 형성된 내부 전극들(114)은 하나의 다층 코일 구조(116b)를 이루며, 상기 유전체 시트들(112)은 상기 다층 코일 구조(116b)를 완전히 덮는 유전체 층(116a)을 이룰 수 있다. 또한, 상기 상기 대층 코일 구조(116b)가 위치되는 전극 영역(a)의 제1 두께(T1)가 나머지 영역(b)의 제2 두께(T2)에 비해 두꺼운 구조를 갖는 상기 코어층(116)이 제조될 수 있다.
도 2 및 도 3c를 참조하면, 코어층(116) 상에 커버층(118)을 형성하여 소자 몸체(110)를 제조할 수 있다(S140). 예컨대, Ni-Zn-Cu 페라이트 자성 물질로 이루어진 자성체 시트를 제조한 후, 상기 자성체 시트를 상기 코어층(116)의 양면에 적층시킬 수 있다. 상기 커버층(118)은 하나의 자성체 시트를 적층시켜 이루어지거나, 선택적으로 복수의 자성체 시트들을 적층시켜 이루어질 수도 있다. 이에 따라, 상기 코어층(116)의 양면이 자성 물질로 이루어진 커버층(118)으로 콘포말(conformal)하게 덮혀진 구조를 갖는 소자 몸체(110)가 제조될 수 있다.
그리고, 상기 소자 몸체(110)의 양단부에 외부 전극(120)을 형성할 수 있다(S150). 상기 외부 전극(120)을 형성하는 단계는 상기 소자 몸체(110)의 양단부에 대해 도전성 물질이 형성된 플레이트 상에 상기 소자 몸체(110)를 디핑(dipping)하거나, 도금 공정을 수행하여 이루어질 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 인덕터의 제조 방법은 유전체 시트들(112)을 상대적으로 비저항이 높은 지르코니아 계열의 재질로 형성함으로써, 상기 유전체 시트들(112)의 두께를 얇게 제조하여도, 상기 유전체 시트들(112) 각각에 형성되는 내부 전극들(114) 간의 전기적인 쇼트를 방지할 수 있다. 이에 따라, 본 발명의 실시예에 따른 인덕터의 제조 방법은 소자 몸체의 코어층을 이루는 유전체 시트들 각각을 비저항이 높은 재질로 제조하여 상기 내부 전극들 간의 전기적인 쇼트를 방지하면서도 상기 코어층의 두께를 얇게 할 수 있어, 박형화 및 박판화가 가능한 인덕터를 제조할 수 있다.
또한, 본 발명에 따른 인덕터의 제조 방법은 다층 코일 구조를 이루는 내부 전극들을 비저항이 높은 유전체 층으로 완전히 덮어, 상기 내부 전극들 사이로 자속이 누설되는 것을 방지하여 누설 자속으로 인한 인덕턴스의 특성 저하를 방지되는 구조를 가지어, 상기 내부 전극들로 자속이 몰리는 현상으로 인한 자기포화의 저하를 방지하여 DC-bias 특성을 향상된 인덕터를 제조할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 인덕터
110 : 소자 몸체
112 : 유전체 시트
114 : 내부 전극
116 : 코어층
116a : 유전체 층
116b : 다층 코일 구조
118 : 커버층
120 : 외부 전극

Claims (14)

  1. 코어층 및 상기 코어층을 덮는 커버층을 갖는 소자 몸체; 및
    상기 소자 몸체의 양단부를 덮는 외부 전극을 포함하되,
    상기 코어층은:
    다층 코일 구조; 및
    상기 커버층으로부터 상기 다층 코일 구조가 비접촉되도록, 상기 다층 코일 구조를 덮는 유전체 층을 포함하고,
    상기 코어층은 또한:
    상기 다층 코일 구조가 위치된 전극 영역; 및
    상기 전극 영역 이외의 나머지 영역을 포함하고,
    상기 유전체 층은 복수의 유전체 시트들이 적층되어 이루어지고,
    상기 나머지 영역의 상기 유전체 층은 상기 복수의 유전체 시트들이 압착되어 상기 전극 영역에 비해 얇은 두께를 갖는 인덕터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 코어층은 상기 커버층과 소결시 수축량이 동일한 인덕터.
  4. 제 1 항에 있어서,
    상기 다층 코일 구조는 상기 유전체 시트들 각각에 형성된 내부 전극들을 포함하되,
    상기 내부 전극들은 상기 유전체 시트들에 의해 완전히 덮혀져, 상기 커버층과 비접촉된 인덕터.
  5. 제 1 항에 있어서,
    상기 유전체 시트들 각각은 지르코니아(zirconia) 계열의 재질로 이루어진 인덕터.
  6. 제 1 항에 있어서,
    상기 유전체 시트들 각각은 평균 입도 50nm 내지 100nm의 이산화지르코늄(ZrO2) 및 평균 입도 0㎛ 초과 1㎛ 이하의 삼산화이비스무스(Bi2O3)를 포함하는 인덕터.
  7. 제 1 항에 있어서,
    상기 유전체 시트들 각각은 4㎛ 이상 20㎛ 이하의 두께를 갖는 인덕터.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 커버층은 페라이트 재질로 이루어진 인덕터.
  10. 내부 전극이 형성된 복수의 유전체 시트들을 제조하는 단계;
    상기 유전체 시트들 각각에 형성된 내부 전극이 다층 코일 구조를 이루도록, 상기 유전체 시트들을 적층하여 코어층을 형성하는 단계; 및
    상기 코어층에 커버층을 형성하는 단계를 포함하고,
    상기 코어층을 형성하는 단계는 적층된 상기 유전체 시트들을 압착하여 형성하되, 상기 다층 코일 구조가 위치되는 전극 영역의 두께에 비해, 상기 전극 영역 이외의 나머지 영역의 두께가 얇은 구조를 갖도록 수행되는 인덕터의 제조 방법.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 유전체 시트들을 제조하는 단계는:
    평균 입도 50nm 내지 100nm의 이산화지르코늄(ZrO2) 98mol%과 평균 입도 0㎛ 초과 1㎛ 이하의 삼산화이비스무스(Bi2O3) 2mol%를 혼합한 비자성 재료를 캐스팅(casting)하여 유전체 시트를 제조하는 단계; 및
    상기 유전체 시트 상에 금속 전극을 인쇄하는 단계를 포함하는 인덕터의 제조 방법.
  13. 제 10 항에 있어서,
    상기 유전체 시트들을 제조하는 단계는 4㎛ 이상 20㎛ 이하의 두께를 갖는 지르코니아 계열 재질의 시트를 제조하여 이루어지는 인덕터의 제조 방법.
  14. 제 10 항에 있어서,
    상기 커버층을 형성하는 단계는 상기 코어층에 페라이트 재질의 자성층을 형성하는 단계를 포함하는 인덕터의 제조 방법.
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