KR101952800B1 - 수직의 피엔 실리콘 변조기 - Google Patents

수직의 피엔 실리콘 변조기 Download PDF

Info

Publication number
KR101952800B1
KR101952800B1 KR1020177031215A KR20177031215A KR101952800B1 KR 101952800 B1 KR101952800 B1 KR 101952800B1 KR 1020177031215 A KR1020177031215 A KR 1020177031215A KR 20177031215 A KR20177031215 A KR 20177031215A KR 101952800 B1 KR101952800 B1 KR 101952800B1
Authority
KR
South Korea
Prior art keywords
region
doped
junction
positively
anode
Prior art date
Application number
KR1020177031215A
Other languages
English (en)
Other versions
KR20170131660A (ko
Inventor
홍젠 웨이
리 양
치안판 수
샤오 앤디 션
Original Assignee
후아웨이 테크놀러지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후아웨이 테크놀러지 컴퍼니 리미티드 filed Critical 후아웨이 테크놀러지 컴퍼니 리미티드
Publication of KR20170131660A publication Critical patent/KR20170131660A/ko
Application granted granted Critical
Publication of KR101952800B1 publication Critical patent/KR101952800B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/015—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on semiconductor elements having potential barriers, e.g. having a PN or PIN junction
    • G02F1/025—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on semiconductor elements having potential barriers, e.g. having a PN or PIN junction in an optical waveguide structure
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/015—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on semiconductor elements having potential barriers, e.g. having a PN or PIN junction
    • G02F1/0151—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on semiconductor elements having potential barriers, e.g. having a PN or PIN junction modulating the refractive index
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/015—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on semiconductor elements having potential barriers, e.g. having a PN or PIN junction
    • G02F1/0151—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on semiconductor elements having potential barriers, e.g. having a PN or PIN junction modulating the refractive index
    • G02F1/0152—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on semiconductor elements having potential barriers, e.g. having a PN or PIN junction modulating the refractive index using free carrier effects, e.g. plasma effect
    • G02F2001/0151—

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Optical Modulation, Optical Deflection, Nonlinear Optics, Optical Demodulation, Optical Logic Elements (AREA)

Abstract

실리콘 도파관은 제2 양성 도핑된(P2) 영역에 수직으로 인접하는 제1 양성 도핑된(Pl) 영역을 포함하는 도파관 코어를 포함한다. P2 영역은 P1 영역보다 더욱 많이 양성으로 도핑된다. 제1 음성 도핑된(N1) 영역은 제2 음성 도핑된(N2) 영역에 수직으로 인접한다. N2 영역이 N1 영역보다 더욱 많이 음성으로 도핑된다. N2 영역과 P2 영역은 양성-음성(PN) 접합을 형성하도록 수직으로 인접하여 위치된다. N1 영역, N2 영역, P1 영역 및 P2 영역은 수직 PN 접합으로서 위치되며 또한 N1 영역, N2 영역, P1 영역 및 P2 영역을 가로질러 전압 하강이 인가될 때 P2 영역의 양이온을 완전히 고갈시키고 N2 영역의 음이온을 완전히 고갈시키도록 구성된다.

Description

수직의 피엔 실리콘 변조기
본 출원은 2015년 4월 7일에 출원된 정식 특허 출원 제14/680,823호 ('Vertical PN Silicon Modulator')의 우선권을 주장하며, 이것은 그 전체가 참조로서 본 명세서 포함된다.
실리콘 광학 장치들은 광학 및/또는 전기 광학 시스템에서 광파의 전송을 위한 광학 매체로서 실리콘을 사용하는 콤포넌트들이다. 실리콘 변조기(modulator)들은 광 신호를 생성하기 위해 그러한 광파의 위상을 선택적으로 변경하는 데 사용된다. 예를 들어, 도파관을 가로지르는 전압 하강을 선택적으로 생성함으로써, 도파관의 굴절률이 선택적으로 변경될 수 있다. 굴절률의 선택적 변경은 파(wave) 상의 신호를 변조하기 위해 (예를 들어, 반송파의 속도를 증가시키고 또는 감소시킨다) 빛의 위상을 변화시키는 데 사용될 수 있다. 실리콘 변조기들은 다중 설계 제약과 연관된다. 예를 들어, 도핑(doping)은 변조기를 생성하는 데 사용될 수 있다. 많은 도핑(heavy doping)은 변조기를 가로지르는 전기 저항을 감소시킬 수 있으며, 이것은 결과적으로 보다 큰 변조 효율을 발생할 수 있다. 예를 들어, 많은 도핑은 변조기가 전력 효율적이고, 신속하게 상태를 전환하며, 좁은 영역에서도 구현될 수 있게 할 수 있다. 많은 도핑은 또한 낮은 전력의 (예를 들어, 디머(dimmer)) 광 신호로 이어지는 광 손실을 유발할 수 있으므로, 따라서 사용가능한 광 신호를 생성하기 위해 변조기의 능력을 감소시킬 수 있다. 특별한 도핑 방식들은 이러한 제약의 관점에서 특별한 결과를 달성하는 데 사용된다.
하나의 실시예로, 본 발명은 광 변조기를 포함하며, 이 광 변조기는, 도파관 코어를 포함하는 실리콘 도파관; 적어도 하나의 캐소드(cathode); 및 적어도 하나의 애노드(anode)를 포함하고, 상기 도파관 코어는, 제2 양성 도핑된(P2) 영역이 제1 양성된 도핑(P1) 영역보다 더욱 많이 양성(positive)으로 도핑될 수 있도록, 상기 P2 영역에 수직으로 인접해 있는 상기 P1 영역과, 제2 음성 도핑된(N2) 영역이 제1 음성 도핑된(N1) 영역보다 더욱 많이 음성(negative)으로 도핑될 수 있도록, 상기 N2 영역에 수직으로 인접해 있는 상기 N1 영역을 포함하며, 여기서 상기 N2 영역과 상기 P2 영역은 양성-음성(positive-negative, PN) 접합을 형성하기 위해 수직으로 인접하여 위치되고, 상기 적어도 하나의 애노드는, 캐소드와 애노드 사이에 인가되는 전압 하강이 상기 도파관 코어의 굴절률을 변경함으로써 상기 PN 접합을 통과하는 광 반송파를 변조할 수 있도록, 상기 PN 접합을 통해 상기 도파관 코어를 횡단하여 캐소드와 선택적으로 및 전기적으로 결합되고, 상기 P2 영역과 상기 N2 영역이 상기 P1 영역과 상기 N1 영역에 비해 상기 굴절률 변화에 있어서 더욱 큰 영향을 가질 수 있도록, 그리고 상기 P1 영역과 상기 N1 영역이 상기 P2 영역과 상기 N2 영역에 비해 광 반송파의 광 손실에 있어서 더욱 적은 영향을 가질 수 있도록, 상기 P2 영역은 상기 P1 영역보다 작고, 상기 N2 영역은 상기 N2 영역보다 작다.
다른 실시예로, 본 발명은 도파관 코어를 포함하는 실리콘 도파관을 포함하며, 상기 도파관 코어는 P2 영역이 P1 영역보다 더욱 많이 양성으로 도핑될 수 있도록, 상기 P2 영역에 수직으로 인접해 있는 상기 P1 영역과, N2 영역이 N1 영역보다 더욱 많이 음성으로 도핑될 수 있도록, 상기 N2 영역에 수직으로 인접해 있는 상기 N1 영역을 포함하며, 여기서 상기 N2 영역과 상기 P2 영역은 PN 접합을 형성하기 위해 수직으로 인접하여 위치되고, 상기 N1 영역, 상기 N2 영역, 상기 P1 영역, 및 상기 P2 영역은 수직의 PN 접합으로서 위치되어, 상기 N1 영역, 상기 N2 영역, 상기 P1 영역, 및 상기 P2 영역을 가로질러 전압 하강이 인가되는 경우 양이온의 상기 P2 영역을 완전히 제거하고 음이온의 상기 N2 영역을 완전히 제거하도록 구성된다.
다른 실시예로, 본 발명은 공정에 의해 준비된 광 변조기를 포함하며, 이 공정은, N2 영역이 N1 영역보다 더욱 많이 음성 도핑될 수 있도록, 실리콘 웨이퍼의 상기 N1 영역을 표면 도핑하여 수직으로 인접하는 상기 N2 영역을 생성하는 단계; 및 실재 도핑 성장을 통해, P2 영역이 P1 영역보다 더욱 많이 양상 도핑될 수 있고, 상기 P2 영역 및 상기 N2 영역이 수직의 PN 접합의 공핍 영역을 형성할 수 있도록, P1 영역과 상기 N2 영역 위에 수직으로 인접하는 상기 P2 영역을 성장시키는 단계를 포함한다.
이들 및 다른 특징들은 첨부된 도면 및 청구항을 참조하여 취해지는 상세 설명으로부터 보다 명확하게 이해될 것이다.
본 발명의 보다 완전한 이해를 위해, 첨부 도면 및 상세한 설명과 관련되어 취해지는 이하의 간단한 설명에 참조로서 행해지며, 여기서 동일 참조 번호는 동일한 부분을 나타낸다.
도 1은 수직의 PN 접합을 갖는 광 변조기의 실시예의 개략 구성도이다.
도 2는 전압 하강 없는 광 변조기의 실시예의 개략 구성도이다.
도 3은 전압 하강을 갖는 광 변조기의 실시예의 개략 구성도이다.
도 4는 광 변조기의 실시예를 통한 광 전송의 개략 구성도이다.
도 5는 광 변조기의 실시예를 통한 전압 대 커패시턴스(capacitance)의 그래프이다.
도 6은 광 변조기의 실시예를 위한 π(파이) 위상 천이 전압 길이(phase shift voltage length, VpiL)의 그래프이다.
도 7은 광 변조기의 실시예를 위한 Pi 위상 천이 전압 광 손실 (phase shift voltage optical loss, VpiLoss)의 그래프이다.
도 8은 광 변조기의 실시예를 위한 Pi 위상 천이 전압 커패시턴스 (phase shift voltage capacitance, VpiC)의 그래프이다.
도 9는 광 변조기의 실시예를 위한 변조 속도의 그래프이다.
도 10은 광 변조기의 실시예의 도핑 윤곽을 설명한다.
도 11은 광 변조기에서의 PN 접합의 실시예의 도핑 프로파일을 설명한다.
도 12는 광 변조기의 실시예를 위한 제조 프로세스를 설명한다.
도 13은 수직의 PN 접합을 갖는 광 변조기의 제2 실시예의 개략 구성도이다.
도 14는 수직의 PN 접합과 수평의 PN 접합을 갖는 광 변조기의 제3 실시예의 개략 구성도이다.
도 15는 광 변조기의 제3 실시예를 통한 광 전송의 개략 구성도이다.
도 16은 수직의 PN 접합을 갖는 광 변조기의 제4 실시예의 개략 구성도이다.
도 17은 광 변조기의 제4 실시예를 통한 광 전송의 개략 구성도이다.
도 18은 수직의 PN 접합을 갖는 광 변조기의 제5 실시예의 개략 구성도이다.
도 19는 수직의 PN 접합을 갖는 광 변조기의 제6 실시예의 개략 구성되이다.
도 20은 수직의 PN 접합을 갖는 광 변조기의 제7 실시예의 개략 구성도이다.
도 21은 수직의 PN 접합을 갖는 광 변조기의 제8 실시예의 개략 구성이다.
이하 하나 이상의 실시예의 예시적인 구현이 제공될지라도, 개시된 시스템 및/또는 방법이 현재 알려졌거나 또는 현존하는 임의의 기술을 사용하여 구현될 수 있다는 것이 처음부터 이해되어야 한다. 본 개시는 결코. 여기에서 예시되고 설명되는 예시 디자인 및 구현을 포함하는, 이하에서 설명되는 예시 구현, 도면 및 기술들로 제한되어서는 안되며, 균등물의 전체 범위와 함께 첨부된 청구항의 범위 내에서 수정될 수 있다.
실리콘 변조기들은 도파관 코어(core)의 일부를 양성(positively, P) 도핑하고 기타 부분들을 음성(negatively, N)으로 도핑함으로써 생성될 수 있다. P 영역과 N 영역의 접합은 PN 접합으로서 언급된다. 공핍 모드(depletion mode) PN 변조기는 도파관의 광 모드의 굴절률을 변화시키기 위해 PN 접합에서 전하를 제거하도록 작동한다. 광 모드는 특정 광파를 운반하는 도파관의 부분이다. 전하를 제거함으로써, 예를 들어 전압을 인가함으로써, 광 모드를 통해 보다 느린 광파가 발생하도록 굴절률이 증가하고 반송파 밀도가 감소한다. 전압이 제거되고, 굴절률이 감소하며 반송파 밀도가 증가하는 경우, 광이 광학 모드를 통해 보다 빨리 움직일 수 있게 한다. 강한 P와 N 도핑으로 전하 제거가 빨리 발생할 수 있고, 전기적 저항을 감소시킬 수 있지만, 광 손실이 발생한다.
실리콘 변조기를 통과하는 광 신호의 변조는 자유 반송파 플라즈마 효과(free carrier plasma effect)에 기초하여 수행된다. PN 접합에 적용되는 경우, 자유 반송파 플라즈마 효과에 기초한 공핍 폭(depletion width)(w)은
Figure 112017106596267-pct00001
에 의해 기술될 수 있으며,
여기서, w는 공핍 폭 (또는 높이)이고,
Figure 112017106596267-pct00002
는 도파관(110)의 유전율이며, q는 전하이고, V는 인가된 전압이며,
Figure 112017106596267-pct00003
는 도파관과 연관된 내부 전위이고, ND와 NA는 전자 도너(donor)와 억셉터(acceptor) 농도이다. 공핍 폭과 굴절률은 인가된 전압에 대한 변화에 기초하여 변화된다. 공핍 폭이, 또한 도파관 코어로서 여기에서 언급되는, 광 도파관 모드와 중첩되는 경우, 그 모드 인덱스가 변조된다. 공핍 영역은 전압이 PN 접합에 인가되는 경우 모든 자유로운 이온이 제거되는 영역이다. 공핍 영역과 광 모드 사이의 보다 많은 중첩으로 인해 높은 변조 효율이 발생한다. 예시적인 실리콘 도파관의 경우, 도파관 폭이 TE(transverse electric) 모드에서의 높이보다 더 큰 경우, 모드 폭은 모드 높이보다 더 크다. 예를 들어, 450 나노미터(nm)의 폭과 220 nm의 높이를 갖는 실리콘 도파관의 경우, TE 모드 폭은 약 1.9 마이크로미터(μm)이지만, 반면에 모드 높이는 단지 약 0.5 μm이다. 도핑 레벨과 인가된 역 전압에 종속되는 PN 접합의 경우, 공핍 폭은 몇십 나노 미터부터 100 내지 200 nm이다. 측면의(lateral) PN 접합 변조기의 경우, 공핍과 도파관 모드 사이의 중첩은 매우 적다. PN 접합이 수직 방향에 있는 경우, 공핍 영역과 광 모드 사이의 중첩은 측면의 PN 변조기들 보다 수직의 PN 변조기들에 대해 보다 높은 변조 효율을 발생하도록 훨씬 크다.
여기에서 개시되는 것은 도파관 코어의 중심부에 강한 P와 N의 도핑을 한 좁은 영역과 도파관 코어의 나머지 부분에 대해 적은(light) P와 N의 도핑을 한 보다 큰 영역을 사용하는 수직의 PN 접합니다. 광 모드의 중심부에서의 강한 P와 N의 도핑은 변조 효율에 긍정적인 효과를 가지지만, 좁은 영역 때문에 광 손실에는 중요하게 기여하지 않는다. 적은 P와 N의 도핑의 보다 큰 영역은 낮은 저항과 높은 변조 효율 (예를 들어, 소전력 요구사항, 빠른 상태 전환, 및 짧은 접합 길이 요구사항)을 갖는 크거나 넓은 PN 접합을 허용하면서, 보다 넓고 적게(lightly) 도핑된 P와 N 영역에서의 적은 도핑 때문에 낮은 광 손실을 유지한다. 수직의 PN 접합은 다층 구조의 제조 과정 중에 많이 도핑된 P 영역이 많이 도핑된 N 영역의 위에 (또는 아래에) 위치되기 때문에 수직으로 고려될 수 있다. 많이 도핑된 영역은 실재(in-situ) 성장 및/또는 표면 도핑에 의해 생성될 수 있으며, 이것은 다단식 제조 과정 중에 좁게 많이 도핑된 PN 접합을 생성하기 위해 계단식(abrupt) PN 도핑 프로파일을 생성할 수 있다.
도 은 수직 PN 접합을 갖는 광 변조기(100)의 실시예의 개략 구성도이다. 도 1은 광 캐리어가 광 변조기(100)의 프로파일을 횡방향으로 통과하도록 (예를 들어, 페이지 위에서 아래로, 또는 그 반대로 광 변조기(100)를 통과하도록), 광 변조기(100)의 단면도를 설명한다. 도 1은 여기에서 보다 더 완전하게 설명된 바와 같이, 광 변조기(100)의 영역들 사이를 명확하게 설명하기 위해 셰이딩(shading)을 사용한다. 광 변조기(100)는 양성 도핑된 영역 P1(111) 및 P2(112), 그리고 음성 도핑된 영역 N2(113) 및 N1(114)을 포함하는 수직의 PN 접합을 갖는 도파관(110)을 포함한다. P1(111), P2(112), N2(113) 및 N1(114)은 도파관(110)의 도파관 코어(118)에 위치된다. 광 변조기(100)는 많이 음성 도핑된 영역 (N++)(133)과 많이 음성 도핑된 영역 (N+)(131)에 의해 수직의 PN 접합에 전기적으로 결합되는 캐소드(141)를 더 포함한다. 광 변조기(100)는 많이 양성 도핑된 영역 (P++)(123)과 많이 양성 도핑된 영역 (P+)(121)에 의해 수직의 PN 접합에 전기적으로 결합되는 애노드(143)를 더 포함한다. 도파관 코어 에지(151 및 153)는 대체로 도핑되지 않은 채 남아 있다.
도파관(110)은 재료의 전기적 특성을 변조하기 위해 불순물을 도입함으로써 도핑될 수 있는 임의의 반도체 재료를 포함할 수 있다. 실시예에서, 도파관은 실리콘(Si), 이산화 실리콘(SiO2), 알루미늄(Al), 이들의 조합 및/또는 유사한 전기적 및/또는 화학적 특성을 갖는 재료로 이루어진다. 도파관 코어(118)는, 레이지 광과 같은, 광 반송파를 안내하도록 선택된 도파관의 부분이다. 광 반송파를 운반하는 도파관 코어(118)의 부분은 도파관(110)의 광 모드로서 언급될 수 있다. 도파관 코어(118)는 광 반송파가 도파관 코어(118)를 통해 전파되는 것을 허용할 수 있도록 선택된 광 반송파(예를 들어, 적외선)에 투명하다. 도파관 코어(118)는 수직의 PN 접합을 포함한다. PN 접합은, 전압 하강이 PN 접합을 가로질러 인가되는 경우, 굴절률과 같은 광 반송파 투명성과 관련된 도파관 코어(118)의 품질이 변경되도록 위치된다. 도파관 코어(118)의 특성을 변경함으로써 PN 접합은 신호를 광 반송파 내로 변조하기 위해 도파관 코어(118)를 통과하는 광을 가속하거나 감속하기 위해 전압을 사용할 수 있다. 도파관 코어(118)는 설명을 위해서 파선(dashed line)에 의해 경계지어지는 것으로 도시된 반면에, 광 반송파로부터의 광은 도파관 코어(118)의 중심부로부터 밖으로 확산하여 광 반송파에 기초하여 변할 수 있는 부정확한 도파관 코어(118) 경계를 유발한다는 점에 유의해야 한다.
도파관 코어(118) 내에 위치된 PN 접합은 P2(112) 및 N2(113)를 포함하는 많이 도핑된 좁은 중심부와 P1(111) 및 N1(114)을 포함하는 적게 도핑된 에지를 갖는 계단식 프로파일을 포함한다. 이와 같이, P2(112)와 N2(113)는 각각 P1(111)과 N1(114)보다 더욱 많이 도핑된다. P2(112)와 N2(113)은 예상된 인가 전압에 기초하여 예상된 공핍 영역(예를 들어, 상기한 바와 같은 공핍 폭/높이)과 거의 동일한 높이를 가지도록 선택된다. 특히, P2(112)와 N2(113)는, 전압이 PN 접합에 인가되는 경우, P2(112)는 양 이온을 거의/완전히 제거하고 N2(113)는 음 이온을 거의/완전히 제거하도록 하는 높이를 가지도록 선택된다. 예를 들어, P2(112)와 N2(113)는 20-50 nm의 결합된 높이를 가질 수 있다. 많이 도핑된 P2(112)와 N2(113)(예를 들어, 공핍 영역)는 변조 효율에 대해 매우 큰 효과를 갖는다. 한편, P1(111)과 N1(114)은 각각 P2(112)와 N2(113)에 수직하게 인접하하고, 거의 공핍 영역의 밖에 위치된다. P1(111)과 N1(114)이 공핍 영역의 밖에 위치됨에 따라, 이들의 도핑은 P2(112)와 N2(113)에 대한 도핑보다 더 낮을 수 있다. 또한, 전체적인 PN 접합의 도핑은 광 손실에 대해 역효과를 갖는다. 도파관 코어(118)의 공핍 영역 내에 도핑을 집중시키고 도파관 코어(118)의 공핍 영역 밖의 도핑을 감소시킴으로써, 변조 효율은 증가하는 반면에 도핑과 연관된 광 손실을 제한할 수 있다.
애노드(143)와 캐소드(141)는 PN 접합을 통해 전기적으로 연결되고 광 반송파를 변조하기 위해 PN 접합에 인가 전압을 선택적으로 제공하기 위해 광 변조기(100) 내에 설치된다. 애노드(143)와 캐소드(141)는 각각 P++(123)과 N++(133)을 통해 PN 접합에 전기적으로 연결되고, 이들은 연결점을 제공하고 전자 흐름을 위한 낮은 저항 연결을 생성하기 위해 각각 많이 도핑된다. P++(123)과 N++(133)은 많이 도핑된 P++(123)과 N++(133)이 도파관 코어(118)의 광 손실을 변경하는 것을 완화시키거나 또한 방지하기 위해 도파관 코어(118)로부터 이격되도록 위치된다.
P++(123)과 N++(133)은 각각 P+(121)과 N+(131)를 통해 PN 접합에 연결된다. P+(121)과 N+(131)은 각각 P++(123)과 N++(133) 사이에 낮은 저항의 전기적 연결을 제공하기 위한 크기를 갖고 또한 도핑된다, P+(121)과 N+(131)이 도파관 코어(118)의 에지에 연결되기 때문에, P+(121)과 N+(131)은 광 손실에 대해 일부 주변적 영향을 가질 수 있다. 따라서, P+(121)과 N+(131)은 각각 P++(123)과 N++(133) 보다 덜 많이 도핑된다. 그러나, P+(121)과 N+(131)은 PN 접합에 전류를 공급하는 데 사용된다. 따라서, P+(121)과 N+(131)은, 보다 큰 변조 효율이 발생하는 보다 낮은 전기 저항을 촉진하기 위해, 각각 P1(111)과 N1(114)보다 더욱 많이 도핑된다.
도파관(110)은 에지(151, 153)를 포함하며, 그것은 거의 도핑되지 않은 상태로 유지된다. 특히, 에지(151, 153)는 SiO2를 포함할 수 있고, 유전체로서 작용할 수 있다. 광 변조기(100)의 구성은 전기적 연결을 위해 에지(151, 153)가 불필요해지는 결과를 낳는다.
도파관(110)은 대칭적이지 않다. 이와 같이, 도파관(110)은 N++(133), N+(131), N2(113) 및 N1(114)를 포함하는 하부 슬래브(slab)과 P1(111), P2(112), P+(121) 및 P++(123)을 포함하는 상부 슬래브로 보여질 수 있다. 상부 슬래브와 하부 슬래브의 생성은 에지(151, 153)의 생성을 고려한다. 비대칭의 도파관(110)의 생성을 위한 예시 과정은 이하에서 도 12를 참조하여 더 완전하게 설명된다. 또한, 모든 영역의 애노드 및 캐소드 도핑은 광 변조기(100)의 기능을 변화시키지 않고 극성의 변화를 발생하도록 교환될 수 있다.
복수의 방법들이 계단식 PN 접합을 생성하는데 사용될 수 있다. 첫 번째 실시예에서, 최상부 실리콘 층은 열산화에 의해 대략 반정도로 얇아진다. 낮게 도핑된 캐소드 영역(예를 들어, N1(114))이 주입되고, 그 후 강한 표면 도핑이 얇고 많이 도핑된 캐소드 층(예를 들어, N2(113))을 형성하는도록 채택된다. 그 후, 실재 도핑 성장이 얇고 많이 도핑된 애노드 층(예를 들어, P2(112))과 낮게 도핑된 애노드 층(예를 들어, P1(111))을 생성하는데 사용된다. 다른 실시예에서, 최상부 실리콘 층은 열산화에 의해 특정 높이(예를 들어, 대략 80nm)로 얇아진다. 그 후, 적은 도핑이 캐소드 영역(예를 들어, N1(114))을 생성하도록 채택된다. 그 후, 실재 성장은 많이 도핑된 층(예를 들어, N2(113)과 P2(112))와 적게 도핑된 애노드 층(예를 들어, P1(111))을 생성하는 데 사용된다. 양쪽 실시예에 의해 계단식 PN 접합을 생성된다. 실리콘 성장 중에 고온 열 비용을 고려하면, 반도체(dopant)는 일부 분산을 경험할 수 있다.
도 2는 전압 하강없는 광 변조기(200)의 실시예의 개략 구성도이다. 도 2는 광 반송파가 광 변조기(200)의 프로파일을 통해 가로질러 통과할 수 있는 광 변조기(200)의 횡단면도를 도시한다. 광 변조기(200)는 실질적으로 광 변조기(100)과 동일한 구성을 포함할 수 있고, 인가된 전압 하강 없이 도시된 바와 같은 광 변조기(100)의 특정 실시예일 수 있다. 광 변조기(200)는 P1(111), P+(121) 및 P++(123)에 대응하는 상부 슬래브(201), N++(133), N+(131), 및 N1(114)에 대응하는 하부 슬래브(205), 및 P2(112) 및 N2(113)에 대응하는 PN 접합(210)을 포함한다. 광 변조기(200)는 215 mm 두께의 도파관, 90 nm 두께의 상부 슬래브(201), 90 nm 두께의 하부 슬래브(205), 및 500 nm 폭의 도파관을 포함한다. 광 변조기(200)에 사용된 도핑 수준은 N1=2e17/(cm)3, P1=2e17/cm3, N2=2e18/cm3, P2=2e18 /cm3, n+=8e18 /cm3, P+=8e18 /cm3이다. N+ 및 P+은 도파관 코어로부터 0.8μ 떨어져 있다. P2와 N2의 두께는 30 nm이고 접합 폭은 20nm이다. 각각 양 전자 억셉터(acceptor)와 음 전자 도너 영역을 나타내기 위해 상부 슬래브(201)는 반점을 가지도록 도시되고, 하부 슬래브(205)는 반점 없이 도시된다. 전압 하강 없이 전자 공핍을 발생하는 데 사용하기 위해 광 변조기(200)는 공핍 없이 PN 접합(210)을 포함한다. 따라서, 반점과 반점이 없는 것은 상부 슬래브(201)과 하부 슬래브(205)에 걸쳐서 상당히 균일하다.
도 3은 전압 하강, 예를 들어 a-2 볼트(V) 바이어스를 갖는 광 변조기(300)의 실시예의 개략 구성도이다. 도 3은 광 반송파가 광 변조기(200)의 프로파일을 가로질러 통과할 수 있는 광 변조기(300)의 횡단면도를 도시한다. 광 변조기(300)는 광 변조기(200)과 매우 유사한 특징을 포함할 수 있다. 광 변조기(300)는 상부 슬래브(201) 및 하부 슬래브(205)와 매우 유사한 상부 슬래브(301) 및 하부 슬래브(305)를 포함한다. 광 변조기(300)는 활성 공핍 영역을 갖는 PN 접합(210)과 매우 유사한 PN 접합(310)을 포함한다. 각각 양 전자 억셉터와 음 전자 도너 영역을 나타내기 위해 상부 슬래브(301)는 반점을 가지도록 도시되고, 하부 슬래브(305)는 반점 없이 도시된다. 상부 슬래브(301)와 하부 슬래브(305) 사이의 쉐이딩(shading)은 도파관 코어의 중심을 통해(예를 들어, N2(113) 및 P2(112)를 통해) 연장되지만 광학 모드의 나머지로는 연장되지 않는 공핍 영역을 나타낸다. 이와 같이, 도 2-3은, 공핍 영역의 외부 영역이 변조 효율에 영향을 미치지 않고 광 손실을 더하기 때문에 공핍 영역의 외부의 얇은 도핑을 유지하면서, PN 접합(210, 310)이 변조 효율의 증가를 허용하는 공핍 영역의 모두를 중첩하는 것은 나타낸다
도 4는 광 변조기(400)의 실시예를 통한 광 전송의 개략 구성도이다. 도 4는 광 반송파(410)가 광 변조기(400)의 프로파일을 가로질러 통과할 수 있는 광 변조기(400)의 횡단면도를 도시한다. 광 변조기(400)는 광 변조기(100)과 매우 유사한 구성을 포함할 수 있고, 광 반송파(410)를 전파하도록 예시된 바와 같이 광 변조기(100)의 특정 실시예일 수 있다. 광 반송파(410)는 도파관 코어(401)를 통과할 수 있고, 이것은 도파관 코어(118)와 매우 유사할 수 있으며, 제1 결합(403)과 제2 결합(405)을 가로지르는 전압 하강을 인가함에 의해 변조될 수 있으며, 이것은 각각 P+(121)/P++(123) 및 N+(131)/N++(133)과 매우 유사할 수 있다. 광 반송파(410)는 광 반송파(410) 강도에 대응하는 반점 밀도를 갖는 반점으로 도시된다. 도 4에 도시된 바와 같이, 대부분의 광 반송파(410)는 제1 결합(403) 및 제2 결합(405)의 상부/하부의 도핑되지 않은 영역을 통과하면서 작은 양의 분산 광을 갖는 도파관 코어(401)를 통과한다. 이와 같이, 도핑되지 않은 영역을 유지함으로써 감소된 광 손실을 지원한다. 또한, 광 반송파(410)의 가장 밀집한 부분이 도파관 코어(401)의 중심을 통과(예를 들어 P2(112) 및 N2(113)을 통과)하는 동안, 광 반송파(410)의 빛의 많은 부분이 또한 도파관 코어(401)의 중심 주변을 통과한다(예를 들어, P1(111) 및 N1(114)를 통과한다). 이와 같이, 수직 PN 접합의 공핍 영역에 인접한 감소된 도핑 프로파일을 유지함으로써, 광 반송파(410)의 중요한 부분이 적게 도핑된 매체에 노출되어 변조 효율의 희생 없이 보다 낮은 광 손실이 발생한다.
도 5는 광 변조기(100)와 같은 광 변조기의 실시예에서의 전압 대 커패시턴스의 그래프(500)이다. 전압은 볼트(v)로 도시되고 커패시턴스는 fF/μm로 도시된다. 광 변조기가 반도체 물질을 포함하기 때문에, 전압이 PN 접합에 인가되지 않는 경우 광 변조기는 커패시터와 같이 동작하고, 전압이 점진적으로 인가됨에 따라 광 변조기는 PN 접합을 통해 전류를 흘려서 저항과 같이 동작한다. 그래프(500)에 도시된 바와 같이, 광 변조기(100)의 구조는 계속 커패시턴스가 감소되도록 구성될 수 있고, 따라서 인가된 전압에 기초하여 광 반송파가 선택적으로 변조될 수 있도록 하기 위해, PN 접합에 0과 3 볼트 사이를 인가함으로써 굴절률을 변화시킬 수 있다.
도 6은 광 변조기(100)와 같은 광 변조기의 실시예에 대한 Pi 위상 천이 전압 길이(VpiL)의 그래프(600)이다. VpiL은 또한 변조 효율로 알려져 있으며, 광 반송파에서의 Pi 위상 천이를 유발하는 데 필요한 장치 전압 인가 길이이다. VpiL은 V/cm로 도시된다. 보다 많은 전압이 인가됨에 따라, 광 반송파에서의Pi 위상 천이를 유발하기 위해 보다 큰 VpiL이 광 변조기의 굴절율에 많은 영향을 미치는 데 필요하다. 이와 같이, 광 변조기의 길이는 소형화 증가를 허용하기 위해 보다 낮은 전압이 사용되는 경우 더 짤아질 수 있다. 도시된 바와 같이, 광 변조기는 0과 3볼트 사이가 사용되는 경우 광 반송파에서의 Pi 천이를 유발하는 동안 광 변조기가 대략 0.3 cm에서 약 5.5 cm 사이의 길이를 사용할 수 있다.
도 7은 광 변조기(100)와 같은 광 변조기의 실시예에 대한 Pi 위상 전압 광 손실(VpiLoss)은 특정 전압에서 광 반송파에서의 Pi의 위상 천이를 발생하는 경우에 발생하는 광 손실의 양이다. VpiLoss는 V*dB로 도시된다. 도 7에 도시된 바와 같이, 광 손실은 인가된 전압에 따라 1.8 V*dB과 2.7 V*dB 사이의 범위를 가질 수 있다. 또한, 약 0.5 V와 약 2.5 V 사이를 사용함으로써, 광 손실은 대략 2.2 V*dB 아래로 유지될 수 있다. 광 변조기의 비교적 낮은 광 손실은 도파관 코어(예를 들어 Pi(111) 및 N1(114))에서의 PN 접합의 공핍 영역 주변 영역의 낮게 도핑된 부분에 기초한다.
도 8은 광 변조기(100)과 같은 광 변조기의 실시예에 대한 Pi 위상 천이 전압 커패시턴스(VpiC)의 그래프(800)이다. VpiC는 광 반송파가 특정 전압에서 PI 위상 천이를 경함하는 경우에 발생하는 커패시턴스의 양이다. VpiC는 V*pf로 도시된다. 도 8에 도시된 바와 같이, VpiC는 광 변조기가 약 0.5 V와 약 2.5 V 사이에서 동작하는 경우 대략 4.3 V*pf 이하로 유지될 수 있다. 광 변조기의 비교적 낮은 VpiC는 애노드/캐소드 결합의 보다 많은 도핑(예를 들어, P+(121), P++(123), N+(131), 및 N++(133)) 상의 부분에 기초한다.
도 9는 다양한 도핑 프로파일을 갖는 광 변조기(100)과 같은 광 변조기의 실시예에 대한 변조 속도의 그래프(900)이다. 그래프(900)는 저항(R) 커패시턴스(C) 헤르츠(Hz)의 주파수 대 바이어스 전압으로 광 변조기(901, 903, 905)의 변조 속도를 도시한다. RC 응답은 전기 경로의 도핑 수준(예를 들어, ,N1(114), P1(111), N+(131), P+(121)의 도핑)에 의해 영향을 받는다. 광 변조기(901, 903, 905)는 도핑 수준에 기초하여 변하며, 명확히 나타내기 위해, 각각 파선, 실선, 및 점선으로 도시된다. 외부 에지 도핑 수준은 광 변조기(901)의 경우7e17/cm3 이고, 광 변조기(903)의 경우5e17/cm3 이며, 광 변조기(905)의 경우2.5e17/cm3 이다. 도 9에 도시된 바와 같이, 전압 바이어스가 약 0V와 약 1.5V 사이에서 유지되는 경우, 응답은 3.610 Hz 이하에서 유지될 수 있다. 이와 같이, 광 변조기(901, 903, 905)는 2.5 GHz에서의 전송을 위해 사용될 수 있다. 공핍 영역의 보다 많은 도핑(예를 들어, N2(113), P2(112))은 또한 전송 속도를 증가시키기 위해 선택될 수 이다. 또한, N1(114) 및 P1(111)의 보다 낮은 도핑과 증가된 두께는 보다 낮은 VpiLoss를 유지하는 데 사용될 수 있다.
도 10은 광 변조기(100)과 같은 광 변조기의 실시예에 대한 도핑 윤곽을 도시한다. 도 10은 광 반송파가 광 변조기(1001)의 프로파일을 가로질러 통과할 수 있는 광 변조기의 횡단면도를 마이크론(micron)으로 도시한다. 광 변조기(1001)는 도파관 코어(118)와 매우 유사할 수 있는 도파관 코어(401)를 포함하고, 각각 P+(121)/P++(123) 및 N+(131)/N++(133)과 매우 유사할 수 있는 제1 결합(1003) 및 제2 결합(1005)을 통해 전기적으로 결합된 PN 접합을 포함한다. 도 10은 도핑 수준을 보다 명확히 나타내기 위해 도 1과 비교하여 확장되었다. 이러한 도핑 수준의 변화는 반점의 밀도를 변경하여 도시된다. 도 10에 도시된 바와 같이, 광 변조기(1001)는 캐소드와 애노드를 향한 많은 도핑을 포함하고, 광학 모드를 향한 보다 얇은 도핑 및 PN 접합의 중심에서의 보다 많은 도핑의 빗금음 포함한다. 광 변조기(1001)의 실시예가 이산화 실리콘, 실리콘, 및/또는 알루미늄을 포함하지만, 다른 재료 또는 추가 재료가 또한 사용될 수 있다. 도 10의 실시예에서, 광 변조기(1001)는 5분 동안 950도(℃)의 설장 열 소모를 사용한다.
도 11은 광 변조기(100)와 같은 광 변조기의 PN 접합의 실시예의 도핑 프로파일(1100)을 도시한다. 도핑 프로파일(1100)은 광 변조기에 대한 cm3의 절대 네트 도핑(absolute net doping) 대 마이크론의 위치(예를 들어 광 변조기(100)의 좌로부터 우로 가로지름)로 도시된다. 도 11에 도시된 바와 같이, PN 접합은 0.4 마이크론 근처의 그래프 부분에서 보이는 바와 같이, 도핑에서 급하강(sharp drop)하는 계단식 프로파일을 사용한다. 급하강은 적게 도핑된 영역 P1(111) 및 N1(114)에 대응한다.
도 12는 광 변조기(100)와 같은 광 변조기의 실시예에 대한 준비 공정(1200)을 도시한다. 도 12는 광 반송파가 광 변조기의 프로파일을 가로질러 통과하는, 준비 단계에서의 광 변조기의 횡단면도를 도시한다. 준비 공정(1200)이 실리콘 및/또는 이산화 실리콘 기반 광 변조기의 준비에 초점을 맞추는 동안, 비슷한 화학적 특성을 가진 많은 반도체 소자, 예를 들어, 알루미늄 산화물(aluminum oxide), 사파이어, 게르마늄, 갈륨-비소, 인화 인듐 및 합금 및/또는 이들의 조합물가 사용될 수 있다. 그러한 재료를 사용하는 제조는 본 발명의 범위 범위 내에서 고려된다. 또한, 광 변조기에서의 영역은 제조 공정(1200) 전을 명확히 하기 위해 쉐이딩으로 도시되며, 실리콘 베이스(예를 들어 웨이퍼)가 준비된다. 베이스는 물리적으로 변조기를 지지하는 기판, 변조기의 생성을 위한 작업 부분, 및 작업 부분으로부터 기판을 분리하기 위한 박스를 포함한다. 제조 공정(1200) 전에, 베이스, 작업 부분, 및 박스는 실리콘, 이산화 실리콘, 알루미늄 등을 포함할 수 있다. 박스와 작업 부분은, 예를 들어, 에피텍셜(Epi) 성장을 통해 기판에 성장될 수 있다. 단계 1201에서, 베이스는 기판의 타겟이 아닌 영역에 대한 영향으로부터 에칭, 성장, 도핑을 방지하기 위해 하드 마스크(hard mask, HM)로 커버된다. HM에 의해 커버되지 않은 작업 부분의 표면은 리세스(recess)를 생성하기 위해 에칭된다. 이러한 에칭은 습식 에칭, 건식 에칭, 내부 열 산화 등을 사용할 수 있다. 에칭된 리세스는 N1 영역(예를 들어, N1(114))을 생성하기 위해 표면 도핑에 의해 음성 도핑된다. 단계 1203에서, 에칭된 리세스는 N2 영역(예를 들어 N2(113))을 생성하기 위해 표면 도핑에 의해 음성 도핑된다. 단계 1205에서, P2 영역(예를 들어 P2(112)) 및 P1 영역(예를 들어 P1(111))은 실재 성장, Epi 성장, 및/또는 화학 기계적 평면화(chemical-mechanical planarization, CMP)에 의해 생성된다. 단계 1207에서, 임의초과 P1 영역은 HM과 함께 제거되고, 제2 HM은 추가 제작을 위해 추가된다. 단계 1209에서, P1과 P2 영역의 부분은 박스(예를 들어 도핑되지 않은 도파관 코어 에지(153))를 확장하기 위해, 이산화 실리콘과 같은 절연 재료로 에칭되고 채워진다. CMP는 필요에 따라 사용될 수 있다. 단계 1211에서, 실리콘은 Epi/실재 성장을 통해 박스 위에 추가되고, 성장은 CMP를 통해 연마처리며, 제2 HM은 제거된다. 단계 1213에서, 제3 HM이 추가되고 P1, P2, N2 및 N1 영역의 부분은 에칭된다. P+, P++, N+ 및 N++ 도핑은 P+ 영역, P++ 영역, N+ 영역 및 N++ 영역(예를 들어, 각각 P+(121), P++(123), N+(131), N++(133))을 생성하기 위해 수행된다. 그 후, 제3 HM은 제거된다. 단계 1215에서, 에칭된 영역은 유전체 영역(예를 들어 도파관 코어 에지(151))를 생성하기 위해 충전진다. 충전은 또한 도파관을 부풀리는 PN 접합 위에 추가 박스를 생성한다. 애노드 및 캐소드(예를 들어 애노드(143)와 캐소드(141))는 금속화를 통해 주입된다.
도 13은 수직 접합을 갖는 광 변조기(1300)의 제2 실시예의 개략 구성도이다. 도 13은 광 반송파가 광 변조기(1300)의 프로파일을 가로질러 통과하는 광 변조기(1300)의 횡단면도를 도시한다. 도 13은 광 변조기(1300)의 영역 사이를 명확히 설명하기 위해 쉐이딩을 사용한다. 광 변조기(1300)는, 각각 도파관(110), 캐소드(141), N++(133), N+(131), N1(114), N2(113), P2(112), P1(111), P+(121), P++(123), 애노드(143) 및 도파관 코어 에지(151, 153)와 매우 유사할 수 있는, 캐소드(1341), 캐소드로 도핑된 영역 N++(1333), N+(1331), N1(1314) 및 N2(1313), 양성 도핑된 영역 P2(1312), P1(1311), P+(1321), 및 P++(1323), 애노드(1343) 및 도파관 에지(1351, 1353)를 포함하는 도파관(1310)을 포함한다. P1(1311)은 P1(1311)이 도 13에 도시된 바와 같이 하부 부분(1311a)과 하부 부분(1311a)으로부터 측면으로 연장되는 상부 부분(1311b)를 포함한다는 점에서 P1(111)과 상이하다. 이와 같이, 하부 부분(1311a) 및 상부 부분(1311b)은 2개의 분리된 슬래브로 만들어지고 제조 공정의 별도의 단계 중에 생성될 수 있다. 하부 부분(1311a) 위로 상부 부분(1311b)을 연장함으로써, P+(1321)은 P+(1321)을 도파관 코어로부터 더욱 멀리 위치시기 위해 수직적으로 오프셋될 수 있다. P+(1321)이 보다 많은 도핑을 포함함에 따라, 도파관 코어로부터 P+(1321)을 멀리 이동시키는 것은 변조 효율 및/또는 변조 주파수에 대한 잠재적 비용에서의 광 손실을 감소시킬 수 있다.
도 14는 수직의 PN 접합 및 수평의 PN 접합을 갖는 광 변조기(1400)의 제3 실시예의 개략 구성도이다. 도 14는 광 반송파가 광 변조기(1400)의 프로파일을 가로질러 통과하는 광 변조기(1400)의 횡단면도를 도시한다. 도 14는 광 변조기(1400)의 영역들 사이를 명확히 설명하기 위해 쉐이딩을 사용한다. 광 변조기(1400)는, 각각 도파관(110), 캐소드(141), N++(133), N+(131), N1(114), N2(113), P2(112), P1(111), P+(121), P++(123), 애노드(143) 및 도파관 코어 에지(151, 153)와 매우 유사하지만, 상이한 구성으로 위치된, 캐소드(1441), 음성 도핑된 영역 N++(1433), N+(1431), N1(1414) 및 N2(1413), 양성 도핑된 영역 P2(1412), P1(1411), P+(1421), 및 P++(1423), 애노드(1443) 및 도파관 코어 에지(1451, 1453)을 포함하는 도파관(1410)을 포함한다. 구체적으로, P+(1421) 및 P++(1423)은 P+(1421) 및 P++(1423)이 공통 단계 중에 캐소드 영역으로 도핑되거나 성장할 수 있게 한 도파관(1410)의 저부에 도핑된다. 도파관의 저부에 대한 P+(1421) 및 P++(1423)의 도핑은 또한 에칭 단계(예를 들어, 에지(153)을 생성하는 데 사용됨)의 제거를 허용할 수 있다. 대신에, 에지(1453)는 P+(1421) 위에 위치된다. 또한, 양성 도핑된 영역(P3)(1415)은 P1(1411), P2(1412), N1(1414), N2(1413) 및 P+(1421)과 접하도록 위치된다. 구체적으로, N1(1414)과 P+(1421) 사이에 P3(1415)를 위치시킴으로써, P3(1415)는 N1(1414)와 P+(1421) 사이에 전기 커패시턴스를 완화시키는 기능으로 작용할 수 있다. P3(1415)의 존재는 P3(1415)와 N1(1414) 및 N2(1413) 사이에 추가 면의 PN 접합을 생성한다. P3(1415)의 위치는 연관된 공핍 영역과 도파관 코어/광학 모드 사이의 중첩을 극대화하기 위해 도파관 코어의 중심 근처에 측면 PN 접합을 위치시키는 필요에 따라 천이될 수 있다. P3(1415)의 도핑은 각을 이루는 주입(angled implantation)에 의해 수행될 수 있다. P3(1415)는 P2(1412)와 유사하게 많이 되고, P1(1411)와 유사하게 적게 도핑되거나, 또는 특정 응용을 위한 요구사항에 기초하여 P2(1412)와 P+(1421) 사이의 전환을 위한 수준으로 도핑될 수 있다.
도 15는 광 변조기(1500)의 제3 실시예를 통한 광 전송의 개략 구성도이다. 도 15는 광 반송파(1510)가 광 변조기(1500)의 프로파일을 가로질러 통과하는 광 변조기(1500)의 횡단면도를 도시한다. 광 변조기(1500)는 광 변조기(1400)와 매우 동일한 구성을 포함할 수 있고, 광 반송파(1510)를 전파함에서 보이는 바와 같이 광 변조기(1400)의 특정 실시예일 수 있다. 광 반송파(1510)는 P1(1411), P2(1412) 및 N2(1413)를 포함할 수 있는 도파관 코어(1501)를 통과할 수 있다. 도파관 코어(1501)는 제1 결합 슬래브(1503)과 제2 결합 슬래브(1505)에 대해 전압 하강을 인가함으로써 변조되며, 이것은 각각 광 변조기(1400)의 도파관 코어(1501)의 외부에 P 영역 및 N 역을 포함할 수 있다. 광 반송파(1510)는 광 반송파(1510) 강도에 대응하는 반점 밀도를 갖는 반점으로 ㄷ도시된다. 도 15에 도시된 바와 같이, 광 반송파(1510)의 가장 밀집된 부분은 수직 및 수평 PN 접합(예를 들어, P2(1412), N2(1413) 및 P3(1415))의 공핍 영역의 영역 내의 도파관 코어(1501)의 중심을 통과한다. 또한, 광 반송파(1510)의 빛 중 많은 부분은 도파관 코어(1501)의 중심 주변(예를 들어, P1(1411), N1(1414) 및 에지(1451, 1453))을 통과한다. 이와 같이, PN 접합의 공핍 영역에 인접한 감소된 도핑 프로파일을 유지함으로써, 광 반송파(1510)의 중요한 부분이 적게 도핑된 매체에 노출되어 변조 효율의 희생 없이 낮은 광 손실이 발생한다.
도 16은 수직의 PN 접합을 갖는 광 변조기(1600)의 제4 실시예의 개략 구성도이다. 도 16은 광 반송파가 광 변조기(1600)의 프로파일을 가로질러 통과하는 광 변조기(1600)의 횡단면도를 도시한다. 도 16은 광 변조기(1600)의 영역들 사이를 명확히 설명하기 위해 쉐이딩을 사용한다. 광 변조기(1600)는, 각각 도파관(110), 캐소드(141), N++(133), N+(131), N1(114), N2(113), P2(112), P1(111), P++(123), 애노드(143) 및 도파관 코어 에지(151, 153)과 매우 유사하지만 서로 다른 구성에 위치한, 캐소드(1641, 1642), 음성 도핑된 영역 N++(1633), N++(1634), N+(1631), N+(1632), N1(1614) 및 N2(1613), 양성 도핑된 영역 P2(1612), P1(1611), P++(1623) 및 P++(1625), 애노드(1643), 및 도파관 코어 에지(1651, 1653)을 포함하는 도파관(1610)을 포함한다. 구체적으로, 광 변조기(1600)는 2개의 N++(1633, 1634) 영역과 2개의 N+ 영역(1631, 1632)를 통해 도파관(1610)의 각 단부에 위치되고 수직의 PN 접합에 결합된 2개의 캐소드(1641, 1642)를 사용한다. 애노드(1643)는 2개의 P++ 영역(1623, 1625)을 통해 PN 접합 위에 위치되고 접합에 결합된다. P+ 영역은 생략된다. P++ 영역(1623, 1625)은 P1(1611)에 수직적으로 인접하고 도파관(1610)의 유전체 부분에 의해 분리된다. N+ 영역(1632, 1631)은 N1(1614)에 수평으로 인접한 N++ 폴(pole)을 생성한다. P++ 폴과 N++ 폴은 캐소드(1642, 1641)와 애노드(1643) 사이의 증가된 연결에 기인하는 PN 접합을 가로지르는 캐소드(1642, 1641)와 애노드(1643) 사이의 전기 저항을 감소시키면서 광 반송파의 광 손실에 대한 최소화된 영향을 가지도록 도파관 코어의 외부에 위치된다. P++ 폴과 N++ 폴의 폭은 도파관(1610)의 광학 모드에서의 광 손실에 대한 폴들의 증가된 도핑의 영향을 최소화하기 위해 선택된다.
도 17은 광 변조기(1700)의 제4 실시예를 통한 광 전송의 개략 구성도이다. 도 17은 광 반송파(1710)가 광 변조기(1700)의 프로파일을 가로질러 통과하는 광 변조기(1700)의 횡단면도를 도시한다. 광 변조기(1700)는 광 변조기(1600)와 매우 동일한 구성을 포함할 수 있으며, 광 반송파(1710)를 전파하는 것으로 보이는 바와 같이 광 변조기(1600)의 특정 실시예일 수 있다. 광 반송파(1710)는 P1(1611), P2(1612), N2(1613)의 부분을 포함할 수 있는 도파관 코어(1701)를 통과할 수 있다. 도파관 코어(1701)는 제1 결합(1705) (예를 들어 P++(1625)), 제2 결합(1706) (예를 들어 P++(1623)), 제3 결합(1707) (예를 들어 N+(1631)) 및 제4 결합(1709) (예를 들어 N+(1632))을 가로지르는 전압 하강을 인가시킴으로써 변조되며, 이것은 각각 광 변조기(1600)의 수평 및 수직 폴들과 매우 유사할 수 있다. 광 반송파(1710)는 광 반송파(1710) 강도에 대응하는 ㅂ반점 밀도를 갖는 반점으도 도시된다. 도 17에 도시된 바와 같이, 광 반송파(1710)의 가장 밀집된 부분은 수직의 PN 접합(예를 들어 P2(1612) 및 N2(1613))의 공핍 영역의 영역 내에서 도파관 코어(1710)의 중심을 통과한다. 또한, 광 반송파(1710)의 빛 중 많은 부분은 도파관 코어(1701)의 중심 주변을 통과한다(예를 들어 P1(1611), N1(1614) 및 에지(1651, 1653)을 통하여). 이와 같이, PN 접합의 공핍 영역에 인접한 감소된 도핑 프로파일을 유지함으로써, 광 반송파(1710)의 중요한 부분은 보다 적게 도핑된 매체에 노출되어 변조 효율의 희생 없이 보다 낮은 광 손실을 발생한다.
도 18은 수직의 PN 접합을 갖는 광 변조기(1800)의 제5 실시예의 개략 구성도이다. 도 18은 광 반송파가 광 변조기(1800)의 프로파일을 가로질러 통과하는 광 변조기(1800)의 횡단면도를 도시한다. 도 18은 광 변조기(1800)의 영역들 사이를 명확히 설명하기 위해 쉐이딩을 사용한다. 광 변조기(1800)는, 각각 도파관(1610), 캐소드(1641, 1642), N++(1633), N++(1634), N+(1631), N+(1632), N1(1614), N2(1613), P2(1612), P1(1611), P++(1623) 및 P++(1625), 애노드(1643), 및 도파관 코어 에지(1651, 1653)와 매우 유사할 수 있는, 캐소드(1841, 1842), 음성 도핑된 영역 N++(1833), N++(1834), N+(1831), N+(1832), N1(1814) 및 N2(1813), 양성 도핑된 영역 P2(1812), P1(1811), P++(1823) 및 P++(1825), 애노드(1843) 및 도파관 코어 에지(1851, 1853)을 포함하는 도파관(1810)을 포함한다. 광 변조기(1800)에서, P++(1825), P++(1823) 및 P1(1811)에 의해 형성된 P++ 폴은 P++(1825) 및 P++(1823)을 수평으로 확장함으로써 확대된다. P1(1811)의 (예를 들어 폴)의 수직 연장은 또한 따라서 확장된다. 이와 같이, P1(1811) 및/또는 P++ 영역(1823, 1825)의 폴은 P1(1811)의 하부 부분을 포함하는 슬래브로부터 분리된 상부 슬래브로서 보여질 수 있다. 따라서, P1(1811)은 다중 위상에서 제조될 수 있다. P++ 폴을 확대시키는 것은 결합 영역을 증가시키며, 이로 인해 차례로 저항과 연관된 용량성 효과를 감소시키고, 변조 효율을 증가시킨다.
도 19는 수직의 PN 접합을 갖는 광 변조기(1900)의 제6 실시예의 개략 구성도이다. 도 19는 광 반송파가 광 변조기(1900)의 프로파일을 가로질러 통과하는 광 변조기(1900)의 횡단면도를 도시한다. 도 19는 광 변조기(1900)의 영역들 사이를 명확히 설명하기 위해 쉐이딩을 사용한다. 광 변조기(1900)는, 각각 도파관(1610), 캐소드(1641, 1642), N++(1633), N++(1634), N+(1631), N+(1632), N1(1614), N2(1613), P2(1612), P1(1611), P++(1623) 및 P++(1625), 애노드(1643), 및 도파관 코어 에지(1651, 1653)와 매우 유사할 수 있으나 상이한 구성인, 캐소드(1941, 1942), 음성 도핑된 영역 N++(1933), N++(1934), N+(1931), N+(1932), N1(1914) 및 N2(1913), 양성 도핑된 영역 P2(1912), P1(1911), P++(1923) 및 P++(1925), 애노드(1943, 1944) 및 도파관 코어 에지(1951, 1953)을 포함하는 도파관을 포함한다, P+ 영역(1927)은 P++(1925)와 P1(1911) 사이에 삽입되고, P+ 영역(1929)은 P++(1923)과 P1(1911) 사이에 삽입된다. P+(1927) 및 P+(1929)는 P+(121)과 거의 유사할 수 있다. P++(1925)와 P+(1927)는 P1(1911)에 인접한 제1 수평 폴을 형성하도록 위치되고, P++(1923)과 P+(1929)는 P1(1911)에 인접한 제2 수평 폴을 형성하도록 위치된다. 애노드(1943, 1944)는 수평 폴들을 통해 PN 접합에 연결된다. 수평 폴들은 광 손실에 대한 그들의 효과를 감소시키기 위해 도파관 코어로부터 P++(1923) 및 P++(1925)를 더 멀리 이동시키는 효과를 가진다. P+(1927) 및 P+(1929)의 포함으로 인해 P++(1923) 및 P++(1925)을 도파관 코어로부터 더 멀리 이동시키는 것을 추가로 지원한다. 다중 폴은 저항/캐패시턴스를 완화시키고 변조 속도/효율을 증가시키는 데 사용된다. 수평 폴들은 P1(1911)의 하부 부분으로부터 분리된 경로 내에 제조될 수 있는 분리된 슬래브로서 보여질 수 있다.
도 20은 수직의 PN 접합을 갖는 광 변조기(2000)의 제7 실시예의 개략 구성도이다. 도 20은 광 반송파가 광 변조기(2000)의 프로파일을 가로질러 통과하는 광 변조기(2000)의 횡단면도를 도시한다. 도 20은 광 변조기(2000)의 영역들 사이를 명확히 설명하기 위해 쉐이딩을 사용한다. 광 변조기(2000)는, 각각 도파관(1610), 캐소드(1641, 1642), 음성 도핑된 영역 N++(1633), N++(1634), N+(1631), N+(1632), N1(1614) 및 N2(1613), 양성 도핑된 영역 P2(1612), P1(1611), P++(1623) 및 P++(1625), 애노드(1643) 및 도파관 코어 에지(1651, 1653)과 매우 유사할 수 있는, 캐소드(2041, 2042), 음성 도핑된 영역 N++(2033), N++(2034), N+(2031), N+(2032), N1(2014) 및 N2(2013), 양성 도핑된 영역 P2(2012), P1(2011), P++(2023) 및 P++(2025), 애노드(2043) 및 도파관 코어 에지(2051, 2053)을 포함하는 도파관 2010을 포함한다. 도파관(2010)은, 도 16에서 설명된 바와 같이 P++ 폴들의 부분으로서, P1(2011)과 P++(2025) 사이에 위치되는 양성 도핑된 영역 P+(2027)과, P1(2011)과 P++(2023) 사이에 위치되는 양성 도핑된 영역 P+(2029)를 더 포함한다. P+(2027, 2029)은 각각 P+(121)과 매우 유사할 수 있다. P+(2027, 2029)은 P++(2023, 2025)보다 덜 양성 도핑되고, P1(2011)보다 더 양성 도핑된다. 따라서, P+(2027, 2029)은, P++(2023) 및 P++(2025)과 연관된 주변의 광 손실을 완화시키는 동안, 보다 높은 변조 효율을 발생시키는 보다 낮은 전기 저항을 촉진하기 위해 도파관 코어의 에지에서의 감소된 전기 저항을 제공한다.
도 21은 수직의 PN 접합을 갖는 광 변조기(2100)의 제8 실시예의 개략 구성도이다. 도 21은 광 반송파가 광 변조기(2100)의 프로파일을 가로질러 통과하는 광 변조기(2100)의 횡단면도를 도시한다. 도 21은 광 변조기(2100)의 영역들 사이를 명확히 설명하기 위해 쉐이딩을 사용한다. 광 변조기(2100)는, 각각 도파관(1810), 캐소드(1841, 1842), 음성 도핑된 영역 N++(1833), N++(1834), N+(1831), N+(1832), N1(1814) 및 N2(1813), 양성 도핑된 영역 P2(1812), P1(1811), P++(1823) 및 P++(1825), 애노드(1843) 및 도파관 코어 에지(1851, 1853)와 매우 유사할 수 있는, 캐소드(2141, 2142), 음성 도핑된 영역 N++(2133), N++(2134), N+(2131), N+(2132), N1(2114) 및 N2(2113), 양성 도핑된 영역 P2(2112), P1(2111), P++(2123) 및 P++(2125), 애노드(2143) 및 도파관 코어 에지(2151, 2153)을 포함하는 도파관(2110)을 포함한다. 도파관(2110)은 도 16 및 18에서 설명된 바와 같이 P++ 폴들의 부분으로서, P1(2111)과 P++(2125) 사이에 위치되는 양성 도핑된 영역 P+(2127)과, P1(2111)과 P++(2123) 사이에 위치되는 양성 도핑된 영역 P+(2129)를 더 포함한다. P+(2127, 2129)은 각각 P+(121)과 매우 유사할 수 있다. P+(2127, 2129)은 P++(2123, 2125)보다 덜 양성 도핑되고, P1(2111)보다 더 양성 도핑된다. 따라서, P+(2127, 2129)은, P++(2123) 및 P++(2125)과 연관된 주변의 광 손실을 완화시키는 동안, 보다 높은 변조 효율을 발생시키는 보다 낮은 전기 저항을 촉진하기 위해 도파관 코어의 에지에서의 감소된 전기 저항을 제공한다.
여러 실시예가 본 발명에서 제공되는 동안, 개시된 시스템 및 방법이 본 발명의 사상 또는 범위를 벗어남이 없이 많은 다른 특정 형태로 구현될 있다는 것이 이해될 수 있다. 현재의 실시예가 예시된 것으로 고려되어야 하지만 이것으로 제한되는 것은 아니며, 여기에서 주어진 상세 설명으로만 한정하려고 하는 것은 아니다. 예를 들어, 다양한 엘리먼트들이나 콤포넌트들이 또 다른 시스템 내에 결합되거나 통합될 수 있거나 특정한 특징이 생략되거나 또는 구현되지 않을 수도 있다.
또한, 다양한 실시예에서 설명되고 예시된 기술, 시스템 및 방법이 본 발명의 범위를 벗어남이 없이 다른 시스템, 모듈, 기술 또는 방법으로 결합되거나 통합될 수 있다. 결합되거나 직접 결합되거나 또는 서로 통신하는 것으로 도시되거나 설명된 다른 아이템들은 전기적으로, 기계적으로 또는 다른 방식으로든 일부 인터페이스, 장치, 또는 중간 콤포넌트를 통해 간적적으로 결합되거나 또는 통신을 수행할 수 있다. 변경, 대체, 및 수정의 기타 예들은 본 기술분야의 당업자에 의해 확인될 수 있고 여기에서 개시된 사상 및 범위를 벗어남이 없이 행해질 수 있다.

Claims (25)

  1. 광 변조기로서,
    도파관 코어를 포함하는 실리콘 도파관;
    적어도 하나의 캐소드(cathode); 및
    적어도 하나의 애노드(anode)
    를 포함하고,
    상기 도파관 코어는,
    제2 양성 도핑된(P2) 영역이 제1 양성된 도핑(P1) 영역보다 더욱 많이 양성(positive)으로 도핑될 수 있도록, 상기 P2 영역에 수직으로 인접해 있는 상기 P1 영역과,
    제2 음성 도핑된(N2) 영역이 제1 음성 도핑된(N1) 영역보다 더욱 많이 음성(negative)으로 도핑될 수 있도록, 상기 N2 영역에 수직으로 인접해 있는 상기 N1 영역
    을 포함하며, 여기서 상기 N2 영역과 상기 P2 영역은 양성-음성(positive-negative, PN) 접합을 형성하기 위해 수직으로 인접하여 위치되고,
    상기 적어도 하나의 애노드는, 캐소드와 애노드 사이에 인가되는 전압 하강이 상기 도파관 코어의 굴절률을 변경함으로써 상기 PN 접합을 통과하는 광 반송파를 변조할 수 있도록, 상기 PN 접합을 통해 상기 도파관 코어를 횡단하여 캐소드와 선택적으로 및 전기적으로 결합되고,
    상기 P2 영역과 상기 N2 영역이 상기 P1 영역과 상기 N1 영역에 비해 상기 굴절률 변화에 있어서 더욱 큰 영향을 가질 수 있도록, 그리고 상기 P1 영역과 상기 N1 영역이 상기 P2 영역과 상기 N2 영역에 비해 광 반송파의 광 손실에 있어서 더욱 적은 영향을 가질 수 있도록, 상기 P2 영역은 상기 P1 영역보다 작고, 상기 N2 영역은 상기 N1 영역보다 작고,
    상기 P1 영역은 상기 애노드로 진행하지 않으면서 측면으로 연장되고, 상기 N1 영역은 상기 캐소드로 진행하지 않으면서 측면으로 연장되는,
    광 변조기.
  2. 제1항에 있어서,
    상기 P2 영역은, 상기 전압 하강이 상기 캐소드와 상기 애노드 사이에 인가될 때 상기 P2 영역이 양이온을 완전히 고갈시킬 수 있도록 하기 위해 선택된 두께를 가지는, 광 변조기.
  3. 제2항에 있어서,
    상기 N2 영역은, 상기 전압 하강이 상기 캐소드와 상기 애노드 사이에 인가될 때 상기 N2 영역이 음이온을 완전히 고갈시킬 수 있도록 하기 위해 선택된 두께를 가지는, 광 변조기.
  4. 제1항에 있어서,
    상기 P2 영역은 실재 도핑 성장(in-situ doped growth)에 의해 형성되는, 광 변조기.
  5. 제1항에 있어서,
    상기 N2 영역은 실재 도핑 성장(in-situ doped growth)에 의해 형성되는, 광 변조기.
  6. 제1항에 있어서,
    상기 P2 영역은 표면 도핑에 의해 형성되는, 광 변조기.
  7. 제1항에 있어서,
    상기 N2 영역은 표면 도핑에 의해 형성되는, 광 변조기.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 도파관은,
    제3 양성 도핑된(P+) 영역이 상기 P1 영역보다 더욱 많이 양성 도핑될 수 있도록, 상기 P1 영역에 수평으로 인접하는 상기 P+ 영역과,
    제3 음성 도핑된(N+) 영역이 상기 N1 영역보다 더욱 많이 음성 도핑될 수 있도록, 상기 N1 영역에 수평으로 인접하는 상기 N+ 영역
    을 더 포함하고,
    상기 P+ 영역과 상기 N+ 영역이 상기 N1 영역, 상기 N2 영역, 상기 P1 영역및 상기 P2 영역에 대해 광 반송파의 광 손실에 있어서 최소화된 영향을 가질 수 있도록, 그리고 상기 P+ 영역과 상기 N+ 영역이 상기 N1 영역, 상기 N2 영역, 상기 P1 영역 및 상기 P2 영역에 대해 캐소드와 애노드 사이의 전기적 저항성을 감소시킬 수 있도록, 상기 P+ 영역과 상기 N+ 영역이 상기 도파관 코어의 외부에 위치하는, 광 변조기.
  9. 제8항에 있어서,
    상기 도파관은,
    제4 양성 도핑된(P3) 영역과 상기 N1 영역이 수평 PN 접합을 생성할 수 있도록, 상기 N1 영역과 상기 P+ 영역 사이에 위치되면서 또한 상기 P1 영역과 상기 P+ 영역 사이에 위치되는 상기 P3 영역
    을 더 포함하는, 광 변조기.
  10. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 도파관은,
    복수의 양성 도핑된(P++) 폴(pole)이 상기 P1 영역보다 더욱 많이 양성 도핑될 수 있도록, 상기 P1 영역에 수직으로 인접하는 상기 P++ 폴 - 여기서 상기 P++ 폴은 상기 도파관의 절연부(dielectric portion)에 의해 구분됨 - ; 및
    복수의 음성 도핑된(N++) 영역이 상기 N1 영역보다 더욱 많이 음성 도핑될 수 있도록, 상기 N1 영역에 수평으로 인접하는 상기 N++ 영역 - 여기서 상기 N++ 영역은 상기 N1 영역에 의해 구분됨 -
    을 더 포함하고,
    상기 P++ 폴과 상기 N++ 영역이 상기 N1 영역, 상기 N2 영역, 상기 P1 영역및 상기 P2 영역에 대해 광 반송파의 광 손실에 있어서 최소화된 영향을 가질 수 있도록, 그리고 상기 P++ 폴과 상기 N++ 영역이 상기 N1 영역, 상기 N2 영역, 상기 P1 영역 및 상기 P2 영역에 대해 캐소드와 애노드 사이의 전기적 저항성을 감소시킬 수 있도록, 상기 P++ 폴과 상기 N++ 영역이 상기 도파관 코어의 외부에 위치하며,
    상기 애노드는 상기 P++ 폴과 수직으로 인접하여 직결되고(directly coupled),
    상기 적어도 하나의 캐소드는 각각의 N++ 영역에 직결되는 캐소드를 포함하는, 광 변조기.
  11. 제10항에 있어서,
    상기 도파관은 복수의 양성 도핑된(P+) 영역을 더 포함하고,
    상기 P+ 영역이 상기 P++ 폴보다 더욱 적게 양성 도핑되면서 상기 P1 영역보다는 더욱 많이 양성 도핑될 수 있도록, 각각의 P+ 영역은 상기 P++ 폴 중의 하나와 상기 P1 영역 사이에 위치되는, 광 변조기.
  12. 제10항에 있어서,
    상기 도파관은 복수의 음성 도핑된(N+) 영역을 더 포함하고,
    상기 N+ 영역이 상기 N++ 영역보다 더욱 적게 양성 도핑되면서 상기 N1 영역보다는 더욱 많이 양성 도핑될 수 있도록, 각각의 N+ 영역은 상기 N++ 영역 중의 하나와 상기 N1 영역 사이에 위치되는, 광 변조기.
  13. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 도파관은,
    복수의 양성 도핑된(P++) 폴이 상기 P1 영역보다 더욱 많이 양성 도핑될 수 있도록, 상기 P1 영역에 수평으로 인접하는 상기 P++ 폴 - 여기서 상기 P++ 폴은 상기 P1 영역에 의해 구분됨 - ; 및
    복수의 음성 도핑된(N++) 영역이 상기 N1 영역보다 더욱 많이 음성 도핑될 수 있도록, 상기 N1 영역에 수평으로 인접하는 상기 N++ 영역 - 여기서 상기 N++ 영역은 상기 N1 영역에 의해 구분됨 -
    을 더 포함하고,
    상기 적어도 하나의 애노드는 각각의 P++ 폴에 결합된 애노드를 포함하고,
    상기 적어도 하나의 캐소드는 각각의 N++ 영역에 결합된 캐소드를 포함하며,
    상기 P++ 폴과 상기 N++ 영역이 상기 N1 영역, 상기 N2 영역, 상기 P1 영역및 상기 P2 영역에 대해 광 반송파의 광 손실에 있어서 최소화된 영향을 가질 수 있도록, 그리고 상기 P++ 폴과 상기 N++ 영역이 상기 N1 영역, 상기 N2 영역, 상기 P1 영역 및 상기 P2 영역에 대해 캐소드와 애노드 사이의 전기적 저항성을 감소시킬 수 있도록, 상기 P++ 폴과 상기 N++ 영역이 상기 도파관 코어의 외부에 위치하는, 광 변조기.
  14. 제13항에 있어서,
    상기 도파관은 복수의 양성 도핑된(P+) 영역을 더 포함하고,
    상기 P+ 영역이 상기 P++ 폴보다 더욱 적게 양성 도핑되면서 상기 P1 영역보다는 더욱 많이 양성 도핑될 수 있도록, 각각의 P+ 영역은 상기 P++ 폴 중의 하나와 상기 P1 영역 사이에 위치되는, 광 변조기.
  15. 제13항에 있어서,
    상기 도파관은 복수의 음성 도핑된(N+) 영역을 더 포함하고,
    상기 N+ 영역이 상기 N++ 영역보다 더욱 적게 양성 도핑되면서 상기 N1 영역보다는 더욱 많이 양성 도핑될 수 있도록, 각각의 N+ 영역은 상기 N++ 영역 중의 하나와 상기 N1 영역 사이에 위치되는, 광 변조기.
  16. 제2 음성 도핑된(N2) 영역이 제1 음성 도핑된(N1) 영역보다 더욱 많이 음성 도핑될 수 있도록, 실리콘 웨이퍼의 상기 N1 영역을 도핑하여 수직으로 인접하는 상기 N2 영역을 생성하는 단계; 및
    제2 양성 도핑된(P2) 영역이 제1 양성 도핑된(P1) 영역보다 더욱 많이 양성 도핑될 수 있도록, 그리고 상기 P2 영역과 상기 N2 영역이 수직 PN 접합의 공핍 영역(depletion region)을 형성할 수 있도록, 상기 P1 영역 및 상기 P1 영역과 수직으로 인접하면서 상기 N2 영역과도 수직으로 인접하는 상기 P2 영역을 도핑하는 단계
    를 포함하는 프로세스에 의해 준비되고,
    여기서 상기 P1 영역은 애노드로 진행하지 않으면서 측면으로 연장되고, 상기 N1 영역은 캐소드로 진행하지 않으면서 측면으로 연장되는,
    광 변조기.
  17. 제16항에 있어서,
    상기 N1 영역, 상기 N2 영역, 상기 P1 영역 및 상기 P2 영역은 도파관 코어의 중심에 위치되고, 상기 프로세스는,
    상기 도파관 코어의 중심을 둘러싸는 상기 도파관 코어의 수평 에지를 에칭하는 단계; 및
    상기 도파관 코어의 에칭된 수평 에지를 이산화 실리콘(silicon dioxide, SiO2)으로 채우는 단계
    를 더 포함하는, 광 변조기.
  18. 제17항에 있어서,
    상기 프로세스는,
    에칭된 수평 에지 중 적어도 하나에 수직으로 인접하는 실리콘 계층을 추가하는 단계; 및
    상기 PN 접합에 대한 전기적 접속성을 지원하도록 상기 실리콘 계층을 도핑하는 단계
    를 더 포함하는, 광 변조기.
  19. 제18항에 있어서,
    상기 프로세스는,
    상기 캐소드가 제1 전기적 접속 암(arm)을 통해 상기 수직 PN 접합과 전기적으로 통하고 상기 애노드가 제2 전기적 접속 암을 통해 상기 수직 PN 접합과 전기적으로 통할 수 있도록, 상기 실리콘 웨이퍼 내에 상기 캐소드와 상기 애노드를 심는 단계
    를 더 포함하는, 광 변조기.
  20. 제19항에 있어서,
    상기 P2 영역과 상기 N2 영역은, 상기 캐소드와 상기 애노드를 통해 상기 PN 접합을 가로질러 전압이 인가될 때 상기 P2 영역과 상기 N2 영역의 이온의 완전한 고갈을 지원하기 위한 크기를 가지는, 광 변조기.
  21. 광 변조기를 준비하는 방법으로서,
    제2 음성 도핑된(N2) 영역이 제1 음성 도핑된(N1) 영역보다 더욱 많이 음성 도핑될 수 있도록, 실리콘 웨이퍼의 상기 N1 영역을 도핑하여 수직으로 인접하는 상기 N2 영역을 생성하는 단계; 및
    제2 양성 도핑된(P2) 영역이 제1 양성 도핑된(P1) 영역보다 더욱 많이 양성 도핑될 수 있도록, 그리고 상기 P2 영역과 상기 N2 영역이 수직 PN 접합의 공핍 영역(depletion region)을 형성할 수 있도록, 상기 P1 영역 및 상기 P1 영역과 수직으로 인접하면서 상기 N2 영역과도 수직으로 인접하는 상기 P2 영역을 도핑하는 단계
    를 포함하고,
    여기서 상기 P1 영역은 애노드로 진행하지 않으면서 측면으로 연장되고, 상기 N1 영역은 캐소드로 진행하지 않으면서 측면으로 연장되는, 방법.
  22. 제21항에 있어서,
    상기 N1 영역, 상기 N2 영역, 상기 P1 영역 및 상기 P2 영역은 도파관 코어의 중심에 위치되고,
    상기 도파관 코어의 중심을 둘러싸는 상기 도파관 코어의 수평 에지를 에칭하는 단계; 및
    상기 도파관 코어의 에칭된 수평 에지를 산호 실리콘(silicon dioxide, SiO2)으로 채우는 단계
    를 더 포함하는 방법.
  23. 제22항에 있어서,
    에칭된 수평 에지 중 적어도 하나에 수직으로 인접하는 실리콘 계층을 추가하는 단계; 및
    상기 PN 접합에 대한 전기적 접속성을 지원하도록 상기 실리콘 계층을 도핑하는 단계
    를 더 포함하는 방법.
  24. 제23항에 있어서,
    상기 캐소드가 제1 전기적 접속 암(arm)을 통해 상기 수직 PN 접합과 전기적으로 통하고 상기 애노드가 제2 전기적 접속 암을 통해 상기 수직 PN 접합과 전기적으로 통할 수 있도록, 상기 실리콘 웨이퍼 내에 상기 캐소드와 상기 애노드를 심는 단계
    를 더 포함하는 방법.
  25. 제24항에 있어서,
    상기 P2 영역과 상기 N2 영역은, 상기 캐소드와 상기 애노드를 통해 상기 PN 접합을 가로질러 전압이 인가될 때 상기 P2 영역과 상기 N2 영역의 이온의 완전한 고갈을 지원하기 위한 크기를 가지는, 방법.
KR1020177031215A 2015-04-07 2016-03-17 수직의 피엔 실리콘 변조기 KR101952800B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/680,823 2015-04-07
US14/680,823 US9523870B2 (en) 2015-04-07 2015-04-07 Vertical PN silicon modulator
PCT/CN2016/076630 WO2016161882A1 (en) 2015-04-07 2016-03-17 Vertical pn silicon modulator

Publications (2)

Publication Number Publication Date
KR20170131660A KR20170131660A (ko) 2017-11-29
KR101952800B1 true KR101952800B1 (ko) 2019-02-27

Family

ID=57071758

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177031215A KR101952800B1 (ko) 2015-04-07 2016-03-17 수직의 피엔 실리콘 변조기

Country Status (6)

Country Link
US (1) US9523870B2 (ko)
EP (2) EP3268805B1 (ko)
JP (1) JP6564877B2 (ko)
KR (1) KR101952800B1 (ko)
CN (1) CN107407829B (ko)
WO (1) WO2016161882A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9588298B2 (en) * 2015-06-04 2017-03-07 Elenion Technologies, Llc Edge coupler
US9891450B2 (en) * 2015-09-16 2018-02-13 Stmicroelectronics (Crolles 2) Sas Integrated electro-optic modulator
CN110431475B (zh) 2017-01-18 2023-09-19 新飞通光电公司 用于基于半导体的mzm调制器的相位匹配的光波传播和rf波传播的方法和装置
US10739622B2 (en) * 2018-12-28 2020-08-11 Juniper Networks, Inc. Integrated optoelectronic device with heater
US10845669B2 (en) * 2019-02-08 2020-11-24 Ii-Vi Delaware Inc. Vertical junction based silicon modulator
US11500157B1 (en) * 2019-03-22 2022-11-15 Ciena Corporation Silicon Selective Epitaxial Growth (SEG) applied to a Silicon on Insulator (SOI) wafer to provide a region of customized thickness
WO2020214184A1 (en) * 2019-04-19 2020-10-22 Source Photonics, Inc. Multi-layer p-n junction based phase shifter and methods of manufacturing and using the same
US11860417B2 (en) * 2019-09-09 2024-01-02 Cisco Technology, Inc. Precision spacing control for optical waveguides
US10852570B1 (en) 2019-10-16 2020-12-01 Inphi Corporation Dual-slab-layer low-loss silicon optical modulator
CN110955067B (zh) * 2019-12-12 2022-09-02 武汉邮电科学研究院有限公司 一种水平分层的脊形光波导器件的有源区结构及制造方法
US11428963B2 (en) * 2020-12-11 2022-08-30 Marvell Asia Pte Ltd. Methods to improve modulation efficiency in silicon optical modulator
GB2625163A (en) * 2021-05-10 2024-06-12 X Fab Global Services Gmbh Improved Semiconductor Light Sensor
GB2609183B (en) * 2021-05-10 2023-05-24 X Fab Global Services Gmbh Improved semiconducter light sensor
CN113376772A (zh) * 2021-06-23 2021-09-10 中国科学院上海微系统与信息技术研究所 一种基于锗硅电吸收调制器的硅光收发模块
CN114035348B (zh) * 2021-12-16 2023-10-03 武汉光谷信息光电子创新中心有限公司 微环调制器
US12013568B2 (en) * 2022-03-15 2024-06-18 Hewlett Packard Enterprise Development Lp Hybrid metal oxide semiconductor capacitor with enhanced phase tuning

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140248019A1 (en) * 2013-03-04 2014-09-04 Rwth Aachen University Electro-optical modulator based on carrier depletion or carrier accumulation in semiconductors with advanced electrode configuration

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US845018A (en) * 1906-02-05 1907-02-19 Trussell Hay Harvesting Machinery Company Hay rake and cocker.
US836398A (en) * 1906-03-16 1906-11-20 Eli Neild Machine for winding and spinning yarn.
US6845198B2 (en) * 2003-03-25 2005-01-18 Sioptical, Inc. High-speed silicon-based electro-optic modulator
US7711212B2 (en) 2007-09-21 2010-05-04 International Business Machines Corporation Junction field effect transistor geometry for optical modulators
US8149493B2 (en) 2008-09-06 2012-04-03 Sifotonics Technologies (Usa) Inc. Electro-optic silicon modulator
US7747122B2 (en) 2008-09-30 2010-06-29 Intel Corporation Method and apparatus for high speed silicon optical modulation using PN diode
WO2011030593A1 (ja) * 2009-09-10 2011-03-17 日本電気株式会社 電気光学変調器
US8450186B2 (en) * 2009-09-25 2013-05-28 Intel Corporation Optical modulator utilizing wafer bonding technology
US8363986B2 (en) * 2010-03-10 2013-01-29 Mark Webster Dopant profile control for high speed silicon-based optical modulators
US9696567B2 (en) * 2014-01-29 2017-07-04 Futurewei Technologies, Inc. Interdigitated optical modulator

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140248019A1 (en) * 2013-03-04 2014-09-04 Rwth Aachen University Electro-optical modulator based on carrier depletion or carrier accumulation in semiconductors with advanced electrode configuration

Also Published As

Publication number Publication date
WO2016161882A1 (en) 2016-10-13
EP4050404A1 (en) 2022-08-31
CN107407829A (zh) 2017-11-28
EP3268805B1 (en) 2022-05-11
US9523870B2 (en) 2016-12-20
EP3268805A1 (en) 2018-01-17
JP2018511085A (ja) 2018-04-19
CN107407829B (zh) 2020-04-21
US20160299363A1 (en) 2016-10-13
KR20170131660A (ko) 2017-11-29
JP6564877B2 (ja) 2019-08-21
EP3268805A4 (en) 2018-03-14

Similar Documents

Publication Publication Date Title
KR101952800B1 (ko) 수직의 피엔 실리콘 변조기
JP5969811B2 (ja) シリコン・フォトニクスプラットフォーム上でのフォトニックデバイスの共集積化方法
CN106133585B (zh) 使用肋形波导的电光调制器
US8450186B2 (en) Optical modulator utilizing wafer bonding technology
US10133098B2 (en) MOS capacitor optical modulator with transparent conductive and low-refractive-index gate
JP2011180595A (ja) シリコンベース電気光学装置
US10969546B2 (en) Electro-optic modulator with monocrystalline semiconductor waveguides
US20160170241A1 (en) Electro-optic modulator termination
TW201432346A (zh) 用於光子積體電路器件的混合光學調變器
WO2010151224A1 (en) Thin-film solar cell interconnection
CN110945413B (zh) 光学调制器以及制作光学调制器的方法
JP2013214773A (ja) 縦型の誘電体層を有する半導体素子構造
JP2017156454A (ja) 光変調器とその製造方法
US20220244580A1 (en) Capacitor resonator modulator

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant