KR101944190B1 - Electrostatic Discharge Protection Device - Google Patents

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KR101944190B1 KR1020170091940A KR20170091940A KR101944190B1 KR 101944190 B1 KR101944190 B1 KR 101944190B1 KR 1020170091940 A KR1020170091940 A KR 1020170091940A KR 20170091940 A KR20170091940 A KR 20170091940A KR 101944190 B1 KR101944190 B1 KR 101944190B1
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Abstract

Disclosed is an electrostatic discharge protection device with low trigger voltage and improved tolerance characteristics with high current drive capability. A second N well and a third N+ region are added in a conventional LVTSCR structure. A path of a short electron current flow from a third N+ region to a P well and a second N+ region is formed through the structural modification of an anode and a cathode, so as to lower the trigger voltage by the introduction of the electron current. In addition, a second NPN bipolar transistor besides a first NPN bipolar transistor and a PNP bipolar transistor can be formed to improve the tolerance characteristics with high current driving capability.

Description

정전기 방전 보호소자{Electrostatic Discharge Protection Device}[0001] The present invention relates to an electrostatic discharge protection device,

본 발명은 정전기 방전 보호소자에 관한 것으로, 더욱 상세하게는 낮은 트리거 전압을 갖고, 높은 전류 구동 능력으로 개선된 감내특성을 갖는 정전기 방전 보호소자에 관한 것이다.The present invention relates to an electrostatic discharge protection device, and more particularly to an electrostatic discharge protection device having a low trigger voltage and improved tolerance characteristics with high current drive capability.

최근 반도체 공정의 발전에 따라 반도체 소자들은 점차 고 집적화되고 있다. 그에 따른 반도체 설계에 있어 정전기 방전(ESD : Electrostatic Discharge)현상에 의한 회로의 오작동 및 파괴는 점점 심각한 문제로 인식되고 있다. 이러한 ESD 문제를 해결하기 위한 예로써 게이트-접지 NMOS(Gate Ground NMOS, GGNMOS)와 실리콘 제어 정류기(Silicon Controlled Rectifier, SCR)등이 사용된다.BACKGROUND ART [0002] With the recent development of semiconductor processes, semiconductor devices are being increasingly integrated. In the semiconductor design, malfunction and destruction of the circuit due to electrostatic discharge (ESD) phenomenon is recognized as serious problem. Gate-ground NMOS (GGNMOS) and Silicon Controlled Rectifier (SCR) are used as an example to solve the ESD problem.

GGNMOS의 경우 빠른 트리거 전압을 가지지만 면적 대비 수용할 수 있는 전류의 양이 매우 적다. 많은 전류를 수용하기 위해서는 소자의 크기를 키워야 하는데 이는 기생 커패시턴스(Parasitic Capacitance)가 증가하게 되는 단점이 있다.GGNMOS has a fast trigger voltage, but the amount of current that can be accommodated is very small. In order to accommodate a large amount of current, the size of the device must be increased, which causes a disadvantage that the parasitic capacitance is increased.

SCR은 높은 감내 특성을 가지고 있으며 다른 ESD 소자들에 비해 면적 대비 많은 양의 전류를 수용 할 수 있는 장점이 있다. 하지만 약 1V 내지 2V의 홀딩 전압과 20V이상의 트리거 전압을 가지고 있어 내부회로의 MOSFET 게이트(Gate) 산화막(Oxide)이 파괴되거나 내부 선로가 열화 손상 되는 것을 막을 수 없게 된다 SCR has high tolerance characteristics and has the advantage that it can accommodate a large amount of current compared to other ESD devices. However, it has a holding voltage of about 1 V to 2 V and a trigger voltage of 20 V or more, so that it is impossible to prevent the MOSFET gate oxide film of the internal circuit from being destroyed or the internal line from being deteriorated

도 1은 종래 기술에 따른 SCR을 실리콘 기판 상에 구현한 단면도이고, 도 3은 애노드 전압 변화에 따른 SCR 및 LVTSCR의 전압-전류 특성 그래프이다. FIG. 1 is a cross-sectional view illustrating a conventional SCR on a silicon substrate, and FIG. 3 is a graph of a voltage-current characteristic of an SCR and an LVTSCR according to an anode voltage change.

도 1과 도3을 참조하면, 종래의 SCR(100)은 기판(101) 상에 N웰(110)과 P웰(120)이 형성된다.Referring to FIGS. 1 and 3, a conventional SCR 100 includes an N well 110 and a P well 120 formed on a substrate 101.

N웰(110) 상에는 제1 N+영역(111)과 제1 P+영역(112)이 형성되어 애노드(Anode) 단자로서 기능하며, P웰(120)상에는 제2 N+영역(121)과 제2 P+영역(122)이 형성되어 캐소드(Cathode) 단자로서 기능한다. 또한, N웰(110)에 형성된 제1 N+영역(111)과 P웰(120), 제2 N+영역(121)은 NPN 바이폴라 트랜지스터(Q2)를 형성하고, N웰(110)에 형성된 제1 P+영역(112)과 N웰(110), P웰(120)은 PNP 바이폴라 트랜지스터(Q1)를 형성하며, NPN 바이폴라 트랜지스터(Q2)와 PNP 바이폴라 트랜지스터(Q1)는 SCR(100) 구조를 형성한다.The first N + region 111 and the first P + region 112 are formed on the N well 110 and function as an anode terminal. The second N + region 121 and the second P + region 112 are formed on the P well 120, Region 122 is formed and functions as a cathode terminal. The NPN bipolar transistor Q2 is formed in the first N + region 111, the P well 120 and the second N + region 121 formed in the N well 110, The P + region 112 and the N well 110 and the P well 120 form a PNP bipolar transistor Q1 and the NPN bipolar transistor Q2 and the PNP bipolar transistor Q1 form an SCR 100 structure .

도 1과 도 3에 따라 동작원리는 다음과 같다. 애노드로 유입된 ESD전류에 의해 전압이 증가함에 따라, N웰(110)과 P웰(120) 접합은 역방향 바이어스 상태가 된다. 역방향 바이어스 상태인 N웰(110)과 P웰(120) 접합의 전계가 애벌런치 항복이 발생하는 임계값에 도달하게 되면 애벌런치 항복에 의한 전자-정공 쌍(Electron-Hole Pair)이 생성된다. 이때 생성된 홀 전류는 P웰(120)로 이동하여 P웰(120)의 전위를 높이게 된다. 이때 높아진 P웰(120)의 전위가 제2 N+영역(121)과 접합의 전위차가 문턱전압 이상이 되면 NPN 바이폴라 트랜지스터(Q2)가 턴-온 된다.  The operation principle according to FIG. 1 and FIG. 3 is as follows. As the voltage increases due to the ESD current flowing into the anode, the N-well 110 and P-well 120 junctions become reverse biased. When the electric field of the N-well 110 and P-well 120 junctions in the reverse bias state reaches a threshold value at which avalanche breakdown occurs, an electron-hole pair by avalanche breakdown is generated. At this time, the generated Hall current moves to the P-well 120 to increase the potential of the P-well 120. At this time, the NPN bipolar transistor Q2 is turned on when the potential of the increased P-well 120 becomes equal to or higher than the threshold voltage by the potential difference between the second N + region 121 and the junction.

턴-온 된 NPN 바이폴라 트랜지스터(Q2) 전류는 N웰(110)에 전압강하를 형성하게 되고 이때 PNP 바이폴라 트랜지스터(Q1)는 턴-온 된다. 턴-온 된 PNP 바이폴라 트랜지스터(Q1)는 Rp-well(Rn)에 전압강하를 일으키게 되고 NPN 바이폴라 트랜지스터(Q2)의 턴-온 상태가 되도록 하여 SCR은 트리거 된다. 이때의 전압을 도 3에 도시한 트리거 전압(Trigger Voltage)(12)이라 한다. The turn-on NPN bipolar transistor (Q2) current causes a voltage drop in N well 110, at which time the PNP bipolar transistor Q1 is turned on. The turn-on PNP bipolar transistor Q1 causes a voltage drop in Rp-well (Rn) and causes the NPN bipolar transistor Q2 to be in the turn-on state, triggering the SCR. The voltage at this time is referred to as a trigger voltage (12) shown in Fig.

SCR이 트리거 되면 PNP 바이폴라 트랜지스터(Q1)의 전류에 의해 NPN 바이폴라 트랜지스터(Q2)에 더 이상 바이어스를 공급할 필요가 없게 되어 애노드 전압은 최소값까지 감소하게 되는데 이를 홀딩 전압(Holding Voltage)(11)이라 한다. 그 이후 SCR은 래치 모드(Latch mode)로 동작하여 애노드 단을 통해 들어오는 ESD 전류를 효과적으로 방전할 수 있게 된다.When the SCR is triggered, it is no longer necessary to supply a bias to the NPN bipolar transistor Q2 by the current of the PNP bipolar transistor Q1, so that the anode voltage is reduced to a minimum value, which is referred to as a holding voltage 11 . After that, the SCR operates in a latch mode to effectively discharge the ESD current flowing through the anode terminal.

종래의 SCR(100)은 트리거 전압(12)이 20V이상으로 높지만, 홀딩 전압(11)은 2V이하로 매우 낮아 고전압 집적회로에 적용하기 어렵다는 단점이 있다.The conventional SCR 100 has a drawback that it is difficult to apply the trigger voltage 12 to the high voltage integrated circuit because the trigger voltage 12 is as high as 20 V or more and the holding voltage 11 is as low as 2 V or less.

도 2는 종래의 LVTSCR의 단면도이다.2 is a cross-sectional view of a conventional LVTSCR.

도 2 및 도 3을 참조하면, 종래의 LVTSCR(200)은 일반적인 SCR(100)과 GGNMOS의 장점을 이용한 구조로 되어 있다. N웰(210)과 P웰(220)의 접합부에 걸쳐있는 N+브릿지영역(202)와 P웰(220) 접합에서의 항복전압에 의한 트리거 동작을 하게 된다. GGNMOS 구조를 사용하여 NPN 바이폴라 트랜지스터(Q2)의 베이스 폭을 NMOS 트랜지스터(M1)의 채널 폭으로 최소화함으로써, 낮은 트리거 전압을 가질 수 있게 된다. 그러나 LVTSCR(200)은 여전히 낮은 홀딩전압으로 인하여 내부 회로(Core Circuit)의 정상적인 동작에 부하로서 미치는 영향을 최소화 시켜야 하지만, 전압의 오버슈팅(Overshooting)이나 노이즈(Noise)에 의한 의도되지 않는 ESD 보호소자의 동작은 내부 회로의 동작에 치명적으로 작동된다. 또한 LVTSCR(200)은 게이트(221)를 포함하는 GGNMOS의 구조로 인하여 얇은 산화막 영역이 형성되어 산화막 항복 현상에 취약하여 감내특성(16)이 감소하는 문제점을 지니고 있다.2 and 3, the conventional LVTSCR 200 has a structure using the advantages of the general SCR 100 and the GGNMOS. The trigger operation is performed by the breakdown voltage at the junction of the N + bridge region 202 and the P-well 220 spanning the junction between the N well 210 and the P well 220. By using the GGNMOS structure to minimize the base width of the NPN bipolar transistor Q2 to the channel width of the NMOS transistor M1, it becomes possible to have a lower trigger voltage. However, the LVTSCR 200 still has to minimize the impact of the holding voltage on the normal operation of the core circuit due to the low holding voltage, but the unintentional ESD protection due to voltage overshooting or noise The operation of the device is fatal to the operation of the internal circuit. In addition, the LVTSCR 200 has a problem that a thin oxide film region is formed due to the structure of the GGNMOS including the gate 221, so that the LVTSCR 200 is vulnerable to oxide film yielding, and the tolerance characteristic 16 is reduced.

한국특허공개 10-2006-0067100Korean Patent Publication No. 10-2006-0067100

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, 종래의 LVTSCR 구조에서 2개의 N웰과 N+영역을 형성하고 애노드 및 캐소드의 구조적 변경을 통하여 낮은 트리거 전압을 갖고, 높은 전류구동 능력을 갖는 정전기 방전 보호소자를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art. That is, an object of the present invention is to provide an electrostatic discharge protection device that has two N wells and N + regions in a conventional LVTSCR structure, has a low trigger voltage through structural modification of the anode and the cathode, and has a high current driving capability.

상기 과제를 해결하기 위한 본 발명은 반도체 기판, 상기 반도체 기판 상에 형성된 제1 N웰, 상기 반도체 기판 상에 형성되며, 상기 제1 N웰에 접하도록 형성된 P웰, 상기 반도체 기판 상에 형성되며, 상기 P웰에 접하도록 형성된 제2 N웰, 상기 제1 N웰 상에 형성된 제1 N+영역, 상기 제1 N웰 상에 형성된 제1 P+영역, 상기 P웰 상에 형성된 제2 N+영역, 상기 제2 N웰 상에 형성된 제3 N+영역, 상기 제1 N웰 및 제 P웰 상에 접하도록 형성된 제1 N+브릿지 영역 및 상기 P웰 및 상기 제2 N+영역 상에 접하도록 형성된 제2 N+브릿지 영역을 포함한다.According to an aspect of the present invention, there is provided a semiconductor device comprising a semiconductor substrate, a first N well formed on the semiconductor substrate, a P well formed on the semiconductor substrate and formed in contact with the first N well, A second N + well formed to contact the P well, a first N + region formed on the first N well, a first P + region formed on the first N well, a second N + region formed on the P well, A third N + region formed on the second N well, a first N + bridge region formed on the first N well and the P well, and a second N + bridge region formed on the P well and the second N + Bridge region.

상기 P웰 상에 제2 P+영역을 더 포함할 수 있다.And may further include a second P + region on the P-well.

상기 제1 N+영역, 상기 제1 P+영역 및 상기 제3 N+영역은 애노드 단자에 연결되고, 상기 제2 P+영역 및 상기 제2 N+영역은 캐소드 단자에 연결될 수 있다.The first N + region, the first P + region, and the third N + region may be connected to an anode terminal, and the second P + region and the second N + region may be connected to a cathode terminal.

상기 제1 P+영역, 상기 제1 N웰 및 상기 제2 P+영역에 의해 형성된 PNP 바이폴라 트랜지스터, 상기 제1 N+브릿지 영역, 상기 P웰 및 상기 제2 N+영역에 의해 형성된 제1 NPN 바이폴라 트랜지스터 및 상기 제2 N+브릿지 영역, 상기 P웰 및 상기 제2 N+영역에 의해 형성된 제2 NPN 바이폴라 트랜지스터를 포함할 수 있다.A PNP bipolar transistor formed by the first P + region, the first N well, and the second P + region; a first NPN bipolar transistor formed by the first N + bridge region, the P well, and the second N + And a second NPN bipolar transistor formed by the second N + bridge region, the P well and the second N + region.

상기 제1 NPN 바이폴라 트랜지스터의 베이스와 상기 제2 NPN 바이폴라 트랜지스터의 베이스에 공통으로 연결된 제1 저항 및 상기 PNP 바이폴라 트랜지스터의 베이스에 연결된 제2 저항을 더 포함할 수 있다.A first resistor connected in common to a base of the first NPN bipolar transistor and a base of the second NPN bipolar transistor, and a second resistor connected to a base of the PNP bipolar transistor.

상기 애노드에 ESD 서지(surge)가 유입되면, 상기 제1 N+브릿지 영역과 상기 P웰 접합에서, 상기 제2 N+브릿지 영역과 상기 P웰 접합에서 각각 애벌런치 항복(Avalanche Breakdown)이 발생될 수 있다.When an ESD surge is introduced into the anode, avalanche breakdown may occur at the first N + bridge region and the P-well junction, respectively, at the second N + bridge region and the P-well junction, respectively .

상기 제1 N+브릿지영역 및 상기 제2 N+영역 사이에 형성된 제1 게이트 및A first gate formed between the first N + bridge region and the second N +

상기 제2 N+영역 및 상기 제2 N+브릿지영역 사이에 형성된 제2 게이트를 포함할 수 있다.And a second gate formed between the second N + region and the second N + bridge region.

상기 제1 N+영역, 상기 제1 P+영역 및 상기 제3 N+영역은 애노드 단자에 연결되고, 상기 제1 게이트, 상기 제2 게이트 및 상기 제2 N+영역은 캐소드 단자에 연결될 수 있다.The first N + region, the first P + region, and the third N + region may be connected to an anode terminal, and the first gate, the second gate, and the second N + region may be connected to a cathode terminal.

상기 제1 게이트는 트리거 전압 인가시에 상기 제1 게이트 하부에 전자채널이 형성되어 상기 제1 N+브릿지영역과 상기 제2 N+영역을 전기적으로 연결시키고, 상기 제2 게이트는 트리거 전압 인가시에 상기 제2 게이트 하부에 전자채널이 형성되어 상기 제2 N+영역과 상기 제2 N+브릿지영역을 전기적으로 연결시킬 수 있다.Wherein the first gate is formed with an electron channel below the first gate when the trigger voltage is applied to electrically connect the first N + bridge region and the second N + region, An electron channel may be formed under the second gate to electrically connect the second N + region and the second N + bridge region.

본 발명에 따르면, 종래의 LVTSCR과 비교하여 낮은 트리거 전압을 가지며, NPN 바이폴라 트랜지스터가 추가적으로 동작시킴으로써 높은 전류 구동능력으로 감내특성을 향상시킬 수 있다.According to the present invention, a low trigger voltage is obtained in comparison with a conventional LVTSCR, and NPN bipolar transistors are further operated, thereby improving the tolerance characteristics with high current driving capability.

또한, 2개의 NPN 바이폴라 트랜지스터의 베이스 폭을 게이트의 채널 폭으로 최소화하여 트리거 전압을 더욱 낮출 수 있다.In addition, the base width of the two NPN bipolar transistors can be minimized to the channel width of the gate, further lowering the trigger voltage.

따라서, 내부회로의 유전체 항복이나 접합부 항복으로부터 보다 안정적으로 ESD 서지를 방전 할 수 있기 때문에 일반적인 I/O 및 파워클램프를 지니는 IC에 모두 적용가능 함으로 그 활동분야가 광범위하다.Therefore, since the ESD surge can be discharged more stably from the dielectric breakdown of the internal circuit or the breakdown of the junction, it can be applied to an IC having a general I / O and a power clamp.

본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical effects of the present invention are not limited to those mentioned above, and other technical effects not mentioned can be clearly understood by those skilled in the art from the following description.

도 1은 종래 기술에 따른 SCR을 실리콘 기판 상에 구현한 단면도이다.
도 2는 종래 기술에 따른 LVTSCR을 실리콘 기판 상에 구현한 단면도이다.
도 3은 도 1 및 도 2에 따른 종래 SCR 및 종래 LVTSCR의 전압-전류 특성 그래프이다.
도 4는 본 발명의 제1 실시예에 따른 정전기 방전 보호소자를 실리콘 기판 상에 구현한 단면도이다.
도 5는 본 발명의 제1 실시예에 따른 정전기 방전 보호소자와 종래의 LVTSCR의 전압-전류 특성을 비교하기 위한 그래프이다.
도 6은 본 발명의 제1 실시예에 따른 정전기 방전 보호소자와 종래의 LVTSCR의 최대온도 테스트 결과를 비교하기 위한 그래프이다.
도 7은 본 발명의 제2 실시예에 따른 정전기 방전 보호소자를 실리콘 기판 상에 구현한 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 정전기 방전 보호소자와 종래의 LVTSCR의 전압-전류 특성을 비교하기 위한 그래프이다.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view illustrating a conventional SCR on a silicon substrate. FIG.
2 is a cross-sectional view of a conventional LVTSCR on a silicon substrate.
FIG. 3 is a graph of voltage-current characteristics of conventional SCR and conventional LVTSCR according to FIGS. 1 and 2. FIG.
4 is a cross-sectional view of an electrostatic discharge protection device according to a first embodiment of the present invention implemented on a silicon substrate.
5 is a graph for comparing the voltage-current characteristics of the electrostatic discharge protection device according to the first embodiment of the present invention and the conventional LVTSCR.
6 is a graph for comparing the maximum temperature test results of the conventional LVTSCR with the electrostatic discharge protection device according to the first embodiment of the present invention.
FIG. 7 is a cross-sectional view of an electrostatic discharge protection device according to a second embodiment of the present invention implemented on a silicon substrate. FIG.
8 is a graph for comparing the voltage-current characteristics of the electrostatic discharge protection device according to the second embodiment of the present invention and the conventional LVTSCR.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The present invention is capable of various modifications and various embodiments, and specific embodiments are illustrated in the drawings and described in detail in the detailed description. It is to be understood, however, that the invention is not to be limited to the specific embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Referring to the accompanying drawings, the same or corresponding components are denoted by the same reference numerals, .

도 4는 본 발명의 제1 실시예에 따른 정전기 방전 보호소자를 실리콘 기판 상에 구현한 단면도이다.4 is a cross-sectional view of an electrostatic discharge protection device according to a first embodiment of the present invention implemented on a silicon substrate.

도 4를 참조하면, 본 발명의 제1 실시예에 따른 정전기 방전 보호소자(300)는 반도체 기판(301)을 포함하며, 반도체 기판(301)은 P형 반도체 기판(301)일 수 있다.4, the electrostatic discharge protection device 300 according to the first embodiment of the present invention includes a semiconductor substrate 301, and the semiconductor substrate 301 may be a P-type semiconductor substrate 301. Referring to FIG.

또한, 반도체 기판(301) 상에는 제1 N웰(310), P웰(320) 및 제2 N웰(330)을 포함할 수 있다.Also, a first N well 310, a P well 320, and a second N well 330 may be formed on the semiconductor substrate 301.

제1 N웰(310)은 반도체 기판(301) 상에 형성되고, 제1 N웰(310) 상에는 제1 N+영역(311) 및 제1 P+영역(312)이 형성될 수 있다. 제1 N+영역(311) 및 제1 P+영역(312)은 애노드(anode) 단자로서 기능한다.The first N well 310 is formed on the semiconductor substrate 301 and the first N + region 311 and the first P + region 312 may be formed on the first N well 310. The first N + region 311 and the first P + region 312 function as an anode terminal.

P웰(320)은 반도체 기판(301) 상에 형성되되, 상기 제1 N웰(310)과 접하도록 형성될 수 있다. P웰(320) 상에는 제2 P+영역(321) 및 제2 N+영역(322)이 형성될 수 있으며, 상기 제2 P+영역(321) 및 제2 N+영역(322)은 캐소드(cathode) 단자로서 기능할 수 있다. 또한, 제1 N웰(310)과 P웰(320) 사이의 접합영역에는 제1 N+브릿지영역(302)이 형성될 수 있다. 도핑농도가 높은 제1 N+브릿지영역(302)을 제1 N웰(310)과 P웰(320)의 접합영역에 형성하여 제1 N+브릿지영역(302)과 P웰(320)간에 애벌런치 항복이 발생되게 함으로써 낮은 항복전압(Breakdown Voltage)이 발생되어 트리거 전압을 낮출 수 있다.The P well 320 is formed on the semiconductor substrate 301 and may be formed in contact with the first N well 310. A second P + region 321 and a second N + region 322 may be formed on the P well 320. The second P + region 321 and the second N + region 322 may be formed as a cathode terminal Function. In addition, a first N + bridge region 302 may be formed in a junction region between the first N well 310 and the P well 320. [ The first N + bridge region 302 having a high doping concentration is formed in the junction region of the first N well 310 and the P well 320 and the avalanche breakdown occurs between the first N + bridge region 302 and the P well 320 A low breakdown voltage is generated and the trigger voltage can be lowered.

제2 N웰(330)은 반도체 기판(301) 상에 형성되되, 상기 P웰(320)과 접하도록 형성될 수 있다. 제2 N웰(330) 상에는 제3 N+영역(331)이 형성될 수 있으며, 제3 N+영역(331)은 제1 N+영역(311) 및 제1 P+영역(312)과 함께 애노드 단자로써 기능할 수 있다. 또한, P웰(320)과 제2 N웰(330) 사이의 접합영역에는 제2 N+브릿지영역(303)이 형성될 수 있다. P웰(320)과 제2 N웰(330) 사이에 제2 N+브릿지영역(303)을 추가로 형성함으로써 제2 N+브릿지영역(303)과 P웰(320) 사이에서도 애벌런치 항복이 발생될 수 있다. 즉, 본 발명의 제1 실시예에 따른 정전기 보호소자(300)는 애노드에 ESD 서지가 유입되면 제1 N+브릿지영역(302)과 P웰(320) 사이뿐만 아니라 제2 N+브릿지영역(303)과 P웰(320) 사이에도 애벌런치 항복이 동시에 발생될 수 있다.The second N well 330 is formed on the semiconductor substrate 301 and may be formed in contact with the P well 320. A third N + region 331 may be formed on the second N well 330. The third N + region 331 may function as an anode terminal together with the first N + region 311 and the first P + can do. In addition, a second N + bridge region 303 may be formed in the junction region between the P well 320 and the second N well 330. [ The avalanche breakdown occurs also between the second N + bridge region 303 and the P well 320 by further forming the second N + bridge region 303 between the P well 320 and the second N well 330 . That is, when the ESD surge is introduced into the anode, the static electricity protection device 300 according to the first embodiment of the present invention not only contacts the first N + bridge region 302 and the P well 320, The avalanche breakdown may occur at the same time.

상술한 제1 P+영역(312), 제1 N웰(310) 및 제2 P+영역(321)에 의해 PNP 바이폴라 트랜지스터(Qp)가 형성될 수 있고, 제1 N+브릿지영역(302), P웰(320) 및 제2 N+영역(322)에 의해 제1 NPN 바이폴라 트랜지스터(Qn1)가 형성될 수 있다. 또한, 추가로 형성된 제2 N+브릿지영역(303), P웰(320) 및 제2 N+영역(322)에 의해 제2 NPN 바이폴라 트랜지스터(Qn2)가 추가로 형성되어 제1 NPN 바이폴라 트랜지스터(Qn1)와 병렬로 연결되어 형성될 수 있다. 즉, PNP 바이폴라 트랜지스터(Qp) 및 제1 NPN 바이폴라 트랜지스터(Qn1)와 함께 제1 NPN 바이폴라 트랜지스터(Qn1)와 병렬로 연결된 제2 NPN 바이폴라 트랜지스터(Qn2)가 추가로 동작함으로써 높은 전류구동능력을 가질 수 있다. 또한, 제3 N+영역(331), P웰(320) 및 제2 N+영역(322)에 의해 형성되는 짧은 전자 전류의 경로를 추가하여 이에 따른 전자 전류의 유입으로 보다 낮은 트리거 전압을 가질 수 있다.The PNP bipolar transistor Qp may be formed by the first P + region 312, the first N well 310 and the second P + region 321 and the first N + The first NPN bipolar transistor Qn1 may be formed by the second N + region 320 and the second N + The second NPN bipolar transistor Qn2 is further formed by the second N + bridge region 303, the P well 320 and the second N + region 322 formed additionally to form the first NPN bipolar transistor Qn1. As shown in FIG. That is, the second NPN bipolar transistor Qn2 connected in parallel with the first NPN bipolar transistor Qn1 together with the PNP bipolar transistor Qp and the first NPN bipolar transistor Qn1 further operates to have a high current driving capability . It is also possible to add a short electron current path formed by the third N + region 331, the P well 320 and the second N + region 322 and thus have a lower trigger voltage due to the influx of the electron current .

본 발명의 제1 실시예에 따른 정전기 방전 보호소자의 동작을 설명하면 다음과 같다.The operation of the electrostatic discharge protection device according to the first embodiment of the present invention will now be described.

애노드에 ESD 서지(surge)가 유입되면 유입되는 ESD 서지(surge)에 상응하여 P웰(320)에 형성된 제1 N+브릿지영역(302)과 제2 N+브릿지영역(303)의 전위가 상승한다. 이에 따라 제1 N+브릿지영역(302) 및 제2 N+브릿지영역(303)과 제2 P웰(320) 사이에 역방향바이어스가 인가된다. 따라서, 제1 N+브릿지영역(302) 및 제2 N+브릿지영역(303)과 제2 P웰(320)의 접합 계면에서 고에너지의 캐리어에 의한 원자의 충돌이온화 현상이 발생된다. 즉, 제1 N+브릿지영역(302) 및 제2 N+브릿지영역(303)과 제2 P웰(320) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.When the ESD surge flows into the anode, the potentials of the first N + bridge region 302 and the second N + bridge region 303 formed in the P well 320 rise corresponding to the ESD surge. Accordingly, a reverse bias is applied between the first N + bridge region 302 and the second N + bridge region 303 and the second P well 320. Therefore, a collision ionization phenomenon of atoms due to a carrier of high energy occurs at the junction interface between the first N + bridge region 302 and the second N + bridge region 303 and the second P well 320. That is, a depletion region having a relatively large width is formed between the first N + bridge region 302 and the second N + bridge region 303 and the second P well 320.

비슷한 시점에서 두 역방향 바이어스가 임계점에 이르게 되면, 고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍(Electron-Hole Pair)을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 제1 N+브릿지영역(302) 및 제2 N+브릿지영역(303)을 거쳐 각각 제1 N웰(310) 및 제2 N웰(330)로 이동하고, 정공은 제2 P+영역(321)으로 이동한다. 이를 통하여 각 제1 N+브릿지영역(302) 및 제2 N+브릿지영역(303)으로부터 제2 P+영역(321)으로 향하는 역방향 전류가 형성된다. 이를 애벌런치 항복(Avalanche Breakdown)이라 한다.At a similar point in time, when the two reverse biases reach the critical point, a carrier of high energy causes an ionizing collision with the lattice in the depletion region and forms an electron-hole pair. The electrons formed through the ionization collision formed in the depletion region are transferred to the first N well 310 and the second N well 330 through the first N + bridge region 302 and the second N + bridge region 303, respectively, And the holes move to the second P + region 321. [ This forms a reverse current from each of the first N + bridge region 302 and the second N + bridge region 303 to the second P + region 321. This is called Avalanche Breakdown.

애벌런치 항복이 발생되면, 발생된 전자-정공 쌍에 의해 제1 P+영역(312)을 에미터(Emitter), 제1 N웰(310)을 베이스(Base)로 하고 제2 P+영역(321)을 컬렉터(Collector)로 하는 PNP 바이폴라 트랜지스터(Qp)가 턴온된다. PNP 바이폴라 트랜지스터(Qp)에 흐르는 전류는 P웰(320) 영역에 흐르게 되고, P웰(320)의 전위를 높이게 된다.When the avalanche breakdown occurs, the first P + region 312 is formed as an emitter, the first N well 310 is formed as a base, and the second P + region 321 is formed as an emitter- The collector of the PNP bipolar transistor Qp is turned on. The current flowing in the PNP bipolar transistor Qp flows in the region of the P well 320 and the potential of the P well 320 is increased.

전위가 높아진 P웰(320)과 P웰(320)과 접하는 제2 N+영역(322) 사이의 전위 차이가 문턱전압 이상이 되면 순방향 턴온이 되면서 제1 N+브릿지영역(302)을 컬렉터, P웰(320)을 베이스로 하고 제2 N+영역(322)을 에미터로 하는 제1 NPN 바이폴라 트랜지스터(Qn1)와 제2 N+브릿지영역(303)을 컬렉터, P웰(320)을 베이스로 하고 제2 N+영역(322)을 에미터로 하는 제2 NPN 바이폴라 트랜지스터(Qn2)가 턴온된다. 여기서, 제1 NPN 바이폴라 트랜지스터(Qn1)와 제2 NPN 바이폴라 트랜지스터(Qn2)는 상술한 바와 같이 베이스를 공통으로 하기 때문에 애벌런치 항복이 발생되면 동시 턴온 될 수 있다.When the potential difference between the P well 320 having a higher potential and the second N + region 322 contacting the P well 320 becomes equal to or higher than the threshold voltage, the first N + bridge region 302 is turned to be a collector, The first NPN bipolar transistor Qn1 and the second N + bridge region 303, which are bases of the first N + region 320 and the second N + region 322 as emitters, are used as a collector and a P- The second NPN bipolar transistor Qn2 having the N + region 322 as an emitter is turned on. Here, since the first NPN bipolar transistor Qn1 and the second NPN bipolar transistor Qn2 share a common base as described above, they can be turned on at the same time when the avalanche breakdown occurs.

제1 NPN 바이폴라 트랜지스터(Qn1)와 제2 NPN 바이폴라 트랜지스터(Qn2)의 턴온에 의해 흐르는 전류는 PNP 바이폴라 트랜지스터(Qp)의 베이스에 연결된 제1 저항의 전압강하에 의해 PNP 바이폴라 트랜지스터(Qp)가 순방향 바이어스(forward bias)를 유지하도록 한다.The current flowing by the turn-on of the first NPN bipolar transistor Qn1 and the second NPN bipolar transistor Qn2 is caused by the voltage drop of the first resistor connected to the base of the PNP bipolar transistor Qp, Thereby maintaining a forward bias.

또한, PNP 바이폴라 트랜지스터(Qp)에 흐르는 전류는 제1 NPN 바이폴라 트랜지스터(Qn1)와 제2 NPN 바이폴라 트랜지스터(Qn2)의 베이스에 연결된 제2 저항의 전압강하에 의해 제1 NPN 바이폴라 트랜지스터(Qn1)와 제2 NPN 바이폴라 트랜지스터(Qn2)가 순방향 바이어스를 유지도록 돕니다.The current flowing in the PNP bipolar transistor Qp is also supplied to the first NPN bipolar transistor Qn1 and the second NPN bipolar transistor Qn2 by the voltage drop of the second resistor connected to the bases of the first NPN bipolar transistor Qn1 and the second NPN bipolar transistor Qn2 And the second NPN bipolar transistor Qn2 keeps forward bias.

따라서 턴온 된 PNP 바이폴라 트랜지스터(Qp), 제1 NPN 바이폴라 트랜지스터(Qn1) 및 제2 NPN 바이폴라 트랜지스터(Qn2)에 의해 SCR이 트리거된다. 이를 통해 더 이상 바이어스를 잡아줄 필요가 없게 되어 애노드 전압은 최소값까지 감소하게 되는데 이를 홀딩 전압(Holding voltage)이라 하며, SCR의 트리거 동작 이후에 홀딩 전압을 유지하는 동작을 래치 모드(Latch-mode)라 한다. 래치 동작으로 인해 SCR이 동작하게 되면서 애노드로 유입된 ESD 전류는 캐소드단자를 통해 방전된다.Therefore, the SCR is triggered by the turned-on PNP bipolar transistor Qp, the first NPN bipolar transistor Qn1 and the second NPN bipolar transistor Qn2. Therefore, it is no longer necessary to hold the bias voltage, and the anode voltage is reduced to the minimum value. The holding voltage is referred to as a holding voltage, and the operation of holding the holding voltage after the triggering of the SCR is called a latch- . As the SCR is operated due to the latch operation, the ESD current flowing into the anode is discharged through the cathode terminal.

상술한 바와 같이, 본 발명의 제1 실시예에 따른 정전기 방전 보호소자(300)는 종래의 LVTSCR 구조(200)와 비교하여 제2 N웰(330)과 제3 N+영역(331)을 추가적으로 형성하고 애노드 및 캐소드의 구조적인 변경을 통하여 2개의 병렬 연결된 제1 NPN 바이폴라 트랜지스터(Qn1) 및 제2 NPN 바이폴라 트랜지스터(Qn2)와 1개의 PNP 바이폴라 트랜지스터(Qp)가 동작한다. 즉, 제1 NPN 바이폴라 트랜지스터(Qn1)와 병렬 연결된 제2 NPN 바이폴라 트랜지스터(Qn2)가 추가로 동작함으로써 높은 전류구동능력을 가질 수 있다. 또한, 추가로 형성된 제3 N+영역(331)에서 P웰(320) 및 제2 N+영역(322)으로 흐르는 짧은 전자 전류의 경로를 추가함으로써 이에 따른 전자 전류의 유입으로 보다 낮은 트리거 전압을 가질 수 있다.As described above, the electrostatic discharge protection device 300 according to the first embodiment of the present invention further includes a second N well 330 and a third N + region 331 in addition to the conventional LVTSCR structure 200 And two parallel connected first NPN bipolar transistor Qn1 and second NPN bipolar transistor Qn2 and one PNP bipolar transistor Qp operate through a structural change of the anode and the cathode. That is, the second NPN bipolar transistor Qn2 connected in parallel with the first NPN bipolar transistor Qn1 can further operate and thus have high current driving capability. Further, by adding a short path of the electron current flowing from the further formed third N + region 331 to the P well 320 and the second N + region 322, it is possible to have a lower trigger voltage have.

도 5는 본 발명의 제1 실시예에 따른 정전기 방전 보호소자와 종래의 LVTSCR의 전압-전류 특성을 비교하기 위한 그래프이고, 도 6은 본 발명의 제1 실시예에 따른 정전기 방전 보호소자와 종래의 LVTSCR의 최대온도 테스트 결과를 비교하기 위한 그래프이다.FIG. 5 is a graph for comparing the voltage-current characteristics of the electrostatic discharge protection device according to the first embodiment of the present invention and the conventional LVTSCR. FIG. 6 is a graph showing the relationship between the electrostatic discharge protection device according to the first embodiment of the present invention, Of the LVTSCR of FIG.

도 5 및 도 6을 참조하면, 도 5와 도 6은 본 발명의 제1 실시예에 따른 정전기 방전 보호소자를 Synopsys사의 TCAD simulator를 이용한 실험결과이다.Referring to FIGS. 5 and 6, FIGS. 5 and 6 are experimental results of an electrostatic discharge protection device according to a first embodiment of the present invention using a TCAD simulator of Synopsys.

전압-전류 특성을 나타내는 도 5에서와 같이, 종래의 LVTSCR의 트리거 전압은 12V인 반면 본 발명의 제1 실시예에 따른 정전기 방전 보호소자(300)의 경우 6.12V로 약 5.88V정도 낮아진 트리거 전압을 확인할 수 있다.As shown in FIG. 5 showing the voltage-current characteristic, the trigger voltage of the conventional LVTSCR is 12V, whereas the electrostatic discharge protection device 300 according to the first embodiment of the present invention has a trigger voltage can confirm.

또한, 최대온도를 나타내는 도 6과 같이, 종래의 LVTSCR(200)의 최대 온도는 440K인 반면에 본 발명의 제1 실시예에 따른 정전기 방전 보호소자(300)의 경우 종래의 LVTSCR(200)보다 68K 낮은 372K에서 ESD 전류를 방전하는 것을 확인할 수 있다. ESD 보호소자 내부온도는 감내특성과 깊은 관련이 있으며, 최대 온도가 낮은 본 발명의 정전기 방전 보호소자가 높은 감내 특성을 가지고 있음을 확인 할 수 있다.6, which shows the maximum temperature, the maximum temperature of the conventional LVTSCR 200 is 440K, whereas in the case of the electrostatic discharge protection device 300 according to the first embodiment of the present invention, 68K It can be confirmed that the ESD current is discharged at the low 372K. The internal temperature of the ESD protection element is closely related to the stiffness characteristics, and it can be confirmed that the electrostatic discharge protection device of the present invention having a low maximum temperature has high stiffness characteristics.

도 7은 본 발명의 제2 실시예에 따른 정전기 방전 보호소자를 실리콘 기판 상에 구현한 단면도이다.FIG. 7 is a cross-sectional view of an electrostatic discharge protection device according to a second embodiment of the present invention implemented on a silicon substrate. FIG.

도 7을 참조하면, 본 발명의 제2 실시예에 따른 정전기 방전 보호소자(400)는 제1 실시예의 정전기 방전 보호소자(300) 구조에서 제2 P+영역(321)이 제거된다. 또한, 제1 N+브릿지영역(302)과 제2 N+영역(322) 사이에는 제1 게이트(421)가 형성되고, 제2 N+영역(322)과 제2 N+브릿지영역(303) 사이에는 제2 게이트(422)가 형성된다. 따라서, 제2 P+영역(321)이 제거되고, 제1 게이트(421) 및 제2 게이트(422)가 형성되는 것 외에는 제1 실시예의 구조와 동일하다. 다만, 제1 실시예에서 제2 P+영역(321)이 제거되기 때문에 캐소드 단자는 제2 N+영역(322)과 함께 제1 게이트(421) 및 제2 게이트(422)가 연결될 수 있다.Referring to FIG. 7, in the electrostatic discharge protection device 400 according to the second embodiment of the present invention, the second P + region 321 is removed in the structure of the electrostatic discharge protection device 300 of the first embodiment. A first gate 421 is formed between the first N + -type bridge region 302 and the second N + -type region 322 and a second gate is formed between the second N + region 322 and the second N + A gate 422 is formed. Therefore, the structure is the same as that of the first embodiment except that the second P + region 321 is removed and the first gate 421 and the second gate 422 are formed. However, since the second P + region 321 is removed in the first embodiment, the cathode terminal may be connected to the first gate 421 and the second gate 422 together with the second N + region 322.

본 발명의 제2 실시예에 따른 정전기 방전 보호소자(400)의 동작 방법은 제1 실시예에 따른 정전기 방전 보호소자(300)와 동일할 수 있다. 즉, 애노드에 ESD 서지가 유입되면 제1 N+브릿지영역(302) 및 제2 N+브릿지영역(303)과 제2 P+영역(321)으로 향하는 역방향 전류가 형성되고, 이에 따라 PNP 바이폴라 트랜지스터(Qp), 제1 NPN 바이폴라 트랜지스터(Qn1) 및 제2 NPN 바이폴라 트랜지스터(Qn2)가 턴온되어 SCR이 트리거 된다. 다만, 제2 실시예에 따른 정전기 방전 보호소자(400)의 경우 제1 N+브릿지영역(302)과 제2 N+영역(322) 사이에 형성된 제1 게이트(421) 및 제2 N+영역(322)과 제2 N+브릿지영역(303) 사이에 형성된 제2 게이트(422)에 의해, 제1 NPN 바이폴라 트랜지스터(Qn1)와 제2 NPN 바이폴라 트랜지스터(Qn2)의 베이스 폭을 제1 게이트(421) 및 제2 게이트(422) 영역의 채널 폭으로 각각 최소화하기 때문에 트리거 전압을 더욱 낮출 수 있는 효과가 있다.The method of operating the electrostatic discharge protection device 400 according to the second embodiment of the present invention may be the same as that of the electrostatic discharge protection device 300 according to the first embodiment. That is, when the ESD surge is introduced into the anode, a reverse current is generated toward the first N + bridge region 302 and the second N + bridge region 303 and the second P + region 321. Thus, the PNP bipolar transistor Qp, , The first NPN bipolar transistor Qn1 and the second NPN bipolar transistor Qn2 are turned on and SCR is triggered. However, in the case of the electrostatic discharge protection device 400 according to the second embodiment, the first gate 421 and the second N + region 322 formed between the first N + bridge region 302 and the second N + The base widths of the first NPN bipolar transistor Qn1 and the second NPN bipolar transistor Qn2 are set to the first gate 421 and the second gate 422 by the second gate 422 formed between the first gate 421 and the second N + And the channel width of the two-gate 422 region are minimized, thereby further reducing the trigger voltage.

도 8은 본 발명의 제2 실시예에 따른 정전기 방전 보호소자와 종래의 LVTSCR의 전압-전류 특성을 비교하기 위한 그래프이다.8 is a graph for comparing the voltage-current characteristics of the electrostatic discharge protection device according to the second embodiment of the present invention and the conventional LVTSCR.

도 8을 참조하면, 종래의 LVTSCR(200)의 트리거 전압은 12V인 반면 본 발명의 제2 실시예에 따른 정전기 방전 보호소자(400)의 경우 5.5V로 종래의 LVTSCR(200)보다 약 6.5V정도 낮고, 제1 실시예의 정전기 방전 보호소자(300)보다 약 0.62V 낮아진 트리거 전압을 확인할 수 있다.Referring to FIG. 8, the trigger voltage of the conventional LVTSCR 200 is 12 V, while the electrostatic discharge protection device 400 according to the second embodiment of the present invention is 5.5 V, And a trigger voltage lower by about 0.62 V than the electrostatic discharge protection element 300 of the first embodiment can be confirmed.

상술한 바와 같이, 본 발명에 따른 정전기 방전 보호소자는 종래의 LVTSCR 구조에서 제2 N웰(330)과 제3 N+영역(331)을 추가하고, 애노드 및 캐소드의 구조적인 변경을 통하여, 제3 N+영역(331)에서 P웰(320) 및 제2 N+영역(322)으로 흐르는 짧은 전자 전류의 경로를 형성함으로써 이에 따른 전자 전류의 유입으로 트리거 전압을 낮출 수 있다. 또한, 제1 NPN 바이폴라 트랜지스터(Qn1) 및 PNP 바이폴라 트랜지스터(Qp) 외에 제2 NPN 바이폴라 트랜지스터(Qn2)를 형성하여 높은 전류 구동 능력으로 감내특성을 개선할 수 있다. 더 나아가, 제1 N+브릿지영역(302)과 제2 N+영역(322) 사이에 형성된 제1 게이트(421) 및 제2 N+영역(322)과 제2 N+브릿지영역(303) 사이에 형성된 제2 게이트(422)에 의해, 제1 NPN 바이폴라 트랜지스터(Qn1)와 제2 NPN 바이폴라 트랜지스터(Qn2)의 베이스 폭을 제1 게이트(421) 및 제2 게이트(422) 영역의 채널 폭으로 각각 최소화하기 때문에 트리거 전압을 더욱 낮출 수 있는 효과가 있다.As described above, the electrostatic discharge protection device according to the present invention may include a second N well 330 and a third N + region 331 in a conventional LVTSCR structure, and a third N + region 331 through a structural modification of the anode and the cathode. A short electron current path that flows from the region 331 to the P well 320 and the second N + region 322 is formed, thereby lowering the trigger voltage by the flow of the electron current. In addition, the second NPN bipolar transistor Qn2 may be formed in addition to the first NPN bipolar transistor Qn1 and the PNP bipolar transistor Qp to improve tolerance characteristics with a high current driving capability. The first gate 421 formed between the first N + bridge region 302 and the second N + region 322 and the second gate 421 formed between the second N + region 322 and the second N + Since the base width of the first NPN bipolar transistor Qn1 and the second NPN bipolar transistor Qn2 is minimized by the gate 422 as the channel widths of the first gate 421 and the second gate 422 regions, The trigger voltage can be further lowered.

한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.It should be noted that the embodiments of the present invention disclosed in the present specification and drawings are only illustrative of specific examples for the purpose of understanding and are not intended to limit the scope of the present invention. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention are possible in addition to the embodiments disclosed herein.

301 : 반도체 기판 302 : 제1 N+브릿지영역
303 : 제2 N+브릿지영역 310 : 제1 N웰
311 : 제1 N+영역 312 : 제1 P+영역
320 : P웰 321 : 제2 P+영역
322 : 제2 N+영역 330 : 제2 N웰
331 : 제3 N+영역 421 : 제1 게이트
422 : 제2 게이트 Qp : PNP 바이폴라 트랜지스터
Qn1 : 제1 NPN 바이폴라 트랜지스터
Qn2 : 제2 NPN 바이폴라 트랜지스터301: semiconductor substrate 302: first N + bridge region
303: second N + bridge region 310: first N well
311: first N + region 312: first P + region
320: P well 321: Second P + region
322: second N + region 330: second N well
331: third N + region 421: first gate
422: second gate Qp: PNP bipolar transistor
Qn1: First NPN bipolar transistor
Qn2: second NPN bipolar transistor

Claims (9)

반도체 기판;
상기 반도체 기판 상에 형성된 제1 N웰;
상기 반도체 기판 상에 형성되며, 상기 제1 N웰에 접하도록 형성된 P웰;
상기 반도체 기판 상에 형성되며, 상기 P웰에 접하도록 형성된 제2 N웰;
상기 제1 N웰 상에 형성된 제1 N+영역;
상기 제1 N웰 상에 형성된 제1 P+영역;
상기 P웰 상에 형성된 제2 N+영역;
상기 P웰 상에 제2 P+영역;
상기 제2 N웰 상에 형성된 제3 N+영역;
상기 제1 N웰 및 상기 P웰 상에 접하도록 형성된 제1 N+브릿지 영역; 및
상기 P웰 및 상기 제2 N+영역 상에 접하도록 형성된 제2 N+브릿지 영역을 포함하고,
상기 제1 P+영역, 상기 제1 N웰 및 상기 제2 P+영역에 의해 형성된 PNP 바이폴라 트랜지스터;
상기 제1 N+브릿지 영역, 상기 P웰 및 상기 제2 N+영역에 의해 형성된 제1 NPN 바이폴라 트랜지스터; 및
상기 제2 N+브릿지 영역, 상기 P웰 및 상기 제2 N+영역에 의해 형성된 제2 NPN 바이폴라 트랜지스터를 포함하는 정전기 방전 보호소자.A semiconductor substrate;
A first N well formed on the semiconductor substrate;
A P well formed on the semiconductor substrate, the P well being formed in contact with the first N well;
A second N well formed on the semiconductor substrate and formed in contact with the P well;
A first N + region formed on the first N well;
A first P + region formed on the first N well;
A second N + region formed on the P well;
A second P + region on the P well;
A third N + region formed on the second N well;
A first N + bridge region formed to be in contact with the first N well and the P well; And
And a second N + bridge region formed to contact the P well and the second N + region,
A PNP bipolar transistor formed by the first P + region, the first N well, and the second P + region;
A first NPN bipolar transistor formed by the first N + bridge region, the P well and the second N + region; And
And a second NPN bipolar transistor formed by said second N + bridge region, said P well and said second N + region. 삭제delete 제1항에 있어서,
상기 제1 N+영역, 상기 제1 P+영역 및 상기 제3 N+영역은 애노드 단자에 연결되고,
상기 제2 P+영역 및 상기 제2 N+영역은 캐소드 단자에 연결되는 것인 정전기 방전 보호소자.The method according to claim 1,
The first N + region, the first P + region, and the third N + region are connected to the anode terminal,
And the second P + region and the second N + region are connected to a cathode terminal. 삭제delete 제1항에 있어서,
상기 제1 NPN 바이폴라 트랜지스터의 베이스와 상기 제2 NPN 바이폴라 트랜지스터의 베이스에 공통으로 연결된 제1 저항; 및
상기 PNP 바이폴라 트랜지스터의 베이스에 연결된 제2 저항을 더 포함하는 정전기 방전 보호소자.The method according to claim 1,
A first resistor connected in common to a base of the first NPN bipolar transistor and a base of the second NPN bipolar transistor; And
And a second resistor coupled to the base of the PNP bipolar transistor. 제3항에 있어서,
상기 애노드에 ESD 서지(surge)가 유입되면, 상기 제1 N+브릿지영역과 상기 P웰이 접합되는 접합 계면에서, 상기 제2 N+브릿지영역과 상기 P웰이 접합되는 접합 계면에서 각각 애벌런치 항복(Avalanche Breakdown)이 발생되는 것인 정전기 방전 보호소자.The method of claim 3,
Wherein when an ESD surge is introduced into the anode, an avalanche breakdown at an interface between the first N + bridge region and the P well at a junction interface where the second N + Avalanche Breakdown < / RTI > occurs. 삭제delete 삭제delete 삭제delete
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* Cited by examiner, † Cited by third party
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KR20060067100A (en) 2004-12-14 2006-06-19 한국전자통신연구원 Electro-static discharge protection circuit using silicon controlled rectifier
KR20150138938A (en) * 2014-05-30 2015-12-11 단국대학교 산학협력단 Electrostatic Discharge protection circuit for low-voltage

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