KR20150138938A - Electrostatic Discharge protection circuit for low-voltage - Google Patents

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Abstract

An electrostatic discharge protection device according to the present invention provides an electrostatic discharge protection device having a low trigger voltage and high tolerance properties. The electrostatic discharge protection device comprises: an N well including a first N+ region and a first P+ region connected to an anode on a substrate; a P well including a third N+ region and a second N+ region connected to an anode and a cathode, respectively, and a second P+ region; and an N+ bridge region formed between the N well and the P well. Gates connected to cathodes form NMOS transistors between the N+ bridge region and the second N+ region, and between the second N+ region and the third N+ region so as to form a GGNMOS structure. In addition, through the GGNMOS which is additionally formed, a trigger voltage can be reduced, and through an additional transistor on a discharge path, tolerance properties for an ESD can be improved.

Description

저전압용 정전기 방전 보호소자{Electrostatic Discharge protection circuit for low-voltage}[0001] The present invention relates to an electrostatic discharge protection circuit for low voltage,

본 발명은 ESD(Electrostatic Discharge) 보호소자에 관한 것으로, 더욱 상세하게는 낮은 트리거 전압과 높은 감내특성을 갖는 ESD 보호소자에 관한 것이다.The present invention relates to an ESD (Electrostatic Discharge) protection device, and more particularly, to an ESD protection device having a low trigger voltage and a high tolerance characteristic.

최근 반도체 공정의 발전에 따라 반도체 소자들은 점차 고 집적화되고 있다. 그에 따른 반도체 설계에 있어 정전기 방전(ESD : Electrostatic Discharge)현상에 의한 회로의 오작동 및 파괴는 점점 심각한 문제로 인식되고 있다. 이러한 ESD 문제를 해결하기 위한 예로써 게이트-접지 NMOS(Gate Ground NMOS, GGNMOS)와 실리콘 제어 정류기(Silicon Controlled Rectifier, SCR)등이 사용된다. BACKGROUND ART [0002] With the recent development of semiconductor processes, semiconductor devices are being increasingly integrated. In the semiconductor design, malfunction and destruction of the circuit due to electrostatic discharge (ESD) phenomenon is recognized as serious problem. Gate-ground NMOS (GGNMOS) and Silicon Controlled Rectifier (SCR) are used as an example to solve the ESD problem.

게이트-접지 NMOS의 경우 빠른 트리거 전압을 가지지만 면적 대비 수용할 수 있는 전류의 양이 매우 적다. 많은 전류를 수용하기 위해서는 소자의 크기를 키워야 하는데 이는 기생 커패시턴스(Parasitic Capacitance)가 증가하게 되는 단점이 있다. Gate-to-ground NMOS has a fast trigger voltage, but the amount of current that can be accommodated is very small. In order to accommodate a large amount of current, the size of the device must be increased, which causes a disadvantage that the parasitic capacitance is increased.

실리콘 제어 정류기는 높은 감내 특성을 가지고 있으며 다른 ESD 소자들에 비해 면적 대비 많은 양의 전류를 수용 할 수 있는 장점이 있다. 하지만 약 1V 내지 2V의 홀딩 전압과 20V이상의 트리거 전압을 가지고 있어 내부회로의 MOSFET 게이트(Gate) 산화막(Oxide)이 파괴되거나 내부 선로가 열화 손상 되는 것을 막을 수 없게 된다Silicon controlled rectifiers have high tolerance characteristics and are capable of accommodating a large amount of current compared to other ESD devices. However, it has a holding voltage of about 1 V to 2 V and a trigger voltage of 20 V or more, so that it is impossible to prevent the MOSFET gate oxide film of the internal circuit from being destroyed or the internal line from being deteriorated

도 1은 종래 기술에 따른 SCR을 실리콘 기판 상에 구현한 단면도이고, 도2는 애노드 전압 변화에 따른 SCR의 전압-전류 특성 그래프이다.FIG. 1 is a cross-sectional view illustrating a conventional SCR on a silicon substrate, and FIG. 2 is a graph of a voltage-current characteristic of an SCR according to an anode voltage change.

도 1과 도2를 참조하면, SCR은 기판(100)상에 N웰(120)과 P웰(110)이 형성된다.Referring to FIGS. 1 and 2, an SCR is formed on an N well 120 and a P well 110 on a substrate 100.

N웰(120) 상에는 제1 N+영역(121)과 제1 P+영역(122)이 형성되어 애노드(Anode) 단자로서 기능하며, P웰(110)상에는 제2 N+영역(111)과 제2 P+영역(112)이 형성되어 캐소드(Cathode) 단자로서 기능한다. 또한, N웰(120)에 형성된 제1 N+영역(121)과 P웰(110), 제2 N+영역(111)은 NPN 바이폴라 트랜지스터(113)를 형성하고, N웰(120)에 형성된 제1 P+영역(122)과 N웰(120), P웰(110)은 PNP 바이폴라 트랜지스터(123)를 형성하며, NPN 바이폴라 트랜지스터(113)와 PNP 바이폴라 트랜지스터(123)는 SCR구조를 형성한다. A first N + region 121 and a first P + region 122 are formed on the N well 120 to function as an anode terminal and a second N + region 111 and a second P + region 122 are formed on the P well 110. [ Region 112 is formed and functions as a cathode terminal. The first N + region 121, the P well 110, and the second N + region 111 formed in the N well 120 form an NPN bipolar transistor 113, and the first N + region 121 formed in the N well 120, The P + region 122 and the N well 120 and the P well 110 form a PNP bipolar transistor 123 and the NPN bipolar transistor 113 and the PNP bipolar transistor 123 form an SCR structure.

도 1과 도 2에 따라 동작원리는 다음과 같다. 애노드(Anode)단으로 유입된 ESD전류에 의해 전압이 증가함에 따라, N 웰(120)과 P웰(110) 접합(101)은 역방향 바이어스 상태가 된다. 역방향 바이어스 상태인 N웰(120)과 P웰(110) 접합(101)의 전계가 애벌런치 항복이 발생하는 임계값에 도달하게 되면 애벌런치 항복에 의한 전자-정공 쌍(Electron-Hole Pair)이 생성된다. 이때 생성된 홀 전류는 P웰(110)로 이동하여 P웰(110)의 전위를 높이게 된다. 이때 높아진 P웰(110)의 전위가 제2 N+영역(111)과 접합의 전위차가 문턱전압 이상이 되면 NPN 바이폴라 트랜지스터(113)가 턴-온 된다. The operation principle according to FIG. 1 and FIG. 2 is as follows. As the voltage increases due to the ESD current flowing into the anode stage, the N well 120 and the P well 110 junction 101 become reverse biased. When an electric field of the N well 120 and the P well 110 in the reverse bias state reaches a threshold value at which avalanche breakdown occurs, an electron-hole pair due to avalanche breakdown is generated . At this time, the generated Hall current moves to the P-well 110 to increase the potential of the P-well 110. At this time, the NPN bipolar transistor 113 is turned on when the potential of the increased P-well 110 becomes equal to or higher than the threshold voltage by the potential difference between the second N + region 111 and the junction.

턴-온 된 NPN 바이폴라 트랜지스터(113) 전류는 Rn-well(124)에 전압강하를 형성하게 되고 이때 PNP 바이폴라 트랜지스터(123)는 턴-온 된다. 턴-온 된 PNP 바이폴라 트랜지스터(123)는 Rp-well(114)에 전압강하를 일으키게 되고 NPN 바이폴라 트랜지스터(113)의 턴-온 상태가 되도록 하여 SCR은 트리거 된다. 이때의 전압을 트리거 전압(Trigger Voltage)(32)이라 한다. The turn-on NPN bipolar transistor 113 current causes a voltage drop in Rn-well 124, at which time the PNP bipolar transistor 123 is turned on. The turn-on PNP bipolar transistor 123 causes a voltage drop in the Rp-well 114 and causes the NPN bipolar transistor 113 to be in the turned-on state so that the SCR is triggered. The voltage at this time is referred to as a trigger voltage (32).

SCR이 트리거 되면 PNP 바이폴라 트랜지스터(123)의 전류에 의해 NPN 바이폴라 트랜지스터(113)에 더 이상 바이어스를 공급할 필요가 없게 되어 애노드 전압은 최소값까지 감소하게 되는데 이를 홀딩 전압(Holding Voltage)(31)이라 한다. 그 이후 SCR은 래치 모드(Latch mode)로 동작하여 애노드 단을 통해 들어오는 ESD전류를 효과적으로 방전할 수 있게 된다. When the SCR is triggered, it is no longer necessary to supply the bias to the NPN bipolar transistor 113 by the current of the PNP bipolar transistor 123, so that the anode voltage is reduced to the minimum value, which is referred to as a holding voltage 31 . After that, the SCR operates in a latch mode to effectively discharge the ESD current flowing through the anode terminal.

SCR은 트리거 전압(32)이 20V이상으로 높지만, 홀딩 전압(31)은 2V이하로 매우 낮아 고전압 집적회로에 적용하기 어렵다는 단점이 있다.SCR has a drawback that it is difficult to apply the trigger voltage 32 to the high voltage integrated circuit because the trigger voltage 32 is as high as 20 V or more, but the holding voltage 31 is very low as 2 V or less.

도 3 및 도 4는 종래의 LVTSCR의 문제점을 설명하기 위한 도면이다. 3 and 4 are views for explaining the problems of the conventional LVTSCR.

도 3 및 도 4를 참조하면, LVTSCR은 일반적인 SCR과 GGNMOS의 장점을 이용한 구조로 되어 있다. N웰(210)과 P웰(220)의 접합부(201)에 걸쳐있는 N+브릿지 영역(202)와 P웰(220) 접합에서의 항복전압에 의한 트리거 동작을 하게 된다. GGNMOS 구조를 사용하여 NPN 바이폴라 트랜지스터(Q2)의 베이스 폭을 NMOS 트랜지스터(M1)의 채널 폭(221)으로 최소화함으로써, 낮은 트리거 전압을 가질 수 있게 된다. Referring to FIG. 3 and FIG. 4, the LVTSCR has a structure using the advantages of a general SCR and a GGNMOS. A trigger operation is performed by the breakdown voltage at the N + bridge region 202 and the P-well 220 junction between the N well 210 and the P junction 220 of the P well 220. By using the GGNMOS structure to minimize the base width of the NPN bipolar transistor Q2 to the channel width 221 of the NMOS transistor M1, it becomes possible to have a lower trigger voltage.

그러나 LVTSCR은 여전히 낮은 홀딩전압으로 인하여 내부 회로(Core Circuit)의 정상적인 동작에 부하로서 미치는 영향을 최소화 시켜야 하지만, 전압의 오버슈팅(Overshooting)이나 노이즈(Noise)에 의한 의도되지 않는 ESD 보호소자의 동작은 내부 회로의 동작에 치명적으로 작동된다.However, the LVTSCR still needs to minimize the impact of the holding circuit on the normal operation of the core circuit due to the low holding voltage. However, since the overshooting of the voltage or the operation of the unintended ESD protection device due to noise Is fatal to the operation of the internal circuit.

한국특허 공개 10-2003-35209Korean Patent Publication No. 10-2003-35209

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, LVTSCR(Low Voltage Triggered SCR)에 NMOS 트랜지스터와 NPN 트랜지스터를 추가적으로 형성하여 낮은 트리거 전압과 높은 감내특성을 갖는 ESD 보호소자를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art. That is, an NMOS transistor and an NPN transistor are additionally formed in an LVTSCR (Low Voltage Triggered SCR) to provide an ESD protection device having a low trigger voltage and a high tolerance characteristic.

상기 과제를 해결하기 위한 본 발명은, 반도체 기판; 상기 반도체 기판상에 형성되는 N웰; 상기 반도체 기판상에 형성되며, 상기 N웰에 접하도록 형성되는 P웰; 상기 N웰에 형성되는 제1 N+영역; 상기 N웰에 형성되는 제1 P+영역; 상기 N웰 및 상기 P웰의 접합영역에 형성되는 N+브릿지 영역; 상기 P웰에 형성되는 제2 N+영역; 상기 N+브릿지 영역과 상기 제3 N+영역 사이의 P웰 표면상에 캐소드 단자와 연결된 제1 게이트; 상기 P웰에 형성되는 제2 P+영역; 및 상기 P웰에 형성되는 제3 N+영역을 포함하며; 상기 제2 N+영역과 상기 제3 N+영역 사이의 P웰 표면상에 캐소드 단자와 연결된 제2 게이트를 포함하는 정전기 방전 보호소자를 제공한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor substrate; An N well formed on the semiconductor substrate; A P well formed on the semiconductor substrate and formed in contact with the N well; A first N + region formed in the N well; A first P + region formed in the N well; An N + bridge region formed in the junction region of the N well and the P well; A second N + region formed in the P well; A first gate coupled to the cathode terminal on the P well surface between the N + bridge region and the third N + region; A second P + region formed in the P well; And a third N + region formed in the P well; And a second gate coupled to the cathode terminal on the P-well surface between the second N + region and the third N + region.

본 발명에 따르면, 기존 정전기 방전 보호회로인 LVTSCR의 트리거 전압을 낮추고 높은 감내특성을 구현하여 효과적으로 ESD 서지(surge)를 방전할 수 있다. 본 발명의 정전기 방전 보호소자는 모든 I/O 인터페이스 회로 및 파워클램프 등 집적회로 반도체 등에 적용이 가능하므로 그 활동분야는 매우 광범위하며, 이를 내장한 반도체 칩의 경우 높은 안정성과 신뢰성의 효과 및 원-칩(One-Chip)화에 따른 비용절감의 효과를 가져 올 수 있다.According to the present invention, an ESD surge can be effectively discharged by lowering the trigger voltage of the existing electrostatic discharge protection circuit LVTSCR and realizing a high tolerance characteristic. Since the electrostatic discharge protection device of the present invention can be applied to all I / O interface circuits, integrated circuit semiconductors such as power clamps, and the like, its field of activity is very wide. In the case of a semiconductor chip incorporating such an electrostatic discharge protection device, It is possible to reduce the cost by one-chip.

본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical effects of the present invention are not limited to those mentioned above, and other technical effects not mentioned can be clearly understood by those skilled in the art from the following description.

도 1은 종래기술에 따른 SCR의 구조를 실리콘 기판 상에 구현한 단면도이다.
도 2는 종래기술에 따른 SCR의 애노드 전압 변화에 따른 전압-전류 특성 그래프이다.
도 3는 종래기술에 따른 LVTSCR의 구조를 실리콘 기판 상에 구현한 단면도이다.
도 4는 종래기술에 따른 LVTSCR의 등가 회로도이다.
도 5는 본 발명에 따른 ESD 보호소자의 구조를 실리콘 기판 상에 구현한 단면도이다.
도 6는 본 발명에 따른 ESD 보호소자의 등가 회로도이다.
도 7는 본 발명에 따른 ESD 보호소자의 전압-전류 특성 그래프이다.
도 8는 본 발명에 따른 ESD 보호소자와 LVTSCR의 최대온도 테스트 결과를 나타낸 그래프이다.1 is a cross-sectional view illustrating a structure of a conventional SCR on a silicon substrate.
2 is a graph of a voltage-current characteristic according to an anode voltage change of the SCR according to the prior art.
3 is a cross-sectional view illustrating a structure of a conventional LVTSCR on a silicon substrate.
4 is an equivalent circuit diagram of a conventional LVTSCR.
5 is a cross-sectional view illustrating the structure of an ESD protection device according to the present invention on a silicon substrate.
6 is an equivalent circuit diagram of an ESD protection device according to the present invention.
7 is a graph of voltage-current characteristics of an ESD protection device according to the present invention.
8 is a graph showing the maximum temperature test results of the ESD protection device and the LVTSCR according to the present invention.

이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다. While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail. Rather, the intention is not to limit the invention to the particular forms disclosed, but rather, the invention includes all modifications, equivalents and substitutions that are consistent with the spirit of the invention as defined by the claims.

층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다. It will be appreciated that when an element such as a layer, region or substrate is referred to as being present on another element "on," it may be directly on the other element or there may be an intermediate element in between .

비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.Although the terms first, second, etc. may be used to describe various elements, components, regions, layers and / or regions, such elements, components, regions, layers and / And should not be limited by these terms.

이하에서는, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 ESD 보호소자를 설명한다.Hereinafter, an ESD protection device according to an embodiment of the present invention will be described with reference to the accompanying drawings.

실시예Example

도 5는 본 발명에 따른 ESD 보호소자의 단면도이고, 도 6은 도 5에 대응되는 등가 회로이다.5 is a cross-sectional view of an ESD protection device according to the present invention, and Fig. 6 is an equivalent circuit corresponding to Fig.

도 5와 도 6을 참조하면, 기판(300)상에 N웰(310)과 P웰(320) 형성된다. Referring to FIGS. 5 and 6, an N well 310 and a P well 320 are formed on a substrate 300.

N웰(310) 상에는 제1 N+영역(311), 제1 P+영역(312)가 형성되며, 제1 N+영역과(311)와 제1 P+영역(312)은 애노드(Anode) 단자로서 기능한다. 또한 N웰(310)과 P웰(320) 사이에는 N+브릿지 영역(302) 이 형성된다. P웰(320) 상에는 제2 N+영역(322)과 제3 N+영역(324), 제2 P+영역(325)이 형성되며, 제2 N+영역(322)과 제2 P+영역(325)은 캐소드(Cathode) 단자로서 기능하고, 제3 N+영역(324)은 애노드(Anode) 단자로써 기능한다. N+브릿지 영역(302)과 제3 N+영역(324) 사이의 P웰(320) 표면상에 캐소드(Cathode) 단자와 연결된 제1 게이트(321)가 형성되며, 제2 N+영역(322)과 제3 N+영역(324) 사이의 P웰(320) 표면상에 캐소드(Cathode) 단자와 연결된 제2 게이트가 형성된다. The first N + region 311 and the first P + region 312 are formed on the N well 310. The first N + region 311 and the first P + region 312 function as an anode terminal . Also, an N + bridge region 302 is formed between the N well 310 and the P well 320. A second N + region 322 and a third N + region 324 and a second P + region 325 are formed on the P well 320. The second N + region 322 and the second P + (Cathode) terminal, and the third N + region 324 functions as an anode terminal. A first gate 321 connected to a cathode terminal is formed on the surface of the P-well 320 between the N + bridge region 302 and the third N + region 324, A second gate connected to the cathode terminal is formed on the surface of the P-well 320 between the N < + > N + regions 324.

애노드(Anode)에 ESD 서지(surge)가 유입되면 유입되는 ESD 서지(surge)에 상응하여 N+브릿지 영역(302)의 전위가 상승 한다. 이에 따라 N+브릿지 영역(302)과 P웰(320) 사이에 역바이어스가 걸린다. N+브릿지 영역(302)과 P웰(320)의 접합의 계면에서 고에너지의 캐리어에 의한 원자의 충돌이온화 현상이 발생된다. 즉, N+브릿지 영역(302)과 P웰(320) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다. When an ESD surge is introduced into the anode, the potential of the N + bridge region 302 rises corresponding to an incoming ESD surge. Accordingly, a reverse bias is applied between the N + bridge region 302 and the P-well 320. [ A collision ionization phenomenon of atoms due to a carrier of high energy occurs at the interface between the N + bridge region 302 and the P-well 320. That is, a depletion region having a relatively large width is formed between the N + bridge region 302 and the P-well 320.

고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍(Electron-Hole Pair)을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 N+브릿지 영역(302)로 이동하고, 정공은 P웰(320)로 이동한다. 따라서 N+브릿지 영역(302)으로부터 P웰(320)로 향하는 역방향 전류가 형성된다. 이를 애벌런치 항복(Avalanche Breakdown)이라 한다. 또한 P웰(320)에 위치한 GGNMOS는 제2 게이트(323)의 드레인으로 하는 제3 N+영역(324)과 P웰(320)간의 접합에서도 애벌런치 항복이 발생된다. GGNMOS의 제3 N+영역(324)은 N+브릿지(302)보다 애노드(Anode)와의 거리가 가깝기 때문에 애벌런치 항복이 먼저 일어나게 되는데 이를 1차 애벌런치 항복이라 할 수 있다. A carrier of high energy causes an ionizing collision with the lattice in the depletion region and forms an electron-hole pair. The electrons formed through the ionization collision formed in the depletion region are moved to the N + bridge region 302 by the electric field, and the holes move to the P well 320. Thus, a reverse current from the N + bridge region 302 to the P well 320 is formed. This is called Avalanche Breakdown. The avalanche breakdown occurs in the junction between the third N + region 324 and the P well 320, which is the drain of the second gate 323, in the GGNMOS located in the P well 320. [ Since the third N + region 324 of the GGNMOS is closer to the anode than the N + bridge 302, avalanche breakdown occurs first, which is referred to as primary avalanche breakdown.

제3 N+영역(324)과 P웰(320) 접합 간 1차 애벌런치 항복이 발생되면 애벌런치 항복에 의해 생성된 정공(Hole) 들은 P웰(320)의 전위를 높이고 높아진 P웰(320)과 제2 게이트(323)의 소스로 하는 제2 N+영역(322)의 접합의 전위 차이가 문턱전압 이상이 되면 순방향 턴-온이 되면서 제3 N+영역(324)과 P웰(320), 제2 N+영역(322)에 의해 형성된 제2 NPN 바이폴라 트랜지스터(QN3)가 턴-온 된다. When primary avalanche breakdown occurs between the junction of the third N + region 324 and the P-well 320, the holes generated by the avalanche breakdown increase the potential of the P-well 320 and increase the potential of the P- And the second N + region 322 serving as the source of the second gate 323 is equal to or higher than the threshold voltage, the third N + region 324 and the P well 320 are turned on, The second NPN bipolar transistor QN3 formed by the 2N + region 322 is turned on.

그리고 LVTSCR의 N웰(310)과 P웰(320) 접합(301)에 위치한 N+브릿지 영역(302)에서 2차 애벌런치 항복이 발생하게 된다. 이 때 애벌런치 항복에 의해 생성된 전자-정공 쌍(Electron-Hole Pair)에 의해 제1 P+영역(312)과 N웰(310), P웰(320)에 의해 형성된 PNP 바이폴라 트랜지스터(QP1)의 이미터-베이스 접합이 순방향 바이어스 상태가 되고 PNP 바이폴라 트랜지스터(Q1)가 턴-온 된다. 그리고 PNP 바이폴라 트랜지스터(Q1)를 통해 흐르는 전류는 P웰(320)로 흐르게 되며 이 전류에 의해 제1 N+영역(311)과 P웰(320), 제2 N+영역(322)에 의해 형성된 제1 NPN 바이폴라 트랜지스터(QN2)가 턴-온 된다. Secondary avalanche breakdown occurs in N + bridge region 302 located at N well 310 and P well 320 junction 301 of LVTSCR. At this time, the PNP bipolar transistor QP1 formed by the first P + region 312, the N well 310, and the P well 320 formed by the electron-hole pairs generated by the avalanche breakdown The emitter-base junction becomes forward biased and the PNP bipolar transistor Q1 is turned on. The current flowing through the PNP bipolar transistor Q1 flows to the P well 320 and the current flows through the first N + region 311 and the P well 320 and the second N + region 322 formed by the P well 320, The NPN bipolar transistor QN2 is turned on.

따라서 턴-온 된 PNP바이폴라 트랜지스터(QP1)와 제1 NPN 바이폴라 트랜지스터(QN2)에 의해 SCR이 트리거 된다. 이를 통해 PNP 바이폴라 트랜지스터(QP1)에 더 이상 바이어스를 공급할 필요가 없게 되어 애노드(Anode) 전압은 최소값까지 감소하게 되는데 이를 홀딩 전압(Holding voltage)이라 한다. 여기서 SCR의 트리거 동작 이후에 홀딩 전압을 유지하는 동작을 래치 모드(Latch-mode)라 하며, 래치 동작으로 인해 SCR이 동작하게 되면서 대부분의 ESD전류는 캐소드(Cathode) 단자를 통해 방전된다. Thus, the SCR is triggered by the turn-on PNP bipolar transistor QP1 and the first NPN bipolar transistor QN2. This eliminates the need to supply a bias to the PNP bipolar transistor QP1, reducing the anode voltage to a minimum, which is called the holding voltage. Here, the operation of holding the holding voltage after the trigger operation of the SCR is referred to as a latch mode, and most of the ESD current is discharged through the cathode terminal as the SCR is operated due to the latch operation.

제1 게이트(321)와 N+브릿지 영역(301) 및 제2 N+영역(322)을 소스와 드레인으로 하는 제1 NMOS 트랜지스터(MN1)를 형성하는 종래의 LVTSCR 구성에서 P웰(320)의 캐소드(Cathode) 단자와 연결된 제2 N+영역(322)에 애노드(Anode) 단자와 연결된 제3 N+영역(324)을 추가하고, 제2 N+영역(322)과 제3 N+영역(324) 사이의 P웰(320) 표면상에 캐소드 단자와 연결된 제2 게이트(323)를 추가하여 GGNMOS 구조를 추가 형성함으로써 제2 NPN 바이폴라 트랜지스터(QN3)의 베이스 폭을 제2 N+영역 및 제3 N+영역을 소스와 드레인으로 하는 제2 NMOS 트랜지스터의 채널 폭으로 최소화하여 종래의 LVTSCR보다 낮은 트리거 전압을 갖는다. The cathode of the P-well 320 in the conventional LVTSCR configuration forming the first NMOS transistor MN1 with the first gate 321 and the N + bridge region 301 and the second N + Region 322 between the second N + region 322 and the third N + region 324 and a third N + region 324 connected to the anode terminal in the second N + region 322 connected to the second N + A second gate 323 connected to the cathode terminal is formed on the surface of the second NPN bipolar transistor QN3 to further form a GGNMOS structure so that the base width of the second NPN bipolar transistor QN3 is set to the second N + The channel width of the second NMOS transistor is minimized, and the trigger voltage is lower than that of the conventional LVTSCR.

또한 GGNMOS의 제2 NPN 바이폴라 트랜지스터(QN3)가 턴-온 되면서 ESD 방전경로가 추가적으로 생성되어 고 감내 특성으로 동작하게 된다.In addition, the second NPN bipolar transistor QN3 of the GGNMOS is turned on, and an ESD discharge path is additionally generated to operate with high sensitivity characteristics.

도 7과 도 8은 본 발명의 ESD 보호소자를 Synopsys 사의 TCAD simulator를 이용한 결과이다.FIGS. 7 and 8 show the result of using the TCAD simulator of Synopsys, which is an ESD protection device of the present invention.

테스트 조건으로는 반도체 기판의 도판트는 Boron을 사용했으며, 도판트 농도는 5×1015/cm3이다. N웰은 Phosphorus를 사용했으며, 농도는 8×1012/cm3이며, P웰은 Boron을 사용하고, 농도는 8×1012/cm3이다. N-임플란트는 Arsenic를 사용하고, 농도는 1×1016/cm3이며, P-임플란트는 BF2(붕소화합물)를 사용하고, 농도는 3×1015/cm3이다. 그리고 메탈은 알루미늄을 사용했다.As a test condition, boron was used as a dopant of a semiconductor substrate, and the dopant concentration was 5 × 10 15 / cm 3 . The N wells used Phosphorus, the concentration was 8 × 10 12 / cm 3 , the P wells were Boron, and the concentration was 8 × 10 12 / cm 3 . Arsenic is used as the N-implant, the concentration is 1 × 10 16 / cm 3 , the B-implant is BF 2 (boron compound), and the concentration is 3 × 10 15 / cm 3 . And metal used aluminum.

도 7를 참조하면, P웰(320)에 캐소드 단자와 연결된 제2 게이트(323)와 애노드 단자와 연결된 제3 N+영역(324)을 포함하지 않았을 경우인 LVTSCR의 트리거 전압은 7.7V인 반면 제2 게이트(323)와 제3 N+영역(324)을 포함한 본 발명의 ESD 보호소자의 경우 6.39V로 약 1.4V정도 낮아진 트리거 전압을 확인할 수 있다.7, when the second gate 323 connected to the cathode terminal and the third N + region 324 connected to the anode terminal are not included in the P well 320, the trigger voltage of the LVTSCR is 7.7 V, In the case of the ESD protection device of the present invention including the second gate 323 and the third N + region 324, the trigger voltage lowered by about 1.4 V at 6.39 V can be confirmed.

또한, 도 8을 참조하면, LVTSCR의 최대 온도는 432K인 반면에 본 발명에 따른 ESD 보호소자의 경우 LVTSCR보다 25K 낮은 407K에서 ESD 전류를 방전하는 것을 확인할 수 있다. ESD 보호소자 내부온도는 감내특성과 깊은 관련이 있으며, 최대 온도가 낮은 본 발명의 ESD 보호소자가 높은 감내 특성을 가지고 있음을 확인 할 수 있다.Also, referring to FIG. 8, it can be seen that the maximum temperature of the LVTSCR is 432K, whereas the ESD protection device according to the present invention discharges the ESD current at 407K, which is 25K lower than the LVTSCR. The internal temperature of the ESD protection device is closely related to the stiffness characteristics, and it can be confirmed that the ESD protection device of the present invention having a low maximum temperature has high stiffness characteristics.

상술한 본 발명에 따른 ESD 보호소자는 종래의 ESD 보호소자인 LVTSCR에서 P웰(320)의 캐소드(Cathode) 단자와 연결된 제2 N+영역(322)에 애노드(Anode) 단자와 연결된 제3 N+영역(324)을 추가하고, 제2 N+영역(322)과 제3 N+영역(324) 사이의 P웰(320) 표면상에 캐소드 단자와 연결된 제2 게이트(323)를 추가하여 GGNMOS 구조를 추가 형성함으로써 제2 NPN 바이폴라 트랜지스터(QN3)의 베이스 폭을 제2 N+영역 및 제3 N+영역을 소스와 드레인으로 하는 제2 NMOS 트랜지스터의 채널 폭으로 최소화하여 종래의 LVTSCR보다 낮은 트리거 전압을 갖고, 제2 NPN 바이폴라 트랜지스터(QN3)가 턴-온 되면서 ESD 방전경로가 추가적으로 생성되어 높은 감내특성을 갖는 ESD 보호소자를 제공한다. The ESD protection device according to the present invention may include a third N + region (not shown) connected to an anode terminal in a second N + region 322 connected to a cathode terminal of the P well 320 in a conventional ESD protection device LVTSCR 324) and a second gate 323 connected to the cathode terminal on the surface of the P-well 320 between the second N + region 322 and the third N + region 324 is added to form a GGNMOS structure The base width of the second NPN bipolar transistor QN3 is minimized to the channel width of the second NMOS transistor serving as the source and the drain of the second N + region and the third N + region to have a lower trigger voltage than the conventional LVTSCR, An ESD discharge path is additionally generated as the bipolar transistor QN3 is turned on to provide an ESD protection device with high tolerance characteristics.

따라서 집적회로에 높은 안정성과 신뢰성의 효과 및 온-칩(One-Chip)화에 따른 비용 절감의 효과가 있으며, 모든 I/O 인터페이스 회로 및 파워클램프 등 집적회로 반도체 등에 적용이 가능하므로 그 활용분야는 매우 광범위하다. Therefore, it has the effect of high stability and reliability in the integrated circuit, cost reduction due to on-chip, and it can be applied to the integrated circuit semiconductor such as all I / O interface circuits and power clamps. Is very broad.

한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.It should be noted that the embodiments of the present invention disclosed in the present specification and drawings are only illustrative of specific examples for the purpose of understanding and are not intended to limit the scope of the present invention. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention are possible in addition to the embodiments disclosed herein.

300 : 기판 301 : N+브릿지 영역
310 : N웰 311 : 제1 N+영역
312 : 제1 P+영역 320 : P웰
321 : 제1 게이트 322 : 제2 N+영역
323 : 제2 게이트 324 : 제3 N+영역
325 : 제2 P+영역 MN1,MN2 : NMOS 트랜지스터
QP1 : PNP 바이폴라 트랜지스터 QN2, QN3 : NPN 바이폴라 트랜지스터300: substrate 301: N + bridge region
310: N well 311: first N + region
312: first P + region 320: P well
321: first gate 322: second N + region
323: second gate 324: third N + region
325: second P + region MN1, MN2: NMOS transistor
QP1: PNP bipolar transistor QN2, QN3: NPN bipolar transistor

Claims (6)

반도체 기판;
상기 반도체 기판상에 형성되는 N웰;
상기 반도체 기판상에 형성되며, 상기 N웰에 접하도록 형성되는 P웰;
상기 N웰에 형성되는 제1 N+영역;
상기 N웰에 형성되는 제1 P+영역;
상기 N웰 및 상기 P웰의 접합영역에 형성되는 N+브릿지 영역;
상기 P웰에 형성되는 제2 N+영역;
상기 N+브릿지 영역과 상기 제3 N+영역 사이의 P웰 표면상에 캐소드 단자와 연결된 제1 게이트;
상기 P웰에 형성되는 제2 P+영역; 및
상기 P웰에 형성되는 제3 N+영역을 포함하며;
상기 제2 N+영역과 상기 제3 N+영역 사이의 P웰 표면상에 캐소드 단자와 연결된 제2 게이트를 포함하는 정전기 방전 보호소자.A semiconductor substrate;
An N well formed on the semiconductor substrate;
A P well formed on the semiconductor substrate and formed in contact with the N well;
A first N + region formed in the N well;
A first P + region formed in the N well;
An N + bridge region formed in the junction region of the N well and the P well;
A second N + region formed in the P well;
A first gate coupled to the cathode terminal on the P well surface between the N + bridge region and the third N + region;
A second P + region formed in the P well; And
And a third N + region formed in the P well;
And a second gate coupled to the cathode terminal on the P-well surface between the second N + region and the third N + region. 제 1항에 있어서,
상기 제1 N+영역, 제1 P+영역 및 제3 N+영역이 애노드 단자와 연결되며,
상기 제2 N+영역 및 제2 P+영역이 캐소드 단자와 연결되는 것을 특징으로 하는 정전기 방전 보호소자.The method according to claim 1,
The first N + region, the first P + region, and the third N + region are connected to the anode terminal,
And the second N + region and the second P + region are connected to the cathode terminal. 제 2항에 있어서,
상기 제3 N+영역과 P웰 접합에서 1차 애벌런치 항복이 발생되고,
상기 N+브릿지 영역과 P웰 접합에서 2차 애벌런치 항복이 발생되는 것을 특징으로 하는 정전기 방전 보호소자.3. The method of claim 2,
A first avalanche breakdown occurs at the third N + region and the P well junction,
And a secondary avalanche breakdown occurs in the N + bridge region and the P well junction. 제 1항에 있어서,
상기 제1 P+영역과 상기 N웰, 및 상기 P웰에 의해 PNP 트랜지스터가 형성되고,
상기 제1 N+영역과 상기 P웰, 및 상기 제2 N+영역에 의해 제1 NPN 트랜지스터가 형성되고,
상기 제3 N+영역과 상기 P웰, 및 상기 제2 N+영역에 의해 제2 NPN 트랜지스터가 형성되는 것을 특징으로 하는 정전기 방전 보호소자.The method according to claim 1,
A PNP transistor is formed by the first P + region, the N well, and the P well,
A first NPN transistor is formed by the first N + region, the P well, and the second N + region,
And a second NPN transistor is formed by the third N + region, the P well, and the second N + region. 제 4항에 있어서,
상기 PNP 트랜지스터와 상기 제1 NPN 트랜지스터는 SCR 구조를 갖는 것을 특징으로 하는 정전기 방전 보호소자.5. The method of claim 4,
Wherein the PNP transistor and the first NPN transistor have an SCR structure. 제 4항에 있어서,
상기 제1 게이트와 상기 N+브릿지 영역 및 상기 제2 N+영역을 소스와 드레인으로 하는 제1 NMOS 트랜지스터가 형성되며, 상기 제2 게이트와 상기 제2 N+영역 및 상기 제3 N+영역을 소스와 드레인으로 하는 제2 NMOS 트랜지스터가 형성되는 것을 특징으로 하는 정전기 방전 보호소자.5. The method of claim 4,
A first NMOS transistor having the first gate, the N + bridge region, and the second N + region as a source and a drain, and the second gate, the second N + region, and the third N + region as a source and a drain Wherein a second NMOS transistor is formed on the first conductive layer.
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