KR101524408B1 - Electrostatic Discharge protection circuit - Google Patents
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Abstract
Description
본 발명은 ESD(Electrostatic Discharge) 보호소자에 관한 것으로, 더욱 상세하게는 높은 전류구동능력과 빠른 턴-온 속도를 갖는 ESD 보호소자에 관한 것이다.The present invention relates to an ESD (Electrostatic Discharge) protection device, and more particularly, to an ESD protection device having a high current driving capability and a fast turn-on speed.
최근 반도체 공정의 발전에 따라 반도체 소자들은 점차 고 집적화 되고 있다. 그에 따른 반도체 설계에 있어 정전기 방전(ESD : Electrostatic Discharge)현상에 의한 회로의 오작동 및 파괴는 점점 심각한 문제로 인식되고 있다. 이러한 ESD 문제를 해결하기 위한 일반적인 소자로는 SCR(Silicon Controlled Rectifier)이 사용된다. BACKGROUND ART [0002] With the recent development of semiconductor processes, semiconductor devices are being increasingly integrated. In the semiconductor design, malfunction and destruction of the circuit due to electrostatic discharge (ESD) phenomenon is recognized as serious problem. Silicon controlled rectifiers (SCRs) are used as general devices to solve these ESD problems.
SCR은 실리콘 기판 내부에서의 전류경로를 형성하기 때문에 일반적인 GGNMOS(Gate-Grounded NMOS)등의 다른 ESD 보호소자보다 파워 클램프단(Power Clamp)에 적합한 전류구동능력(Robustness)을 가지고 있다. 상기 SCR은 적은 면적으로 ESD 보호능력을 얻을 수 있으며, GGNMOS의 단점인 기생 캐패시턴스(Parasitic Capacitance)성분을 최소화 할 수 있으므로 고주파용 아날로그 및 RF회로에 적합하다.Since the SCR forms a current path inside the silicon substrate, it has a current driving capability (robustness) suitable for a power clamp than other general ESD protection devices such as GGNMOS (gate-grounded NMOS). The SCR can achieve ESD protection capability with a small area and is suitable for high frequency analog and RF circuits because it can minimize the parasitic capacitance component which is a disadvantage of GGNMOS.
도 1은 종래 기술에 따른 SCR을 실리콘 기판 상에 구현한 단면도이다.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view illustrating a conventional SCR on a silicon substrate. FIG.
도 1을 참조하면, SCR은 기판(100)상에 N웰(110)과 P웰(120)이 형성된다.Referring to FIG. 1, an SCR is formed on an N well 110 and a
N웰(110) 상에는 제1 N+영역(111)과 제1 P+영역(112)이 형성되어 애노드 단자로서 기능하며, P웰(120)상에는 제2 N+영역(121)과 제2 P+영역(122)이 형성되어 캐소드 단자로서 기능한다. 또한, N웰(110)에 형성된 제1 N+영역(111)과 P웰(120), 제2 N+영역(121)은 NPN 트랜지스터(Q2)를 형성하고, N웰(110)에 형성된 제1 P+영역(112)과 N웰(110), P웰(120)은 PNP 트랜지스터(Q1)를 형성하며, NPN 트랜지스터(Q2)와 PNP 트랜지스터(Q1)는 SCR구조를 형성한다. A first N +
애노드 단자로 ESD 서지(surge)전압이 유입되면, PNP트랜지스터(Q1)의 이미터-베이스 접합(emitter-base junction)이 순방향 바이어스(forward bias) 상태가 되고, PNP 트랜지스터(Q1)가 턴-온(turn-on)된다. 높은 서지전압에 의해서 N웰과 P웰 사이에서는 애벌런치 항복이 발생하고, PNP 트랜지스터(Q1)를 통해 흐르는 전류는 P웰(120)로 흐르게 된다.When an ESD surge voltage flows into the anode terminal, the emitter-base junction of the PNP transistor Q1 becomes a forward bias state, and the PNP transistor Q1 is turned on (turn-on). An avalanche breakdown occurs between the N well and the P well due to the high surge voltage and a current flowing through the PNP transistor Q1 flows to the
이 전류에 의해 NPN 트랜지스터(Q2)가 턴-온(turn-on)된다. N웰(110)에서 캐소드 단자로 흐르는 NPN 트랜지스터(Q2)의 전류는 PNP 트랜지스터(Q1)에 순방향 바이어스(forward bias)를 잡아주고, 결국 턴-온(turn-on)된 두 개의 트랜지스터에 의해 SCR은 트리거 된다. 이를 통해 PNP 트랜지스터(Q1)에 더 이상 바이어스를 공급할 필요가 없게 되므로 애노드 전압은 최소값까지 감소하게 되는데, 이를 홀딩 전압(Holding voltage)이라 한다. This current causes the NPN transistor Q2 to turn-on. The current of the NPN transistor Q2 flowing from the N well 110 to the cathode terminal holds a forward bias to the PNP transistor Q1 and is eventually turned on by two transistors turn on SCR Is triggered. Thereby, it is no longer necessary to supply a bias to the PNP transistor Q1, so that the anode voltage is reduced to a minimum value, which is called a holding voltage.
이후, SCR은 래치로 동작을 하여 애노드 단자를 통해 들어오는 ESD 전류를 효과적으로 방전 할 수 있게 된다. 여기서 Rn-well과 Rp-well은 N웰(110)과 P웰(120)의 저항 값이며, 이들은 각각 PNP 트랜지스터(Q1)와 NPN 트랜지스터(Q2)에 바이어스를 제공한다. Thereafter, the SCR operates as a latch to effectively discharge the ESD current flowing through the anode terminal. Where Rn-well and Rp-well are the resistance values of N well 110 and
이러한 SCR구조가 ESD보호회로로 사용될 때, 보호소자가 트리거 동작을 하기 위해서는 N웰(110)와 P웰(120) 접합부에서의 애벌런치 항복(Avalanche Breakdown)이 필요하다. 통상의 CMOS 공정에서 N웰(110)과 P웰(120) 사이의 항복 전압은 약 20V이상으로 트리거 전압이 높지만, 홀딩 전압이 매우 낮아 고전압 집적회로에 적용하기 어렵다는 단점이 있다.When such an SCR structure is used as an ESD protection circuit, avalanche breakdown at the N-
도 2는 도 1에 도시된 ESD 보호소자의 문제점을 개선하기 위해 제안된 AHHVSCR(Advanced High Holding Voltage SCR)을 실리콘 기판 상에 구현한 단면도이다.FIG. 2 is a cross-sectional view of an AHHVSCR (Advanced High Holding Voltage SCR) implemented on a silicon substrate for improving the problem of the ESD protection device shown in FIG.
도 2를 참조하면, AHHVSCR은 기판(200)상에 제1 N웰(210)과 P웰(220), 제2 N웰(230)이 형성된다.Referring to FIG. 2, the AHHVSCR includes a
제1 N웰(210) 상에는 제1 N+영역(211)와 제1 P+영역(212), N+플로팅 영역(213)이 형성되며, 제1 N+영역(211)와 제1 P+영역(212)은 애노드 단자로서 기능한다. 또한 P웰(220)과 제2 N웰(230) 사이에 P+드리프트 영역(221)이 형성되고, 제2 N웰(230) 상에는 제2 N+영역(231)이 형성되어 P+드리프트 영역(221)과 제2 N+영역(231)은 캐소드 단자로서 기능한다. 제1 N웰(210)에 형성된 제1 N+영역(211)과 P웰(220), 제2 N웰(230)에 형성된 제2 N+영역(231)은 NPN 트랜지스터(Q5)를 형성하고, 제1 N웰(210)에 형성된 제1 P+영역(212)과 제1 N웰(210), P+드리프트 영역(221)은 PNP 트랜지스터(Q4)를 형성한다. 형성된 NPN 트랜지스터(Q5)와 PNP 트랜지스터(Q4)는 SCR 구조를 형성한다. A first N +
애노드 단으로 ESD 서지(surge)가 유입되면, 특정의 고전압에서 제1 N웰(210)과 P웰(220) 접합에서 애벌런치 항복이 발생되고, 애벌런치 항복에 의하여 발생된 전자-정공 쌍(Electron-Hole Pair)에 의하여 SCR이 턴-온되어 ESD 서지(surge)를 방전할 수 있다. SCR이 턴-온 될 때 N+플로팅 영역(213)에 의해 PNP 트랜지스터(Q4)의 전류량은 감소되고, P+드리프트 영역(221)의 저항 성분에 의해 홀딩 전압이 증가한다.When an ESD surge is introduced into the anode stage, avalanche breakdown occurs at the first N well 210 and P well 220 junctions at a certain high voltage and the electron-hole pairs Electron-Hole Pair) allows the SCR to turn on and discharge the ESD surge. The amount of current of the PNP transistor Q4 is reduced by the N + floating
하지만 AHHVSCR은 홀딩 전압을 높이기 위해 삽입한 P+드리프트 영역(270)에 의해 저항성분이 증가하였고 이에 따라 전류구동능력이 낮아지는 단점이 있어 고 전압용 ESD 보호회로로 사용하기에는 부적합하다.However, in the AHHVSCR, the resistive component is increased by the P + drift region 270 inserted to increase the holding voltage, which is disadvantageous in that the current driving capability is lowered, which is unsuitable for use as a high voltage ESD protection circuit.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, AHHVSCR(Advanced High Holding Voltage SCR)에 PNP 트랜지스터와 PMOS를 추가적으로 형성하여 높은 전류구동능력과 빠른 턴-온 속도를 갖는 ESD 보호소자를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art. That is, it is an object of the present invention to provide an ESD protection device having a high current driving capability and a fast turn-on speed by additionally forming a PNP transistor and a PMOS in an Advanced High Holding Voltage SCR (AHHVSCR).
상기 과제를 해결하기 위한 본 발명은, 반도체 기판; 상기 반도체 기판상에 형성되는 제1 N웰; 상기 반도체 기판상에 형성되며, 상기 제1 N웰에 접하도록 형성되는 P웰; 상기 반도체 기판상에 형성되며, 상기 P웰에 접하도록 형성되는 제2 N웰; 상기 제1 N웰에 형성되고, 애노드 단자에 연결된 제1 N+영역; 상기 제1 N웰에 형성되고, 애노드 단자에 연결된 제1 P+영역; 상기 제1 N웰에 형성되는 제2 N+영역; 상기 P웰 및 상기 제2 N웰의 접합영역에 형성되는 P+드리프트 영역; 상기 제2 N웰에 형성되고, 캐소드 단자에 연결된 제2 P+영역; 및 상기 제2 N웰에 형성되고, 캐소드 단자에 연결된 제3 N+영역을 포함하며; 상기 P+드리프트 영역과 상기 제2 P+영역 사이의 제2 N웰 표면상에 캐소드 단자와 연결된 게이트를 포함하는 정전기 방전 보호소자를 제공한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor substrate; A first N well formed on the semiconductor substrate; A P well formed on the semiconductor substrate, the P well being formed in contact with the first N well; A second N well formed on the semiconductor substrate and formed in contact with the P well; A first N + region formed in the first N well and connected to the anode terminal; A first P + region formed in the first N well and connected to the anode terminal; A second N + region formed in the first N well; A P + drift region formed in the junction region of the P well and the second N well; A second P + region formed in the second N well and connected to the cathode terminal; And a third N + region formed in the second N well and connected to the cathode terminal; And a gate coupled to the cathode terminal on a second N well surface between the P + drift region and the second P + region.
본 발명에 따르면, 일반적인 SCR 구조의 변경을 통하여 높은 전류구동능력과 빠른 턴-온 속도를 구현하여 효과적으로 ESD 서지(surge)를 방전할 수 있다. 이를 내장한 집적회로의 경우 높은 안정성과 신뢰성의 효과 및 원-칩(One-Chip)화에 따른 비용 절감의 효과가 있으며, MOSFET 기반의 ESD 보호소자 보다 면적 대비 전류 구동 능력이 우수함으로 내부회로 설계 면적 효율성이 향상 되며, 모든 고전압 집적회로에 적용이 가능하므로 그 활용 분야가 매우 광범위 하다.According to the present invention, by changing the general SCR structure, a high current driving ability and a fast turn-on speed can be realized, thereby effectively discharging an ESD surge. Chip integrated circuit has the effect of high stability and reliability and cost reduction due to one-chip, and it has better area-to-current driving capability than MOSFET-based ESD protection device, The area efficiency is improved and the application field is very broad because it can be applied to all high voltage integrated circuits.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical effects of the present invention are not limited to those mentioned above, and other technical effects not mentioned can be clearly understood by those skilled in the art from the following description.
도 1은 종래기술에 따른 SCR의 구조를 실리콘 기판 상에 구현한 단면도이다.
도 2는 종래기술에 따른 AHHVSCR의 구조를 실리콘 기판 상에 구현한 단면도이다.
도 3은 본 발명에 따른 ESD 보호소자의 단면도이다.
도 4는 본 발명에 따른 ESD 보호소자의 등가회로도이다.
도 5는 본 발명에 따른 ESD 보호소자의 전압-전류 특성 그래프이다.
도 6는 본 발명에 따른 ESD 보호소자와 AHHVSCR의 최대온도 테스트 결과를 나타낸 그래프이다.1 is a cross-sectional view illustrating a structure of a conventional SCR on a silicon substrate.
2 is a cross-sectional view illustrating the structure of an AHHVSCR according to the related art on a silicon substrate.
3 is a cross-sectional view of an ESD protection device in accordance with the present invention.
4 is an equivalent circuit diagram of an ESD protection device according to the present invention.
5 is a graph of voltage-current characteristics of an ESD protection device according to the present invention.
6 is a graph showing the results of the maximum temperature test of the ESD protection device and the AHHVSCR according to the present invention.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다. While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail. Rather, the intention is not to limit the invention to the particular forms disclosed, but rather, the invention includes all modifications, equivalents and substitutions that are consistent with the spirit of the invention as defined by the claims.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다. It will be appreciated that when an element such as a layer, region or substrate is referred to as being present on another element "on," it may be directly on the other element or there may be an intermediate element in between .
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.Although the terms first, second, etc. may be used to describe various elements, components, regions, layers and / or regions, such elements, components, regions, layers and / And should not be limited by these terms.
이하에서는, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 ESD 보호소자를 설명한다.Hereinafter, an ESD protection device according to an embodiment of the present invention will be described with reference to the accompanying drawings.
실시예Example
도 3은 본 발명에 따른 ESD 보호소자의 단면도이고, 도 4는 도3에 대응되는 등가 회로도이다.FIG. 3 is a cross-sectional view of an ESD protection device according to the present invention, and FIG. 4 is an equivalent circuit diagram corresponding to FIG.
도 3과 도 4를 참조하면, 기판(300)상에 제1 N웰(310)과 P웰(320), 제2 N웰(330)이 형성된다.Referring to FIGS. 3 and 4, a first N well 310, a P well 320, and a second N well 330 are formed on a
제1 N웰(310) 상에는 제1 N+영역(311), 제1 P+영역(312) 및 제2 N+영역(313)이 형성되며, 제1 N+영역과(311)와 제1 P+영역(312)은 애노드 단자로서 기능한다. 또한 제 1 P웰(320)과 제 2 N웰(330) 사이에는 P+드리프트 영역(321) 이 형성되고, 제 2 N웰(330) 상에는 게이트(331)와 제2 P+영역(332), 제3 N+영역(333)이 형성되며, 제2 P+영역(332)와 제3 N+영역(333)은 캐소드 단자로서 기능한다. A first N +
제2 N+영역(313)은 외부에 대해 플로팅 되어 있으며, P+드리프트 영역(321)은 종래 AHHVSCR의 P+드리프트 영역보다 짧게 형성된다.The second N +
애노드에 ESD 서지(surge)가 유입되면 유입되는 ESD 서지(surge)에 상응하여 제1 N웰(310)의 전위가 상승한다. 이에 따라 제1 N웰(310)과 P웰(320) 사이에 역바이어스가 인가된다. 제1 N웰(310)과 P웰(320)의 접합의 계면에서 고에너지의 캐리어에 의한 원자의 충돌이온화 현상이 발생된다. 즉, 제1 N웰(310)과 P웰(320) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다. When the ESD surge flows into the anode, the potential of the first N well 310 rises corresponding to the ESD surge that flows. Accordingly, a reverse bias is applied between the
고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍(Electron-Hole Pair)을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 제1 N웰(310)로 이동하고, 정공은 P웰(320)로 이동한다. 따라서, 제1 N웰(310)로부터 P웰(320)로 향하는 역방향 전류가 형성된다. 이를 애벌런치 항복(Avalanche Breakdown)이라 한다. A carrier of high energy causes an ionizing collision with the lattice in the depletion region and forms an electron-hole pair. The electrons formed through the ionization collision formed in the depletion region are moved to the first N well 310 by the electric field, and the holes move to the P well 320. Thus, a reverse current from the first N well 310 to the P well 320 is formed. This is called Avalanche Breakdown.
애벌런치 항복에 의하여 발생된 전자-정공 쌍에 의해 제1 P+영역(312)과 제1 N웰(310), P웰(320)에 대응되는 제1 PNP 트랜지스터(Q6)와 제1 P+영역(312)과 제1 N웰(310), P+드리프트 영역(321)에 대응되는 제2 PNP 트랜지스터(Q7)가 턴-온 된다. 제2 PNP 트랜지스터(Q7)에 흐르는 전류는 P+드리프트 영역(321)에 흐르게 되고, 제1 N+영역(311)과 P웰(320), 제3 N+영역(333)에 대응되는 NPN 트랜지스터(Q8)가 턴-온 된다. The first PNP transistor Q6 and the first P +
NPN 트랜지스터(Q8)의 턴-온에 의해 흐르는 전류는 제1 N웰(310)의 저항 성분인 Rn1의 전압 강하에 의해, 제1 PNP 트랜지스터(Q6)이 순방향 바이어스를 유지한다. 또한 제1 PNP 트랜지스터(Q6)의 전류는 P웰(320)의 저항성분인 Rp의 전압강하가 생기게 되고 이는 NPN 트랜지스터(Q8)의 턴-온 상태가 유지되도록 돕는다. The current flowing through the turn-on of the NPN transistor Q8 maintains the forward bias of the first PNP transistor Q6 by the voltage drop of Rn1, which is the resistance component of the first N well 310. [ Also, the current of the first PNP transistor Q6 causes a voltage drop of Rp, which is the resistance component of the P-well 320, which helps maintain the turn-on state of the NPN transistor Q8.
따라서 턴-온 된 제1 PNP 트랜지스터(Q6)와 NPN 트랜지스터(Q8)에 의해 SCR이 트리거된다. 이를 통해 제1 PNP 트랜지스터(Q6)에 더 이상 바이어스를 잡아줄 필요가 없게 되어 애노드 전압은 최소값까지 감소하게 되는데 이를 홀딩 전압(Holding voltage)이라 하며, SCR의 트리거 동작 이후에 홀딩 전압을 유지하는 동작을 래치 모드(Latch-mode)라 한다. Therefore, the SCR is triggered by the first PNP transistor Q6 and the NPN transistor Q8 which are turned on. Thereby, it is no longer necessary to hold the bias to the first PNP transistor Q6, so that the anode voltage is reduced to a minimum value. This is called a holding voltage, and the operation of holding the holding voltage after the trigger operation of SCR Is referred to as a latch mode.
여기서 SCR이 턴-온 될 때 외부에 대해 플로팅 되어 있는 제2 N+영역(313)은 전자와 정공의 재결합을 통해 제2 PNP 트랜지스터(Q7)의 전류량이 감소되어 홀딩 전압은 증가한다.Here, when the SCR is turned on, the amount of current of the second PNP transistor Q7 is reduced through the recombination of electrons and holes in the second N +
NPN 트랜지스터(Q8)의 턴-온을 통해 흐르는 전류는 제2 N웰(330)로 흐르게 되고, 이에 따른 전류는 P+드리프트 영역(321)과 제2 N웰(330), 제2 P+영역(332)에 대응되는 제3 PNP 트랜지스터(Q9)를 턴-온 시킨다. The current flowing through the turn-on of the NPN transistor Q8 flows to the second N well 330 and the current flows through the P +
P+드리프트 영역(321)과 제2 P+영역(332)을 소스와 드레인으로 하고 제2 N웰(330) 표면상의 게이트(331)를 포함하는 PMOS 트랜지스터(M1)는 게이트(331) 하부에 홀 채널(Hole-channel)이 형성되어 P+드리프트 영역(321)과 제2 P+영역(332)을 전기적으로 연결시켜 제3 PNP 트랜지스터(Q9)의 턴-온 속도를 향상시킴으로써 ESD 서지(surge)를 빠르게 방전할 수 있다. PMOS 트랜지스터(M1)의 게이트(331)는 poly로 구성하였으며, 1um의 채널길이(Channel length)를 가지고 있어 전류구동능력을 높인다. The PMOS transistor M1 including the
이렇듯, 제1 PNP 트랜지스터(Q6)와 NPN 트랜지스터(Q8)의 턴-온과 동시에 제2 PNP 트랜지스터(Q7), 제3 PNP 트랜지스터(Q9)를 턴-온 시키고 PMOS 트랜지스터(M1)를 추가적으로 구성하여 높은 전류구동능력과 빠른 턴-온 속도를 가질 수 있다. 즉, 종래의 AHHVSCR의 낮은 전류구동능력의 단점을 해결할 수 있어 효과적으로 ESD 서지(surge)를 방전할 수 있다.As described above, the second PNP transistor Q7 and the third PNP transistor Q9 are turned on simultaneously with the turn-on of the first PNP transistor Q6 and the NPN transistor Q8, and the PMOS transistor M1 is additionally constructed It has high current driving capability and fast turn-on speed. That is, it is possible to solve the disadvantage of the low current driving capability of the conventional AHHVSCR, thereby effectively discharging the ESD surge.
도 5 및 도 6은 본 발명의 ESD 보호소자를 Synopsys 사의 TCAD simulator를 이용한 결과이다. FIGS. 5 and 6 show results of using the TCAD simulator of the Synopsys company as an ESD protection device of the present invention.
테스트 조건으로는 반도체 기판의 도판트는 Boron을 사용했으며, 농도는 5×1015/cm3이며, P웰은 Boron을 사용했으며, 농도는 2.5×1013/cm3이고, N웰은 Phosphorus을 사용했으며, 농도는 4×1013/cm3이다. P-임플란트는 BF2(붕소화합물)을 사용하고, 농도는 3×1015/cm3이며, N-임플란트는 Arsenic을 사용했으며, 농도는 1×1016/cm3이고, 메탈은 알루미늄을 사용했다. As a test condition, the semiconductor substrate was doped with boron, the concentration was 5 × 10 15 / cm 3 , the P well was boron, the concentration was 2.5 × 10 13 / cm 3 , and the N well was Phosphorus And the concentration is 4 × 10 13 / cm 3 . The implant is made of BF 2 (boron compound), the concentration is 3 × 10 15 / cm 3 , the N-implant is Arsenic, the concentration is 1 × 10 16 / cm 3 and the metal is aluminum did.
도 5를 참조하면, ESD 보호소자는 트리거 전압이 약 17.89V의 값을 가지며, 홀딩 전압은 약 2.31V의 값을 갖는 것을 확인할 수 있다.Referring to FIG. 5, it can be seen that the ESD protection device has a trigger voltage of about 17.89V and a holding voltage of about 2.31V.
또한, 도 6를 참조하면, 종래의 AHHVSCR의 최대 온도는 344.6K인 반면에 개시된 발명의 일 실시 예에 따른 ESD 보호소자의 경우 최대 온도가 AHHVSCR보다 23.3K 낮은 321.3K인 것을 확인 할 수 있다. ESD 보호소자 내부온도는 ESD 전류구동능력과 깊은 관련이 있으며, 최대 온도가 낮은 본 발명의 ESD 보호소자가 높은 전류구동능력을 가지고 있음을 확인 할 수 있다.Referring to FIG. 6, it can be seen that the maximum temperature of the conventional AHHVSCR is 344.6K, whereas the maximum temperature of the ESD protection device according to an embodiment of the disclosed invention is 323K lower than that of AHHVSCR by 23.3K. The ESD protection device internal temperature is strongly related to the ESD current driving capability, and it can be confirmed that the ESD protection device of the present invention having a low maximum temperature has a high current driving capability.
상술한 본 발명에 따른 정전기 방전 보호소자는 종래의 AHHVSCR의 동일 사이즈 내에서 P+드리프트 영역(321)의 사이즈를 줄이고 게이트(331)와 제2 P+영역(332)을 추가하여 PMOS 트랜지스터(M1) 및 제3 PNP 트랜지스터(Q9)를 추가적으로 형성함으로써, 동작 전압 이상의 홀딩 전압을 갖고, 높은 전류 구동능력과 빠른 턴-온 속도로 동작하는 ESD 보호소자를 제공한다. The electrostatic discharge protection device according to the present invention reduces the size of the P +
따라서 집적회로에 높은 안정성과 신뢰성의 효과 및 온-칩(One-Chip)화에 따른 비용 절감의 효과가 있으며, MOSFET 기반의 ESD 보호소자보다 면적 대비 전류 구동 능력이 우수함으로 내부회로 설계면적 효율성이 향상되며, 모든 고전압 집적회로에 적용이 가능하므로 그 활용 분야가 매우 광범위하다. Therefore, it has the effect of high stability and reliability in the integrated circuit, cost reduction by on-chip, and the area-to-current driving capability is superior to the MOSFET-based ESD protection device. And can be applied to all high-voltage integrated circuits.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.It should be noted that the embodiments of the present invention disclosed in the present specification and drawings are only illustrative of specific examples for the purpose of understanding and are not intended to limit the scope of the present invention. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention are possible in addition to the embodiments disclosed herein.
300 : 기판 310 : 제1 N웰
320 : P웰 330 : 제2 N웰
311 : 제1 N+영역 312 : 제1 P+영역
313 : 제2 N+영역 321 : P+드리프트 영역
331 : 게이트 332 : 제2 P+영역
333 : 제3 N+영역 M1 : PMOS 트랜지스터
Q6,Q7,Q9 : PNP 트랜지스터 Q8 : NPN 트랜지스터300: substrate 310: first N well
320: P-well 330: Second N-well
311: first N + region 312: first P + region
313: second N + region 321: P + drift region
331: gate 332: second P + region
333: third N + region M1: PMOS transistor
Q6, Q7, Q9: PNP transistor Q8: NPN transistor
Claims (6)
상기 반도체 기판상에 형성되는 제1 N웰;
상기 반도체 기판상에 형성되며, 상기 제1 N웰에 접하도록 형성되는 P웰;
상기 반도체 기판상에 형성되며, 상기 P웰에 접하도록 형성되는 제2 N웰;
상기 제1 N웰에 형성되고, 애노드 단자에 연결된 제1 N+영역;
상기 제1 N웰에 형성되고, 애노드 단자에 연결된 제1 P+영역;
상기 제1 N웰에 형성되는 제2 N+영역;
상기 P웰 및 상기 제2 N웰의 접합영역에 형성되는 P+드리프트 영역;
상기 제2 N웰에 형성되고, 캐소드 단자에 연결된 제2 P+영역; 및
상기 제2 N웰에 형성되고, 캐소드 단자에 연결된 제3 N+영역을 포함하며;
상기 P+드리프트 영역과 상기 제2 P+영역 사이의 제2 N웰 표면상에 캐소드 단자와 연결된 게이트를 포함하는 정전기 방전 보호소자.A semiconductor substrate;
A first N well formed on the semiconductor substrate;
A P well formed on the semiconductor substrate, the P well being formed in contact with the first N well;
A second N well formed on the semiconductor substrate and formed in contact with the P well;
A first N + region formed in the first N well and connected to the anode terminal;
A first P + region formed in the first N well and connected to the anode terminal;
A second N + region formed in the first N well;
A P + drift region formed in the junction region of the P well and the second N well;
A second P + region formed in the second N well and connected to the cathode terminal; And
A third N + region formed in the second N well and connected to the cathode terminal;
And a gate coupled to the cathode terminal on a second N well surface between the P + drift region and the second P + region.
상기 제2 N+영역은 외부에 대해 플로팅되는 것을 특징으로 하는 정전기 방전 보호소자.The method according to claim 1,
And the second N + region is floated with respect to the outside.
상기 제2 N+영역은 전자와 정공의 재결합을 통해 전류를 감소시키는 것을 특징으로 하는 정전기 방전 보호소자.3. The method of claim 2,
And the second N + region reduces the current through recombination of electrons and holes.
상기 게이트는 트리거 전압 인가시에 게이트 하부에 홀 채널이 형성되어 P+드리프트 영역과 제2 P+영역을 전기적으로 연결시키는 것을 특징으로 하는 정전기 방전 보호소자. The method according to claim 1,
Wherein the gate is formed with a hole channel below the gate when a trigger voltage is applied to electrically connect the P + drift region and the second P + region.
상기 제1 P+영역과 상기 제1 N웰, 및 상기 P웰에 의해 제1 PNP 트랜지스터가 형성되고,
상기 제1 P+영역과 상기 제1 N웰, 및 상기 P+드리프트 영역에 의해 제2 PNP 트랜지스터가 형성되고,
상기 제1 N+영역과 상기 P웰, 및 상기 제3 N+영역에 의해 NPN 트랜지스터가 형성되고,
상기 P+드리프트 영역과 상기 제2 N웰, 및 상기 제2 P+영역에 의해 제3 PNP 트랜지스터가 형성되는 것을 특징으로 하는 정전기 방전 보호소자.The method according to claim 1,
A first PNP transistor is formed by the first P + region, the first N well, and the P well,
A second PNP transistor is formed by the first P + region, the first N well, and the P + drift region,
An NPN transistor is formed by the first N + region, the P well, and the third N + region,
And a third PNP transistor is formed by the P + drift region, the second N well, and the second P + region.
상기 게이트와 상기 P+드리프트 영역 및 상기 제2 P+영역을 소스와 드레인으로 하는 PMOS 트랜지스터가 형성되는 것을 특징으로 하는 정전기 방전 보호소자.The method according to claim 1,
And a PMOS transistor having the gate and the P + drift region and the second P + region as a source and a drain is formed.
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